JP2000022530A - クロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＬＬ回路を基本構成要素とし、充分に高い
周波数精度と充分に短いロックインサイクルとを有し、
かつ広帯域の可動周波数帯域を有するクロック発生回路
ＣＧを実現して、クロック発生回路ＣＧ及びこれを搭載
するシンクロナスＤＲＡＭ等の開発費用を削減し、その
開発期間を短縮する。 【解決手段】 ＤＬＬ回路を基本構成要素としシンクロ
ナスＤＲＡＭ等に搭載されるクロック発生回路ＣＧに、
それぞれ異なる可動周波数帯域を有する例えば２個のＤ
ＬＬ回路ＤＬＬＬ及びＤＬＬＨを設け、これらのＤＬＬ
回路を、例えば所定のパッドＰＣＧＣを介して供給さ
れ、又は入力クロック信号の周波数を識別する周波数判
定回路の出力信号として得られるクロック制御信号ＣＧ
Ｃに従って択一的に動作状態とし、あるいはＤＬＬ回路
ＤＬＬＬ及びＤＬＬＨを同時に動作状態としておき、そ
の出力信号をクロック制御信号ＣＧＣに従って択一的に
内部クロック信号として伝達するＤＬＬ選択回路を設け
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はクロック発生回路
に関し、例えば、シンクロナスＤＲＡＭ（ダイナミック
型ランダムアクセスメモリ）に搭載されＤＬＬ（ディレ
イロックドループ）回路をその基本構成要素とするクロ
ック発生回路ならびにその可動周波数の広帯域化及び開
発期間の短縮に利用して特に有効な技術に関する。

【０００２】

【従来の技術】入力クロック信号と内部クロック信号の
位相を比較する位相比較器と、この位相比較器の出力信
号に従って所定ビットの遅延制御信号を生成する可変遅
延制御回路と、上記遅延制御信号に従ってその遅延時間
が制御される可変遅延回路とを含み、入力クロック信号
に位相同期された内部クロック信号を生成するＤＬＬ回
路がある。また、ＤＬＬ回路を基本構成要素とするクロ
ック発生回路があり、このようなクロック発生回路と複
数のバンクとを備え所定のクロック信号に従って同期動
作するシンクロナスＤＲＡＭ等のメモリ集積回路装置が
ある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、ＤＬＬ回路を基本構成要素とするクロ
ック発生回路を搭載するシンクロナスＤＲＡＭの開発に
従事し、次の問題点に気付いた。すなわち、クロック発
生回路を構成するＤＬＬ回路は、可変遅延回路の遅延時
間を入力クロック信号と内部クロック信号の位相差に応
じて制御することにより、入力クロック信号に位相同期
された内部クロック信号を生成している。したがって、
内部クロック信号の入力クロック信号に対する周波数精
度を高めたい場合、可変遅延回路の遅延単位時間つまり
遅延時間の切り換え単位を小さくすることが必要とな
る。しかし、可変遅延回路の遅延単位時間を小さくする
と、可変遅延制御回路の出力信号たる遅延制御信号の所
要ビット数が増え、ＤＬＬ回路の所要回路素子数が増大
するとともに、ＤＬＬ回路のロックインサイクルつまり
内部クロック信号が入力クロック信号に位相同期される
までの時間が長くなる。このため、従来のシンクロナス
ＤＲＡＭ等では、使用されるクロック信号の周波数に合
わせてＤＬＬ回路の可動周波数帯域を狭めることで、Ｄ
ＬＬ回路の周波数精度の確保とロックインサイクルの短
縮とを図っている。

【０００４】ところが、近年、シンクロナスＤＲＡＭを
含むシステムの多様化が進み、使用されるクロック信号
の周波数帯域が広がりつつある中、可動周波数帯域の狭
い従来のＤＬＬ回路では充分な対応が困難となる。ま
た、これに対処するため、使用されるクロック信号に対
応した可動周波数帯域を有するＤＬＬ回路をその都度開
発しようとした場合、膨大な開発費用と開発期間が必要
となる。

【０００５】この発明の目的は、ＤＬＬ回路を基本構成
要素とし、充分に高い周波数精度と充分に短いロックイ
ンサイクルとを有し、かつ広帯域の可動周波数帯域を有
するクロック発生回路を実現することにある。この発明
の他の目的は、クロック発生回路及びこれを搭載するシ
ンクロナスＤＲＡＭ等の開発費用を削減し、その開発期
間を短縮することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＤＬＬ回路を基本構成要素と
しシンクロナスＤＲＡＭ等に搭載されるクロック発生回
路に、それぞれ異なる可動周波数帯域を有する複数のＤ
ＬＬ回路を設け、これらのＤＬＬ回路を、例えば所定の
パッドを介して供給され、又は入力クロック信号の周波
数を識別する周波数判定回路の出力信号として得られる
選択制御信号に従って択一的に動作状態とし、あるいは
複数のＤＬＬ回路を同時に動作状態としておき、その出
力信号を選択制御信号に従って択一的に内部クロック信
号として伝達するＤＬＬ選択回路を設ける。

【０００８】上記した手段によれば、ＤＬＬ回路を基本
構成要素とし、充分に高い周波数精度と充分に短いロッ
クインサイクルとを有し、かつ広帯域の可動周波数帯域
を有するクロック発生回路を実現することができる。こ
の結果、クロック発生回路及びこれを搭載するシンクロ
ナスＤＲＡＭ等の開発費用を削減し、その開発期間を短
縮することができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
クロック発生回路ＣＧを含むシンクロナスＤＲＡＭの一
実施例のブロック図が示されている。同図をもとに、ま
ずこの実施例のクロック発生回路ＣＧを含むシンクロナ
スＤＲＡＭの構成及び動作の概要について説明する。な
お、図１の各ブロックを構成する回路素子は、特に制限
されないが、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板面上に形成される。

【００１０】図１において、この実施例のシンクロナス
ＤＲＡＭは、一対のバンクＢＮＫ０及びＢＮＫ１を備
え、これらのバンクのそれぞれは、そのレイアウト面積
の大半を占めて配置されるメモリアレイＭＡＲＹと、メ
モリアレイＭＡＲＹの直接周辺回路となるロウアドレス
デコーダＲＤ，センスアンプＳＡ，カラムアドレスデコ
ーダＣＤならびにライトアンプＷＡ及びメインアンプＭ
Ａとを備える。

【００１１】バンクＢＮＫ０及びＢＮＫ１を構成するメ
モリアレイＭＡＲＹは、図の垂直方向に平行して配置さ
れる所定数のワード線と、水平方向に平行して配置され
る所定数組の相補ビット線とをそれぞれ含む。これらの
ワード線及び相補ビット線の交点には、情報蓄積キャパ
シタ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイ
ナミック型メモリセルがそれぞれ格子状に配置される。

【００１２】バンクＢＮＫ０及びＢＮＫ１のメモリアレ
イＭＡＲＹを構成するワード線は、対応するロウアドレ
スデコーダＲＤに結合され、それぞれ択一的に選択状態
とされる。これらのロウアドレスデコーダＲＤには、ロ
ウアドレスレジスタＲＡから最上位ビットを除く１１ビ
ットの内部アドレス信号Ｘ０〜Ｘ１０が共通に供給さ
れ、タイミング発生回路ＴＧから図示されない内部制御
信号ＲＧが共通に供給される。また、ロウアドレスレジ
スタＲＡには、アドレスバッファＡＢを介してＸアドレ
ス信号ＡＸ０〜ＡＸ１１が供給され、タイミング発生回
路ＴＧから内部制御信号ＲＬが供給される。さらに、ア
ドレスバッファＡＢには、外部のアクセス装置からアド
レス入力端子Ａ０〜Ａ１１を介してＸアドレス信号ＡＸ
０〜ＡＸ１１ならびにＹアドレス信号ＡＹ０〜ＡＹ８が
時分割的に供給される。

【００１３】アドレスバッファＡＢは、アドレス入力端
子Ａ０〜Ａ１１を介して時分割的に供給されるＸアドレ
ス信号ＡＸ０〜ＡＸ１１ならびにＹアドレス信号ＡＹ０
〜ＡＹ８を取り込み、ロウアドレスレジスタＲＡ，カラ
ムアドレスカウンタＣＣならびにモードレジスタＭＲに
伝達する。また、ロウアドレスレジスタＲＡは、アドレ
スバッファＡＢから伝達されるＸアドレス信号ＡＸ０〜
ＡＸ１１を内部制御信号ＲＬに従って取り込み、保持す
るとともに、これらのＸアドレス信号をもとに内部アド
レス信号Ｘ０〜Ｘ１１を形成する。このうち、最上位ビ
ットの内部アドレス信号Ｘ１１は、バンク選択回路ＢＳ
に供給されてバンク選択に供され、その他の内部アドレ
ス信号Ｘ０〜Ｘ１０は、前述のように、バンクＢＮＫ０
及びＢＮＫ１のロウアドレスデコーダＲＤに共通に供給
される。

【００１４】バンク選択回路ＢＳは、ロウアドレスレジ
スタＲＡから供給される最上位ビットの内部アドレス信
号Ｘ１１に従って、バンク選択信号ＢＳ０又はＢＳ１を
選択的にハイレベルとする。これらのバンク選択信号Ｂ
Ｓ０及びＢＳ１は、バンクＢＮＫ０及びＢＮＫ１にそれ
ぞれ供給され、その周辺回路たるロウアドレスデコーダ
ＲＤ，カラムアドレスデコーダＣＤ，センスアンプＳＡ
ならびにライトアンプＷＡ及びメインアンプＭＡ等を選
択的に動作させるために供される。

【００１５】バンクＢＮＫ０及びＢＮＫ１のロウアドレ
スデコーダＲＤは、内部制御信号ＲＧがハイレベルとさ
れかつ対応するバンク選択信号ＢＳ０又はＢＳ１がハイ
レベルとされることでそれぞれ選択的に動作状態とな
り、ロウアドレスレジスタＲＡから供給される内部アド
レス信号Ｘ０〜Ｘ１０をデコードして、対応するメモリ
アレイＭＡＲＹの対応するワード線を択一的に選択状態
とする。

【００１６】次に、バンクＢＮＫ０及びＢＮＫ１のメモ
リアレイＭＡＲＹを構成する相補ビット線は、対応する
センスアンプＳＡに結合される。各バンクのセンスアン
プＳＡには、対応するカラムアドレスデコーダＣＤから
図示されない所定ビットのビット線選択信号がそれぞれ
供給され、タイミング発生回路ＴＧから図示されない内
部制御信号ＰＡが共通に供給される。また、各バンクの
カラムアドレスデコーダＣＤには、カラムアドレスカウ
ンタＣＣから９ビットの内部アドレス信号Ｙ０〜Ｙ８が
共通に供給され、タイミング発生回路ＴＧから図示され
ない内部制御信号ＣＧが共通に供給される。さらに、カ
ラムアドレスカウンタＣＣには、アドレスバッファＡＢ
を介してＹアドレス信号ＡＹ０〜ＡＹ８が供給されると
ともに、タイミング発生回路ＴＧから内部制御信号ＣＬ
が供給される。

【００１７】カラムアドレスカウンタＣＣは、図示され
ない内部制御信号に従って歩進動作を行うバイナリーカ
ウンタを含む。このカウンタは、アドレスバッファＡＢ
を介して供給されるＹアドレス信号ＡＹ０〜ＡＹ８を内
部制御信号ＣＬに従って取り込み、保持する。また、こ
れらのＹアドレス信号ＡＹ０〜ＡＹ８を初期値として歩
進動作を行い、内部アドレス信号Ｙ０〜Ｙ８を順次形成
して、バンクＢＮＫ０及びＢＮＫ１のカラムアドレスデ
コーダＣＤに供給する。このとき、各バンクのカラムア
ドレスデコーダＣＤは、内部制御信号ＣＧがハイレベル
とされかつ対応するバンク選択信号ＢＳ０又はＢＳ１が
ハイレベルとされることで選択的に動作状態となり、内
部アドレス信号Ｙ０〜Ｙ８をデコードして、上記ビット
線選択信号の対応するビットを択一的にハイレベルとす
る。

【００１８】モードレジスタＭＲは、モードレジスタセ
ットコマンドが実行されるとき、アドレス入力端子Ａ０
〜Ａ１１の所定ビットを介して入力される各種モードデ
ータを内部制御信号ＭＳに従って取り込み、保持する。
また、これらのモードデータをデコードしてシンクロナ
スＤＲＡＭの動作モードを決定し、モード制御信号を選
択的に形成して、シンクロナスＤＲＡＭの各部に供給す
る。

【００１９】バンクＢＮＫ０及びＢＮＫ１のセンスアン
プＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対
応して設けられる所定数の単位回路を含み、これらの単
位回路のそれぞれは、少なくとも、一対のＣＭＯＳイン
バータが交差結合されてなる単位増幅回路と、Ｎチャン
ネル型の一対のスイッチＭＯＳＦＥＴとを含む。このう
ち、各単位増幅回路は、内部制御信号ＰＡがハイレベル
とされかつ対応するバンク選択信号ＢＳ０又はＢＳ１が
ハイレベルとされることで選択的にかつ一斉に動作状態
とされ、各メモリアレイＭＡＲＹの選択ワード線に結合
される所定数のメモリセルから対応する相補ビット線を
介して出力される微小読み出し信号を増幅して、ハイレ
ベル又はロウレベルの２値読み出し信号とする。

【００２０】一方、センスアンプＳＡの各単位回路のス
イッチＭＯＳＦＥＴ対は、対応するビット線選択信号の
ハイレベルを受けて８組ずつ選択的にオン状態となり、
メモリアレイＭＡＲＹの対応する８組の相補ビット線と
相補共通データ線ＣＤ０＊〜ＣＤ７＊（ここで、例えば
非反転共通データ線ＣＤ０Ｔ及び反転共通データ線ＣＤ
０Ｂを、合わせて相補共通データ線ＣＤ０＊のように＊
を付して表す。また、それが有効とされるとき選択的に
ハイレベルとされるいわゆる非反転信号等については、
その名称の末尾にＴを付して表し、それが有効とされる
とき選択的にロウレベルとされるいわゆる反転信号等に
ついては、その名称の末尾にＢを付して表す。以下同
様）との間を選択的に接続状態とする。

【００２１】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
対応するライトアンプＷＡの各単位回路の出力端子にそ
れぞれ結合されるとともに、対応するメインアンプＭＡ
の各単位回路の入力端子にそれぞれ結合される。

【００２２】ライトアンプＷＡ及びメインアンプＭＡ
は、相補共通データ線ＣＤ０＊〜ＣＤ７＊に対応して設
けられる８個の単位回路をそれぞれ備える。このうち、
ライトアンプＷＡの各単位回路の入力端子は、書き込み
データバスＷＤＢ０〜ＷＤＢ７を介してデータ入力バッ
ファＩＢの対応する単位回路の出力端子にそれぞれ結合
され、メインアンプＭＡの各単位回路の出力端子は、読
み出しデータバスＲＤＢ０〜ＲＤＢ７を介してデータ出
力バッファＯＢの対応する単位回路の入力端子にそれぞ
れ結合される。データ入力バッファＩＢの各単位回路の
入力端子及びデータ出力バッファＯＢの各単位回路の出
力端子は、対応するデータ入出力端子Ｄ０〜Ｄ７にそれ
ぞれ共通結合される。ライトアンプＷＡ及びメインアン
プＭＡの各単位回路には、タイミング発生回路ＴＧから
内部制御信号ＷＰ及びＲＰがそれぞれ共通に供給され、
データ入力バッファＩＢ及びデータ出力バッファＯＢの
各単位回路には、内部制御信号ＩＬ及びＯＣがそれぞれ
共通に供給される。

【００２３】データ入力バッファＩＢの各単位回路は、
シンクロナスＤＲＡＭが書き込みモードで選択状態とさ
れるとき、外部のアクセス装置からデータ入出力端子Ｄ
０〜Ｄ７を介して入力される８ビットの書き込みデータ
を内部制御信号ＩＬに従って取り込み、保持するととも
に、書き込みデータバスＷＤＢ０〜ＷＤＢ７を介してラ
イトアンプＷＡの対応する単位回路に伝達する。このと
き、ライトアンプＷＡの各単位回路は、内部制御信号Ｗ
Ｐがハイレベルとされかつ対応するバンク選択信号ＢＳ
０又はＢＳ１がハイレベルとされることで選択的に動作
状態となり、データ入力バッファＩＢの各単位回路から
書き込みデータバスＷＤＢ０〜ＷＤＢ７を介して伝達さ
れる書き込みデータを所定の相補書き込み信号に変換し
た後、相補共通データ線ＣＤ０＊〜ＣＤ７＊を介してバ
ンクＢＮＫ０又はＢＮＫ１のメモリアレイＭＡＲＹの選
択された８個のメモリセルに書き込む。

【００２４】一方、バンクＢＮＫ０及びＢＮＫ１のメイ
ンアンプＭＡの各単位回路は、内部制御信号ＲＰがハイ
レベルとされかつ対応するバンク選択信号ＢＳ０又はＢ
Ｓ１がハイレベルとされることで選択的に動作状態とな
り、対応するメモリアレイＭＡＲＹの選択された８個の
メモリセルからセンスアンプＳＡならびに相補共通デー
タ線ＣＤ０＊〜ＣＤ７＊を介して出力される読み出し信
号をそれぞれ増幅し、読み出しデータバスＲＤＢ０〜Ｒ
ＤＢ７を介してデータ出力バッファＯＢの対応する単位
回路に伝達する。このとき、データ出力バッファＯＢの
各単位回路は、内部制御信号ＯＣのハイレベルを受けて
選択的に動作状態となり、バンクＢＮＫ０又はＢＮＫ１
のメインアンプＭＡの対応する単位回路から読み出しデ
ータバスＲＤＢ０〜ＲＤＢ７を介して伝達される８ビッ
トの読み出しデータを、対応するデータ入出力端子Ｄ０
〜Ｄ７から外部のアクセス装置に出力する。

【００２５】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるチップ選択信
号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル
信号ＷＥＢならびにデータマスク信号ＤＱＭと、クロッ
ク発生回路ＣＧから供給される内部クロック信号ＳＣＫ
とをもとに、内部制御信号ＭＳ，ＲＬ，ＣＬ，ＩＬ，Ｗ
Ｐ，ＲＰならびにＯＣを含む各種の内部制御信号を選択
的に形成し、シンクロナスＤＲＡＭの各部に供給する。
前述のように、内部制御信号ＭＳ，ＲＬ，ＣＬ，ＩＬ，
ＷＰ，ＲＰならびにＯＣは、モードレジスタＭＲ，ロウ
アドレスレジスタＲＡ，カラムアドレスカウンタＣＣ，
データ入力バッファＩＢ，ライトアンプＷＡ，メインア
ンプＭＡならびにデータ出力バッファＯＢの動作制御に
それぞれ用いられ、結果的にシンクロナスＤＲＡＭの動
作が入力クロック信号ＣＬＫに同期化される。

【００２６】クロック発生回路ＣＧは、後述するよう
に、２個のＤＬＬ回路ＤＬＬＬ及びＤＬＬＨを基本に構
成され、外部端子ＣＫＥを介して供給されるクロックイ
ネーブル信号ＣＫＥがハイレベルとされることを条件
に、外部端子ＣＬＫを介して供給される入力クロック信
号ＣＬＫに位相同期された内部クロック信号ＳＣＫを選
択的に形成し、タイミング発生回路ＴＧに供給する。こ
の実施例において、クロック発生回路ＣＧを構成するＤ
ＬＬ回路ＤＬＬＬ及びＤＬＬＨは、それぞれ異なる可動
周波数帯域を有し、パッドＰＣＧＣを介して供給される
クロック制御信号（選択制御信号）ＣＧＣに従って択一
的に動作状態とされる。この結果、入力クロック信号Ｃ
ＬＫに対する周波数精度を高めロックインサイクルを短
縮しつつ、クロック発生回路ＣＧの可動周波数帯域を拡
大し、これによってシンクロナスＤＲＡＭの開発費用を
削減し、その開発期間を短縮することができる。クロッ
ク発生回路ＣＧの具体的構成及び動作については、以下
に詳細に説明する。

【００２７】図２には、図１のシンクロナスＤＲＡＭに
含まれるクロック発生回路ＣＧの第１の実施例のブロッ
ク図が示されている。また、図３には、図２のクロック
発生回路ＣＧに含まれるＤＬＬ回路ＤＬＬＬの一実施例
のブロック図が示され、図４には、図２のクロック発生
回路ＣＧならびにこれに含まれるＤＬＬ回路ＤＬＬＬ及
びＤＬＬＨの可動周波数帯域を説明するための一実施例
の動作特性図が示されている。これらの図をもとに、こ
の実施例のシンクロナスＤＲＡＭに含まれるクロック発
生回路ＣＧの具体的構成及び動作ならびにその特徴につ
いて説明する。なお、図３では、ＤＬＬ回路ＤＬＬＬを
もってＤＬＬ回路ＤＬＬＬ及びＤＬＬＨを説明する。ま
た、各図では、ＣＰ１〜ＣＰ２ならびにＣ１〜Ｃ３等の
内部信号や内部クロック信号ＳＣＫが１本の信号線によ
って示されているが、これらの信号は、実際にはそれぞ
れ位相の異なる複数の信号からなる場合がある。

【００２８】図２において、クロック発生回路ＣＧは、
特に制限されないが、それぞれ異なる可動周波数帯域を
有する２個のＤＬＬ回路ＤＬＬＬ及びＤＬＬＨをその基
本構成要素として含み、さらに２個のクロックバッファ
Ｂ１及びＢ２と、２入力のオア（ＯＲ）ゲートＯＧとを
含む。このうち、クロックバッファＢ１の入力端子に
は、外部端子ＣＬＫを介して入力クロック信号ＣＬＫが
供給され、その制御端子には、外部端子ＣＫＥを介して
クロックイネーブル信号ＣＫＥが供給される。クロック
バッファＢ１は、クロックイネーブル信号ＣＫＥがハイ
レベルとされるとき、入力クロック信号ＣＬＫをもとに
内部信号ＣＫを選択的に形成して、ＤＬＬ回路ＤＬＬＬ
及びＤＬＬＨの一方の入力端子に供給する。

【００２９】ＤＬＬ回路ＤＬＬＬの他方の入力端子に
は、パッドＰＣＧＣを介してクロック制御信号ＣＧＣが
供給され、ＤＬＬ回路ＤＬＬＨの他方の入力端子には、
そのインバータＶ１による反転信号が供給される。な
お、パッドＰＣＧＣは、特に制限されないが、入力クロ
ック信号ＣＬＫの周波数つまりシンクロナスＤＲＡＭの
使用周波数が３００ＭＨｚ（メガヘルツ）以下とされる
とき電源電圧供給端子にボンディングされ、これによっ
てクロック制御信号ＣＧＣが例えば＋３．３Ｖ（ボル
ト）のようなハイレベルとされる。また、入力クロック
信号ＣＬＫの周波数が３００ＭＨｚ以上とされるとき、
パッドＰＣＧＣは接地電位供給端子にボンディングさ
れ、クロック制御信号ＣＧＣは０Ｖのロウレベルとされ
る。

【００３０】この実施例において、ＤＬＬ回路ＤＬＬＬ
及びＤＬＬＨは、特に制限されないが、図３のＤＬＬ回
路ＤＬＬＬに代表して示されるように、その一方の入力
端子にクロック制御信号ＣＧＣを受けその他方の入力端
子にクロックバッファＢ１の出力信号つまり内部信号Ｃ
Ｋを受けるアンド（ＡＮＤ）ゲートＡＧを含む。このア
ンドゲートＡＧの出力信号は、分周回路ＦＤ１に供給さ
れる。また、分周回路ＦＤ１の出力信号つまり内部信号
Ｃ１は、位相比較器ＰＣの一方の入力端子に供給される
とともに、分周回路ＦＤ２、可変遅延制御回路ＶＤＬＣ
及び可変遅延回路ＶＤＬに供給される。分周回路ＦＤ１
の出力信号つまり内部信号Ｃ１と分周回路ＦＤ２の出力
信号つまり内部信号Ｃ２とは、位相比較器ＰＣの出力信
号とともに可変遅延制御回路ＶＤＬＣに供給され、可変
遅延制御回路ＶＤＬＣの出力信号つまり遅延制御信号Ｄ
Ｃ０〜ＤＣｐは、可変遅延回路ＶＤＬに供給される。さ
らに、可変遅延回路ＶＤＬの出力信号つまり内部信号Ｃ
３は、位相比較器ＰＣの他方の入力端子に供給されると
ともに、クロック整形回路ＣＰＴＣを経た後、ＤＬＬ回
路ＤＬＬＬの出力信号たる内部信号ＣＰ１となる。

【００３１】言うまでもなく、ＤＬＬ回路ＤＬＬＬのア
ンドゲートＡＧは、クロック制御信号ＣＧＣがハイレベ
ルとされることを条件に、つまり入力クロック信号ＣＬ
Ｋの周波数が３００ＭＨｚ以下とされることを条件に、
内部信号ＣＫつまり入力クロック信号ＣＬＫを後段の分
周回路ＦＤ１に伝達する。また、分周回路ＦＤ１は、内
部信号ＣＫをもとに、内部信号ＣＫと所定の位相差を有
する複数相の内部信号Ｃ１を形成し、分周回路ＦＤ２
は、同様に内部信号Ｃ１をもとに、内部信号Ｃ１と所定
の位相差を有する複数相の内部信号Ｃ２を形成する。

【００３２】一方、位相比較器ＰＣは、内部信号Ｃ１の
位相と可変遅延回路ＶＤＬの出力信号たる内部信号Ｃ３
の位相とを比較し、可変遅延制御回路ＶＤＬＣは、位相
比較器ＰＣの出力信号と内部信号Ｃ１，Ｃ２とをもと
に、内部信号Ｃ１つまり入力クロック信号ＣＬＫと内部
信号Ｃ３つまりは内部信号ＣＰ１の位相差に対応した遅
延制御信号ＤＣ０〜ＤＣｐを選択的に形成する。また、
可変遅延回路ＶＤＬは、内部信号Ｃ１の位相を遅延制御
信号ＤＣ０〜ＤＣｐに対応した遅延時間だけ遅延させて
内部信号Ｃ３とし、クロック整形回路ＣＰＴＣは、内部
信号Ｃ３をもとに所定のデューティを有する内部信号Ｃ
Ｐ１を形成する。

【００３３】これにより、ＤＬＬ回路ＤＬＬＬの出力信
号たる内部信号ＣＰ１は、内部信号ＣＫに対して所定の
位相関係を持つべくその位相が制御されるものとなり、
ＤＬＬ回路ＤＬＬＨの出力信号たる内部信号ＣＰ２も、
同様に内部信号ＣＫに対して所定の位相関係を持つべく
制御されるものとなる。

【００３４】ＤＬＬ回路ＤＬＬＬの出力信号たる内部信
号ＣＰ１は、図２のオアゲートＯＧの一方の入力端子に
供給され、ＤＬＬ回路ＤＬＬＨの出力信号たる内部信号
ＣＰ２は、その他方の入力端子に供給される。オアゲー
トＯＧの出力信号は、クロックバッファＢ２を経た後、
内部クロック信号ＳＣＫとなる。

【００３５】当分野に関係される技術者の方々にはすで
にご推察のように、ＤＬＬ回路ＤＬＬＬから出力される
内部信号ＣＰ１と内部信号ＣＫとの間の位相差、ならび
にＤＬＬ回路ＤＬＬＨから出力される内部信号ＣＰ２と
内部信号ＣＫとの間の位相差は、クロックバッファＢ１
及びＢ２の遅延時間を補正しうるものとされる。この結
果、内部クロック信号ＳＣＫは、入力クロック信号ＣＬ
Ｋに対してほぼ完全に位相同期され、これによってシン
クロナスＤＲＡＭは比較的高い周波数の入力クロック信
号ＣＬＫに同期して高速に動作しうるものとされる。

【００３６】ところで、ＤＬＬ回路ＤＬＬＬ及びＤＬＬ
Ｈは、前述のように、ＣＭＯＳ回路を基本素子とし、内
部信号ＣＫは、各ＤＬＬ回路のアンドゲートＡＧを介し
て選択的に後段回路に伝達される。したがって、クロッ
ク制御信号ＣＧＣがハイレベルとされるときには、内部
信号ＣＫがその後段回路に伝達されることでＤＬＬ回路
ＤＬＬＬが動作状態となり、上記のような位相制御動作
により入力クロック信号ＣＬＫに対して所定の位相関係
を持つ内部信号ＣＰ１を形成する。このとき、ＤＬＬ回
路ＤＬＬＨは、そのアンドゲートＡＧの出力信号がロウ
レベルに固定されるために非動作状態となり、その出力
信号たる内部信号ＣＰ２はロウレベルに固定される。ま
た、この間、ＤＬＬ回路ＤＬＬＨを構成するＣＭＯＳ回
路は動作電流を流さず、ＤＬＬ回路ＤＬＬＨの消費電力
はほぼゼロとなる。

【００３７】一方、クロック制御信号ＣＧＣがロウレベ
ルとされると、ＤＬＬ回路ＤＬＬＬは、そのアンドゲー
トＡＧの出力信号がロウレベルに固定されるために非動
作状態となり、その出力信号たる内部信号ＣＰ１はロウ
レベルに固定される。このとき、ＤＬＬ回路ＤＬＬＨ
は、内部信号ＣＫがそのアンドゲートＡＧを介して後段
回路に伝達されることで動作状態となり、上記のような
位相制御動作により入力クロック信号ＣＬＫに対して所
定の位相関係を持つ内部信号ＣＰ２を形成する。この
間、非動作状態にあるＤＬＬ回路ＤＬＬＬを構成するＣ
ＭＯＳ回路は動作電流を流さず、ＤＬＬ回路ＤＬＬＬの
消費電力はほぼゼロとなる。

【００３８】前述のように、ＤＬＬ回路ＤＬＬＬ及びＤ
ＬＬＨを構成する可変遅延回路ＶＤＬは、その内部信号
Ｃ１に対する遅延時間が遅延制御信号ＤＣ０〜ＤＣｐに
従ってそれぞれ選択的に切り換えられ、この遅延時間の
切り換え単位つまり遅延単位時間は、各ＤＬＬ回路の入
力クロック信号ＣＬＫに対する周波数精度を高める意味
合いから比較的小さい値に設定される。また、遅延時間
の切り換え範囲つまり切り換えうる遅延単位時間の総数
は、各ＤＬＬ回路のロックインサイクルを短縮する意味
合いから比較的少なく設定され、そのためにＤＬＬ回路
ＤＬＬＬ及びＤＬＬＨの可動周波数帯域は否応にも圧縮
される。

【００３９】この実施例において、ＤＬＬ回路ＤＬＬＬ
は、特に制限されないが、図４に示されるように、１０
０ＭＨｚ〜３３０ＭＨｚの可動周波数帯域を有し、ＤＬ
Ｌ回路ＤＬＬＨは、２７０ＭＨｚ〜５００ＭＨｚの可動
周波数帯域を有するものとされる。また、これらのＤＬ
Ｌ回路は、上記のように、クロック制御信号ＣＧＣに従
って択一的に動作状態とされ、最終的には内部クロック
信号ＳＣＫとなる内部信号ＣＰ１又はＣＰ２をそれぞれ
選択的に形成する。これらのことから、クロック発生回
路ＣＧ全体としてみた可動周波数帯域は、パッドＰＣＧ
Ｃと電源電圧供給端子又は接地電位供給端子との間のボ
ンディングを選択的に実施するだけで、ＤＬＬ回路ＤＬ
ＬＬの最低可動周波数からＤＬＬ回路ＤＬＬＨの最高可
動周波数の間、つまり１００ＭＨｚ〜５００ＭＨｚに拡
大されるものとなる。

【００４０】なお、ＤＬＬ回路ＤＬＬＬ及びＤＬＬＨ
は、上記のように、２７０ＭＨｚ〜３３０ＭＨｚの範囲
でその可動周波数帯域が互いにオーバーラップするが、
このようなオーバーラップ領域が設けられることで、各
ＤＬＬ回路のプロセスバラツキを補償し、可動周波数帯
域の切り換えをスムーズに行うことができる。

【００４１】さらに、上記したように、ＤＬＬ回路ＤＬ
ＬＬ及びＤＬＬＨは、それが択一的に動作状態とされる
間、入力クロック信号ＣＬＫに対する周波数精度がとも
に充分に高くなるように設計され、そのロックインサイ
クルも充分に短いものとされる。以上の結果、この実施
例のクロック発生回路ＣＧは、充分に高い周波数精度と
充分に短いロックインサイクルを有しつつ、広帯域の可
動周波数帯域を有するものとなり、これによってクロッ
ク発生回路を含むシンクロナスＤＲＡＭ等の開発費用を
削減し、その開発期間を短縮することができるものであ
る。

【００４２】図５には、この発明が適用されたクロック
発生回路ＣＧの第２の実施例のブロック図が示されてい
る。なお、この実施例は、前記図２の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。

【００４３】図５において、この実施例のクロック発生
回路ＣＧは、クロックバッファＢ１の出力信号つまり内
部信号ＣＫを受けその出力信号が前記クロック制御信号
ＣＧＣとなる周波数判定回路ＦＣを含む。周波数判定回
路ＦＣは、特に制限されないが、その遮断周波数を例え
ば６００ＭＨｚとする第１のローパスフィルタと、その
遮断周波数を例えば３００ＭＨｚとする第２のローパス
フィルタとを含む。このうち、第１のローパスフィルタ
は、内部信号ＣＫつまり入力クロック信号ＣＬＫからそ
の周波数が６００ＭＨｚを超える高調波成分を除去し
て、第２のローパスフィルタに伝達する。また、第２の
ローパスフィルタは、第１のローパスフィルタによって
高調波成分が除去された内部信号ＣＫの周波数つまりは
入力クロック信号ＣＬＫの基本周波数を、遮断周波数つ
まり３００ＭＨｚをスレッシホルドとして判定する。こ
の結果、内部信号ＣＫの周波数が３００ＭＨｚより低い
ときはその出力信号つまりクロック制御信号ＣＧＣをハ
イレベルとし、３００ＭＨｚより高いときはクロック制
御信号ＣＧＣをロウレベルとする。

【００４４】これにより、この実施例の場合、クロック
制御信号ＣＧＣを入力するためのパッドＰＣＧＣを設け
ることなく、言い換えるならば入力クロック信号ＣＬＫ
の基本周波数を自動的に識別して、可動周波数帯域の異
なる２個のＤＬＬ回路ＤＬＬＬ及びＤＬＬＨを択一的に
動作状態とすることができ、これによって前記図１〜図
４の実施例と同様な作用効果を得ることができるもので
ある。

【００４５】図６には、この発明が適用されたクロック
発生回路ＣＧの第３の実施例のブロック図が示されてい
る。なお、この実施例は、前記図２の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。

【００４６】図６において、この実施例のクロック発生
回路ＣＧは、異なる可動周波数帯域を有しクロックバッ
ファＢ１の出力信号たる内部信号ＣＫを共通に受ける２
個のＤＬＬ回路ＤＬＬＬ及びＤＬＬＨと、これらのＤＬ
Ｌ回路の出力信号たる内部信号ＣＰ１及びＣＰ２を受け
るＤＬＬ選択回路ＳＬとを含む。また、ＤＬＬ選択回路
ＳＬは、その入力端子に内部信号ＣＰ１又はＣＰ２をそ
れぞれ受ける２個のインバータＶ２及びＶ３と、その入
力端子にインバータＶ２又はＶ３の出力信号をそれぞれ
受ける２個のクロックドインバータＣＶ１及びＣＶ２と
を含む。

【００４７】クロック発生回路ＣＧのＤＬＬ選択回路Ｓ
Ｌを構成するクロックドインバータＣＶ１の制御端子に
は、パッドＰＣＧＣを介してクロック制御信号ＣＧＣが
供給され、クロックドインバータＣＶ２の制御端子に
は、クロック制御信号ＣＧＣのインバータＶ４による反
転信号が供給される。また、クロックドインバータＣＶ
１及びＣＶ２の出力端子は、クロックバッファＢ２の入
力端子に共通結合され、クロックバッファＢ２の出力信
号は、前記内部クロック信号ＳＣＫとなる。クロック制
御信号ＣＧＣは、前述のように、入力クロック信号ＣＬ
Ｋの周波数つまりシンクロナスＤＲＡＭの使用周波数が
３００ＭＨｚより低いときハイレベルとされ、３００Ｍ
Ｈｚより高いときロウレベルとされる。

【００４８】この実施例において、ＤＬＬ回路ＤＬＬＬ
及びＤＬＬＨは、シンクロナスＤＲＡＭが動作状態とさ
れる間、定常的に動作状態とされ、内部信号ＣＫつまり
入力クロック信号ＣＬＫに対し所定の位相関係を持つ内
部信号ＣＰ１及びＣＰ２を形成する。また、ＤＬＬ選択
回路ＳＬのクロックドインバータＣＶ１は、シンクロナ
スＤＲＡＭの使用周波数が３００ＭＨｚ以下とされクロ
ック制御信号ＣＧＣがハイレベルとされるとき、１００
ＭＨｚ〜３３０ＭＨｚの可動周波数帯域を有するＤＬＬ
回路ＤＬＬＬの出力信号つまり内部信号ＣＰ１をクロッ
クバッファＢ２に伝達し、クロックドインバータＣＶ２
は、シンクロナスＤＲＡＭの使用周波数が３００ＭＨｚ
以上とされクロック制御信号ＣＧＣがロウレベルとされ
るとき、２７０ＭＨｚ〜５００ＭＨｚの可動周波数帯域
を有するＤＬＬ回路ＤＬＬＨの出力信号つまり内部信号
ＣＰ１をクロックバッファＢ２に伝達する。

【００４９】以上の結果、この実施例のクロック発生回
路ＣＧでは、ＤＬＬ回路ＤＬＬＬ及びＤＬＬＨがそれぞ
れ選択的に動作状態とされることにともなう動作の立ち
上がりの遅れを解消しつつ、前記図２の実施例と同様な
作用効果を得ることができ、これによってクロック発生
回路ＣＧを含むシンクロナスＤＲＡＭ等の開発費用を削
減し、その開発期間を短縮することができるものであ
る。

【００５０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ＤＬＬ回路を基本構成要素としシンクロナスＤＲ
ＡＭ等に搭載されるクロック発生回路に、それぞれ異な
る可動周波数帯域を有する複数のＤＬＬ回路を設け、こ
れらのＤＬＬ回路を、所定のパッドを介して供給される
選択制御信号に従って択一的に動作状態とすることで、
ＤＬＬ回路を基本構成要素とし、充分に高い周波数精度
と充分に短いロックインサイクルとを有し、かつ広帯域
の可動周波数帯域を有するクロック発生回路を実現でき
るという効果が得られる。 （２）上記（１）項により、クロック発生回路及びこれ
を搭載するシンクロナスＤＲＡＭ等の開発費用を削減
し、その開発期間を短縮することができるという効果が
得られる。

【００５１】（３）上記（１）項及び（２）項におい
て、複数のＤＬＬ回路が互いにオーバーラップした可動
周波数帯域を持つべく設計することで、各ＤＬＬ回路の
可動周波数帯域のプロセスバラツキを解消し、可動周波
数帯域の切り換えをスムーズに行うことができるという
効果が得られる。 （４）上記（１）項ないし（３）項において、複数のＤ
ＬＬ回路を、入力クロック信号の周波数を識別する周波
数判定回路の出力信号として得られる選択制御信号に従
って択一的に動作状態とすることで、クロック制御信号
を入力するためのパッドを設けることなく、又はこのパ
ッドに対するボンディング処理を施すことなく、上記
（１）項ないし（３）項の作用効果を得ることができ
る。 （５）上記（１）項ないし（４）項において、複数のＤ
ＬＬ回路を同時に動作状態としておき、その出力信号を
選択制御信号に従って択一的に内部クロック信号として
伝達するＤＬＬ選択回路を設けることで、複数のＤＬＬ
回路が選択的に動作状態とされることにともなう動作の
立ち上がりの遅れを解消しつつ、上記（１）項ないし
（４）項の作用効果を得ることができる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、例えば×
１６ビット又は×３２ビット等、任意のビット構成を採
りうるし、シェアドセンス方式を採ることもできる。ま
た、クロック発生回路ＣＧは、例えばタイミング発生回
路ＴＧの一部として設けてもよいし、内部クロック信号
ＳＣＫの用途も種々考えられる。クロック制御信号ＣＧ
Ｃは、例えば独立した外部端子から直接入力できるよう
にしてもよいし、例えば動作モード信号の一つとして、
モードレジスタＭＲを介して入力してもよい。シンクロ
ナスＤＲＡＭは、任意数のバンクを備えることができる
し、そのブロック構成や起動制御信号，アドレス信号，
内部制御信号の組み合わせ及び有効レベルならびに電源
電圧の極性及び絶対値等は、種々の実施形態をとりう
る。

【００５３】図２，図５ならびに図６において、クロッ
ク発生回路ＣＧに設けられるＤＬＬ回路の数は任意に設
定できるし、各ＤＬＬ回路の可動周波数帯域についても
同様である。図２及び図５において、ＤＬＬ回路ＤＬＬ
Ｌ及びＤＬＬＨの非動作状態時の動作電流が問題となる
場合、その電源供給経路をＭＯＳＦＥＴ等によって選択
的に切断できるようにしてもよい。図６において、ＤＬ
Ｌ回路ＤＬＬＬ又はＤＬＬＨの出力信号を択一的に伝達
するＤＬＬ選択回路ＳＬは、例えばＰチャンネル及びＮ
チャンネルＭＯＳＦＥＴからなるトランスファゲートに
より構成できるし、その動作条件も任意である。図３に
おいて、ＤＬＬ回路ＤＬＬＬ及びＤＬＬＨは、その一部
を互いに共有することができるし、各ＤＬＬ回路のブロ
ック構成は、この実施例により制約されることなく種々
の形態をとりうる。

【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭに搭載されるクロック発生回路に適用
した場合について説明したが、それに限定されるもので
はなく、例えば、他の各種のメモリ集積回路装置に搭載
される同様なクロック発生回路や、このようなクロック
発生回路又はメモリ集積回路装置を搭載する論理集積回
路装置等にも適用できる。この発明は、少なくともＤＬ
Ｌ回路を基本構成要素とするクロック発生回路ならびに
これを含む装置又はシステムに広く適用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＤＬＬ回路を基本構成要素
としシンクロナスＤＲＡＭ等に搭載されるクロック発生
回路に、それぞれ異なる可動周波数帯域を有する複数の
ＤＬＬ回路を設け、これらのＤＬＬ回路を、例えば所定
のパッドを介して供給され、又は入力クロック信号の周
波数を識別する周波数判定回路の出力信号として得られ
る選択制御信号に従って択一的に動作状態とし、あるい
は複数のＤＬＬ回路を同時に動作状態としておき、その
出力信号を選択制御信号に従って択一的に内部クロック
信号として伝達するＤＬＬ選択回路を設けることで、Ｄ
ＬＬ回路を基本構成要素とし、充分に高い周波数精度と
充分に短いロックインサイクルとを有し、かつ広帯域の
可動周波数帯域を有するクロック発生回路を実現でき、
これによってクロック発生回路及びこれを搭載するシン
クロナスＤＲＡＭ等の開発費用を削減し、その開発期間
を短縮できる。

【図面の簡単な説明】

【図１】この発明が適用されたクロック発生回路を含む
シンクロナスＤＲＡＭの一実施例を示すブロック図であ
る。

【図２】図１のシンクロナスＤＲＡＭに含まれるクロッ
ク発生回路の第１の実施例を示すブロック図である。

【図３】図２のクロック発生回路に含まれるＤＬＬ回路
ＤＬＬＬの一実施例を示すブロック図である。

【図４】図２のクロック発生回路及びこれに含まれるＤ
ＬＬ回路の可動周波数帯域を説明するための一実施例を
示す動作特性図である。

【図５】この発明が適用されたクロック発生回路の第２
の実施例を示すブロック図である。

【図６】この発明が適用されたクロック発生回路の第３
の実施例を示すブロック図である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ１……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センス
アンプ、ＣＤ……カラムアドレスデコーダ、ＷＡ……ラ
イトアンプ、ＭＡ……メインアンプ、ＡＢ……アドレス
バッファ、ＲＡ……ロウアドレスレジスタ、ＢＳ……バ
ンク選択回路、ＣＣ……カラムアドレスカウンタ、ＭＲ
……モードレジスタ、ＩＢ……データ入力バッファ、Ｏ
Ｂ……データ出力バッファ、ＣＧ……クロック発生回
路、ＴＧ……タイミング発生回路、Ｄ０〜Ｄ７……入出
力データ又はその入出力端子、ＰＣＧＣ……クロック制
御信号入力パッド、ＣＧＣ……クロック制御信号、ＣＫ
Ｅ……クロックイネーブル信号又はその入力端子、ＣＬ
Ｋ……クロック信号又はその入力端子、ＣＳＢ……チッ
プ選択信号又はその入力端子、ＲＡＳＢ……ロウアドレ
スストローブ信号又はその入力端子、ＣＡＳＢ……カラ
ムアドレスストローブ信号又はその入力端子、ＷＥＢ…
…ライトイネーブル信号又はその入力端子、ＤＱＭ……
データマスク信号又はその入力端子、Ａ０〜Ａ１１……
アドレス信号又はその入力端子。Ｂ１〜Ｂ２……クロッ
クバッファ、ＤＬＬＬ，ＤＬＬＨ……ＤＬＬ回路、ＣＧ
Ｃ……クロック制御信号（選択制御信号）、ＣＫ，ＣＰ
１〜ＣＰ２，Ｃ１〜Ｃ３……内部信号、ＳＣＫ……内部
クロック信号。ＦＤ１〜ＦＤ２……分周回路、ＰＣ……
位相比較器、ＶＤＬＣ……可変遅延制御回路、ＤＣ０〜
ＤＣｐ……遅延制御信号、ＶＤＬ……可変遅延回路、Ｃ
ＰＴＣ……クロック整形回路。ＦＣ……周波数判定回
路。ＳＬ……ＤＬＬ選択回路、Ｖ１〜Ｖ４……インバー
タ、ＯＧ……オア（ＯＲ）ゲート、ＡＧ……アンド（Ａ
ＮＤ）ゲート、ＣＶ１〜ＣＶ２……クロックドインバー
タ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 昌 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5J004 BB05 CC01 CC09 DD00 DD01 DD02 DD03 DD06 DD11 DD14 DD20 5J060 AA05 BB00 CC03 CC21 CC38 CC52 CC59 DD00 DD09 DD33 DD37 DD46 GG10 HH02 JJ06 KK03 KK05

Claims (7)

【特許請求の範囲】
1. 【請求項１】 それぞれ異なる可動周波数帯域を有し、
   その出力信号が入力クロック信号の周波数に応じて択一
   的に有効とされる複数のＤＬＬ回路を含むことを特徴と
   するクロック発生回路。
2. 【請求項２】 請求項１において、 上記ＤＬＬ回路のそれぞれは、ＣＭＯＳ回路を基本素子
   として構成されるものであり、かつ上記入力クロック信
   号が所定の選択制御信号に従って選択的に入力されるこ
   とにより実質選択的に動作状態とされるものであること
   を特徴とするクロック発生回路。
3. 【請求項３】 請求項１において、 上記複数のＤＬＬ回路は、ともに定常的に動作状態とさ
   れるものであって、 上記クロック発生回路は、さらに、所定の選択制御信号
   に従って上記複数のＤＬＬ回路の出力信号を択一的に伝
   達するＤＬＬ選択回路を含むものであることを特徴とす
   るクロック発生回路。
4. 【請求項４】 請求項２又は請求項３において、 上記選択制御信号は、所定のパッドを介して供給される
   ものであることを特徴とするクロック発生回路。
5. 【請求項５】 請求項２又は請求項３において、 上記クロック発生回路は、さらに、上記入力クロック信
   号の実質的な周波数を判定する周波数判定回路を含むも
   のであって、 上記選択制御信号は、上記周波数判定回路の出力信号と
   して得られるものであることを特徴とするクロック発生
   回路。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記ＤＬＬ回路のそれぞれは、互いにオーバーラップし
   た可動周波数帯域を有するものとされることを特徴とす
   るクロック発生回路。
7. 【請求項７】 請求項１，請求項２，請求項３，請求項
   ４，請求項５又は請求項６において、 上記クロック発生回路は、シンクロナスＤＲＡＭに含ま
   れるものであり、かつ所定の入力クロック信号をもとに
   これに位相同期された内部クロック信号を生成するため
   のものであることを特徴とするクロック発生回路。