JP2001067870A - 半導体装置 - Google Patents

半導体装置

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JP2001067870A JP24582099A JP24582099A JP2001067870A JP 2001067870 A JP2001067870 A JP 2001067870A JP 24582099 A JP24582099 A JP 24582099A JP 24582099 A JP24582099 A JP 24582099A JP 2001067870 A JP2001067870 A JP 2001067870A
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健 阪田
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崇宏 園田
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晴子 田所
Hiroshi Ichikawa
博 市川
Yasushi Nagashima
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Abstract

(57)【要約】 【課題】 ＳＤＲ（シングル・データ・レート）動作と
ＤＤＲ（ダブル・データ・レート）動作との何れにも動
作切り替え可能なＳＤＲＡＭを提供する。 【解決手段】 ＳＤＲＡＭにおいて、外部端子（ＯＰ
Ｔ）の第１状態によりＳＤＲ仕様が選択されたとき、メ
モリマットから読み出されたデータはその入力と出力の
位相を判定する機能を有るクロック再生回路によって形
成されるクロック信号に応答して出力され、外部端子
（ＯＰＴ）の第２状態によりＤＤＲ仕様が選択されたと
き、メモリマットから読み出されたデータは外部クロッ
クに同期してクロック信号出力回路から出力されるクロ
ック信号に応答して出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置技術、特
にＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）動作と
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）動作との
いずれにも動作切り替え可能なＳＤＲＡＭ（Ｓｙｎｃｈ
ｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）を構成するのに好適な半導体装
置に関する。
【０００２】
【従来の技術】ＳＤＲＡＭのような同期式メモリは、そ
の動作タイミングが外部からのシステムクロック信号の
ような外部クロック信号に基づいて制御される。この種
の同期式メモリは、外部クロック信号の利用によって内
部動作のタイミング設定が比較的容易となり、比較的高
速動作が可能となる、という特徴を持つ。
【０００３】ＳＤＲＡＭとしては、データの入力もしく
は出力が外部クロック信号の立ち上りエッジに同期され
て行われるいわゆるＳＤＲ形式のＳＤＲＡＭと、データ
の入力もしくは出力が外部クロック信号の立ち上りエッ
ジに同期されて行われるとともに外部クロック信号の立
ち下がりエッジに同期しても行われるいわゆるＤＤＲ形
式のＳＤＲＡＭとが知られている。
【０００４】
【発明が解決しようとする課題】ＳＤＲ形式のＳＤＲＡ
Ｍは、比較的高速動作可能であるとともに、クロック信
号動作の一般的な電子システムにとって利用し易いとい
う特徴をもつ。すなわち、データの入力、出力が外部ク
ロック信号の立ち上がりエッジに同期されるというＳＤ
Ｒ形式のＳＤＲＡＭのかかるデータ入出力と外部クロッ
ク信号との対応関係は、クロック信号の立ち上がりエッ
ジのようなエッジに同期して動作されたり、クロック信
号のロウレベルからハイレベルへの変化のようなレベル
によって動作されたりする一般的な電子システム、言い
換えると実質的にクロック信号のリーデイングエッジま
たはトレーリングエッジに同期して動作される一般的電
子システムと同様なクロック信号と伝達すべき信号との
対応関係と良く対応するからである。
【０００５】これに対して、ＤＤＲ形式のＳＤＲＡＭ
は、クロック信号の立ち上りエッジと立ち下がりエッジ
の両エッジに同期してデータの入力もしくは出力を行う
ため、それを利用する電子システムにＤＤＲ対応の若干
面倒なタイミングを要求することになるけれども、クロ
ック周波数が同一である場合には、ＳＤＲ形式のＳＤＲ
ＡＭに対して単位時間当たりほぼ２倍の量のデータの入
力もしくは出力が可能であるという特徴を持つ。いいか
えれば、ＤＤＲ形式のＳＤＲＡＭは高速データアクセス
が可能であるという特徴を持つ。
【０００６】ＳＤＲ形式のＳＤＲＡＭとＤＤＲ形式のＳ
ＤＲＡＭとは、概略的には、外部クロック信号に同期し
て外部制御信号ないしはコマンド信号の取り込み動作、
アドレス入力動作、及びデータ入出力動作等の動作の
点、メモリセルマット、及びそれに関連するアドレス選
択回路、センスアンプ、メインアンプ等の周辺回路等の
構成の点において、互いに類似する内容を含む。
【０００７】そこで、本発明者等は、ＳＤＲ形式のＳＤ
ＲＡＭとＤＤＲ形式のＳＤＲＡＭとのどれとしてでも切
り替え動作可能な共通半導体チップを構成することを検
討した。そのような共通半導体チップを構成することが
できる場合には、半導体装置を製造するためのホトリソ
グラフィーマスクのような製造マスクをＳＤＲ形式のＳ
ＤＲＡＭとＤＤＲ形式のＳＤＲＡＭに共通のものとする
ことができることによりマスク数の減少を図ることがで
きるとともに、半導体装置製造工程、検査工程のような
工程を共通的なものにすることができ、結果として、製
造コストの低減を期待することができることとなる。
【０００８】また、共通半導体チップを予め用意してお
き、必要に応じてＳＤＲ形式のＳＤＲＡＭとＤＤＲ形式
のＳＤＲＡＭのどちらとしてでも構成できることから、
ＳＤＲ形式のＳＤＲＡＭの需要が多い場合と、ＤＤＲ形
式のＳＤＲＡＭの需要が多い場合とのどちらにも対応で
きるという特徴も期待することができることとなる。
【０００９】本発明者らは、ＳＤＲ形式のＳＤＲＡＭと
ＤＤＲ形式のＳＤＲＡＭとを共通半導体チップによって
構成しようとする詳細な検討を通じて、更に次のような
課題の存在を明らかにした。
【００１０】（１）内部クロック信号形成系での課題 ＤＤＲ動作（以下、ＤＤＲモードとも称する）のため
に、ＳＤＲＡＭの内部回路は、外部クロック信号の立ち
上がりエッジと立ち下がりエッジとの夫々のエッジに同
期して動作可能にされる必要がある。その場合、外部ク
ロック信号の立ち上がりエッジと立ち下がりエッジとの
夫々の信号エッジに対する内部回路の動作制御のため
に、外部クロック信号の夫々の信号エッジに対して基準
化された内部クロック信号が形成されることが望まれ
る。すなわち、内部クロック信号として、外部クロック
信号の立ち上がりエッジに同期して一方のレベルから他
方のレベルに遷移し、かつ外部クロック信号の立ち下が
りエッジにおいてもそのエッジと同期して一方のレベル
から他方のレベルに遷移する信号を形成することが望ま
れる。
【００１１】外部クロック信号を受ける入力バッファ回
路のようなクロック系の要素回路はその入力と出力との
間に不可避的に信号遅延ないしは位相ずれを生ずる。外
部クロック信号でクロック系要素回路に生ずる不可避的
な動作遅延時間にかかわらずに外部クロック信号に対す
る内部クロック信号の位相ずれは制御された小ささを持
つことが望まれる。ＤＤＲ動作の様な比較的高速な動作
が必要な場合、内部回路の動作遅延時間を考慮した内部
クロック信号の形成もまた重要となってくる。半導体装
置とメモリコントローラやマイクロプロセッサのような
外部装置との結合は、内部回路の動作遅延にかかわらず
に、外部クロック信号に対して適切なタイミングにされ
ることが望まれる。半導体装置のより望ましい動作は、
外部クロック信号に対して、内部回路の動作遅延を補償
できるような進んだ位相の内部クロック信号によって可
能となる。外部クロック信号に基づいて内部クロック信
号を形成するためにＳＤＲＡＭ内に設けられるクロック
再生回路は、要素回路での動作遅延時間、位相ずれにか
かわらずに適切な位相の内部クロック信号の形成のため
に、ＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ：デ
ィレイド・ロック・ループ）、ＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋ Ｌｏｏｐ：フェーズ・ロック・ループ）、ＳＭ
Ｄ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａ
ｙ：シンクロナス・ミラー・ディレイ）と称されるよう
な信号位相判定と位相調整との機能を利用し、入力信号
に対して同期されかつ位相制御された信号を形成する既
知の信号位相制御回路技術が考慮される。
【００１２】ＳＤＲ動作（以下、ＳＤＲモード、ＳＤＲ
仕様とも称する）のために、外部クロック信号にもとづ
いて内部クロック信号を形成するクロック系回路は、共
通半導体チップ全体の回路の簡素化の考慮のもとで、Ｄ
ＤＲ動作のための回路との共通化を考えることはでき
る。しかしながら、以下の技術事情の考慮のもとではＤ
ＤＲ動作のためのクロック系回路とは異なるものとされ
た方が望ましい。
【００１３】すなわち、電子システムが形成するシステ
ムクロック信号のような信号は、必ずしも一定周期、一
定位相にされるとは限らない。電子システムが形成する
クロック信号は、場合によっては、その周期が周期的に
変動される事が望まれることがある。例えば、クロック
信号動作の電子システムにおいては、クロック信号によ
って動作される回路に生ずる動作電流の変化によっても
たらされるノイズが比較的大きいレベルを占めることが
少なくない。クロック信号周期が周期的に変更された場
合、クロック信号に基づくノイズの周波数スペクトラム
は、クロック信号の周期の変更に応じて分散され、その
結果として、特定周波数でのノイズ低減が図られること
となる。ノイズの周波数スペクトラム分散を効果的にす
るには、クロック信号の周期変更は毎クロック周期毎な
いし数クロック周期毎のような比較的短い期間毎に行わ
れた方が望ましい。
【００１４】他方、上述の様な信号位相制御回路技術
は、位相制御のために複数のクロック信号サイクル数を
要するのが一般的であり、上記のノイズスペクトラム分
散をねらいとするようなクロック信号の周期の早い変化
への応答は比較的難しい。よってＤＤＲモードでは外部
クロック信号をもとに高速クロック信号を形成すること
が優先的に考慮されて良い。これに対してＳＤＲモード
では、内部クロック信号は実質的に外部クロック信号と
対応するものであり、外部クロック信号の周期変化に高
速と応答できるほうが望ましい。
【００１５】従ってＳＤＲモードとＤＤＲモードでは、
異なるクロック系回路が考慮された方が望ましい。
【００１６】（２）データ伝送線設定での課題 ＳＤＲ仕様ＳＤＲＡＭでは、その内部に読み出しデータ
と書込みデータとが同時に処理されるべき状態が存在す
る。これに対してＤＤＲ仕様ＳＤＲＡＭでは、読み出し
データと書込みデータを同時に処理しなければならない
という状態は避けることができる。
【００１７】ＳＤＲモードとＤＤＲモードとの両方に単
純に対応できるように、半導体チップ上に沢山のデータ
伝送配線を設ける場合には、その配線のために半導体チ
ップの面積を比較的大きくせざるを得なくなって来る。
これは、コスト、サイズの点での課題となる。
【００１８】（３）データ入力タイミング制御での課題 ＳＤＲ仕様ＳＤＲＡＭにおいては、外部からの書込み動
作の指示と同じクロック信号周期において外部からのデ
ータの供給が規定される。これに対してＤＤＲ仕様ＳＤ
ＲＡＭにおいては外部からの書込み動作の指示が行われ
たクロック信号周期の次のクロック信号周期から、外部
からのデータの供給が規定される。すなわち、ＤＤＲ仕
様ＳＤＲＡＭとＳＤＲ仕様ＳＤＲＡＭとでは、異なる供
給タイミングの書込みデータを入力しなければならな
い。
【００１９】従って、データ入力回路はＳＤＲ仕様ＳＤ
ＲＡＭとＤＤＲ仕様ＳＤＲＡＭとで異なった動作態様を
持つように動作される必要がある。
【００２０】（４）マスクレジスタの制御での課題 ＤＤＲ仕様のＳＤＲＡＭの書き込みデータの入力とＳＤ
Ｒ仕様のＳＤＲＡＭの書き込みデータの入力とが上述の
ように異なることに対応し、ＤＤＲ仕様のＳＤＲＡＭと
ＳＤＲ仕様のＳＤＲＡＭとでデータ入力回路に入力され
るデータを有効とするか無効とするかの制御タイミング
（データマスク制御タイミング）を異ならせる必要が生
ずる。
【００２１】（公知例との関係）本発明者らは、本発明
を成した後の調査によって、以下の刊行物を見出した。
そこで刊行物と本発明との関係について以下に言及して
おこう。
【００２２】特開平１０−３０２４６５号公報（以下、
ｒｅｆ．１とも称する）には、「ＳＤＲモードとＤＤＲ
モードとを選択可能なオプション方式を導入することに
より、生産性を向上して生産費用を低減することを目的
とする。」（Ｒｅｆ．１の文書区分番号０００７）とす
る半導体メモリ装置に関する発明が開示されている。具
体的には、入力クロック信号を受けるクロックバッファ
と、パルス発生器との間に、クロック信号の単一方向の
遷移に対して出力信号のレベルを遷移させるシフトレジ
スタと、クロック信号の両方の遷移に対応して出力信号
のレベルを遷移させる複数のインバータを意味する中継
器を設け、かかるシフトレジスタと中継器との経路のう
ちの一方の経路を、モード選択部からのマスター信号に
よって選択する構成の発明が記載されている。モード選
択部はフォトマスクによるスイッチを具備する構成かＮ
ＭＯＳトランジスタ及びヒューズを具備する構成とされ
マスター信号を形成する、とされている。パルス発生回
路は反転遅延手段と論理手段との組合わせからなり、そ
の全体がいわゆるエッジ検出回路を構成している。すな
わちパルス発生回路は、上記シフトレジスタもしくは上
記中継器から供給される出力信号の立ち上がり、立ち下
がりエッジに応じて夫々パルス信号を形成する。
【００２３】しかし、上記特開平１０−３０２４６５号
公報では、そのパルス発生は上記のとおり遅延回路と論
理回路との比較的単純な回路によるものであり、本発明
において考慮するＰＬＬ、ＤＬＬ、ＳＭＤのような回路
の遅延特性をも実質的に補償するところの高速動作に向
けて進歩された構成は開示していない。上記特開平１０
−３０２４６５号公報は、それ故に、ＰＬＬ、ＤＬＬ、
ＳＭＤのような回路を使用する場合の本発明者らが明ら
かにした前述のような課題もまた明らかにしていない。
【００２４】上記特開平１０−３０２４６５号公報は、
また、本発明者らが明らかにし、かつ後で詳細に記載す
るような、複数の動作モードの切り替えを可能にしよう
とする場合の内部クロック信号の切り替え以外の更に考
慮すべき信号切り替え技術、配線技術に関して記載が無
い。
【００２５】本発明の一つの目的は、同期式メモリの新
規な動作モード切り替え技術を備えた半導体装置を提供
することにある。
【００２６】本発明の他の目的は、ＳＤＲＡＭの好適な
動作を可能とする動作モード切り替え技術を提供するこ
とにある。
【００２７】本発明の他の目的は、入力信号に対する動
作特性の異なる複数のクロック信号形成回路を備える新
規な半導体装置を提供することにある。
【００２８】本発明の他の目的は、クロック信号周期の
変化に対応可能な動作モード切り替え構成を持つＳＤＲ
ＡＭを成す半導体装置を提供することにある。
【００２９】本発明の他の目的は、データ入力タイミン
グの異なる動作を含む動作モード切り替え構成を持つＳ
ＤＲＡＭを成す半導体装置を提供することにある。
【００３０】本発明の他の目的は、配線面積を比較的小
さくすることが可能な複数動作モード対応の半導体装置
を提供することにある。
【００３１】本発明の他の目的は、動作モード切り替え
に適合する信号伝達を可能とする配線技術を提供するこ
とにある。
【００３２】本発明の他の目的は、上記信号伝達に好適
な配線レイアウト技術を提供することにある。
【００３３】本発明の他の目的は、複数の仕様に切り替
え可能であり、かつ製造コストの低減が可能なＳＤＲＡ
Ｍ技術を提供することにある。
【００３４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００３５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００３６】（１）半導体装置には、選択信号を形成す
る選択信号形成回路、信号位相判定と位相調整との機能
を持ち入力クロック信号に対して同期されかつ位相制御
された出力クロック信号を形成する第１クロック信号形
成回路（以下、クロック信号出力回路、クロック再生回
路とも称する）、及び入力クロック信号に対する実質的
なバッファリングによって出力クロック信号を形成する
第２クロック信号形成回路（以下、クロック信号出力回
路とも称する）が設けられる。
【００３７】上記選択信号形成回路からの選択信号が第
１の状態である場合には、かかる第１状態選択信号によ
って上記第１クロック信号形成回路からの出力クロック
信号が有効にされる。すなわち半導体装置におけるクロ
ック動作の内部回路は、上記第１クロック信号形成回路
からの出力クロック信号によってその動作タイミングが
規定される。
【００３８】上記選択信号が上記第１状態とは異なる第
２の状態である場合には、かかる第２状態選択信号によ
って上記第２クロック信号形成回路からの出力クロック
信号が有効にされる。
【００３９】典型例では、半導体装置はＳＤＲＡＭを構
成するものとされ、選択信号はＳＤＲ仕様とＤＤＲ仕様
との選択のための選択信号とされる。例えば、選択信号
が第１の状態の時には、半導体装置はＳＤＲ仕様のＳＤ
ＲＡＭとされる。この状態において、例えばデータ読み
出し動作は、クロック再生回路の出力クロック信号に同
期して行われる。
【００４０】他方、選択信号が第２の状態の時には、半
導体装置はＤＤＲ仕様のＳＤＲＡＭとされる。この状態
において、データ読み出し動作は、上記第２クロック信
号形成回路の出力クロック信号に同期して行なわれる。
【００４１】（２）半導体装置には、選択信号を形成す
る選択信号形成回路、及び上記選択信号形成回路によっ
てその動作が制御されるデータ線切り替え回路が設けら
れる。
【００４２】選択信号形成回路からの選択信号が第１の
状態である場合、選択信号のかかる第１状態に従う上記
データ線切り替え回路によって、第１及び第２データか
らなるようなデータ線は、それぞれ一方の回路ノードで
のデータを他方の回路ノードに伝達せしめる動作と、他
方の回路ノードのデータを一方の回路ノードに伝達せし
める動作との双方の動作のうちの１つの動作を行う行う
ところの単方向データ線とされる。これに対して、選択
信号が上記第１状態とは異なる第２の状態の場合、第１
及び第２データ線からなるようなデータ線は、それぞれ
一方の回路ノードでのデータを他方の回路ノードに伝達
せしめる動作と、他方の回路ノードのデータを一方の回
路ノードに伝達せしめる動作との双方の動作が可能な双
方向データ線とされる。
【００４３】典型例では、上記（１）と同様に、半導体
装置はＳＤＲＡＭを構成するものとされ、選択信号はＳ
ＤＲ仕様とＤＤＲ仕様との選択のための選択信号とされ
る。
【００４４】選択信号の第１の状態によって、半導体装
置がＳＤＲ仕様のＳＤＲＡＭを構成する場合、１つのデ
ータ線はデータ書込み用データ線とされ、他のデータ線
はデータ読み出し用のデータ線とされるような単方向デ
ータ線とされる。言い換えると書き込みと読み出しのデ
ータ伝送線が分離される。これにより半導体装置は、そ
の内部に読み出しデータと書込みデータとが同時に処理
されるべき状態が存在しても対応可能とされる。
【００４５】選択信号の第２の状態によって、半導体装
置がＤＤＲ仕様のＳＤＲＡＭを構成する場合、複数のデ
ータ線のそれぞれは、動作タイミングに応じてデータ書
込み用データ線とされ、データ読み出し用のデータ線と
されるような双方向データ線とされる。
【００４６】このデータ線切り替え構成は、ＳＤＲ仕様
のＳＤＲＡＭとＤＤＲ仕様のＳＤＲＡＭとの両方に対応
できるようにする場合であっても、半導体チップ上に沢
山のデータ伝送配線を設けないで済むことを可能とす
る。それにより、半導体チップの面積を小さく抑制する
ことが可能となる。
【００４７】（３）半導体装置には、選択信号を形成す
る選択信号形成回路、及び上記選択信号形成回路によっ
てその動作が制御されるタイミング制御回路が設けられ
る。データ入力回路は、そのデータ取り込みタイミング
がクロック信号周期単位をもって変化される。
【００４８】典型例では、上記（１）、（２）と同様
に、半導体装置はＳＤＲＡＭを構成するものとされ、選
択信号はＳＤＲ仕様とＤＤＲ仕様との選択のための選択
信号とされる。
【００４９】上記選択信号の第１の状態によって、半導
体装置がＳＤＲ仕様のＳＤＲＡＭを構成する場合、デー
タ入力回路はライトコマンドデータが入力されてからク
ロック信号の１周期後のタイミングに応答してデータ端
子に受けたデータをデータ伝送線に出力するように制御
される。
【００５０】選択信号が第２の状態である場合、上記デ
ータ入力回路はライトコマンドデータが入力されてから
上記クロック信号の２周期後のタイミングに応答して上
記データ端子に受けたデータを上記データ伝送線に出力
するように制御される。
【００５１】これにより、共通の半導体チップをＳＤＲ
仕様とＤＤＲ仕様のＳＤＲＡＭとして用いた場合に、そ
れぞれの仕様における異なる書込みデータの入力タイミ
ングに対応させた最適なタイミングで、書き込みデータ
をデータ伝送線に伝送可能とされる。
【００５２】（４）半導体装置には、選択信号を形成す
る選択信号形成回路、及びマスク制御回路が設けられ
る。
【００５３】選択信号が第１の状態である場合、データ
端子における入力データはクロック信号に応答してデー
タ入力回路に取り込まれる。第１制御信号は上記クロッ
ク信号に応答してマスク制御回路に取り込まれる。
【００５４】選択信号が第２の状態である場合、データ
端子における入力データは第２制御信号に応答して上記
データ入力回路に取り込まれる。第１制御信号は第２制
御信号に応答して上記マスク制御回路に取り込まれる。
【００５５】これにより、ＤＤＲ仕様のＳＤＲＡＭの書
き込みデータの入力とＳＤＲ仕様のＳＤＲＡＭの書き込
みデータの入力とが異なることに対応し、ＤＤＲ仕様の
ＳＤＲＡＭとＳＤＲ仕様のＳＤＲＡＭとでデータ入力回
路に入力されるデータを有効とするか無効とするかの制
御タイミング（データマスク制御タイミング）を異なら
せる事が可能とされる。
【００５６】
【発明の実施の形態】（全体ブロック構成）図１は、本
発明の実施例の半導体装置の主要ブロック、配線、端子
のレイアウトを示すチップ全体平面図で有る。同図は、
図面の複雑化を回避するため、比較的簡略化した表記法
をとっており、細部までは図示していない。図１に図示
しない回路の詳細、配線、及びそれらのレイアウト等は
後の図２以降の図面、及び説明から更に良く理解される
であろう。図１の簡略化した表記法のもとでも、メモリ
アレイと、グローバルデータ線との概略が良く理解され
るであろう。
【００５７】実施例のＳＤＲＡＭを成す半導体装置ＣＨ
ＩＰは、４つのメモリバンクＢａｎｋ０〜Ｂａｎｋ３を
持つような、いわゆるバンク構成をとる。各メモリバン
クは、複数のメモリアレイから構成され、各メモリアレ
イは複数のメモリマットから構成される。各メモリバン
クがいくつのメモリアレイから構成され、また各メモリ
アレイがいくつのメモリマットから構成されるかは、記
憶容量、同時アクセスされるべきデータビット数に応じ
て適宜に設定される。
【００５８】図示の半導体装置の場合、各メモリバンク
は、制限されないが、４つのメモリマットを含んでい
る。すなわち、メモリバンクＢａｎｋ０は、メモリアレ
イＭＡＹ１〜ＭＡＹ４を含み、メモリバンクＢａｎｋ１
は、メモリアレイＭＡＹ５〜ＭＡＹ８を含み、メモリバ
ンクＢａｎｋ２は、メモリアレイＭＡＹ９〜ＭＡＹ１２
を含み、メモリバンクＢａｎｋ３は、メモリアレイＭＡ
Ｙ１３〜ＭＡＹ１６を含んでいる。
【００５９】各メモリアレイはそれぞれ２つのメモリマ
ットから構成されている。すなわち、メモリアレイＭＡ
Ｙ１はメモリマットＭＡＴ１及びＭＡＴ２から構成さ
れ、メモリアレイＭＡＹ２はメモリマットＭＡＴ３及び
ＭＡＴ４から構成され、メモリアレイＭＡＹ３はメモリ
マットＭＡＴ５及びＭＡＴ６から構成され、メモリアレ
イＭＡＹ４はメモリマットＭＡＴ７及びＭＡＴ８から構
成され、メモリアレイＭＡＹ５はメモリマットＭＡＴ９
及びＭＡＴ１０から構成され、メモリアレイＭＡＹ６は
メモリマットＭＡＴ１１及びＭＡＴ１２から構成され、
メモリアレイＭＡＹ７はメモリマットＭＡＴ１３及びＭ
ＡＴ１４から構成され、メモリアレイＭＡＹ８はメモリ
マットＭＡＴ１５及びＭＡＴ１６から構成され、メモリ
アレイＭＡＹ９はメモリマットＭＡＴ１７及びＭＡＴ１
８から構成され、メモリアレイＭＡＹ１０はメモリマッ
トＭＡＴ１９及びＭＡＴ２０から構成され、メモリアレ
イＭＡＹ１１はメモリマットＭＡＴ２１及びＭＡＴ２２
から構成され、メモリアレイＭＡＹ１２はメモリマット
ＭＡＴ２３及びＭＡＴ２４から構成され、メモリアレイ
ＭＡＹ１３はメモリマットＭＡＴ２５及びＭＡＴ２６か
ら構成され、メモリアレイＭＡＹ１４はメモリマットＭ
ＡＴ２７及びＭＡＴ２８から構成され、メモリアレイＭ
ＡＹ１５はメモリマットＭＡＴ２９及びＭＡＴ３０から
構成され、メモリアレイＭＡＹ１６はメモリマットＭＡ
Ｔ３１及びＭＡＴ３２から構成されている。
【００６０】各メモリマットは、公知のダイナミック型
ランダムアクセスメモリのそれと同様な構成にされる。
それ故に、その詳細構成は図示しないが、各メモリマッ
トは、マトリクス配置された複数のダイナミック型メモ
リセルと、それぞれ対応するロウに属するメモリセルの
選択端子が結合される複数のワード線と、それぞれ対応
するカラムに属するメモリセルのデータ端子が結合され
る複数のビット線ないしはデータ線とを備える。各ダイ
ナミック型メモリセルは、公知の１トランジスタ／セル
構成のメモリセルと同様な構成、すなわち、情報記憶用
キャパシタと、対応するビット線と情報記憶用キャパシ
タとの間に設けられそのゲートがメモリセルの選択端子
とされるＭＯＳＦＥＴからなるようなスイッチ素子とか
ら構成される。
【００６１】半導体装置ＣＨＩＰを成す半導体チップ
は、図示のように長方形の平面形状にされている。メモ
リバンクＢａｎｋ０及びＢａｎｋ２のためのメモリマッ
トＭＡＴ１ないしＭＡＴ８及びＭＡＴ１７ないしＭＡＴ
２４（以下、それらメモリマットを第１メモリマット列
とも称する）は、半導体チップの相対する長辺のうちの
一方の側の長辺に沿って配列され、残りのメモリバンク
Ｂａｎｋ１及びＢａｎｋ３のためのメモリマットＭＡＴ
９ないしＭＡＴ１６及びＭＡＴ２５ないしＭＡＴ３２
（以下、それらメモリマットを第２メモリマット列とも
称する）は、半導体チップの相対する長辺のうちの他方
の側の長辺に沿って配列される。
【００６２】第１メモリマット列の半導体チップ中央寄
りには、該第１メモリマット列を成すメモリマットＭＡ
Ｔ１ないしＭＡＴ８及びＭＡＴ１７ないしＭＡＴ２４に
それぞれ一対一対応をもってデータ入出力のための入出
力回路ＩＮＴ１ないしＩＮＴ８及びＩＮＴ１７ないしＩ
ＮＴ２４が設けられ、第２メモリマット列の半導体チッ
プ中央寄りには、同様に該第２メモリマット列を成すメ
モリマットＭＡＴ９ないしＭＡＴ１６及びＭＡＴ２５な
いしＭＡＴ３２に対応する入出力回路ＩＮＴ９ないしＩ
ＮＴ１６及びＩＮＴ２５ないしＩＮＴ３２が設けられて
いる。
【００６３】半導体チップの上記第１メモリマット列と
第２メモリマット列とに挟まれた中央領域には、上記入
出力回路とともに、データ端子ＤＱ０ないしＤＱ１５、
上記入出力回路とデータ端子ＤＱ０ないしＤＱ１５とを
結合するためのグローバルデータ線ＧＩ００ないしＧＩ
３１が設けられている。かかる中央領域には、また、図
示しないけれども、図２及び図３等から明らかになるよ
うな各種制御回路、電圧発生回路が設けられる。半導体
チップの中央領域には、更に、上記データ端子ＤＱ０な
いしＤＱ１５とともに、半導体チップの長手方向に沿う
端子列を成すところの複数のアドレス端子、クロック端
子を含む制御信号端子、電源端子（いずれも図示してい
ない）が設けられる。
【００６４】実施例の半導体装置の上述のようなデータ
端子ＤＱ０〜ＤＱ１５の配置構成は、それらデータ端子
とメモリアレイとの間のデータ伝達経路の短縮化を可能
とし、回路の高速動作を可能とする。上述のような長手
方向に沿うほぼ中央領域に端子列が配列された構成の半
導体チップは、いわゆるＬＯＣ（Ｌｅａｄ ｏｎ Ｃｈ
ｉｐ）構成のパッケージ技術にも好適なものとなる。
【００６５】図１において、グローバルデータ線ＧＩ０
０ないしＧＩ３１は、図面の複雑化を回避するために、
グループ化して標記した方が良い線群をそれぞれ１本の
線として示されている。従って、グローバルデータ線
は、実質はＧＩ００ないしＧＩ０７の８からなるグルー
プと、ＧＩ０８ないしＧＩ１５の８からなるグループ
と、ＧＩ１６ないしＧＩ２３の８からなるグループと、
ＧＩ２４ないしＧＩ３１の８からなる、と理解された
い。なお、例えばＧＩ００のような単位のグローバルデ
ータ線は、後の説明からも明らかとなるような理由のも
とで、対構成をとるものとされる。言い換えると、半導
体チップ上においては、一対の配線によって単位のグロ
ーバルデータ線が構成される。従って、対配線構造が適
用された場合における表現であるグローバルデータ線
は、データ単位と対応されるべきものである。
【００６６】図１において、グローバルデータ線ＧＩ０
０ないしＧＩ３１は、半導体チップの中央領域のうちの
入出力回路ＩＮＴ１ないしＩＮＴ８及びＩＮＴ１７ない
しＩＮＴ２４からなるような一方の回路列とＩＮＴ９な
いしＩＮＴ１６及びＩＮＴ２５ないしＩＮＴ３２からな
るような他方の回路列とに挟まれた領域に位置されるよ
うに図示されている。しかし、必要ならば、グローバル
データ線は、入出力回路が形成される領域上を延長され
たり、入出力回路を成す回路素子形成領域間を延長され
るような配置構成、すなわち入出力回路と一体的な構成
として配置されても良い。グローバルデータ線と入出力
回路とのこのような一体的構成は、それらグローバルデ
ータ線と入出力回路との結合での信号パスの短縮の上
で、半導体チップの面積を小さくする上で技術的に有意
である。
【００６７】グローバルデータ線は、広義には、複数の
メモリバンクＢａｎｋ０ないしＢａｎｋ３のそれぞれに
一対一対応されるような各メモリバンク専用のデータ線
ではなく、複数のメモリバンクＢａｎｋ０ないしＢａｎ
ｋ３に共通なデータ線であると理解して良い。
【００６８】グローバルデータ線は、狭義には、階層デ
ータ線構成でのグローバルデータ線であると理解して良
い。実施例は、例えば、以下のような４階層データ線構
成をとる。ただし、図１では、４階層データ線構成のう
ち、第１乃至第３階層データ線は、図示していない。そ
れらはメモリアレイ内に含まれるものとして理解された
い。
【００６９】特に制限されないが、各階層のデータ線
は、それぞれ相補データの伝送が可能なように、対構成
にされる。この種の対構成のデータ線による相補データ
の伝送は、データ線の線数が増大するものの、データ線
対での相対レベルでデータが規定されることとなり、比
較的微少な電位変化が生じたタイミングであってもデー
タレベル判別が可能で有る点、電源線を介してもたらさ
れるような電源ノイズや、他の信号線等とのカップリン
グによってもたらされるようなカップリングノイズに強
い点、信号レベルの縮小化にも適合可能であり装置を低
電源電圧化、低消費電力化する上でも好適である点、等
々の事情から、信号を高速伝送する上で好都合であり、
高速、高性能の半導体装置を得る上で好都合である。従
って以下においては、階層データ線は対構成として記載
する。
【００７０】第１階層データ線は、メモリマット内の複
数のデータ線対から構成される。
【００７１】第２階層データ線は、上記複数のデータ線
対の数よりも少ない数とされ、それぞれカラムスイッチ
回路のような第１選択回路を介して対応される複数のデ
ータ線対に選択的に結合される複数のローカルデータ線
対からなる。
【００７２】第３階層データ線は、上記複数のローカル
データ線対に対して共通に設けられスイッチ回路のよう
な第２選択回路を介して上記複数のローカルデータ線対
に結合されるメインデータ線対からなる。
【００７３】上述のように、第１ないし第３階層データ
線は、実質的に対応するメモリマット中におけるデータ
線を成すものと理解される。この場合、データ線階層構
成とそれに対応する半導体チップ上でのレイアウト構成
に応じて、上記複数のデータ線対と複数のメインデータ
線対は、概略的には、半導体チップ平面での第１の方向
に延長形成され、上記複数のローカルデータ線対と上記
複数のグローバルデータ線対は、概略的には上記第１の
方向に垂直な方向とされる第２の方向に延長形成され
る。
【００７４】メインデータ線対は、各メモリマットない
しはメモリアレイに一対一対応をもって設定される。そ
れ故に、図１の半導体装置は、複数のメモリマットない
しはメモリアレイに対応する図示しない複数のメインデ
ータ線対を持つ。
【００７５】第４階層データ線は、上記複数のメインデ
ータ線対に共通に設けられ、入出力回路ＩＮＴ１ないし
ＩＮＴ３２を介して上記複数のメインデータ線に結合さ
れる上記複数のグローバルデータ線対からなる。
【００７６】なお、本明細書において、ローカルデータ
線対、メインデータ線対、及びグローバルデータ線対
は、それぞれローカルＩＯ線対、メインＩＯ線対、及び
グローバルＩＯ線対のように表現することがある。その
場合の表記「ＩＯ」における「Ｉ］は、入力（Ｉｎｐｕ
ｔ）を意味し、「Ｏ」は出力（Ｏｕｔｐｕｔ）を意味す
ると理解して良い。しかし、後の説明からも明らかとな
るように、ＩＯ線は、動作モードに応じて入力データの
みを伝送するデータ伝送状態や、出力データのみを伝送
するデータ伝送状態にされことがある。従って本明細書
において、表現「ＩＯ線」は、入力と出力との双方性を
意味するような制限的なものでとして表現されているの
でなく、入力もしくは出力の単方向性を含む広い意味を
持つものとして表現されている。
【００７７】図１において、グローバルデータ線は、幾
分複雑な延長形態をとって半導体チップ上に延長され
る。
【００７８】すなわち、例えばグローバルデータ線ＧＩ
００ないしＧＩ０７のグループ（以下第１グローバルデ
ータ線グループ、またはより単純に第１グループとも称
する）は、入出力回路ＩＮＴ１０ないしＩＮＴ１２に近
接配置される第１部分と、入出力回路ＩＮＴ５ないしＩ
ＮＴ８、及びＩＮＴ１７ないしＩＮＴ２０に近接配置さ
れる第２部分と、入出力回路ＩＮＴ２９ないしＩＮＴ３
２に近接配置される第３部分とを持つ。
【００７９】第１グループの第１部分と第２部分とは、
半導体チップの中央領域、すなわち制御回路、電圧発生
回路、各種バッファ回路のようなメモリの間接周辺回路
が形成される領域、を横切ってつながり、同様に第２部
分と第３部分も半導体チップの中央領域を横切ってつな
がっている。
【００８０】グローバルデータ線ＧＩ０８ないしＧＩ１
５のグループ（第２グループ）、ＧＩ１６ないしＧＩ２
３のグループ(第３グループ)、ＧＩ２４ないし３１（第
４グループ）もまた、同様に第１乃至第３部分を持ち、
半導体チップの中央領域を横切ってつながっている。
【００８１】グローバルデータ線の、かかる延長形態
は、後の説明からも更に良く理解できるであろうけれど
も、その配線数の抑制、ひいては半導体チップの配線面
積の増大を抑制しながら、ＳＤＲＡＭをＳＤＲモードと
ＤＤＲモードとのいずれの動作モードも可能とする上で
有効である。
【００８２】実施例の半導体装置ＣＨＩＰは、次の図２
及び図３等の図面とともに説明されるようなモード信号
発生回路（又はモード選択部）６８−１によって形成さ
れるモード信号ＭＯＤＥによって、ＤＤＲ仕様のＳＤＲ
ＡＭとして構成されるか或いはＳＤＲ仕様のＳＤＲＡＭ
として構成されるかが決定される。
【００８３】図２及び図３は、本発明の一例に係る半導
体装置の詳細な全体回路ブロック図である。図２と図３
の双方で一つの半導体装置を表している。
【００８４】半導体装置ＣＨＩＰは、外部クロック信号
ＣＬＫを受けるためのクロック端子ＣＬＫと、上記クロ
ック信号に対して反転位相にされた反転クロック信号／
ＣＬＫを受けるための反転クロック端子／ＣＬＫと、ク
ロックイネーブル信号ＣＫＥを受けるためのクロックイ
ネーブル端子ＣＫＥと、チップ選択信号／ＣＳを受ける
ためのチップ選択端子／ＣＳと、ロウアドレスストロー
ブコマンド信号／ＲＡＳを受けるための端子／ＲＡＳ
と、カラムアドレスストローブコマンド信号／ＣＡＳを
受けるための端子／ＣＡＳと、ライトイネーブルコマン
ド信号／ＷＥを受けるための端子／ＷＥと、バンク選択
信号ＢＡ０を受けるための端子ＢＡ０と、バンク選択信
号ＢＡ１を受けるための端子ＢＡ１と、アドレス信号Ａ
ｄｄ０〜Ａｄｄ１２を受けるためのアドレス端子Ａｄｄ
０〜Ａｄｄ１２と、データマスク信号ＤＭ（又はＤＱ
Ｍ）を受けるための端子ＤＭ（又はＤＱＭ）と、電源電
圧ＶＣＣを受けるための端子ＶＣＣと、回路の基準電位
としての接地電位ＧＮＤを受ける端子ＧＮＤと、オプシ
ョン信号ＯＰＴを受けるオプション端子ＯＰＴと、半導
体装置ＣＨＩＰにデータＤＱ０〜ＤＱ１５を入力し或い
は半導体装置ＣＨＩＰからデータＤＱ０〜ＤＱ１５を出
力するための端子ＤＱ０〜ＤＱ１５と、データ入力タイ
ミング信号をＤＱＳ受けるための端子ＤＱＳとを有す
る。
【００８５】上記においては、各種信号とそれに対応さ
れる端子とは、理解の複雑化を回避するために同一の参
照符号を付与している。
【００８６】図示の半導体装置は、例えば、電源端子Ｖ
ＣＣと接地電位端子ＧＮＤとの間に供給される３．３ボ
ルト±０．３ボルトのような外部電源電圧ＶＣＣによっ
て動作される。上記外部電源電圧ＶＣＣは、典型的な例
示であり、必要なら他の適当な値を取るようにされて良
い。例えば、電圧ＶＣＣは、必要ならば、２．５ボルト
±０．２５ボルトのような、上記３．３ボルト±０．３
ボルトよりも小さい値とされても良い。
【００８７】特に制限されないが、上記のクロック信号
端子ＣＬＫ、反転クロック端子／ＣＬＫ、クロックイネ
ーブル端子ＣＫＥ、チップ選択信号端子／ＣＳ、ＲＡＳ
端子／ＲＡＳ、ＣＡＳ信号／ＣＡＳ、ライトイネーブル
コマンド信号端子／ＷＥ、バンク選択信号端子ＢＡ０、
ＢＡ１のような各種制御信号端子や、アドレス端子Ａｄ
ｄ０〜Ａｄｄ１２、データマスク信号端子ＤＭ（又はＤ
ＱＭ）、データ端子ＤＱ０〜ＤＱ１５及びＤＱＳ受ける
端子ＤＱＳに入力或いは出力される信号のレベルは、公
知のＳＳＴＬ３規格に適合するようなレベルとされる。
すなわち、それら信号は、１．４５ボルトのような基準
電位Ｖｒｅｆに対して０．２Ｖ以上高い１．６５ボルト
以上のレベルがハイレベル（Ｈレベル）とみなされ、準
電位Ｖｒｅｆに対して０．２Ｖ以下の低い１．２５ボル
ト以下のレベルがロウレベル(Ｌレベルとみなされる。
【００８８】しかし、上記の各種信号のレベルもまた典
型的な例示であり、必要ならば、上記のようなＳＳＴＬ
３規格に適合するようなレベルとされる代わりに、他の
レベル、例えばＳＳＴＬ２規格に適合するようなレベル
とされてもよい。ここで、ＳＳＴＬ２規格では、１．２
ボルトのような基準電位に対して０．１８Ｖ以上高い
１．３８ボルト以上のレベルがＨレベルとみなされ、か
かる基準電位に対して０．１８Ｖ以下のレベルすなわち
１．０２ボルト以下のレベルがＬレベルとみなされる。
【００８９】次に、図２及び図３に示した各回路ブロッ
クについて説明する。
【００９０】（電圧発生回路１）電圧発生回路１は、外
部端子ＶＣＣと接地電位端子ＧＮＤとの間に供給される
外部電源電圧ＶＣＣによって動作され、回路動作に必要
な各種電圧、及びリセット信号の様な信号を形成する。
電圧発生回路１によって形成される各種電圧及びその利
用技術の詳細は、本発明に直接関係しないので説明を省
略する。代わりに概略を記載すると以下のとおりであ
る。
【００９１】実施例の電圧発生回路１は、外部電源電圧
ＶＣＣによって動作され、負電位Ｖｂｂ、昇圧電圧Ｖｐ
ｐ、降圧電圧ＶＤＬ、降圧電圧ＶＣＬ、プレート電圧Ｖ
ＤＬ／２及びリセット信号ＲＳＴを形成する。
【００９２】上記負電圧Ｖｂｂは、メモリセルにおける
選択ＭＯＳＦＥＴの基体ゲートを成す図示しないＰ型半
導体ウエル領域のような半導体領域に加えられるところ
の、ー１ボルトのような値を持つ電圧である。負電圧Ｖ
ｂｂは、電圧発生回路１内に含まれる図示しない発振回
路、チャージポンプ回路、整流回路を基本構成とするよ
うな電圧変換回路によって形成される。これによりメモ
リセルにおける選択ＭＯＳＦＥＴのしきい値電圧の安定
化、リーク電流の低減が図られる。
【００９３】昇圧電圧Ｖｐｐは、選択されるべきメモリ
セルにおける選択ＭＯＳＦＥＴを十分にオン状態に駆動
するよう選択ワード線に適用される電圧であり、＋３．
５ボルトのような値にされる。この電圧Ｖｐｐは、上記
と類似の電圧変換回路によって形成される。
【００９４】降圧電圧ＶＤＬ、ＶＣＬは、例えば、１．
６ボルト、２．５ボルトのような値にされ、メモリマッ
トにおけるセンスアンプ動作電圧、デコーダの様な論理
回路動作電圧とされる。降圧電圧ＶＤＬ、ＶＣＬは、電
圧発生回路１内の図示しない電圧レギュレータないしは
電圧クランプ回路と称されるような電源回路によって形
成される。
【００９５】プレート電圧ＶＤＬ／２は、メモリマット
における図示しない容量プレート電極、すなわち複数の
メモリセルにおける情報記憶用容量の共通電極に加えら
れる電圧である。プレート電圧ＶＤＬ／２は、センスア
ンプ及びビット線を介してメモリセルにおける情報記憶
用容量に加えられるハイレベルとロウレベルとのほぼ中
間のレベル、すなわち０．８ボルトのような電圧レベル
とされる。この制限されたプレート電圧ＶＤＬ／２は、
情報記憶用容量を構成する誘電体膜に加わる電圧の減少
をもたらし、誘電体膜の薄膜化を可能とし、情報記憶用
容量の単位面積当たりの容量の増大をもたらす。
【００９６】（クロック入力回路）クロック入力回路２
は、図示のようなアンド論理回路ＡＮＤ１及びＡＮＤ
２、クロック再生回路（又はクロック信号発生回路又は
クロック信号出力回路）ＣＧＣ３、クロック発生回路
（又はクロック信号発生回路又はクロック信号出力回
路）ＣＧＣ４及び選択回路５を含む。クロック入力回路
２は、外部端子を介してクロック信号ＣＬＫ、反転クロ
ック信号／ＣＬＫ、クロックイネーブル信号ＣＫＥを受
け、内部クロック信号ＤＣＬＫを形成する。
【００９７】アンド論理回路ＡＮＤ１は、実質的に、ク
ロック信号ＣＬＫをゲート制御されるべき信号とし、モ
ード信号発生回路６８からのモード信号ＭＯＤＥをゲー
ト制御信号とするゲート回路として機能する。すなわ
ち、アンド論理回路ＡＮＤ１は、モード信号がＨレベル
のとき、クロック信号ＣＬＫとほぼ同一位相のクロック
信号８をクロック再生回路に出力し、モード信号がＬレ
ベルのとき、クロック信号ＣＬＫにかかわりなくＬレベ
ルの信号８をクロック再生回路に出力する。特に制限さ
れないが、アンド論理回路ＡＮＤ１は、外部電源電圧Ｖ
ＣＣによって動作される。
【００９８】同様に、アンド論理回路ＡＮＤ２は、反転
クロック信号／ＣＬＫを被ゲート信号とし、モード信号
ＭＯＤＥをゲート制御信号とするゲート回路として機能
する。すなわち、アンド論理回路ＡＮＤ２は、モード信
号がＨレベルのとき、クロック信号／ＣＬＫとほぼ同一
位相のクロック信号９をクロック再生回路に出力し、モ
ード信号がＬレベルのとき、クロック信号／ＣＬＫにか
かわりなくＬレベルの信号９をクロック再生回路に出力
する。同様に、アンド論理回路ＡＮＤ２は、外部電源電
圧ＶＣＣによって動作される。
【００９９】クロック再生回路３は、種々内部回路の信
号伝播遅延時間にかかわらずに、外部クロック信号ＣＬ
Ｋ、／ＣＬＫに対して適切にタイミング調整された内部
クロック信号を再生せしめるように設定される。すなわ
ち、外部クロック信号ＣＬＫ、／ＣＬＫのための外部端
子から内部クロック信号ＤＣＬＫのための信号ノード等
までの経路に設けられるところの図示のアンド論理回路
ＡＮＤ１、ＡＮＤ２、及び後述する選択回路５等は、そ
れぞれ無視し得ない信号伝播遅延時間特性を持つことに
なる。回路のこのような信号伝播遅延時間特性によっ
て、遅れた内部クロック信号しか形成できない場合に
は、回路の十分な高速動作が望めなくなってくることと
なる。この種の動作速度の制限は、ＤＤＲ動作モードの
ように、高速回路動作を望むべき時に、より深刻な問題
となる。
【０１００】そこで、クロック再生回路３は、内部回路
の信号伝播遅延時間特性を補償し得る内部クロック信号
を再生するものとされる。これにより、後述する出力バ
ッファ（Ｄｏｕｔ−Ｂｕｆｆ）５７のような回路は、ク
ロック信号ＣＬＫに確実に同期したタイミングでデータ
を形成する事が可能とされる。
【０１０１】好適なクロック再生回路３は、後で図１４
ないし図１７によって更に詳しく説明するけれども、レ
プリカ回路技術と、いわゆるＰＬＬ技術と称される位相
同期技術とによって、内部回路の信号伝播遅延時間特性
を補償し得る内部クロック信号を再生する。すなわち、
クロック再生回路３は、クロック信号６に対して、外部
クロック端子ＣＬＫからアンド論理回路ＡＮＤ１、ＡＮ
Ｄ２までの信号遅延時間、及びアンド論理回路ＡＮＤ
１、ＡＮＤ２の遅延時間のみならず、後述の出力バッフ
ァ５７の遅延時間までも含めた全遅延時間に対応する遅
延時間だけ遅延したクロック信号を形成するレプリカ回
路を含む。レプリカ回路から出力されるクロック信号、
すなわちレプリカクロック信号は、外部クロック信号Ｃ
ＬＫに位相同期される。これによりレプリカ回路の入力
信号（すなわち内部クロック信号６）は、外部クロック
信号ＣＬＫに対して上記全遅延時間に対応する時間だけ
先行した信号位相を持つこととなる。これにより、内部
クロック信号６に基づいて動作される出力バッファ（Ｄ
ｏｕｔ−Ｂｕｆｆ）５７は、内部回路の上記したような
遅延時間特性にかかわらずに、外部クロック信号ＣＬＫ
に確実に同期したタイミングでデータを出力する事が可
能とされる。
【０１０２】上記レプリカ回路の遅延時間は、外部クロ
ック信号ＣＬＫの１周期から上記全遅延時間を引いた遅
延時間とされれば良い。しかし、これに限定されるもの
ではなく、上記レプリカ回路の遅延時間は、クロック信
号ＣＬＫの周期のｎ倍（ｎは整数）の時間から上記全遅
延時間を引いた遅延時間であってもよい。
【０１０３】特に制限されないが、クロック再生回路３
は、電圧発生回路１からの出力される比較的安定なレベ
ルを持つ降圧電圧ＶＣＬをその動作電圧として受けて動
作するようにされる。
【０１０４】クロック再生回路３は、モード信号ＭＯＤ
Ｅのロウレベル（Ｌレベル）に応じて半導体装置がＳＤ
Ｒ仕様のＳＤＲＡＭを構成すべき時、定常的に非動作状
態とされ、低消費電力状態にされる。すなわち、モード
信号ＭＯＤＥがロウレベルとされ半導体装置がＳＤＲ仕
様のＳＤＲＡＭである場合、アンド論理回路ＡＮＤ１及
びＡＮＤ２の出力クロック信号８及び９はともにロウレ
ベルに固定されるとともに、クロック再生回路３に動作
電圧の供給をしないようにするために内部電圧ＶＣＬと
クロック再生回路３を構成するＰＭＯＳのソースとの間
に設けられる図示しないパワースイッチＭＯＳがオフ状
態とされクロック再生回路３を構成するＰＭＯＳのソー
スには上記内部電圧ＶＣＬは供給されない。これによ
り、モード信号ＭＯＤＥがロウレベルでありクロック再
生回路３の出力信号６が内部クロック信号ＤＣＬＫとし
て用いられない場合、使用しないクロック再生回路３に
よって消費される電力を低減することが可能となる。し
かし、これに限定されるものではなく、モード信号ＭＯ
ＤＥがロウレベルとされ半導体装置がＳＤＲ仕様のＳＤ
ＲＡＭである場合、アンド論理回路ＡＮＤ１及びＡＮＤ
２の出力クロック信号８及び９はともにロウレベルに固
定させるものの、内部電圧ＶＣＬとクロック再生回路３
を構成するＰチャネル型のＭＯＳのソースとの間にパワ
ースイッチＭＯＳを設けず、クロック再生回路３を構成
するＰチャネル型のＭＯＳのソースに内部電圧ＶＣＬを
供給してもよい。この場合、クロック再生回路３に入力
されるクロック信号８及び９がロウレベルに固定されて
いるため、クロック再生回路３の内部状態は変化せずク
ロック再生回路３の出力クロック信号６のレベルも一定
に固定される。これにより、周期的に変化するクロック
信号８及び９がクロック再生回路３に入力される場合に
比べて、クロック再生回路３の消費電力を低減すること
ができる。
【０１０５】クロック再生回路３は、またモード信号Ｍ
ＯＤＥのハイレベル（Ｈレベル）に応じて半導体装置が
ＤＤＲ仕様のＳＤＲＡＭを構成すべき時、それに応じて
動作状態とされる。
【０１０６】クロック再生回路３は、上のＰＬＬ（Ｐｈ
ａｓｅ Ｌｏｃｋ Ｌｏｏｐ回路）利用の構成に換え
て、ＤＤＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）、
ＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅ
ｌａｙ）或いはこれらの回路の組み合わせにより構成さ
れることも可能である。ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ
Ｌｏｏｐ回路）、ＤＤＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ
Ｌｏｏｐ）及びＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉ
ｒｒｏｒ Ｄｅｌａｙ）それ自体は知られているもので
あるので、ここでは更にの詳細な説明はしない。
【０１０７】クロック発生回路４は、クロック信号ＣＬ
Ｋとクロックイネーブル信号ＣＫＥとを受けて動作す
る。すなわち、クロック発生回路４は、クロックイネー
ブル信号ＣＫＥがハイレベル（Ｈレベル）の時、外部ク
ロック信号ＣＬＫを有効とし、かかる外部クロック信号
ＣＬＫに同期したクロック信号７をその出力端に出力す
る。クロック発生回路４は、また、クロックイネーブル
信号ＣＫＥがロウレベル（レベル）の時、クロック信号
ＣＬＫにかかわりなくＬレベルの信号７をその出力端に
出力する。クロック発生回路４の具体例は、後で図１９
に基づいて説明される。
【０１０８】図１４は、クロック再生回路３として、Ｐ
ＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路を用いた場
合のブロック回路図である。
【０１０９】ＰＬＬ回路は、位相比較回路４００、チャ
ージポンプ回路４０１、電圧制御発振回路４０３、及び
前述のようなレプリカ回路として機能する遅延回路４０
２を含む。
【０１１０】位相比較回路４００は、その一方の入力に
図２及び図３のアンド論理回路ＡＮＤ１を介してクロッ
ク信号８が供給され、その他方の入力に電圧制御発振回
路４０３で形成されたクロック信号６が遅延回路４０２
を経由して供給される。
【０１１１】位相比較回路４００は、クロック信号８と
クロック信号６の遅延された信号すなわち遅延回路４０
２の出力信号４０８との位相比較を行い、その位相差に
対応したアップ信号ＵＰとダウン信号ＤＷＮを形成す
る。
【０１１２】上記位相比較回路４００で形成されたアッ
プ信号ＵＰとダウン信号ＤＷＮとは、チャージポンプ回
路４０１に入力される。
【０１１３】チャージポンプ回路４０１は、上記アップ
信号ＵＰのパルス巾（位相差）に比例してチャージアッ
プされ、上記ダウン信号ＤＷＮのパルス巾(位相差)に比
例してディスチャージされるようなキャパシタＣ(図示
しない)をその内部に持つ。キャパシタＣの電圧は制御
電圧ＶＣをなす。これにより、チャージポンプ回路４０
１は、上記のようなアップ信号ＵＰ又はダウン信号ＤＷ
Ｎを積分して直流化するというループフィルタを構成す
るものである。
【０１１４】電圧制御発振回路４０３は、その発振周期
が上記制御電圧ＶＣによって制御される発振回路であ
る。電圧制御発振回路４０３の具体的回路例が図１７に
示されている。
【０１１５】図１７において、電圧制御発振回路４０３
は、５つのインバータ回路を環状に縦列接続したリング
オシレータから構成されている。各インバータ回路は制
御電圧ＶＣによってそれぞれのコンダクタンスが制御さ
れるＭＯＳＦＥＴを含む。それ故に上記５つのインバー
タ回路の各々の遅延時間は制御電圧ＶＣにより可変に制
御される。図１７の回路例の場合、電圧制御発振回路４
０３の発振周波数は、制御電圧ＶＣの逆数に比例する。
【０１１６】図１３において、遅延回路４０２の出力信
号４０８がクロック信号８に対して遅れて（或いは周波
数が低くされて）いる場合には、位相比較回路４００は
上記位相差に対応したアップ信号ＵＰを形成し、チャー
ジポンプ回路４０１の制御電圧ＶＣは高くされる。制御
電圧ＶＣが高くされることに応じて図１７のリングオシ
レータを構成する各インバータ回路の遅延時間が短くさ
れる。電圧制御発振回路の発振周期は短縮される。これ
に応じて、遅延回路４０２の出力信号の位相が進められ
（周波数が高くされ）る。このような回路動作により、
遅延回路４０２の出力信号４０８とクロック信号８との
同期がとられるようになる。これにより、クロック信号
６とクロック信号８との同期もとられることになる。
【０１１７】逆に、遅延回路４０２の出力信号の位相
（周波数）がクロック信号８に対して進んでいる（又は
周波数が高くされている）場合には、位相比較回路４０
０は、上記位相差に対応したダウン信号ＤＷＮを形成
し、チャージポンプ回路の制御電圧ＶＣは低下される。
制御電圧ＶＣの低下に応じてリングオシレータを構成す
る各インバータ回路の遅延時間が長くされ、クロック信
号６の位相が遅らされ（周波数が低くされ）る。上述と
は逆のこのような回路動作により、遅延回路４０２の出
力信号とクロック信号８との同期がとられる。これによ
り、クロック信号６とクロック信号８との同期もとられ
ることになる。
【０１１８】遅延回路（レプリカ回路）４０２は、クロ
ック信号ＣＬＫの１周期の時間から、上記出力バッファ
５７を含むデータ出力回路５６の遅延時間、アンド論理
回路ＡＮＤ１又はＡＮＤ２の遅延時間、クロック端子Ｃ
ＬＫからアンド論理回路ＡＮＤ１への信号遅延時間又は
クロック端子／ＣＬＫからアンド論理回路ＡＮＤ２への
信号遅延時間及びクロック入力回路２からデータ出力回
路５６までのクロック信号ＤＣＬＫの信号遅延時間の合
計時間を引いた遅延時間と等しい遅延時間特性を持つよ
うに構成される。ただし、レプリカのための遅延時間特
性は、必要ならば変更可能である。例えば、レプリカの
対象とされる上記のような全遅延時間がクロック信号Ｃ
ＬＫの周期よりも長い場合には、上記レプリカ回路の遅
延時間は、クロック信号ＣＬＫの周期のｎ倍（ｎは整
数）の時間から上記全遅延時間を引いた遅延時間とされ
てもよい。
【０１１９】図１４は、クロック再生回路３として、上
記ＰＬＬに代替可能なＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃ
ｋ Ｌｏｏｐ）回路を用いた場合の、回路ブロック図で
ある。
【０１２０】ＤＬＬ回路は、位相比較回路４０４、チャ
ージポンプ回路４０５、可変遅延回路４０６、及び遅延
回路（レプリカ回路）４０７を含む。
【０１２１】可変遅延回路４０６は、図１８に例示され
ている。
【０１２２】可変遅延回路４０６は、縦列接続した４つ
のインバータ回路を含み、上記４つのインバータ回路の
各々の遅延時間は制御電圧ＶＣにより可変に制御され
る。可変遅延回路４０６の遅延時間は、制御電圧ＶＣの
逆数に比例する。
【０１２３】遅延回路４０７の出力信号４０８の位相が
クロック信号８に対して遅れて（或いは周波数が低くさ
れて）いる場合には、位相比較回路４０４は上記位相差
に対応したアップ信号ＵＰを形成し、チャージポンプ回
路４０５は、その制御電圧ＶＣが高くされる。制御電圧
ＶＣが高くされることに応じて可変遅延回路４０６の遅
延時間が短くされ、遅延回路４０７の出力信号の位相が
進められる（周波数が高くされ）。このような回路動作
によって、遅延回路４０７の出力信号とクロック信号８
との同期がとられる。これにより、クロック信号６とク
ロック信号８との同期もとられることになる。
【０１２４】逆に、遅延回路４０７の出力信号４０８の
位相（周波数）がクロック信号８に対して進んでいる
（又は周波数が高くされている）場合には、位相比較回
路４０４は、上記位相差に対応したダウン信号ＤＷＮを
形成し、チャージポンプ回路は、その制御電圧ＶＣが低
くされる。制御電圧ＶＣが低くされることに応じて可変
遅延回路４０６の遅延時間が長くされ、遅延回路４０７
の出力信号４０８の位相が遅らされる（周波数が低くさ
れ）。その結果、遅延回路４０７の出力信号４０８とク
ロック信号８との同期がとられる。これにより、クロッ
ク信号６とクロック信号８との同期もとられることにな
る。
【０１２５】遅延回路（レプリカ回路）４０７は、図１
３の遅延回路４０２と同様に、クロック信号ＣＬＫの１
周期の時間から、上記出力バッファ５７を含むデータ出
力回路５６の遅延時間、アンド論理回路ＡＮＤ１又はＡ
ＮＤ２の遅延時間、クロック端子ＣＬＫからアンド論理
回路ＡＮＤ１への信号遅延時間又はクロック端子／ＣＬ
Ｋからアンド論理回路ＡＮＤ２への信号遅延時間及びク
ロック入力回路２からデータ出力回路５６までのクロッ
ク信号ＤＣＬＫの信号遅延時間の合計時間を引いた遅延
時間と等しい遅延時間特性を持つように構成れる。ただ
し、上記同様に、上記全遅延時間がクロック信号ＣＬＫ
の周期よりも長い場合には、上記レプリカ回路の遅延時
間は、クロック信号ＣＬＫの周期のｎ倍（ｎは整数）の
時間から上記全遅延時間を引いた遅延時間あって、上記
クロック信号ＣＬＫの１周期の時間を超えない遅延時間
とされることも可能である。
【０１２６】図１５は、上記ＰＬＬ回路と上記ＤＬＬ回
路に含まれる遅延回路（レプリカ回路）４０２及び４０
７の具体回路図である。
【０１２７】ゲートが定常的に回路の接地電位に接続さ
れたＰチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｉｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）Ｑ１ａで形成
された電流は、ダイオード接続されたＮチャネル型ＭＩ
ＳＦＥＴＱ２ａに流すようにする。更に、このＭＩＳＦ
ＥＴＱ２ａと電流ミラー形態に接続されたＮチャネル型
ＭＩＳＦＥＴＱ４ａ及びＱ５ａを設ける。このＭＩＳＦ
ＥＴＱ４ａ及びＱ５ａは、ＣＭＯＳインバータ回路を構
成するＮチャネル型ＭＩＳＦＥＴＱ１０ａ及びＱ１２ａ
と直列接続される。尚、本明細書ではＭＩＳＦＥＴをＭ
ＩＳトランジスタとも記す。
【０１２８】上記ＭＩＳトランジスタＱ１ａで形成され
た電流は、ＭＩＳトランジスタＱ２ａと電流ミラー形態
に接続されたＮチャネル型ＭＩＳトランジスタＱ３を介
してＰチャネル型ＭＩＳトランジスタＱ６ａに流すよう
にする。更にこのＭＩＳトランジスタＱ６ａと電流ミラ
ー形態に接続されたＰチャネル型ＭＩＳトランジスタＱ
７ａ及びＱ８ａが設けられる。このＰチャネル型ＭＩＳ
トランジスタＱ７ａ及びＱ８ａは、ＣＭＯＳインバータ
回路を構成するＰチャネル型ＭＩＳトランジスタＱ９ａ
及びＱ１１ａと直列接続される。
【０１２９】これにより、ＰチャネルＭＩＳトランジス
タＱ９ａ及びＱａ１１ａ及びＮチャネル型ＭＩＳトラン
ジスタＱ１０ａ及び１２ａを基本構成とする２つのＣＭ
ＯＳインバータ回路は、ＭＩＳトランジスタＱ１で形成
された電流に対応した出力電流を形成するので、その出
力電流に対応して信号遅延時間が決められる。本実施例
では、特に制限されないが、クロック信号６は、インバ
ータ回路Ｎ１ａを通して入力段のＣＭＯＳインバータ回
路Ｑ９ａ及びＱ１０ａに供給され、出力段のＣＭＯＳイ
ンバータ回路Ｑ１１ａ及びＱ１２ａの出力信号はインバ
ータ回路Ｎ２を介してクロック信号４０８として出力さ
れる。
【０１３０】図１６に示されるものは、上記ＰＬＬ回路
と上記ＤＬＬ回路に含まれるチャージポンプ回路４０１
及び４０５である。
【０１３１】この実施例では、アップ信号／ＵＰを受け
るＰチャネル型ＭＩＳトランジスタＱ１ｂと、ダウン信
号ＤＷＮを受けるＮチャネル型ＭＩＳトランジスタＱ２
ｂ及びこれらのＭＩＳトランジスタＱ１ｂ及びＱ２ｂを
通してチャージアップ及びディスチャージが行われるキ
ャパシタＣから構成される。
【０１３２】上記ＰＬＬ回路と上記ＤＬＬ回路に含まれ
る位相比較回路４００及び４０４は、一般的な回路構成
であるため、その動作説明は省略する。
【０１３３】クロック発生回路４は、その具体的回路例
が図１９に示されている。すなわち該回路４は、インバ
ータ回路ＩＮＶ１３〜いＮＶ１５及びナンド論理回路Ｎ
ＡＮＤ４からなる。
【０１３４】インバータ回路ＩＮＶ１３は、クロック信
号ＣＬＫを受け、その反転クロック信号をナンド論理回
路ＮＡＮＤ４の一方の入力に出力する。インバータ回路
ＩＮＶ１４は信号ＣＫＥを受け、その反転信号をインバ
ータ回路ＩＮＶ１４の入力に出力する。インバータ回路
ＩＮＶ１５は、入力された信号の反転信号をナンド論理
回路ＮＡＮＤ４の他方の入力に出力する。ナンド論理回
路ＮＡＮＤ４は、入力された２つの信号のナンド論理を
とり、クロック信号７を出力する。いいかえれば、ナン
ド論理回路ＮＡＮＤ４は、信号ＣＫＥがＨレベルである
ことに応答して、クロック信号ＣＬＫをインバータ回路
１３及びナンド論理回路ＮＡＮＤ４の遅延時間の合計遅
延時間だけ遅延させてクロック信号７として出力する。
信号ＣＫＥがＬレベルである時は、ナンド論理回路ＮＡ
ＮＤ４の出力はＨレベルに固定される。クロック発生回
路１０から出力されるクロック信号７の位相は、クロッ
ク信号ＣＬＫの位相よりもインバータ回路ＩＮＶ１３及
びナンド論理回路ＮＡＮＤ４の遅延時間の合計時間だけ
遅れるものとされ、この合計遅延時間はインバータ回路
ＩＮＶ１３及びナンド論理回路ＮＡＮＤ４の回路特性に
従った所定の値とされ固定される。
【０１３５】図２において、選択回路５は、モード信号
発生回路６８からのモード信号ＭＯＤＥを選択制御信号
として受け、クロック再生回路３からのクロック信号６
とクロック形成回路４からのクロック信号７とを選択
し、内部クロック信号ＤＣＬＫを出力する。選択回路５
はモード信号がＬレベルのとき、クロック信号７をクロ
ック信号ＤＣＬＫとして出力し、モード信号がＨレベル
のとき、クロック信号６をクロック信号ＤＣＬＫとして
出力する。選択回路５は、降圧電圧ＶＣＬを受けて動作
する。
【０１３６】これにより、半導体装置がＳＤＲ仕様のＳ
ＤＲＡＭとされる時、内部クロック信号ＤＣＬＫは、ク
ロック発生回路４の出力信号７に基づいて形成される。
また、半導体装置がＤＤＲ仕様のＳＤＲＡＭとされる
時、クロック信号ＤＣＬＫは、クロック再生回路３に基
づいて形成される。
【０１３７】図２において、クロック入力回路２は、半
導体装置がＤＤＲ仕様のＳＤＲＡＭを成すときに、外部
クロック信号ＣＬＫ及び反転クロック信号／ＣＬＫの両
方を受けるものとされている。これに対して、クロック
入力回路２は、半導体装置がＳＤＲ仕様のＳＤＲＡＭを
成すときには、クロック信号ＣＬＫのみを有効とし、反
転クロック信号／ＣＬＫは無視ないしは利用しないもの
としている。
【０１３８】しかし、これに限定されるものではなく、
クロック入力回路２は、半導体装置がＤＤＲ仕様のＳＤ
ＲＡＭを成す場合とＳＤＲ仕様のＳＤＲＡＭを成す場合
とのいずれの場合においても、クロック信号ＣＬＫ及び
／ＣＬＫを受けてもよい。また、ＤＤＲ仕様のＳＤＲＡ
Ｍ及びＳＤＲ仕様のＳＤＲＡＭのいずれにおいても、ク
ロック信号ＣＬＫのみを受け、反転クロック信号／ＣＬ
Ｋを受けなくてもよい。なお、この場合は、クロック信
号ＣＬＫと反転クロック信号／ＣＬＫとの両方を受ける
場合よりもクロック信号ＣＬＫの入力マージンが低下す
る可能性が高くなるので注意を要する。
【０１３９】（入力バッファ）半導体装置ＣＨＩＰは、
クロックイネーブル端子ＣＫＥ、チップ選択端子／Ｃ
Ｓ、ロウアドレスストローブコマンド端子／ＲＡＳ、カ
ラムアドレスストローブコマンド端子／ＣＡＳ、ライト
イネーブルコマンド端子／ＷＥ、バンク選択信号端子Ｂ
Ａ０及びＢＡ１、アドレス端子Ａｄｄ０〜Ａｄｄ１２、
データマスク信号端子ＤＭのような複数の入力端子とと
もに、それら複数の入力端子にそれぞれ入力が結合され
た複数の入力バッファ１０を有する。複数の入力バッフ
ァ１０のそれぞれは、外部電源電圧ＶＣＣを受けて動作
するようにされる。複数の入力バッファ１０によって増
幅され出力された複数の信号１１ないし１８のうち、信
号１１ないし１６は、次に説明するコマンドステート制
御回路１９に供給される。
【０１４０】（コマンドステート制御回路１９）コマン
ドステート制御回路１９は、降圧電圧ＶＣＬをその電源
電圧として受けて動作するようにされ、その内部に、デ
コード回路２１及びコマンドレジスタ２０を持つ。デコ
ード回路２１は、モード信号ＭＯＤＥ、信号１１〜１６
及びクロック信号７を受け、これらの信号に基づいて活
性化信号ＡＣＴ、リード信号Ｒ、ライト信号Ｗ１及びＷ
２、クロック信号ＤＩＣＬＫを形成し出力する。また、
コマンドレジスタ２０には、コマンド情報が保持され
る。
【０１４１】コマンドステート制御回路１９の動作態様
は、図５ないし図８のようなタイミングチャートを利用
する後での説明によって明らかになるであろう。
【０１４２】（Ｘ系アドレスレジスタ）Ｘ系アドレスレ
ジスタＸ−Ａｄｄ Ｒｅｇは、アンド論理回路ＡＮＤ３
として示される制御ゲート回路から出力される入力制御
信号２３のＬレベルからＨレベルへの変化タイミングに
応答して、１３ビットのＸ系のアドレス信号ＡＸ０〜Ａ
Ｘ１２を取り込み保持するとともに、Ｘ系のアドレス信
号ＡＸ０〜ＡＸ１２に対応したＸ系の内部アドレス信号
２５を出力する。アンド論理回路ＡＮＤ３は、コマンド
ステート制御回路１９からの活性化信号ＡＣＴと、クロ
ック入力回路２内のクロック形成回路４からの内部クロ
ック信号に基づいて上記入力制御信号２３を形成する。
アンド論理回路ＡＮＤ３及びＸ系アドレスレジスタＸ−
Ａｄｄ Ｒｅｇは、降圧電圧ＶＣＬを電源電圧として受
けて動作する。
【０１４３】（Ｙ系アドレスレジスタ）Ｙ系アドレスレ
ジスタＹ−Ａｄｄ Ｒｅｇは、オア論理回路ＯＲ１とし
て示される制御ゲート回路から出力される信号２４のＬ
レベルからＨレベルへの変化タイミングに応答して９ビ
ットのＹ系のアドレス信号ＡＹ０〜ＡＹ８を取り込み保
持するとともに、Ｙ系のアドレス信号ＡＹ０〜ＡＹ８に
対応したＹ系のアドレス信号２６を出力する。オア論理
回路ＯＲ１は、及びＹ系アドレスレジスタＹ−Ａｄｄ
Ｒｅｇは、降圧電圧ＶＣＬを受けて動作する。
【０１４４】（ライトアドレスシフトレジスタ２７）ラ
イトアドレスシフトレジスタ２７は、制御ゲートとして
のアンド論理回路４及び５、シフトレジスタ３２、３
３、及び選択回路３４からなる。
【０１４５】アンド論理回路ＡＮＤ４は、モード信号発
生回路６８からのモード信号ＭＯＤＥとコマンドステー
ト制御回路１９からのライト信号Ｗ１とを受け、制御信
号３０を出力する。
【０１４６】アンド論理回路ＡＮＤ５は、クロック信号
７とライト信号Ｗ１とを受け、制御クロック信号２７ａ
を出力する。
【０１４７】シフトレジスタ３２は、制御クロック信号
２７ａのＬレベルからＨレベルへの変化タイミングでＹ
系のアドレス信号２６を取り込み保持するとともに、Ｙ
系のアドレス信号２６に対応したＹ系のアドレス信号２
８を出力する。
【０１４８】シフトレジスタ３３は、制御クロック信号
２７ａのタイミングでＹ系のアドレス信号２８を取り込
み保持するとともに、Ｙ系のアドレス信号２８に対応し
たＹ系のアドレス信号２９を出力する。更に詳しく説明
すると、Ｙ系のアドレス信号２６は、制御クロック信号
２７ａがＬレベルからＨレベルに変化したタイミングで
シフトレジスタ３２に保持される。その後、Ｙ系のアド
レス信号２６に対応したＹ系のアドレス信号２８は、制
御クロック信号２７ａが再びＬレベルからＨレベルに変
化したタイミングで、シフトレジスタ３３に保持され
る。すなわち、シフトレジスタ３２及び３３により、Ｙ
系のアドレス信号２６は、クロック信号２７ａの２クロ
ックサイクルだけ遅れたＹ系のアドレス信号２９として
選択回路３４に出力される。
【０１４９】選択回路３４は、Ｙ系のアドレス信号２６
と、Ｙ系のアドレス信号２９とを受け、制御信号３０に
従って、そのどちらかの信号をＹ系のアドレス信号３１
として選択し出力する。ライト信号Ｗ１のＨレベルによ
って書き込み動作が指示されている場合、選択回路３４
はモード信号ＭＯＤＥのレベルにより制御される。
【０１５０】選択回路３４のこのような制御に応じて、
ライトアドレスシフトレジスタ２７は、モード信号ＭＯ
ＤＥがＬレベルとされることにより半導体装置がＳＤＲ
仕様のＳＤＲＡＭとされるとき、Ｙ系のアドレス信号３
１としてＹ系のアドレス信号２６を出力し、逆に、モー
ド信号ＭＯＤＥがＨレベルとされることにより半導体装
置がＤＤＲ仕様のＳＤＲＡＭとされるとき、Ｙ系のアド
レス信号３１としてＹ系のアドレス信号２９を出力す
る。
【０１５１】選択回路３４がＹ系のアドレス信号２９を
出力するタイミングは、選択回路３４がＹ系のアドレス
信号２６を出力するタイミングよりもクロック信号７の
２サイクル分だけ遅れたタイミングとされる。なお、Ｙ
系のアドレス信号２６とＹ系のアドレス信号２９はアド
レス値としては同一である。
【０１５２】上述のような制御を行う理由は、ＳＤＲ仕
様のＳＤＲＡＭと、ＤＤＲ仕様のＳＤＲＡＭとにおける
ライトコマンド入力とＹ系アドレス入力とのタイミング
の相違に応じて、それぞれ最適動作を可能とするためで
ある。
【０１５３】すなわち、ＳＤＲ仕様のＳＤＲＡＭにおい
ては、ライトコマンドが入力されるタイミングないしは
クロックサイクルにおいて、Ｙ系のアドレス信号も入力
されることとなる。これに対してＤＤＲ仕様のＳＤＲＡ
Ｍにおいては、ライトコマンドが入力されるタイミング
ないしはクロックサイクルの次のタイミングないしはク
ロックサイクルにおいてＹ系のアドレス信号が入力され
ることになる。
【０１５４】そこで、ＳＤＲ仕様のＳＤＲＡＭでは、ラ
イトコマンドが入力されると同じタイミングで、ライト
アドレスシフトレジスタ２７からのＹ系のアドレス信号
３１のデコード動作を開始し、Ｙ選択(カラム選択)を行
うこととされる。これに対し、ＤＤＲ仕様のＳＤＲＡＭ
は、ライトコマンドが入力されてからクロック信号ＣＬ
Ｋの２クロック後、すなわちライトコマンド入力の次の
クロックサイクルにおいて、Ｙ系のアドレス信号３１の
デコード動作を開始してＹ選択を行うこととされる。
【０１５５】ライトアドレスシフトレジスタ２７に含ま
れる各回路は、降圧電圧ＶＣＬで動作する。
【０１５６】（ＤＱＳ発生回路）ＤＱＳ発生回路５９
は、外部電源電圧ＶＣＣ、降圧電圧ＶＣＬ、クロック信
号７、クロック信号ＤＣＬＫ、モード信号ＭＯＤＥ及び
リード信号Ｒを受け、これらの信号等に基づいてデータ
ストローブ信号ＤＱＳを形成する。
【０１５７】モード信号ＭＯＤＥがＨレベルとされるこ
とによりＤＤＲ仕様のＳＤＲＡＭとされる時、ＤＱＳ発
生回路５９は、データ端子ＤＱ０〜ＤＱ１５からデータ
が出力されるタイミングに同期してエッジ変化するタイ
ミング信号であるデータストローブ信号ＤＱＳをＤＱＳ
端子に出力する。
【０１５８】ＤＱＳ発生回路５９は、出力されるべきデ
ータのＣＡＳレイテンシ及びバースト長の情報をリード
信号Ｒとして受け取る。そして、ＤＱＳ発生回路５９
は、この情報に基づいて、所定のタイミングで所定回数
だけエッジ変化するデータストローブ信号ＤＱＳを形成
し出力する。
【０１５９】モード信号ＭＯＤＥがＬレベルとされるこ
とによりＳＤＲ仕様のＳＤＲＡＭとされる時、ＤＱＳ発
生回路５９の出力はハイインピーダンス状態とされる。
【０１６０】以下、ＤＤＲ仕様のＳＤＲＡＭの読み出し
において、ＣＡＳレイテンシ２、バースト長４の場合を
例にとり更に詳しく説明する。
【０１６１】ＣＡＳレイテンシ２、バースト長４をを指
示する情報を有するリード信号Ｒを受けた場合、データ
ストローブ信号ＤＱＳは以下の様に変化する。
【０１６２】先ず、データストローブ信号ＤＱＳは、ハ
イインピーダンス状態からＬレベルに変化しこのＬレベ
ルを最低限クロック信号ＣＬＫの３／４周期の期間維持
する。上記データストローブ信号ＤＱＳがハイインピー
ダンス状態からＬレベルに変化するタイミングは、リー
ドコマンドを受た時のクロック信号ＣＬＫの立ち上りエ
ッジからクロック信号ＣＬＫの１（＝ＣＡＳレイテンシ
−１）周期後のクロック信号ＣＬＫの立ち上りエッジに
対応して変化するクロック信号７の立ち上りエッジのタ
イミングである。
【０１６３】次にデータストローブ信号ＤＱＳは、連続
して４回（＝バースト）エッジ変化する。このエッジ変
化は、クロック信号ＤＣＬＫに同期して行われる。これ
はデータ出力回路５６がデータ端子ＤＱ０〜ＤＱ１５に
出力するタイミングクロック信号ＤＣＬＫに同期して行
われるものであり、データストローブ信号ＤＱＳとデー
タ端子ＤＱ０〜ＤＱ１５との出力タイミングを同期させ
るためである。データストローブ信号ＤＱＳが最初にＬ
レベルからＨレベルにエッジ変化するタイミングは、リ
ードコマンドを受けた時のクロック信号ＣＬＫの立ち上
りエッジからクロック信号ＣＬＫの２（＝ＣＡＳレイテ
ンシ）周期後のクロック信号ＣＬＫの立ち上りエッジに
対応して変化するクロック信号ＤＣＬＫの立ち上りエッ
ジのタイミングである。
【０１６４】ＤＱＳ発生回路５９は、レベルシフト機能
を有しデータストローブ信号ＤＱＳを出力する図示しな
い出力バッファを含み、この出力バッファは外部電源電
圧ＶＣＣを受けて動作する。
【０１６５】ＤＱＳ発生回路５９を構成する図示しない
各種回路のうちで上記出力バッファ以外の回路は、降圧
電圧ＶＣＬで動作する。
【０１６６】（論理回路）論理回路４２は、ＳＤＲモー
ドと、ＤＤＲモードとに対応してのグローバルデータ線
の切り替え制御のために設けられている。かかる繰り替
え制御のために、論理回路４２は、モード信号ＭＯＤＥ
とＹ系のアドレス信号のうちの１ビットのアドレスＡＹ
０を受け、制御信号／ＭＯＤＥ＋ＭＯＤＥ＊ＡＹ０及び
制御信号／ＭＯＤＥ＋ＭＯＤＥ＊／ＡＹ０を出力する。
【０１６７】制御信号／ＭＯＤＥ＋ＭＯＤＥ＊ＡＹ０
は、モード信号ＭＯＤＥとアドレスＡＹ０とのアンド論
理をとった信号とモード信号ＭＯＤＥの反転信号とのＯ
Ｒ論理をとった信号である。
【０１６８】制御信号／ＭＯＤＥ＋ＭＯＤＥ＊／ＡＹ０
は、モード信号ＭＯＤＥとアドレスＡＹ０の反転信号と
のアンド論理をとった信号とモード信号ＭＯＤＥの反転
信号とのＯＲ論理をとった信号である。
【０１６９】論理回路４２からの出力制御信号と、グロ
ーバルデータ線の切り替え制御の詳細は、後の図４を使
用する説明によって明らかになるであろう。
【０１７０】（バーストカウンタ）バーストカウンタＢ
Ｃは、ＳＤＲＡＭのデータのバースト転送制御のために
設定されたカウンタである。バーストカウンタＢＣは、
ライトアドレスシフトレジスタ２７から出力される９ビ
ットのＹ系のアドレス信号３１のうちの３ビットのアド
レス信号４３をプリセットアドレスとして受け、かつク
ロック信号７のＬレベルからＨレベルへの変化に応じて
歩進動作をするカウンタである。すなわち、バーストカ
ウンタＢＣは、クロック信号７がＬレベルからＨレベル
に変化する毎に、取り込んだアドレス信号４３の値を１
づつ変化させる。
【０１７１】（メモリバンク）図１に示された半導体装
置は４つのメモリバンクＢａｎｋ０〜Ｂａｎｋ３を持つ
けれども、図２及び図３の回路ブロック図では、図面の
複雑化を避けるための、そのうちの２つのメモリバンク
Ｂａｎｋ０及びＢａｎｋ２が図示されている。加えて、
メモリバンクＢａｎｋ０は、図１では４つのメモリアレ
イからなるけれども、図２及び図３においては、そのう
ちの２つのメモリアレイＭＡＹ１及びＭＡＹ２が図示さ
れている。
【０１７２】メモリアレイＭＡＹ１は、図１に基づいて
説明したように、２つのメモリマットＭＡＴ１及びＭＡ
Ｔ２を持つ。メモリアレイＭＡＹ２も、同様に、２つの
メモリマットＭＡＴ３及びＭＡＴ４を持つ。
【０１７３】各メモリアレイは、前述したような構成、
すなわち、図示されていないワード線ＷＬ、データ線対
ＤＬ、ワード線とデータ線とに接続されたメモリセルＭ
Ｃ及びデータ線対ＤＬに接続されたセンスアンプＳＡを
含む。メモリセルＭＣは前述したような構成のダイナミ
ック型メモリセルからなる。センスアンプＳＡは、対応
するデータ線対ＤＬに与えられる選択メモリセルからの
読み出しデータや、書込み系回路から与えられる書込み
データとしての電位を増幅する回路である。各メモリバ
ンクは、８Ｋ（８１９２）ワードのような数のワード線
を持つ。
【０１７４】図２には、メモリアレイを構成するサブワ
ード線ドライバ４５、メインワード線ドライバ４６もま
た、図示されている。
【０１７５】サブワード線ドライバ４５は、ワード線を
駆動するためのドライバであり、ＸデコーダＸＤＥＣか
ら出力されるデコード信号４７とメインワード線ドライ
バ４６から出力される信号とを受け、それらの信号をデ
コードする機能を有し、そのデコード機能の結果として
ワード線選択信号を形成する。
【０１７６】センスアンプＳＡは、降圧電圧ＶＤＬを受
けて動作し、サブワード線ドライバ４５及びメインワー
ド線ドライバ４６はＶｐｐを受けて動作する。従って、
センスアンプＳＡは電圧Ｖｄ１レベルの増幅信号を形成
する。センスアンプＳＡによって形成されたＶｄ１レベ
ルの信号は、対応する選択メモリセルに再書込みされ
る。サブワード線ドライバ４５は、Ｖｐｐレベルの高電
圧系のワード線選択信号を形成する。高電圧系のワード
線選択信号によって、選択メモリセルにおける選択ＭＯ
ＳＦＥＴは十分にオン状態にされる。
【０１７７】（Ｘアドレスデコーダ）Ｘアドレスデコー
ダＸＤＥＣは、１３ビットのＸ系のアドレス信号２５を
受け、上記Ｘ系のアドレス信号２５をデコードして複数
の信号４７を形成する。上記複数の信号４７は、サブワ
ード線ドライバ４５及びメインワード線ドライバ４６に
伝送される。
【０１７８】ＸアドレスデコーダＸＤＥＣ、サブワード
線ドライバ４５及びメインワード線ドライバ４６によっ
て、上記の８Ｋのような選択されるべき複数のワード線
のうちの１つが選択される。
【０１７９】ＸアドレスデコーダＸＤＥＣは、降圧電圧
ＶＣＬを受けて動作する。
【０１８０】（Ｙアドレスプリデコーダ）Ｙアドレスプ
リデコーダＹ−Ｐｒｅ−ＤＥＣは、Ｙ系アドレス信号、
すなわちライトアドレスシフトレジスタ２７からの６ビ
ットのＹ系のアドレス信号４９と、バーストカウンタ空
の３ビットのＹ系のアドレス信号４４とをプリデコード
し、複数のプリデコード信号４８を形成する。上記複数
のプリデコード信号４８は、Ｙ系のデコード回路ＹＤＥ
Ｃに伝送される。
【０１８１】ＹアドレスプリデコーダＹ−Ｐｒｅ−ＤＥ
Ｃは、降圧電圧ＶＣＬを受けて動作する。
【０１８２】（Ｙデコーダ）Ｙデコード回路ＹＤＥＣ
は、プリデコード信号４８を受け、対応するメモリマッ
トＭＡＴ１〜ＭＡＴ４に含まれる複数のＹ選択線ＹＳの
うちの１つを選択する。Ｙデコード回路ＹＤＥＣは、降
圧電圧ＶＣＬを受けて動作する。
【０１８３】（リードライト制御回路）リードライト制
御回路５０は、クロック信号７、リード制御信号Ｒ、ラ
イト制御信号Ｗ２、、Ｙ系のアドレス信号ＡＹ０及びデ
ータマスク信号３９を受け、メインアンプイネーブル信
号ＭＡＥ及びライトバッファイネーブル信号ＷＡＥを形
成する。
【０１８４】図４において、メインアンプイネーブル信
号ＭＡＥは信号の集合を意味するものであり、メインア
ンプイネーブル信号ＭＡＥは、図４に図示されていない
８つのメインアンプイネーブル信号ＭＡＥ１〜ＭＡＥ８
により構成される。８つのメインアンプイネーブル信号
ＭＡＥ１〜ＭＡＥ８は、メモリバンクＢａｎｋ０の８つ
のメモリマットＭＡＴ１〜ＭＡＴ８のそれぞれに対応し
て設けられるメインアンプＭＡ１に対応している。メイ
ンアンプイネーブル信号ＭＡＥ１〜ＭＡＥ８は、Ｙ系の
アドレス信号ＡＹ０及びモード信号ＭＯＤＥにより制御
される。すなわち、モード信号ＭＯＤＥがハイレベルと
され半導体装置がＤＤＲ仕様のＳＤＲＡＭの場合、その
読み出し動作においてメインアンプイネーブル信号ＭＡ
Ｅ１〜ＭＡＥ８は、Ｙ系のアドレス信号ＡＹ０にかかわ
らず共通に制御される。一方、モード信号ＭＯＤＥがロ
ウレベルとされ半導体装置がＳＤＲ仕様のＳＤＲＡＭの
場合、その読み出し動作においてメインアンプイネーブ
ル信号ＭＡＥ１、ＭＡＥ３、ＭＡＥ５及びＭＡＥ７は共
通に制御され、メインアンプイネーブル信号ＭＡＥ２、
ＭＡＥ４、ＭＡＥ６及びＭＡＥ８は共通に制御される。
そして、Ｙ系のアドレス信号ＡＹ０に従って、メインア
ンプイネーブル信号ＭＡＥ１、ＭＡＥ３、ＭＡＥ５及び
ＭＡＥ７が共通に選択状態とされ且つメインアンプイネ
ーブル信号ＭＡＥ２、ＭＡＥ４、ＭＡＥ６及びＭＡＥ８
が共通に非選択状態とされるか或いはメインアンプイネ
ーブル信号ＭＡＥ１、ＭＡＥ３、ＭＡＥ５及びＭＡＥ７
が共通に非選択状態とされ且つメインアンプイネーブル
信号ＭＡＥ２、ＭＡＥ４、ＭＡＥ６及びＭＡＥ８が共通
に選択状態とされる。
【０１８５】また、図４において、ライトバッファイネ
ーブル信号ＷＡＥは信号の集合を意味するものであり、
ライトバッファイネーブル信号ＷＡＥは、図４に図示さ
れていないライトバッファイネーブル信号ＷＡＥ１〜Ｗ
ＡＥ８により構成される。８つのメインアンプイネーブ
ル信号ＷＡＥ１〜ＷＡＥ８は、メモリバンクＢａｎｋ０
の８つのメモリマットＭＡＴ１〜ＭＡＴ８のそれぞれに
対応している。ライトバッファイネーブル信号ＷＡＥ１
〜ＷＡＥ８は、Ｙ系のアドレス信号ＡＹ０及びモード信
号ＭＯＤＥにより制御される。すなわち、モード信号Ｍ
ＯＤＥがハイレベルとされ半導体装置がＤＤＲ仕様のＳ
ＤＲＡＭの場合、その書き込み動作においてライトバッ
ファイネーブル信号ＷＡＥ１〜ＷＡＥ８は、Ｙ系のアド
レス信号ＡＹ０にかかわらず共通に制御される。一方、
モード信号ＭＯＤＥがロウレベルとされ半導体装置がＳ
ＤＲ仕様のＳＤＲＡＭの場合、その書き込み動作におい
てライトバッファイネーブル信号ＷＡＥ１、ＷＡＥ３、
ＷＡＥ５及びＷＡＥ７は共通に制御され、ライトバッフ
ァイネーブル信号ＷＡＥ２、ＷＡＥ４、ＷＡＥ６及びＷ
ＡＥ８は共通に制御される。そして、Ｙ系のアドレス信
号ＡＹ０に従って、ライトバッファイネーブル信号ＷＡ
Ｅ１、ＷＡＥ３、ＷＡＥ５及びＷＡＥ７が共通に選択状
態とされ且つメインアンプイネーブル信号ＷＡＥ２、Ｗ
ＡＥ４、ＷＡＥ６及びＷＡＥ８が共通に非選択状態とさ
れるか或いはライトバッファイネーブル信号ＷＡＥ１、
ＷＡＥ３、ＷＡＥ５及びＷＡＥ７が共通に非選択状態と
され且つライトバッファイネーブル信号ＷＡＥ２、ＷＡ
Ｅ４、ＷＡＥ６及びＷＡＥ８が共通に選択状態とされ
る。
【０１８６】リードライト制御回路５０は、降圧電圧Ｖ
ＣＬを受けて動作する。
【０１８７】（入出力回路）図３には、図１に示された
入出力回路ＩＮＴ１〜ＩＮＴ３２のうち、４つの入出力
回路ＩＮＴ１〜ＩＮＴ４が図示されている。各入出力回
路ＩＮＴ１〜ＩＮＴ４は、メインアンプＭＡ１、ライト
バッファＷＢ、及び対応する選択回路ＳＥＬからなる。
【０１８８】各メインアンプＭＡ１は、メインアンプイ
ネーブル信号ＭＡＥを受けて動作状態とされ、動作状態
において、対応するメモリマットにおける図示しないメ
インデータ線からのデータ信号を増幅すべき信号として
受け、対応する選択回路に供給されるべき出力信号を形
成する。
【０１８９】各ライトバッファＷＢは、ライトバッファ
イネーブル信号ＷＡＥを受けて動作状態とされ、動作状
態において、対応する選択回路を介してバッファリング
すべきデータ信号を受け、出力信号を対応するメモリマ
ットにおける図示しないメインデータ線へ出力する。
【０１９０】選択回路ＳＥＬ１ないしＳＥＬ４は、各メ
インアンプＭＡ１及び各ライトバッファＷＢとグローバ
ルデータ線との間に設けられている。
【０１９１】従って、対応するメモリマットからメイン
データ線対ＭＩＯへ与えられた読み出しデータは、メイ
ンアンプＭＡ１及び選択回路ＳＥＬを介して対応するグ
ローバルＩＯ線対ＧＩＯに伝送されることになる。ま
た、グローバルＩＯ線対ＧＩＯの書き込みデータは、選
択回路ＳＥＬ１ないしＳＥＬ４及びライトバッファＷＢ
を介してメインＩ線対ＭＩＯに伝送されることになる。
【０１９２】上記各選択回路は、それぞれ、前述の論理
回路４２からの制御信号によって、ＳＤＲモードと、Ｄ
ＤＲモードとに対応するところの動作状態に制御され
る。
【０１９３】選択回路ＳＥＬ１ないしＳＥＬ４のそれぞ
れは、前述のようなグループ毎のグローバルデータ線に
結合される。
【０１９４】すなわち、選択回路ＳＥＬ１及びＳＥＬ４
は、グローバルデータ線対ＧＩＯ１６〜２３のグループ
に結合され、選択回路ＳＥＬ２及びＳＥＬ３は、グロー
バルデータ線対ＧＩＯ２４〜３１のグループに結合され
る。
【０１９５】選択回路ＳＥＬ１及びＳＥＬ２は、論理信
号／ＭＯＤＥ＋ＭＯＤＥ＊ＡＹ０とモード信号ＭＯＤＥ
を受け、これらの信号によってそれぞれの選択状態、す
なわち、メインアンプＭＡ１又はライトバッファＷＢと
どのグローバルデータ線対とを結合させるかが決定され
る。また、選択回路ＳＥＬ３及びＳＥＬ４は、論理信号
／ＭＯＤＥ＋ＭＯＤＥ＊／ＡＹ０とモード信号ＭＯＤＥ
を受け、これらの信号によってそれぞれの選択状態、す
なわち、メインアンプＭＡ１又はライトバッファＷＢと
どのグローバルデータ線対とを結合させるかが決定され
る。
【０１９６】メインアンプＭＡ１、ライトバッファＷＢ
及び選択回路ＳＥＬ１〜ＳＥＬ４は、降圧電圧ＶＣＬを
それぞれの動作電源電圧として受けて動作する。
【０１９７】（グローバルＩＯ線ドライバ）グローバル
データ線ドライバＧＩＯ−ＤＲは、データ入力回路５２
とグローバルデータ線対ＧＩＯ０ないし３１との間に設
けられている。グローバルデータ線ドライバＧＩＯ−Ｄ
Ｒは、クロック信号ＤＩＣＬＫ及びモード信号ＭＯＤＥ
にしたがって動作制御され、データ入力回路５２から供
給された信号５１を対応するグローバルデータ線対に伝
送するように、該グローバルデータ線を駆動する。
【０１９８】なお、グローバルデータ線ドライバＧＩＯ
−ＤＲは、図２及び図３では１つだけ図示されているけ
れども、グローバルデータ線対のそれぞれに設けられ
る。
【０１９９】グローバルＩＯ線ドライバＧＩＯ−ＤＲ
は、降圧電圧ＶＣＬをその動作電源電圧として受けて動
作する。
【０２００】（データ入力回路）データ入力回路５２
は、データ端子とグローバルデータ線ドライバＧＩＯ−
ＤＲとの間に設けられ、モード信号ＭＯＤＥ、入力バッ
ファ回路５４から信号５５、データストローブクロック
信号ＤＱＳＣＬＫ、読み出し書込み制御回路５０からの
データ入力クロック信号ＤＩＣＬＫによって動作制御さ
れ、データ端子に供給されるデータ信号をグローバルデ
ータ線ドライバＧＩＯ−ＤＲへ供給する。
【０２０１】データ入力回路５２は、入力バッファ５４
とシリアルパラレル変換回路５３とを含む。
【０２０２】入力バッファ５４及びシリアルパラレル変
換回路５３は、１６個のデータ端子ＤＱ０〜ＤＱ１５に
対応してそれぞれ１６個設けられることになるが、図２
及び図３ではそのうちの１つの入力バッファ及び１つの
シリアルパラレル変換回路のみが図示されている。
【０２０３】シリアルパラレル変換回路５３は、モード
信号ＭＯＤＥ、信号５５、クロック信号ＤＱＳＣＬＫ、
クロック信号ＤＩＣＬＫによって動作制御され、ＤＤＲ
動作モード時において一つのデータ端子を介して供給さ
れる２ビットシリアルデータ、すなわち、クロック信号
ＣＬＫの遷移毎に同期して入力される２ビットシリアル
データ、を２ビットパラレルデータに変換する。変換回
路５３によって形成された２ビットのシリアルパラレル
変換信号５１は、グローバルデータ線ドライバＧＩＯ−
ＤＲへ供給される。
【０２０４】入力バッファ５４は、外部電源電圧ＶＣＣ
をその動作電源電圧として受けて動作し、パラレルシリ
アル変換回路５３は、降圧電圧ＶＣＬをその動作電源電
圧として受けて動作する。
【０２０５】データ入力回路５２のより詳しい動作態様
は、図５以降のタイミングチャートを利用する後の説明
から明らかになるであろう。データ入力回路５２内の変
換回路５３の詳しい動作態様は、図８のタイミングチャ
ートとそれに対する後の説明から明らかとなるであろ
う。
【０２０６】（データ出力回路）データ出力回路５６
は、グローバルデータ線対ＧＩＯ０〜ＧＩＯ３１とデー
タ端子ＤＱ０〜ＤＱ１５との間に設けられている。な
お、データ出力回路５６は、データ端子ＤＱ０〜ＤＱ１
５に一対一対応されるような複数の回路を持つけれど
も、図３ではそのうちの１つのみを代表的に図示してい
る。
【０２０７】図３において、データ出力回路５６は、出
力バッファ５７と、パラレルシリアル変換回路５８とか
らなる。パラレルシリアル変換回路５８は、その入力が
グローバルデータ線対ＧＩＯ１６〜ＧＩＯ２３からなる
グループ内の１つに接続される出力メインアンプＭＡ２
と、その入力がグローバルデータ線対ＧＩＯ２４〜ＧＩ
Ｏ３１からなるグループ内の１つに接続される出力メイ
ンアンプＭＡ２とを持つ。
【０２０８】パラレルシリアル変換回路５８は、クロッ
ク信号ＤＣＬＫとモード信号ＭＯＤＥと信号ＲＡＥとに
よって動作制御され、ＤＤＲモードにおいて、グローバ
ルデータ線対の２つのグループからの供給される２ビッ
トパラレルデータを２ビットシリアルデータに変換す
る。変換回路５８からの出力データは、出力バッファ５
７を介して対応するデータ端子ＤＱ８に出力される。
【０２０９】パラレルシリアル変換回路５８は、降圧電
圧ＶＣＬを受けて動作し、出力バッファ５７は、外部電
源電圧ＶＣＣを受けて動作する。
【０２１０】データ出力回路５６はグローバルＩＯ線対
ＧＩＯ０９〜ＧＩＯ１５に対応する出力メインアンプＭ
Ａ２も含むが、図２及び図３では省略されている。
【０２１１】上記データ入力回路５２と同様に、データ
出力回路５６のより詳しい動作態様もまた、図５以降の
タイミングチャートを利用する後の説明から明らかにな
るであろう。
【０２１２】（ＤＱＳ発生回路）ＤＱＳ発生回路５９
は、半導体装置がＤＤＲ仕様のＳＤＲＡＭとされる場
合、データの読み出し動作において、データ端子ＤＱ０
ないしＤＱ１５へのデータ出力に対応されるところのデ
ータストローブ信号ＤＱＳを形成する回路である。
【０２１３】ＤＱＳ発生回路５９は、外部電源電圧ＶＣ
Ｃ、降圧電圧ＶＣＬ、クロック信号７、クロック信号Ｄ
ＣＬＫ、モード信号ＭＯＤＥ及びリード信号Ｒを受け、
これらの信号等に基づいて外部端子ＤＱＳに供給される
べきデータストローブ信号ＤＱＳを形成する。
【０２１４】データストローブ信号ＤＱＳは、概略的に
は、モード信号ＭＯＤＥのＨレベルによってＤＤＲ仕様
のＳＤＲＡＭが指示されている時、データ端子ＤＱ０〜
ＤＱ１５からデータが出力されるタイミングに同期して
エッジ変化される信号として理解される。
【０２１５】データストローブ信号ＤＱＳは、データ端
子ＤＱ０ないしＤＱ１５に出力されるべきデータのＣＡ
Ｓレイテンシ及びバースト長の情報に基づいて、所定の
タイミングで所定回数だけエッジ変化される。
【０２１６】モード信号ＭＯＤＥがＬレベルとされるこ
とによりＳＤＲ仕様のＳＤＲＡＭとされる時、ＤＱＳ発
生回路５９の出力はハイインピーダンス状態とされる。
【０２１７】ＤＤＲ仕様のＳＤＲＡＭの読み出しにおい
て、ＣＡＳレイテンシ２、バースト長４の場合を例にと
り更に詳しく説明する。
【０２１８】ＣＡＳレイテンシ２、バースト長４を指示
する情報を有するリード信号Ｒを受けた場合、データス
トローブ信号ＤＱＳは以下の様に変化する。
【０２１９】まずデータストローブ信号ＤＱＳは、ハイ
インピーダンス状態からＬレベルに変化しこのＬレベル
を最低限クロック信号ＣＬＫの３／４周期の期間維持す
る。上記データストローブ信号ＤＱＳがハイインピーダ
ンス状態からＬレベルに変化するタイミングは、リード
コマンドを受た時のクロック信号ＣＬＫの立ち上りエッ
ジからクロック信号ＣＬＫの１（＝ＣＡＳレイテンシ−
１）周期後のクロック信号ＣＬＫの立ち上りエッジに対
応して変化するクロック信号７の立ち上りエッジのタイ
ミングである。
【０２２０】次にデータストローブ信号ＤＱＳは、連続
して４回（＝バースト）エッジ変化する。このエッジ変
化は、クロック信号ＤＣＬＫに同期して行われる。これ
はデータ出力回路５６がデータ端子ＤＱ０〜ＤＱ１５に
出力するタイミングクロック信号ＤＣＬＫに同期して行
われるものであり、データストローブ信号ＤＱＳとデー
タ端子ＤＱ０〜ＤＱ１５との出力タイミングを同期させ
るためである。データストローブ信号ＤＱＳが最初にＬ
レベルからＨレベルにエッジ変化するタイミングは、リ
ードコマンドを受けた時のクロック信号ＣＬＫの立ち上
りエッジからクロック信号ＣＬＫの２（＝ＣＡＳレイテ
ンシ）周期後のクロック信号ＣＬＫの立ち上りエッジに
対応して変化するクロック信号ＤＣＬＫの立ち上りエッ
ジのタイミングである。
【０２２１】ＤＱＳ発生回路５９は、レベルシフト機能
を有しデータストローブ信号ＤＱＳを出力する図示しな
い出力バッファを含み、この出力バッファは外部電源電
圧ＶＣＣを受けて動作する。
【０２２２】ＤＱＳ発生回路５９を構成する図示しない
各種回路のうちで上記出力バッファ以外の回路は、降圧
電圧ＶＣＬで動作する。
【０２２３】（モード信号発生回路）モード信号発生回
路（又は信号発生回路）６８−１は、外部端子ＯＰＴに
よってそのレベルが規定される信号ＯＰＴに対応したモ
ード信号（又は選択信号）ＭＯＤＥを出力する。
【０２２４】上記信号ＯＰＴは、図示の半導体装置がＳ
ＤＲ仕様のＳＤＲＡＭとして動作すべきか、ＤＤＲ仕様
のＳＤＲＡＭとして動作すべきかを指示する指示信号で
ある。該信号ＯＰＴは、ＳＤＲ仕様とＤＤＲ仕様とのモ
ードを指示するとみなされることも可能であるので、モ
ード信号ないしはモード指示信号とみなされることも可
能である。該信号ＯＰＴは、更にＳＤＲ仕様とＤＤＲ仕
様とを一種のオプションとして指示するのでオプション
信号とみなされることも可能である。
【０２２５】モード信号ＭＯＤＥのレベルとモードとの
関係は、説くに制限されないが次のようにされる。
【０２２６】すなわち、モード信号ＭＯＤＥがＨレベル
（第１の状態）である場合、半導体装置ＤＤＲ仕様のＳ
ＤＲＡＭとされ、モード信号がＬレベル（第２の状態）
である場合、半導体装置はＳＤＲ仕様のＳＤＲＡＭとさ
れる。
【０２２７】モード信号発生回路６８−１は、後の図９
によって具体例が開示されるようなプリセットバイアス
回路とラッチ回路とからなるような構成をもつ。プリセ
ットバイアス回路は、外部端子ＯＰＴに電源電位ＶＣＣ
レベルのような一方の論理レベルのバイアス電位を与え
る。これにより、外部端子ＯＰＴがボンデイングワイヤ
の様な外部配線によって外部からの電位に強制されてい
ないなら、該端子ＯＰＴは、一方の論理レベルにされる
ことになる。該端子ＯＰＴは、外部配線によって外部電
位が供給されているなら、その外部電位に維持される。
この構成は、外部端子ＯＰＴを一方の論理レベルに設定
すべきとき、それに対する外部配線の設定を不要にでき
るという利点を生ずる。
【０２２８】モード信号発生回路６８−１は、電圧発生
回路１から発生され電源ＶＣＣ投入時の所定期間だけリ
セット指示レベルにされるようなリセット信号ＲＳＴと
を受けるようにされている。上記プリセットバイアス回
路はリセット信号ＲＳＴによって電源ＶＣＣ投入の短い
期間だけ動作状態にされる。ラッチ回路はその時の端子
ＯＰＴのレベルを取り込むようにされる。プリセットバ
イアス回路の上記のような動作制御は、該回路の定常的
消費電力を抑制する上でも意味を生ずる。
【０２２９】（モード信号ＭＯＤＥにより制御される回
路ブロック）上記では、図２及び図３の各回路ブロック
の概略説明をしたが、これまで説明した回路ブロックの
うちで、モード信号ＭＯＤＥにより制御される被制御回
路をまとめると以下のとおりである。
【０２３０】すわなち、被制御回路は、クロック入力回
路２、コマンドステート制御回路１９、ライトアドレス
シフトレジスタ２７、マスク制御回路３５、論理回路４
２、データ出力回路５６、データ入力回路５２及び入出
力回路ＩＮＴに含まれる選択回路ＳＥＬ１〜ＳＥＬ４で
ある。これらの回路は、半導体装置がＳＤＲ仕様ＳＤＲ
ＡＭとされる場合或いはＤＤＲ仕様ＳＤＲＡＭとされる
場合に応じて、異なって制御される回路である。
【０２３１】図４は、図２及び図３に示された回路ブロ
ックのうち、メモリバンクＢａｎｋ０、選択回路ＳＥＬ
１及びＳＥＬ４、データ出力回路５６及びデータ入力回
路５２を更に詳細に示す回路図である。
【０２３２】以下、図４の利用のもとで、選択回路ＳＥ
Ｌ１及びＳＥＬ４、データ出力回路５６及びデータ入力
回路５２が、モード信号ＭＯＤＥにより、どのように制
御されるかについて詳細に説明する。
【０２３３】（メモリバンクＢａｎｋ０）メモリバンク
Ｂａｎｋ０は、前述のように８つのメモリマットＭＡＴ
１〜ＭＡＴ８を含むが、図４ではそのうちの２つのメモ
リマットＭＡＴ１及びＭＡＴ４を代表としてブラックボ
ックス表示している。メモリマットＭＡＴ１及びＭＡＴ
４は、半導体装置がＤＤＲ仕様のＳＤＲ ＳＤＲＡＭで
ある場合に、同時アクセスされるメモリマットである。
【０２３４】図４において、ＭＩＯ１は、メモリマット
ＭＡＴ１に対応して設けられるメインＩＯ線対ないしは
メインデータ線対である。メインＩＯ線対ＭＩＯ１に対
応して、１つのメインアンプＭＡ１及び１つのライトバ
ッファＷＢが設けられている。
【０２３５】なお、１つのメモリマットに対しては、同
時アクセスすべきビット数に応じた数のメインＩＯ線
対、メインアンプ、ライトバッファが設けられる。実施
例では、前述の図１に対応して、１つのメモリマット例
えばＭＡＴ１は、４ビット単位でのデータ読み出し書込
みが可能なようにされる。それ故に、メモリマットＭＡ
Ｔ１には、４つのメインＩＯ線対、４つのメインアン
プ、４つのライトバッファが設けられることになる。図
４ではメモリマットＭＡＴ１に対して代表的に一つづつ
のＭＩＯ１、ＭＡ１、ＷＢが図示されている点を理解さ
れたい。メモリマットＭＡＴ４についても、同様に代表
的に１つのメインＩＯ線対ＭＩＯ２と１つのメインアン
プＭＡ１及び１つのライトバッファＷＢが図示されてい
る。
【０２３６】前述の様な階層データ線構成に応じて、メ
インＩＯ線対には図示しない複数のローカルＩＯ線対が
同様に図示しないスイッチを介して接続される。ローカ
ルＩＯ線対には、それぞれ図示しないＹスイッチを介し
て複数のデータ線対が接続される。複数のデータ線に
は、センスアンプ及びダイナミック型の複数メモリセル
が接続される。
【０２３７】メモリセルは、ワード線に接続されたメモ
リセル選択端子としてのゲートを有するＭＩＳトランジ
スタと、上記ＭＩＳトランジスタのソース−ドレイン経
路の一端と共通プレート電極ＶＤＬ／２との間に設けら
れた容量とを含む。上記ＭＩＳトランジスタのソース−
ドレイン経路の他端はデータ線対の１つに接続される。
【０２３８】メインアンプＭＡ１は、その一対の信号入
力端子がメインＩＯ線対ＭＩＯ１に接続され、その一対
の出力端子が選択回路ＳＥＬ１の入力信号線１０１、１
０２に接続される。メインアンプＭＡ１は、その動作が
読み出し書込み制御回路５０(図３参照)からのメインア
ンプイネーブル信号ＭＡＥによって制御される。
【０２３９】メインアンプＭＡ１は、信号ＭＡＥがハイ
レベルのようなイネーブルレベルにされることによって
動作状態にされ、対応するメインＩＯ線ＭＩＯ１の相補
データ信号を増幅し、相補出力信号を入力信号線１０
１、１０２に供給する。
【０２４０】メインアンプＭＡ１は、信号ＭＡＥがロウ
レベルのようなイネーブルレベルにされることによって
非動作状態にされる。非動作状態のメインアンプＭＡ１
は、選択回路ＳＥＬ１におけるノア論理回路ＮＯＲ１な
いしＮＯＲ４のすべての出力をロウレベルのような非出
力状態にするよう、入力信号線１０１、１０２を共にロ
ウレベルにする。
【０２４１】ライトバッファＷＢは、その一対の入力端
子が選択回路ＳＥＬ１の出力信号線１０３、１０４に接
続され、その一対の出力端子がメインＩＯ線ＭＩＯ１に
接続されている。ライトバッファＷＢは、その動作が読
み出し書込み制御回路５０（図２及び図３参照）からの
ライトアンプイネーブル信号ＷＡＥによって制御され
る。ライトバッファＷＢは、信号ＷＡＥがロウレベルの
ような非イネーブルレベルならそれに応じて非動作状態
にされ、その一対の出力端子は高出力インピーダンス状
態、ないしはフローテイング出力状態にされる。ライト
バッファＷＢは、信号ＷＡＥがハイレベルのようなイネ
ーブルレベルならそれに応じて動作状態にされ、選択回
路ＳＥＬ１の出力信号線１０３、１０４の相補書込みデ
ータ信号に応じた相補書込みデータ信号をメインＩＯ線
対ＭＩＯ１に供給する。
【０２４２】（選択回路ＳＥＬ１）選択回路ＳＥＬ１
は、インバータ回路ＩＮＶ１及びＩＮＶ２、ノア論理回
路ＮＯＲ１〜ＮＯＲ４、Ｎチャネル型ＭＩＳトランジス
タＮ１〜Ｎ４、Ｐチャネル型ＭＩＳトランジスタＰ１〜
Ｐ４からなる。
【０２４３】入力信号線１０１と１０２は、その１対に
よって相補入力信号線対を成し、上記のようにメインア
ンプＭＡ１の相補データ信号が供給される。
【０２４４】ノア論理回路ＮＯＲ１ないしＮＯＲ４は、
実質的に、モード信号発生回路６８−１（図２参照）か
らのモード信号ＭＯＤＥを切り替え制御信号として受け
るところの切り替え回路を構成している。
【０２４５】すなわち、モード信号ＭＯＤＥがロウレベ
ルのようなＳＤＲモード指示レベルであるなら、そのロ
ウレベルをそれぞれ切り替え制御信号として受けるノア
論理回路ＮＯＲ２及びＮＯＲ４は、それぞれ対応する入
力線１０１、１０２からの入力信号に応じた出力信号を
形成する。この時には、モード信号ＭＯＤＥのロウレベ
ルに応じてインバータ回路ＩＮＶ２の出力はハイレベル
である。従って、そのハイレベルをそれぞれ切り替え入
力信号とするノア論理回路ＮＯＲ１及びＮＯＲ３は、入
力信号線１０１、１０２のレベルにかかわらずに、ロウ
レベル出力を形成する。
【０２４６】言い換えると、モード信号ＭＯＤＥのハイ
レベルに応じて、ノア論理回路ＮＯＲ２及びＮＯＲ４を
介する信号経路が有効にされ、ノア論理回路ＮＯＲ１及
びＮＯＲ３を介する信号経路が無効にされる。
【０２４７】これに対して、モード信号ＭＯＤＥがハイ
レベルのようなＤＤＲモード指示レベルであるなら、そ
れに応じてインバータ回路ＩＮＶ２の出力がロウレベル
にされるので、ノア論理回路ＮＯＲ１及びＮＯＲ３は、
それぞれ、信号入力線１０１、１０２からの入力信号に
応じた出力信号を形成する。ノア論理回路ＮＯＲ２及び
ＮＯＲ４は、モード信号ＭＯＤＥのハイレベルに応じ
て、それぞれロウレベル出力を形成する。
【０２４８】すなわちモード信号ＭＯＤＥのハイレベル
に応じて、ノア論理回路ＮＯＲ１及びＮＯＲ３を介する
信号経路が有効にされ、ノア論理回路ＮＯＲ２及びＮＯ
Ｒ４を介する信号経路が無効にされる。
【０２４９】Ｎチャンネル型ＭＩＳトランジスタ Ｎ１
ないしＮ４は、グローバルＩＯ線駆動用データ出力素子
を構成しており、図示のように、それぞれゲートが対応
するノア論理回路ＮＯＲ１ないしＮＯＲ４の出力に結合
され、それぞれドレインーソース通路が対応する信号線
１０５ないし１０８と回路の基準電位点(接地電位ＧＮ
Ｄ)との間に設けられている。
【０２５０】図４において、上記信号線１０５及び１０
６は、グローバルＩＯ線対ＧＩＯ１６を構成し、信号線
１０７及び１０８は、グローバルＩＯ線対ＧＩＯ１７を
構成している。
【０２５１】上記インバータ回路ＩＮＶ２、ノア論理回
路ＮＯＲ１ないしＮＯＲ４及びＭＩＳトランジスタ Ｎ
１ないしＮ４は、それらの全体によって選択回路ＳＥＬ
１における出力系切り替え回路を構成している。
【０２５２】選択回路ＳＥＬ１において、Ｐチャネル型
ＭＩＳトランジスタＰ１ないしＰ４は、論理回路４２
(図３参照）からの制御信号／ＭＯＤＥ＋ＭＯＤＥ＊Ａ
Ｙ０によって動作制御されるところの書込み選択回路を
構成している。
【０２５３】図４に示されているように、Ｐチャネル型
ＭＩＳトランジスタＰ１は、出力信号線１０３とグロー
バルＩＯ線対ＧＩＯ１７の一方の信号線１０８との間に
そのソース−ドレイン経路が設けられ、そしてそのゲー
トに、インバータ回路ＩＮＶ１によって形成されるとこ
ろの上記制御信号に対する反転信号１１０が供給され
る。
【０２５４】Ｐチャネル型ＭＩＳトランジスタＰ２は、
出力信号線１０３とグローバルＩＯ線対ＧＩＯ１６の一
方の信号線１０６との間にそのソース−ドレイン経路が
設けられ、そしてそのゲートに制御信号／ＭＯＤＥ＋Ｍ
ＯＤＥ＊ＡＹ０が供給される。
【０２５５】Ｐチャネル型ＭＩＳトランジスタＰ３は、
出力信号線１０４とグローバルＩＯ線対ＧＩＯ１６の他
方の信号線１０５との間にそのソース−ドレイン経路が
設けられ、そしてそのゲートに制御信号／ＭＯＤＥ＋Ｍ
ＯＤＥ＊ＡＹ０が供給される。
【０２５６】Ｐチャネル型ＭＩＳトランジスタＰ４は、
出力信号線１０４とグローバルＩＯ線対ＧＩＯ１７の他
方の信号線１０７との間にそのソース−ドレイン経路が
設けられ、そしてそのゲートに信号１１０が供給され
る。
【０２５７】次に選択回路ＳＥＬ１の動作を説明する。
【０２５８】まず、メモリマットＭＡＴ１からデータが
読み出される際の選択回路ＳＥＬ１の動作は、以下のよ
うになる。
【０２５９】モード信号ＭＯＤＥのＬレベルによって半
導体装置にＳＤＲ仕様のＳＤＲＡＭが指示されている場
合、それに応じて、信号線１０１及び信号線１０２は、
グローバルＩＯ線対ＧＩＯ１６に電気的に結合される。
すなわち、メインアンプＭＡ１により形成された読み出
しデータは、グローバルＩＯ線対ＧＩＯ１６に伝送され
る。他方、モード信号のＨレベルによって半導体装置に
ＤＤＲ仕様のＳＤＲＡＭが指示されている場合、信号線
１０１及び信号線１０２は、グローバルＩＯ線対ＧＩＯ
１７に電気的に結合される。すなわち、メインアンプＭ
Ａ１により増幅された読み出しデータは、グローバルＩ
Ｏ線対ＧＩＯ１７に伝送される。
【０２６０】次にメモリマットにデータを書き込む際の
選択回路ＳＥＬ１の動作は以下の様になる。
【０２６１】モード信号ＭＯＤＥのＬレベルによってＳ
ＤＲ仕様のＳＤＲＡＭが指示されている場合、制御信号
／ＭＯＤＥ＋ＭＯＤＥ＊ＡＹ０は、アドレス信号ＡＹ０
のレベルにかかわらずにＨレベルとされる。そこで、こ
のハイレベル制御信号により、グローバルＩＯ線対ＧＩ
Ｏ１７の書き込みデータは、ＭＩＳトランジスタ Ｐ
１、Ｐ４及び信号線１０３及び信号線１０４を経由して
ライトバッファ回路ＷＢに伝送される。
【０２６２】これに対して、モード信号のＨレベルによ
ってＤＤＲ仕様のＳＤＲＡＭが指示されている場合、グ
ローバルＩＯ線対とライトバッファ回路との結合関係
は、モード信号ＭＯＤＥとＹ系の１ビットのアドレス信
号ＡＹ０との双方のレベルによって決められる様にな
る。すなわち、モード信号ＭＯＤＥがＨレベルであり且
つアドレス信号ＡＹ０がＨレベルであるなら、それに応
じて制御信号／ＭＯＤＥ＋ＭＯＤＥ＊ＡＹ０はＨレベル
とされる。この制御信号のＨレベルによって、グローバ
ルＩＯ線対ＧＩＯ１７の書き込みデータは、ＭＩＳトラ
ンジスタＰ１、Ｐ４及び信号線１０３及び信号線１０４
を経由してライトバッファ回路ＷＢに伝送される。これ
に対して、モード信号ＭＯＤＥがＨレベルであり且つア
ドレス信号ＡＹ０がＬレベルであるなら、制御信号／Ｍ
ＯＤＥ＋ＭＯＤＥ＊ＡＹ０はＬレベルとされる。これに
より、グローバルＩＯ線対ＧＩＯ１６の書込みデータ
は、ＭＩＳトランジスタＰ２、Ｐ３及び信号線１０３及
び信号線１０４を経由してライトバッファ回路ＷＢに伝
送される。
【０２６３】（選択回路ＳＥＬ４）選択回路ＳＥＬ４
は、インバータ回路ＩＮＶ３、ノア論理回路ＮＯＲ５及
びＮＯＲ６、Ｎチャネル型ＭＩＳトランジスタＮ５及び
Ｎ６、Ｐチャネル型ＭＩＳトランジスタＰ５〜Ｐ８から
なる。
【０２６４】入力信号線１１１と１１２は、その１対に
よって相補入力信号線対を成し、メインＩＯ線ＭＩＯ２
の信号を増幅するところのメインアンプＭＡ１の相補デ
ータ信号が供給される。
【０２６５】ノア論理回路ＮＯＲ５及びＮＯＲ６は、そ
れぞれの一方の入力が接地電位を意味するロウレベルに
維持されることによって実質的に定常動作の信号伝送回
路を構成する。かかるノア論理回路ＮＯＲ５及びＮＯＲ
６は、前記選択回路ＳＥＬ１のノア論理回路ＮＯＲ１な
いしＮＯＲ４と対応する信号伝播遅延時間をもたらすよ
うに設けられる。これにより選択回路ＳＥＬ４の信号伝
播特性は前記選択回路ＳＥＬ１のそれと良く対応される
ことになる。
【０２６６】Ｎチャンネル型ＭＩＳトランジスタＮ５及
びＮ６は、前記選択回路ＳＥＬ１でのＭＩＳトランジス
タＮ１ないしＮ４と同様に、グローバルＩＯ線駆動用デ
ータ出力素子を構成する。
【０２６７】Ｐチャネル型ＭＩＳトランジスタＰ５ない
しＰ８は、論理回路４２(図３参照）からの制御信号／
ＭＯＤＥ＋ＭＯＤＥ＊／ＡＹ０によって動作制御される
ところの書込み選択回路を構成している。
【０２６８】図４に示されるように、Ｐチャネル型ＭＩ
ＳトランジスタＰ５は、出力信号線１１４とグローバル
ＩＯ線対ＧＩＯ１７の一方の信号線１０８との間にその
ソース−ドレイン経路が設けられ、そしてそのゲート
に、インバータ回路ＩＮＶ１によって形成されるところ
の上記制御信号に対する反転信号１１３が供給される。
【０２６９】Ｐチャネル型ＭＩＳトランジスタＰ６は、
出力信号線１１４とグローバルＩＯ線対ＧＩＯ１６の一
方の信号線１０６との間にそのソース−ドレイン経路が
設けられ、そしてそのゲートに上記制御信号／ＭＯＤＥ
＋ＭＯＤＥ＊／ＡＹ０が供給される。
【０２７０】Ｐチャネル型ＭＩＳトランジスタＰ７は、
出力信号線１１５とグローバルＩＯ線対ＧＩＯ１６の他
方の信号線１０５との間にそのソース−ドレイン経路が
設けられ、そしてそのゲートに制御信号／ＭＯＤＥ＋Ｍ
ＯＤＥ＊／ＡＹ０が供給される。
【０２７１】Ｐチャネル型ＭＩＳトランジスタＰ８は、
出力信号線１１５とグローバルＩＯ線対ＧＩＯ１７の他
方の信号線１０７との間にそのソース−ドレイン経路が
設けられ、そしてそのゲートに信号１１３が供給され
る。
【０２７２】次に選択回路ＳＥＬ４の動作について以下
説明する。
【０２７３】先ず、データ書込み動作について説明す
る。メインアンプＭＡ１で増幅された読み出しデータ
は、半導体装置がＳＤＲ仕様のＳＤＲＡＭとされる場合
でもＤＤＲ仕様のＳＤＲＡＭとされる場合でも、グロー
バルＩＯ線対ＧＩＯ１６に接続される。
【０２７４】一方、モード信号ＭＯＤＥがＨレベルとさ
れることにより半導体装置がＤＤＲ仕様のＳＤＲＡＭと
される場合は、Ｙ系のアドレス信号／ＡＹ０のレベルに
より、グローバルＩＯ線対とライトバッファ回路ＷＢと
の接続関係が決定される。
【０２７５】モード信号ＭＯＤＥがＨレベルであり且つ
アドレス信号／ＡＹ０がＨレベルである時、それに応じ
て制御信号／ＭＯＤＥ＋ＭＯＤＥ＊／ＡＹ０はＨレベル
とされる。これにより、グローバルＩＯ線対ＧＩＯ１７
の書き込みデータが、ＭＩＳトランジスタＰ５、Ｐ８及
び信号線１１４及び信号線１１５を経由してライトバッ
ファ回路ＷＢに伝送される。また、モード信号がＨレベ
ルであり且つアドレス信号／ＡＹ０がＬレベルである
時、信号／ＭＯＤＥ＋ＭＯＤＥ＊／ＡＹ０はＬレベルと
される。これにより、グローバルＩＯ線対ＧＩＯ１６の
書き込みデータが、ＭＩＳトランジスタＰ６、Ｐ７及び
信号線１１４及び信号線１１５を経由してライトバッフ
ァ回路ＷＢに伝送される。
【０２７６】以上個別に説明した選択回路ＳＥＬ１と選
択回路ＳＥＬ４の動作についてまとめて説明すると以下
のとおりである。
【０２７７】すなわち、モード信号ＭＯＤＥがＬレベル
とされることにより半導体装置がＳＤＲ仕様のＳＤＲＡ
Ｍされる場合には、グローバルＩＯ線対ＧＩＯ１６は読
み出し専用のグローバルＩＯ線対とされ、グローバルＩ
Ｏ線対ＧＩＯ１７は書き込み専用のグローバルＩＯ線対
とされる。
【０２７８】これについて更に説明すると、半導体装置
がＳＤＲ仕様のＳＤＲＡＭとされ且つ読み出し動作の場
合には、メモリマットＭＡＴ１及びメモリマットＭＡＴ
４に対応した２つのメインアンプＭＡ１は、グローバル
ＩＯ線対ＧＩＯ１６に接続される。この場合には、グロ
ーバルＩＯ線対ＧＩＯ１７は利用されない。
【０２７９】また、半導体装置がＳＤＲ仕様のＳＤＲＡ
Ｍとされ且つ書き込み動作の場合には、メモリマットＭ
ＡＴ１及びメモリマットＭＡＴ４に対応した２つのライ
トバッファ回路ＷＢはグローバルＩＯ線対ＧＩＯ１７に
接続される。この場合には、グローバルＩＯ線対ＧＩＯ
１６は利用されない。
【０２８０】ここで、半導体装置がＳＤＲ仕様のＳＤＲ
ＡＭとされる場合には、書き込み動作及び読み出し動作
のどちらの動作においても、メモリマット１とメモリマ
ット４が同時に選択されることはない。すなわち、読み
出し動作においては、メモリマットＭＡＴ１に対応する
メインアンプＭＡ１或いはメモリマットＭＡＴ４に対応
するメインアンプＭＡ１のうちの一方が選択的に動作状
態とされる。また書込み動作においては、メモリマット
ＭＡＴ１に対応するライトバッファＷＢ或いはメモリマ
ットＭＡＴ４に対応するライトバッファＷＢのうちの一
方が選択的に動作状態とされる。そのため、メモリマッ
トＭＡＴ１及びメモリマットＭＡＴ４に対応した２つの
メインアンプＭＡ１、或いはメモリマットＭＡＴ１及び
メモリマットＭＡＴ４に対応した２つのライトバッファ
回路ＷＢがそれぞれグローバルＩＯ線対ＧＩＯ１６或い
はＧＩＯ１７に共通に接続されてもグローバルＩＯ線対
ＧＩＯ或いはメインＩＯ線対のデータが不所望に破壊さ
れてしまうということはない。
【０２８１】これに対して、モード信号ＭＯＤＥがＨレ
ベルとされることにより半導体装置がＤＤＲ仕様のＳＤ
ＲＡＭとされる場合には、グローバルＩＯ線対ＧＩＯ１
６及びグローバルＩＯ線対ＧＩＯ１７は書き込み動作及
び読み出し動作のいずれにおいても、２対のグローバル
ＩＯ線対ＧＩＯ１６及びＧＩＯ１７は同時に使われる。
【０２８２】これについて更に説明すると以下のとおり
である。
【０２８３】半導体装置がＤＤＲ仕様のＳＤＲＡＭとさ
れ且つ読み出し動作の場合には、メモリマットＭＡＴ１
とメモリマットＭＡＴ４が同時に選択されるとともに、
メモリマットＭＡＴ１に対応するメインアンプＭＡ１と
メモリマットＭＡＴ４に対応するメインアンプＭＡ１は
ともに動作状態とされる。これに応じて、グローバルＩ
Ｏ線対ＧＩＯ１７は、メモリマットＭＡＴ１に対応した
メインアンプＭＡ１に接続され、グローバルＩＯ線対Ｇ
ＩＯ１６は、メモリマットＭＡＴ４に対応したメインア
ンプＭＡ１に接続される。メモリマットＭＡＴ１及びメ
モリマットＭＡＴ４に対応した２つのメインアンプＭＡ
１で増幅された読み出しデータは、選択回路ＳＥＬ１、
ＳＥＬ４を介して、グローバルＩＯ線対ＧＩＯ１７及び
ＧＩＯ１６に伝送される。
【０２８４】また、半導体装置がＤＤＲ仕様のＳＤＲＡ
Ｍとされ且つ書き込み動作であり且つアドレス信号ＡＹ
０がＬレベルの場合には、グローバルＩＯ線対ＧＩＯ１
６は、メモリマットＭＡＴ１に対応したライトバッファ
ＷＢに接続され、グローバルＩＯ線対ＧＩＯ１７は、メ
モリマットＭＡＴ４に対応したライトバッファＷＢに接
続される。また、半導体装置がＤＤＲ仕様のＳＤＲＡＭ
とされ且つ書き込み動作であり且つアドレス信号ＡＹ０
がＨレベルの場合には、グローバルＩＯ線対ＧＩＯ１６
は、メモリマットＭＡＴ４に対応したライトバッファＷ
Ｂに接続され、グローバルＩＯ線対ＧＩＯ１７は、メモ
リマットＭＡＴ１に対応したライトバッファＷＢに接続
される。このように、半導体装置がＤＤＲ仕様のＳＤＲ
ＡＭ場合の書き込み動作においては、メモリマットＭＡ
Ｔ１とメモリマットＭＡＴ４が同時に選択されるととも
にメモリマットＭＡＴ１に対応するライトバッファＷＢ
とメモリマットＭＡＴ４に対応するライトバッファＷＢ
はともに動作状態とされる。これにより、メモリマット
ＭＡＴ１及びメモリマットＭＡＴ４に対応した２つのラ
イトバッファで増幅された書き込みデータはメインＩＯ
線対ＭＩＯ１及びＭＩＯ２に伝送される。
【０２８５】半導体装置がＤＤＲ仕様のＳＤＲＡＭの場
合には、半導体装置がＳＤＲ仕様のＳＤＲＡＭの場合と
比べて、２倍の数のメモリマットが選択されることによ
り単位時間あたり２倍のデータがメモリマットに書き込
まれ或いはメモリマットから読み出されるものである。
【０２８６】（データ出力回路５６）データ出力回路
（又は出力回路）５６は、パラレルシリアル変換回路５
８と出力バッファ５７とを含む。パラレルシリアル変換
回路５８は、出力メインアンプＭＡ２−１、ＭＡ２−
２、データラッチ回路１１９、１２０、１２１、アンド
論理回路ＡＮＤ８、ナンド論理回路ＮＡＮＤ２及び選択
回路１１６とを含む。
【０２８７】出力メインアンプＭＡ２−１は、その動作
が、図２及び図３の読み出し書込み制御回路５０からの
ライトアンプイネーブル信号ＲＡＥによって制御され、
該信号ＲＡＥがＬレベルからＨレベルに変化するタイミ
ングでグローバルＩＯ線対ＧＩＯ１６の信号を増幅し、
出力信号１１７を形成する。
【０２８８】出力メインアンプＭＡ２−２は、同様にラ
イトアンプイネーブル信号ＲＡＥによって動作制御さ
れ、該信号ＲＡＥがＬレベルからＨレベルに変化するタ
イミングでグローバルＩＯ線対ＧＩＯ１７の信号を増幅
し、出力信号１１８を形成する。
【０２８９】アンド論理回路ＡＮＤ８は、クロック信号
ＤＣＬＫとモード信号ＭＯＤＥのアンド論理をとり信号
１２３をデータラッチ回路１２０のクロック入力端子Ｃ
ＬＫに出力する。これにより、アンド論理回路ＡＮＤ８
は、実質的にモード対応クロックゲート回路を構成す
る。
【０２９０】ナンド論理回路ＮＡＮＤ２は、クロック信
号ＤＣＬＫとモード信号ＭＯＤＥのナンド論理をとり信
号１２４をデータラッチ回路１２１のクロック入力端子
ＣＬＫに出力する。ナンド論理回路ＮＡＮＤ２は、同様
に、モード対応クロックゲート回路を構成する。
【０２９１】データラッチ回路１１９は、クロック入力
端子ＣＬＫと、信号入力端子Ｄと、信号出力端子Ｑとを
有する。データラッチ回路１１９は、クロック入力端子
ＣＬＫに供給される図２及び図３のクロック入力回路２
からの内部クロック信号ＤＣＬＫのＬレベルからＨレベ
ルへの変化に応答して、信号入力端子Ｄにおける入力信
号、すなわちメインアンプＭＡ２ー２の出力信号１１
７、を取り込み保持するとともに、その保持信号に対応
する出力信号１２５を信号出力端子Ｑへ出力する。
【０２９２】データラッチ回路１２０は、クロック入力
端子ＣＬＫと、信号入力端子Ｄと、信号出力端子Ｑとを
有する。データラッチ回路１２０は、クロック入力端子
ＣＬＫに供給されるアンド論理回路ＡＮＤ８からのクロ
ック信号１２３のＬレベルからＨレベルへの変化に応答
して、信号入力端子Ｄにおける入力信号１１７(すなわ
ちメインアンプＭＡ２ー２の出力信号)を取り込み保持
するとともに、出力信号１２６をその信号出力端子Ｑへ
出力する。この場合の信号出力端子Ｑへの出力信号１２
６の出力タイミングは、クロックゲート回路が上記のと
おりアンド論理回路ＡＮＤ８からなるので、内部クロッ
ク信号ＤＣＬＫの立ち上がりと同期する。データラッチ
回路１２０は、クロック信号１２３のＨレベルの期間、
低出力インピーダンスをもってその信号出力端子Ｑに出
力信号を出力する。データラッチ回路１２０は、また、
クロック信号１２３のＬレベルに応答して、その信号出
力端子Ｑを高出力インピーダンス状態ないしはフローテ
イング状態にする。
【０２９３】データラッチ回路１２１は、クロック入力
端子ＣＬＫと、信号入力端子Ｄと、信号出力端子Ｑとを
有する。データラッチ回路１２１は、クロック入力端子
ＣＬＫの入力クロック信号１２４のＬレベルからＨレベ
ルへの変化に応答して、信号入力端子Ｄにおける入力信
号（すなわち、メインアンプＭＡ２ー２の出力信号１２
４）を取り込み保持するとともに、出力信号１２７をそ
の信号出力端子Ｑへ出力する。この場合の信号出力端子
Ｑへの出力信号１２７の出力タイミングは、上記データ
ラッチ回路１２０の出力タイミングとは逆に、クロック
ゲート回路が上記のとおりナンド論理回路ＮＡＮＤ２か
らなることに応じて、内部クロック信号ＤＣＬＫの立ち
下がりと同期する。データラッチ回路１２１は、クロッ
ク信号１２４のＨレベルの期間、低出力インピーダンス
をもってその信号出力端子Ｑに出力信号を出力する。デ
ータラッチ回路１２１は、また、クロック信号１２４の
Ｌレベルに応答して、その信号出力端子Ｑを高出力イン
ピーダンス状態ないしはフローテイング状態にする。
【０２９４】データラッチ回路１２０と１２１の信号出
力端子Ｑは、図示の様な結線により信号１３０としてま
とめられる。信号１３０はより詳しくは次のようにな
る。
【０２９５】すなわち、内部クロック信号ＤＣＬＫがＬ
レベルからＨレベルへ変化した時には、データラッチ回
路１２０が上記のとおり低出力インピーダンス状態とな
る。この時にはデータラッチ回路１２１は高出力インピ
ーダンス状態にある。従って信号１３０はデータラッチ
回路１２０の出力信号Ｑと同じものとなる。
【０２９６】逆に、内部クロック信号ＤＣＬＫがＨレベ
ルからＬレベルへ変化した時には、データラッチ回路１
２１が低出力インピーダンス状態となり、データラッチ
回路１２１が高出力インピーダンス状態となるので、信
号１３０はデータラッチ回路１２１の出力信号Ｑと同じ
ものとなる。
【０２９７】このようなデータラッチ回路１２０と１２
１との出力を合成した信号１３０は、次の選択回路１１
６の１つの選択されるべき入力(第２入力）とされる。
【０２９８】選択回路１１６は、信号１２５を受ける第
１入力端子１２９と、信号１２６及び信号１２７を受け
る第２入力端子１３０と、信号１２８を出力する出力端
子１３１と、モード制御信号ＭＯＤＥを受ける制御端子
１３２とを有する。選択回路１１６は、モード信号ＭＯ
ＤＥのＬレベルによって半導体装置がＳＤＲ仕様のＳＤ
ＲＡＭとされている場合、第１入力端子１２９と出力端
子１３１とを接続する。選択回路１１６は、モード信号
ＭＯＤＥがＨレベルとされることにより半導体装置がＤ
ＤＲ仕様のＳＤＲＡＭとされる場合、第２入力端子１３
０と出力端子１３１とを接続する。
【０２９９】出力バッファ５７は、選択回路１１６から
の出力信号１２８をその入力に受け出力信号１３３をデ
ータ端子ＤＱ８に出力する。
【０３００】モード信号ＭＯＤＥの状態に応じて、デー
タ出力回路５６がどのように動作されるかを要約的に言
うと、以下のようになる。
【０３０１】モード信号ＭＯＤＥのＬレベルによって半
導体装置がＳＤＲ仕様のＳＤＲＡＭとされている場合、
データ出力回路５６は、クロック信号７に基づいて形成
されるクロック信号ＤＣＬＫのＬレベルからＨレベルへ
の変化に応答する前述のような動作によって出力信号１
３３を出力する。なお、データ出力回路５６は、クロッ
ク信号ＤＣＬＫのＨレベルからＬレベルへの変化には応
答され内。すなわち、そのタイミングでの出力信号１３
３の変化はない。
【０３０２】モード信号ＭＯＤＥのＨレベルによって半
導体装置がＤＤＲ仕様のＳＤＲＡＭとされている場合、
データ出力回路５６は、図２及び図３のクロック再生回
路３により出力されたクロック６に基づいて形成された
内部クロック信号ＤＣＬＫのＬレベルからＨレベルへの
変化タイミング及びＨレベルからＬレベルへの変化タイ
ミングに同期して出力信号１３３を出力する。
【０３０３】ＤＤＲ仕様においては、内部クロック信号
ＤＣＬＫは、前述したような遅延時間補償によって、ク
ロック信号ＣＬＫに対して進んだ位相を持つように位相
制御されている。すなわち、クロック信号ＤＣＬＫのＬ
レベルからＨレベルへの変化タイミング及びＨレベルか
らＬレベルへの変化タイミングは、外部クロック信号Ｃ
ＬＫのＬレベルからＨレベルへの変化タイミング及びＨ
レベルからＬレベルへの変化タイミングよりも早いもの
とされる。これに応じて、データ出力回路５６は、外部
クロック信号ＣＬＫの変化タイミングを中心として所定
のセットアップ時間及び所定のホールド時間が確保され
たデータを、そのデータ端子ＤＱに出力する事が可能と
される。
【０３０４】（データ入力回路）データ入力回路５２
は、入力バッファ５４と、シリアルパラレル変換回路５
３とを持つ。
【０３０５】入力バッファ５４は、データ端子ＤＱ８に
接続された入力端子と上記入力端子に入力された信号に
対応する出力信号５５を出力する出力端子とを持つ。
【０３０６】シリアルパラレル変換回路５３は、データ
ラッチ回路１３４、１３５、１３６、１４２、１４３
と、選択回路１３７とからなる。
【０３０７】データラッチ回路１３４は、クロック入力
端子／ＣＬＫと、信号入力端子Ｄと、信号出力端子Ｑと
を有する。クロック入力端子／ＣＬＫは、入力クロック
信号のネガテイブエッジを有意とする端子を意味する。
データラッチ回路１３４は、そのクロック端子／ＣＬＫ
に、図３のアンド論理回路ＡＮＤ７からのクロック信号
ＤＱＳＣＬＫを受け、該クロック信号ＤＱＳＣＬＫがＨ
レベルからＬレベルに変化されるとその変化タイミング
に同期して、信号入力端子Ｄの入力信号５５、すなわち
入力バッファ５４の出力信号、を取り込み保持するとと
もに、出力信号１３９を出力する。
【０３０８】データラッチ回路１３５は、クロック入力
端子ＣＬＫと信号入力端子Ｄと信号出力端子Ｑとを有す
る。クロック入力端子ＣＬＫは、入力クロック信号のポ
ジティブエッジを有意とする端子を意味する。データラ
ッチ回路１３５は、そのクロック端子ＣＬＫに入力され
る信号ＤＱＳＣＬＫがＬレベルからＨレベルに変化され
ると、その変化タイミングに同期して、信号入力端子Ｄ
の入力信号５５を取り込み保持するとともに、出力信号
１３８を出力する。
【０３０９】データラッチ回路１３６は、クロック入力
端子／ＣＬＫと、信号入力端子Ｄと、信号出力端子Ｑと
を有する。データラッチ回路１３６は、そのクロック端
子／ＣＬＫに入力されるクロック信号ＤＱＳＣＬＫがＨ
レベルからＬレベルに変化されるとその変化タイミング
に同期して、信号入力端子Ｄの入力信号１３８、すなわ
ちデータラッチ回路１３５の出力信号を取り込み保持す
るとともに、出力信号１４０を出力する。
【０３１０】選択回路１３７は、入力バッファ５４から
供給される信号５５を受ける第１入力端子１４４と、デ
ータラッチ回路１３６から供給される信号１４０を受け
る第２入力端子１４５と、選択出力信号１４１を出力す
る出力端子１４６と、モード制御信号ＭＯＤＥを受ける
制御端子１３１とを有する。選択回路１３７は、モード
信号ＭＯＤＥがＬレベルの場合、すなわち半導体装置が
ＳＤＲ仕様のＳＤＲＡＭとされている場合、それに応じ
て第１入力端子１４４と出力端子１４６とを接続させ、
モード信号ＭＯＤＥがＨレベルの場合、すなわち半導体
装置がＤＤＲ仕様のＳＤＲＡＭとされている場合、それ
に応じて第２入力端子１４５と出力端子１４６とを接続
させる。
【０３１１】データラッチ回路１４２は、クロック入力
端子ＣＬＫと、信号入力端子Ｄと、信号出力端子Ｑと信
号出力端子／Ｑとを有する。データラッチ回路１４２
は、そのクロック入力端子ＣＬＫに入力されるクロック
信号ＤＩＣＬＫがＬレベルからＨレベルに変化されると
その変化タイミングで、信号入力端子Ｄの入力信号１４
１すなわち選択回路１３７の出力信号を取り込み保持す
るとともに、出力信号１４４ｂを出力端子Ｑに出力し、
かつ該信号１４４の反転信号１４５ｂを反転出力端子／
Ｑに出力する。
【０３１２】データラッチ回路１４３は、クロック入力
端子ＣＬＫと、信号入力端子Ｄと、信号出力端子Ｑと、
信号出力端子／Ｑとを有する。データラッチ回路１４３
は、そのクロック入力端子ＣＬＫに入力されるクロック
信号ＤＩＣＬＫがＬレベルからＨレベルに変化される
と、その変化タイミングで、信号入力端子Ｄの入力信号
１３９、すなわちデータラッチ回路１３４の出力信号を
取り込み保持するとともに、出力信号１４６を出力端子
Ｑに出力し、かつ該信号１４６の反転信号１４７を反転
出力端子／Ｑに出力する。
【０３１３】次にモード信号ＭＯＤＥによりどのように
データ入力回路５２が制御されるかについて以下説明す
る。
【０３１４】モード信号ＭＯＤＥのＬレベルによって半
導体装置がＳＤＲ仕様のＳＤＲＡＭとされている場合、
データ端子ＤＱ８から入力されたデータはバッファ回路
５４を介して信号５５として出力される。信号５５は、
選択回路１３７を介してラッチ回路１４２に伝送され、
クロック信号ＤＩＣＬＫがＬレベルからＨレベルに変化
したタイミングで該ラッチ回路１４２に取り込まれると
ともに、その取り込まれた信号に対応する信号１４４ｂ
及び信号１４５ｂがラッチ回路１４２から出力される。
この仕様のときには、ラッチ回路１３４、１３５及び１
４４は使用されない。
【０３１５】モード信号ＭＯＤＥのＨレベルによって半
導体装置がＤＤＲ仕様のＳＤＲＡＭとされている場合、
データ端子ＤＱ８から入力された最初のデータはバッフ
ァ回路５４を介して信号５５として出力される。信号５
５は、クロック信号ＤＱＳＣＬＫがＬレベルからＨレベ
ルに変化するタイミングでラッチ回路１３５に取り込ま
れる。ラッチ回路１３５の出力信号１３８は、次にクロ
ック信号ＤＡＳＣＬＫがＨレベルからＬレベルに変化す
るタイミングで後段のラッチ回路１３６に取り込まれ
る。その時にはデータ端子ＤＱ８に２番目の入力データ
が供給されている。かかる２番目の入力データはバッフ
ァ回路５４を介してラッチ回路１３４に取り込まれる。
すなわち、クロック信号ＤＱＳＣＬＫの立ち上りと立ち
下がりに同期してデータ端子ＤＱ８に入力された２ビッ
トのデータは、ラッチ回路１３４及び１３６に取り込ま
れる。次にクロック信号ＤＩＣＬＫがＬレベルからＨレ
ベルに変化されると、その変化タイミングでラッチ回路
１３４及び１３６に保持されていたデータはラッチ回路
１４２及び１４３に伝送され、該ラッチ回路１４２及び
１４３で保持されるとともに、該ラッチ回路１４２及び
１４３から出力信号１４４〜１４８として出力される。
【０３１６】（グローバルＩＯ線対ドライバ）グローバ
ルＩＯ線対ドライバＧＩＯ−ＤＲは、第１乃至第４ドラ
イバ回路１４９乃至１５２からなる。
【０３１７】第１ないし第４ドライバ回路１４９〜１５
２は、それぞれモード信号ＭＯＤＥ、及びクロック信号
１４８が供給される複数の制御入力端子と、データ信号
１４４ｂ、１４５ｂ、１４６ｂ、１４７が供給されるそ
れぞれ一つづつのデータ入力端子と、それぞれグローバ
ルＩＯ線を成す信号線１０７、１０８、１０５、１０６
に出力信号を与える一つずつの出力端子とを持つ。
【０３１８】ドライバ回路１４９ないし１５２は、上記
モード信号ＭＯＤＥと、インバータ回路ＩＮＶ４から出
力されるところのクロック信号ＤＩＣＬＫに対する反転
クロック信号１４８とによって共通に動作制御される。
ただし、モード信号ＭＯＤＥのＬレベルに対する動作態
様は、第１及び第２ドライバ回路１４９及び１５０と、
第３及び第４ドライバ回路１５１及び１５２とでは異な
るようにされる。
【０３１９】すなわち、モード信号ＭＯＤＥがＳＤＲ仕
様のＳＤＲＡＭを指示するところのＬレベルとされてい
る場合、第１及び第２ドライバ回路１４９及び１５０は
クロック信号１４８にしたがって動作するようにされ
る。すなわち、第１及び第２ドライバ回路１４９及び１
５０はクロック信号１４８がＨレベルからＬレベルに変
化したことに応答して動作され、信号１４４ｂ，１４５
ｂを信号線１０７、１０８に伝送する。第１及び第２ド
ライバ回路１４９及び１５０はクロック信号１４８がＬ
レベルからＨレベルに変化したことに応じて非動作状態
にされる。第１、第２ドライバ回路１４９及び１５０
は、非動作状態において、高出力インピーダンス状態と
なるようにされる。上記のようにモード信号ＭＯＤＥが
Ｌレベルであるときには、それに応じて、第３及び第４
ドライバ回路１５１及び１５２は、モード信号ＭＯＤＥ
のＬレベルに従って、定常的に非動作状態され、定常的
に高出力インピーダンス状態となるようにされる。
【０３２０】これに対して、モード信号ＭＯＤＥがＤＤ
Ｒ仕様のＳＤＲＡＭを指示するところのＨレベルとされ
ている場合、第１ないし第４ドライバ回路１４９〜１５
２の全ては、クロック信号１４８がＨレベルからＬレベ
ルに変化したことに応答して動作され、信号１４４ｂ〜
１４６ｂ、１４７を信号線１０５〜１０８に伝送する。
言い換えると、各ドライバ回路は、クロック信号ＤＩＣ
ＬＫがＨレベル（クロック信号１４８がＬレベル）であ
ることに応じて動作状態とされ、クロック信号ＤＩＣＬ
ＫがＬレベル（クロック信号１４８がＨレベル）である
ことに応じて非動作状態とされる。各ドライバ回路は、
前記と同様に非動作状態において、高出力インピーダン
ス状態となるようにされる。
【０３２１】なお、各グローバルＩＯ線対には、必要に
応じて、図示しないプリチャージ回路が接続される。プ
リチャージ回路は、データ書込み動作時において、クロ
ック信号ＤＩＣＬＫのＬレベルに応じて各グローバルＩ
Ｏ線対を所定のプリチャージ電位に設定する。これによ
りグローバルＩＯ線への書込みデータのセット時間の一
様化、高速化が図られる。
【０３２２】次に、図５のタイミング図に基づいてＳＤ
Ｒ仕様のＳＤＲＡＭの動作を説明し、図６のタイミング
図に基づいてＤＤＲ仕様のＳＤＲＡＭの動作を説明す
る。
【０３２３】図５のＳＤＲ仕様のＳＤＲＡＭのタイミン
グ図では、ＣＡＳレイテンシが２とされ、バースト長が
４とされている場合のタイミングを例示している。
【０３２４】ここで、ＣＡＳレイテンシとは、リードコ
マンドが入力されてから最初のデータが出力されるまで
の期間をクロック信号ＣＬＫの周期で表現したものと理
解される。そこで、例えばＣＡＳレイテンシが２の場
合、リードコマンドが入力されてクロック信号ＣＬＫの
２周期後に最初の読み出しデータが出力されることにな
る。また、バースト長とは、１回のリードコマンド又は
ライトコマンドでシリアルに出力されるデータの数を意
味する。
【０３２５】半導体装置の外部から入力されたアクティ
ブコマンドデータは、外部クロック信号ＣＬＫの立ち上
がりタイミングＴ１において、コマンドステート制御回
路１９内のデコード回路２１によりデコードされ、コマ
ンドレジスタ２０に保持される。また、このデコード動
作と併行して、アドレス信号の取り込みと、それに対応
する動作が行われる。すなわち、上記タイミングＴ１に
おいて、アドレス端子Ａｄｄ０〜Ａｄｄ１２に入力され
ているＸ系のアドレス信号Ａ０（Ｘ−ＡＤＤ）が半導体
装置内に取り込まれ、Ｘ系のアクセス動作が行われる。
すなわち、Ｘ系のアドレス信号Ａ０（Ｘ−ＡＤＤ）に基
づいて、ＸデコーダＸＤＥＣ、メインワード線ドライバ
４６、サブワード線ドライバ４５が動作し、所定のワー
ド線ＷＬが選択される。
【０３２６】タイミングＴ２において、半導体装置の外
部から入力されているリードコマンドデータは、コマン
ドステート制御回路１９内のデコード回路２１によりデ
コードされ、コマンドレジスタ２０に保持される。ま
た、この動作と併行してアドレス端子Ａｄｄ０からＡｄ
ｄ８に入力されたＹ系のアドレス信号Ａ１（Ｙ−ＡＤ
Ｄ）が取り込まれ、Ｙ系のアクセス動作が行われる。こ
れによって、Ｘ系のアドレス信号とＹ系のアドレス信号
により選択された所定のメモリセルから読み出されたデ
ータは、データ線対ＤＬ、ローカルＩＯ線対ＬＩＯ、メ
インＩＯ線対ＭＩＯ及びグローバルＩＯ線対ＧＩＯを介
してデータ出力回路５６に伝送される。この読み出しデ
ータは、次のタイミングＴ３で半導体装置の外部の出力
される。また、Ｙ系のアドレス信号Ａ１（Ｙ−ＡＤＤ）
に１を加えたＹ系のアドレス信号がＡ１＋１（Ｙ−ＡＤ
Ｄ）形成され、このＹ系のアドレス信号Ａ１＋１（Ｙ−
ＡＤＤ）とＸ系のアドレス信号Ａ０（Ｘ−Ａｄｄ）とに
より選択された所定のメモリセルＭＣから読み出された
データがデータ出力回路５６に伝送される。このデータ
はＴ４のタイミングで半導体装置の外部に出力される。
同様に、Ｙ系のアドレス信号Ａ１（Ｙ−ＡＤＤ）に２及
び３加えたＹ系のアドレス信号が形成され、このＹ系の
アドレス信号とＸ系のアドレス信号により選択された所
定のメモリセルから読み出されたデータがデータ出力回
路５６に伝送され、それぞれＴ５及びＴ６のタイミング
で半導体装置の外部に順次出力される。このように、図
５では、予めバースト長４が指示されていることに応じ
て、Ｔ３のタイミングで入力されたリードコマンドに対
して４ビットのデータＱ（Ａ１）、Ｑ（Ａ＋１）、Ｑ
（Ａ＋２）及びＱ（Ａ＋３）が外部クロック信号ＣＬＫ
のＬレベルからＨレベルに変化するたびに順次出力され
ることになる。
【０３２７】次に、タイミングＴ７において、半導体装
置の外部から入力されているライトコマンドデータは、
コマンドステート制御回路１９に含まれるデコード回路
２１によりデコードされ、コマンドレジスタ２０に保持
される。また、この動作と併行してアドレス端子Ａｄｄ
０からＡｄｄ８に入力されているＹ系のアドレス信号Ａ
１（Ｙ−ＡＤＤ）が半導体装置に取り込まれ、Ｙ系のア
クセス動作が行われる。すなわち、所定のＹ選択線ＹＳ
及びメインＩＯ線対ＭＩＯとローカルＩＯ線対ＬＩＯと
の間のスイッチＬＳＷを選択する信号が形成される。ま
た、データ端子ＤＱに入力されているデータＤ（Ａ２）
は、タイミングＴ７で半導体装置に取り込まれる。これ
により、タイミングＴ７で入力されたデータＤ（Ａ２）
は、タイミングＴ２で入力されたＸ系のアドレス信号Ａ
０（Ｘ−Ａｄｄ）とタイミングＴ７で入力されたＹ系の
アドレス信号Ａ２（Ｙ−Ａｄｄ）により選択された所定
のメモリセルに書き込まれる。また、Ｙ系のアドレス信
号Ａ２（Ｙ−ＡＤＤ）に１加えたＹ系のアドレス信号Ａ
２＋１（Ｙ−ＡＤＤ）がバーストカウンタＢＣによって
形成され、このＹ系のアドレス信号によってＹ選択線Ｙ
Ｓが及びスイッチＬＳＷが選択される。これにより、半
導体装置に入力されたデータＤ（Ａ＋１）は、タイミン
グＴ８においてこのＹ系のアドレス信号Ａ２＋１（Ｙ−
ＡＤＤ）とＸ系のアドレス信号Ａ０（Ｘ−Ａｄｄ）によ
って選択される所定のメモリセルに書き込まれる。同様
に、Ｙ系のアドレス信号Ａ２（Ｙ−ＡＤＤ）に２及び３
加えたＹ系のアドレスが形成され、このＹ系のアドレス
信号とＸ系のアドレス信号により選択された所定のメモ
リセルにタイミングＴ９及びＴ１０に入力されたデータ
Ｄ（Ａ＋２）及びＤ（Ｄ＋３）が順次書き込まれる。
【０３２８】次に、図６のタイミング図を基に、ＤＤＲ
仕様のＳＤＲＡＭの動作について説明する。図６は、バ
ースト長４、ＣＡＳレイテンシが２の場合のタイミング
を示している。
【０３２９】半導体装置ＣＨＩＰは、外部クロック信号
ＣＬＫに同期して動作されることは図５のＤＤＲ仕様の
ＳＤＲＡＭと同じである。
【０３３０】図６については、図５のＳＤＲ仕様のＳＤ
ＲＡＭとの相違点を中心に説明する。
【０３３１】まず、上記ＳＤＲ仕様のＳＤＲＡＭにおい
ては、データの取り込み及びデータの出力が、外部クロ
ックの立ち上りにのみ同期して行われるのに対し、図６
のタイミングのようなＤＤＲ仕様のＳＤＲＡＭにおいて
は、データの取り込み及び出力はクロック信号ＣＬＫの
立ち上りと立ち下がりの双方に同期して行なわれる。
【０３３２】また、ＤＤＲ仕様のＳＤＲＡＭにおいて
は、データストローブ信号ＤＱＳのための端子ＤＱＳが
設定される。読み出し動作の時には、読み出しデータの
とともに、ＤＱＳ信号が半導体装置の外部に出力され
る。加えて、書き込み動作の時には、データとともにＤ
ＱＳ信号が半導体装置の外部から入力される。このよう
に、データストローブ信号を付随させてデータの送受信
を行うことにより、大きいデータ転送レートが期待され
るべきＤＤＲ仕様のを有するものであり、ＳＤＲＡＭ
と、図示しないメモリコントローラ等の外部装置との間
のデータの送受信の確実性をより高めることができるよ
うになる。外部に供給すべきデータストローブ信号を形
成する半導体装置ＣＨＩＰ内の出力回路は、データ出力
が終了したなら、高出力インピーダンス状態にされる。こ
れにより、外部端子ＤＱＳは、外部装置からのデータスト
ローブ信号の受信が可能にされる。データストローブ信
号を形成する半導体装置ＣＨＩＰ内の上記出力回路は、
より具体的には、半導体装置とメモリコントローラ間で
データの送受信を行わない状態から半導体装置とメモリ
コントローラ間でデータの送受信を行う状態に変化する
際に、その出力を一旦、クロック信号ＣＬＫの３／４周
期の期間だけＬレベルを維持し、その後Ｈレベルに変化
する。なお、上述のような出力すなわちデータストロー
ブ信号をＬレベルを維持する期間をプリアンプル期間と
称する。
【０３３３】また、書き込み動作において、ＳＤＲ仕様
のＳＤＲＡＭにおいては、ライトコマンドが入力される
タイミングで書込みデータが取り込まれるのに対し、Ｄ
ＤＲ仕様のＳＤＲＡＭにおいては、ライトコマンドが入
力されてからクロック信号ＣＬＫの１周期後に書込みデ
ータが取り込まれる。その理由は、書込みデータに付随
して入力するＤＱＳ信号がＬレベルからＨレベルに変化
させる前にはクロック信号ＣＬＫの３／４周期とされる
プリアンブル期間が必要であるからである。
【０３３４】次に図７、図８を用いて、ＳＤＲ仕様のＳ
ＤＲＡＭとＤＤＲ仕様のＳＤＲＡＭとにおけるＲｅａｄ
ｉｎｔｅｒｒｕｐｔ ｗｒｉｔｅ動作、すなわちリー
ドコマンドが入力されてからクロック信号ＣＬＫの１周
期後にライトコマンドが入力される動作について詳細に
説明する。この場合の動作上の注意は、ＳＤＲ仕様のＳ
ＤＲＡＭにおいてはグローバルＩＯ線対を読み出し用と
書き込み用に兼用できないのに対し、ＤＤＲ仕様のＳＤ
ＲＡＭした場合、グローバルＩＯ線対を読み出し用と書
き込み用に兼用できる点に向けられる。
【０３３５】図７は、ＳＤＲ仕様のＳＤＲＡＭのＲｅａ
ｄ ｉｎｔｅｒｒｕｐｔ ｗｒｉｔｅ動作を示すタイミ
ング図である。
【０３３６】図７のタイミング図上の時刻ｔ０に先立っ
て、アクティブコマンドデータ及びＸ系のアドレス信号
が入力され、所定のワード線が選択されるが、本図では
時刻ｔ０以前のタイミングについてはその記載が省略さ
れている。また、図７ではアドレス信号の入力タイミン
グについてもその記載が省略されている。
【０３３７】アクティブコマンドデータ及びアドレス信
号の入力タイミングに関しては図５を参照されたい。
【０３３８】最初に、時刻ｔ０で入力されたリードコマ
ンドに基づいて開始される一連の読み出し動作を説明す
る。特に制限されないが、図７は、リードコマンドに対
し、ＣＡＳレイテンシが３、バースト長が１にされてい
る場合を例示している。
【０３３９】図７において、外部装置からのリードコマ
ンドは、クロック信号ＣＬＫの立ち上がり時刻ｔｏより
も１／４クロック信号周期に等しいような時間だけ先行
して、端子／ＣＳ、端子／ＲＡＳ、端子／ＣＡＳ、端子
／ＷＥ及び一部のアドレス端子からなる一連の端子に供
給され始める。このリードコマンドは、クロック信号Ｃ
ＬＫの立ち上がり時刻ｔｏ、すなわちデータレベル確定
タイミングに同期してコマンドステート制御回路１９に
取り込まれ、デコード回路２１によってデコードされ、
半導体装置ＣＨＩＰ内にてリードコマンドとして判定さ
れる。
【０３４０】デコード回路２１によるリードコマンドの
デコードに基づいて、データ線対とローカルＩＯ線対と
を選択的に接続するための所定のＹ選択線ＹＳ及びロー
カルＩＯ線対とメインＩＯ線対ＭＩＯとを選択的に接続
するための所定のスイッチＬＳＷが導通状態とされる。
そして、Ｘ系のアドレス信号とＹ系のアドレス信号に基
づいてメモリセルが選択され、その選択メモリセルＭＣ
の保持データの読み出しが行われる。すなわち、選択メモ
リセルに保持されていたデータは、データ線対ＤＬ及び
ローカルＩＯ線対を経由してメインＩＯ線対ＭＩＯＴ／
Ｂに伝送される。メインＩＯ線対ＭＩＯＴ／Ｂに伝送さ
れた読み出しデータは、メインアンプＭＡ１により増幅
される。メインアンプＭＡ１は、メインアンプイネーブ
ル信号ＭＡＥがＬレベルからＨレベルに変化したことに
同期して増幅動作を開始する。メインアンプＭＡ１によ
り増幅された読み出しデータは、時刻ｔ１とｔ２との中
間の時刻においてグローバルＩＯ線対に伝送される。グ
ローバルＩＯ線対に伝送された読み出しデータは、ＲＡ
Ｅ信号がＬレベルからＨレベルに変化したことに同期し
てメインアンプデータ出力回路５６内のメインアンプＭ
Ａ２によって増幅され、ラッチ回路１１９（又はＤｏｕ
ｔ ｌａｔｃｈ１）に伝送され、ラッチ回路１１９で保
持される。
【０３４１】出力バッファ５７は、リードコマンドが入
力されてからクロック信号ＣＬＫの３周期後のタイミン
グｔ３で読み出しデータ（データＤｏｕｔ１）をデータ
端子ＤＱに出力する。なお、出力バッファ５７からの読
み出しデータ出力は、図７のタイミング図からも明らか
なように、正確には、クロック信号ＣＬＫの３周期後の
立ち上がりタイミングｔ３からではなく、タイミングｔ
３よりもほぼ１／４クロック周期だけ早いタイミングか
ら出力され始め、タイミングｔ３において確定されるこ
とになる。明らかに、データ出力開始タイミングとデー
タ出力確定タイミングとは異なる。しかしながら、この明
細書では、図面の参照によってより正確な内容が理解さ
れ得る場合には、記述の複雑化を避けるために、データ出
力確定を上記のデータ出力との記述のような単純化した
記述にすることとする。次に、時刻ｔ１で入力されたラ
イトコマンドに基づいて処理される一連の書き込み動作
を説明する。
【０３４２】図７において、時刻ｔ０からクロック信号
ＣＬＫの１周期後である時刻ｔ１に、ライトコマンドと
入力データＤｉｎ１がＳＤＲＡＭに入力される。デコー
ド回路２１によってこのライトコマンドデータがデコー
ドされる。
【０３４３】内部クロック信号ＤＩＣＬＫは、上記時刻
ｔ１のクロック信号ＣＬＫの立ち上がりに同期して立ち
上がる。そして、時刻ｔ０で入力された書き込みデータ
Ｄｉｎ１は、内部クロック信号ＤＩＣＬＫの立ち上がり
に同期して、グローバルＩＯ線対に伝送される。
【０３４４】更に、上記時刻ｔ１のクロック信号ＣＬＫ
の立ち上がりに同期してライトアンプイネーブル信号Ｗ
ＡＥが立ち上がりライトバッファＷＢが活性化される。
これにより、グローバルＩＯ線対の書き込みデータはメ
インＩＯ線対ＭＩＯＴ／Ｂに伝送される。そして、メイ
ンＩＯ線対ＭＩＯに伝送された書き込みデータは、図示
しないタイミングにおいてローカルＩＯ線対ＬＩＯ及び
データ線対ＤＬを経由して、Ｘ系のアドレス信号及びＹ
系のアドレス信号により選択されたメモリセルＭＣに書
き込まれる。
【０３４５】ここで、上述の読み出し動作と書き込み動
作におけるグローバルＩＯ線対のデータに着目する。
【０３４６】上述の読み出し動作において、メインアン
プＭＡ１によりグローバルＩＯ線対に読み出しデータが
伝送されるタイミングは時刻ｔ１からｔ２の間にあるの
に対し、上述の書き込み動作において、グローバルＩＯ
線対に書き込みデータが伝送されるタイミングも同様に
時刻ｔ１からｔ２の間にある。
【０３４７】つまり、ＳＤＲ仕様のＳＤＲＡＭの場合、
上述のＲｅａｄ ｉｎｔｅｒｒｕｐｔ Ｗｒｉｔｅ動作
において、グローバルＩＯ線対がリードコマンドによる
読み出し動作とライトコマンドによる書き込み動作の双
方の動作で同時に利用されるべきタイミングが生ずるこ
ととなる。これに応じて、グローバルＩＯ線対として、
書き込み専用のグローバルＩＯ線対と読み出し専用のグ
ローバルＩＯ線対とを２組用意する必要が生じてくる。
言い換えると、ＳＤＲ仕様のＳＤＲＡＭでは、ビット構
成の２倍のグローバルＩＯ線対が必要となってくる。本
実施例のように、ＳＤＲ仕様のＳＤＲＡＭのビット構成
を×１６構成とする場合には、それに応じて、グローバ
ルＩＯ線対は、１６対の書き込み専用のグローバルＩＯ
線対と１６対の読み出し専用のグローバルＩＯ線対とか
らなる合計３２対が必要となる。
【０３４８】次に、ＤＤＲ仕様のＳＤＲＡＭのＲｅａｄ
ｉｎｔｅｒｒｕｐｔ ｗｒｉｔｅ動作について説明す
る。
【０３４９】図８は、ＤＤＲ仕様のＳＤＲＡＭのＲｅａ
ｄ ｉｎｔｅｒｒｕｐｔ ｗｒｉｔｅ動作を示すタイミ
ング図である。
【０３５０】最初に、時刻ｔ０で入力されたリードコマ
ンドに基づいて実行される一連の読み出し動作を説明す
る。図８のタイミング図では、ＣＡＳレイテンシが２、
バースト長が２である場合を例示している。
【０３５１】図８において、時刻ｔｏにおけるクロック
信号ＣＬＫの立ち上がりに同期してリードコマンドがＳ
ＤＲＡＭ（半導体装置）に入力される。デコード回路２
１によってこのリードコマンドがデコードされる。前記
ＳＤＲ仕様の場合と同様に、リードコマンドは、端子／
ＣＳ、端子／ＲＡＳ、端子／ＣＡＳ、端子／ＷＥ及び一
部のアドレス端子に与えられる。
【０３５２】リードコマンドに基づいて、データ線対と
ローカルＩＯ線対とを選択的に接続するための所定のＹ
選択線ＹＳ及びローカルＩＯ線対とメインＩＯ線対ＭＩ
Ｏとを選択的に接続するための所定のスイッチＬＳＷが
導通状態とされる。そして、Ｘ系のアドレス信号とＹ系
のアドレス信号により選択されたメモリセルＭＣに保持
されたデータは、データ線対ＤＬ及びローカルＩＯ線対
を経由してメインＩＯ線対ＭＩＯＴ／Ｂに伝送される。
メインＩＯ線対ＭＩＯＴ／Ｂに伝送された読み出しデー
タは、メインアンプＭＡ１により増幅される。メインア
ンプＭＡ１は、メインアンプイネーブル信号ＭＡＥがＬ
レベルからＨレベルに変化したことに応答して増幅動作
を開始する。メインアンプＭＡ１により増幅された読み
出しデータは、時刻ｔ１と時刻ｔ２との中間の時刻にグ
ローバルＩＯ線対に伝送される。グローバルＩＯ線対に
伝送された読み出しデータは、ＲＡＥ信号がＬレベルか
らＨレベルに変化したことに同期してメインアンプデー
タ出力回路５６内のメインアンプＭＡ２により増幅され
ラッチ回路１２０及び１２１（又はＤｏｕｔｌａｔｃｈ
２及びＤｏｕｔｌａｔｃｈ３）に伝送され、ラッチ回路
１２０及び１２１で保持される。
【０３５３】出力バッファ５７は、リードコマンドが入
力されてからクロック信号ＣＬＫの３周期後のタイミン
グｔ３において、読み出しデータ（Ｄｏｕｔｏｄｄ）を
データ端子ＤＱに出力する。そして、出力バッファ５７
は、時刻ｔ３からクロック信号ＣＬＫの半周期後の時刻
ｔ３’のタイミングで次の読み出しデータ（Ｄｏｕｔｅ
ｖｅｎ）をデータ端子ＤＱに出力する。
【０３５４】次に、時刻ｔ１で入力されたライトコマン
ドデータに基づいて処理される一連の書き込み動作を説
明する。
【０３５５】図８において、時刻ｔ０からクロック信号
ＣＬＫの１周期後である時刻ｔ１に、ライトコマンドデ
ータがＳＤＲＡＭに入力される。デコード回路２１によ
ってこのライトコマンドデータがデコードされる。
【０３５６】データストローブ信号ＤＱＳは、時刻ｔ２
までのクロック信号ＣＬＫの３／４周期の間、Ｌレベル
に維持され、そして、時刻ｔ２でＬレベルからＨレベル
に変化される。
【０３５７】時刻ｔ２において入力された書き込みデー
タＤｉｎ１は、クロック信号ＤＱＳＣＬＫがＬレベルか
らＨレベルに変化するタイミングでラッチ回路１３５に
取り込まれ保持される。
【０３５８】時刻ｔ２’において入力された書き込みデ
ータＤｉｎ２は、クロック信号ＤＱＳＣＬＫがＨレベル
からＬレベルに変化するタイミングでラッチ回路１３４
に取り込まれ保持されるとともに、ラッチ回路１３５に
保持されていた書き込みデータＤｉｎ１はラッチ回路１
３６に転送される。
【０３５９】内部クロック信号ＤＩＣＬＫは、上記時刻
ｔ３のクロック信号ＣＬＫの立ち上がりに同期して立ち
上がる。そして、ラッチ回路１３６に保持されている書
き込みデータＤｉｎ１及びラッチ回路１３４に保持され
ている書き込みデータＤｉｎ２は、内部クロック信号Ｄ
ＩＣＬＫの立ち上がりに同期して、グローバルＩＯ線対
に伝送される。
【０３６０】更に、上記時刻ｔ３のクロック信号ＣＬＫ
の立ち上がりに同期してライトアンプイネーブル信号Ｗ
ＡＥが立ち上がりライトバッファＷＢが活性化される。
これにより、グローバルＩＯ線対に伝送された書き込み
データＤｉｎ１及びＤｉｎ２はメインＩＯ線対ＭＩＯＴ
／Ｂに伝送される。そして、メインＩＯ線対ＭＩＯに伝
送された書き込みデータは、図示しないタイミングにお
いてローカルＩＯ線対ＬＩＯ及びデータ線対ＤＬを経由
して、Ｘ系のアドレス信号及びＹ系のアドレス信号によ
り選択されたメモリセルＭＣに書き込まれる。
【０３６１】ここで、上述の読み出し動作と書き込み動
作時のグローバルＩＯ線対のデータに着目する。
【０３６２】上述の読み出し動作において、メインアン
プＭＡ１によりグローバルＩＯ線対に読み出しデータが
伝送されるタイミングは、時刻ｔ１からｔ２までの間に
ある。これに対し、書き込み動作において、グローバル
ＩＯ線対に書き込みデータが伝送されるタイミングは、
時刻ｔ３からｔ４までの間にある。
【０３６３】すなわち、ＤＤＲ仕様のＳＤＲＡＭにおい
ては、Ｒｅａｄ ｉｎｔｅｒｒｕｐｔ Ｗｒｉｔｅ動作
において、グローバルＩＯ線対がリードコマンドによる
読み出し動作とライトコマンドによる書き込み動作の双
方の動作で同時に利用されるようなタイミングは生じな
い。
【０３６４】なお、ＤＤＲの仕様の基では、Ｒｅａｄ
ｉｎｔｅｒｒｕｐｔ Ｗｒｉｔｅ動作以外の各種動作に
おいても、グローバルＩＯ線対が、リードコマンドによ
る読み出し動作とライトコマンドによる書き込み動作の
双方の動作で同時に利用されるような状態は、回避可能
とされる。
【０３６５】これに応じて、ＤＤＲ仕様のＳＤＲＡＭに
おいては、一つのグローバルＩＯ線対を、書き込みと読
み出しで共用することが可能となる。
【０３６６】ここで、ＤＤＲ仕様のＳＤＲＡＭにおいて
は、データの入出力のために、パラレルシリアル変換回
路１２２及びシリアルパラレル変換回路５３のようなビ
ット幅変換回路によって、２：１或いは１：２のビット
幅の変換を行う構成をとる方が望ましい。その様なビッ
ト幅変換を行う場合は、それに応じて半導体装置内部で
同時的に処理すべきビット数ないしは信号線数が増大す
るものの、以下の様な利益を享受できるからである。すな
わち、外部クロック信号ＣＬＫの立ち上がりタイミング
と立ち下がりタイミングとの両タイミングでの外部装置
との間のデータ入出力にかかわらずに、上記の様なビッ
ト幅の変換によって、半導体装置内の主要な内部回路の
動作を外部クロック信号ＣＬＫの周期に対応するような
比較的低速動作とすることが可能となる。これによって、
高速動作の半導体装置を得ることが容易になることとな
る。
【０３６７】以上のことから次のことが理解される。す
なわち、ＳＤＲ仕様とＤＤＲ仕様とでは、上記のように
グローバルＩＯ線の用い方が異なるものの、どの仕様の
ＳＤＲＡＭであっても、同じビット構成であるなら、グ
ローバルＩＯ線対の望ましい数はともにそのビット構成
の２倍とされた方が良い。
【０３６８】そこで本実施例においては、上述の特徴に
基づき、グローバルＩＯ線対をビット構成の２倍の数だ
けあらかじめ用意しておき、モード信号ＭＯＤＥに応じ
てグローバルＩＯ線対の用いかたを変更するものとす
る。
【０３６９】すなわち、本実子例においては、グローバ
ルＩＯ線対とメインアンプＭＡ１との間及びグローバル
ＩＯ線対とライトバッファＷＢとの間にモード信号ＭＯ
ＤＥにより制御される選択回路ＳＥＬを設けるととも
に、データ入力回路５２及びデータ出力回路はモード信
号ＭＯＤＥにより制御されるようにする。
【０３７０】ＳＤＲ仕様のＳＤＲＡＭを構成すべき場合
には、メインアンプＭＡ１から出力される読み出しデー
タは、全グローバルＩＯ線対のうちの半分の読み出し専
用グローバルＩＯ線対を経由してデータ出力回路から出
力されるように選択回路ＳＥＬ及びデータ出力回路を制
御するとともに、データ入力回路に入力された書き込み
データが全グローバルＩＯ線対のうちの残りの半分の書
き込み専用のグローバルＩＯ線対を経由してライトバッ
ファＷＢに伝送されるように選択回路ＳＥＬ及びデータ
入力回路を制御する。
【０３７１】ＤＤＲ仕様のＳＤＲＡＭを構成すべき場合
には、メインアンプＭＡ１から出力される読み出しデー
タは、全グローバルＩＯ線対を経由してデータ出力回路
から２回に分けて出力されるように選択回路ＳＥＬ及び
データ出力回路を制御するとともに、２回に分けてデー
タ入力回路に入力された書き込みデータが全グローバル
ＩＯ線対を経由してライトバッファＷＢに伝送されるよ
うに選択回路ＳＥＬ及びデータ入力回路を制御する。
【０３７２】実施例によらずに、ＳＤＲ仕様のＳＤＲＡ
ＭとＤＤＲ仕様のＳＤＲＡＭとを共通チップによって構
成するために、例えば半導体チップ上にＳＤＲ仕様のＳ
ＤＲＡＭに向けた専用のグローバルＩＯ線対とＤＤＲ仕
様のＳＤＲＡＭに向けた専用のグローバルＩＯ線対とを
それぞれ設け、それらを仕様に応じて切り替え使用する
構成を考慮しても良いが、その場合には半導体チップに、
数多くの布線のための比較的大きい面積が必要になる。
【０３７３】これに対して、実施例による場合には、比較
的少ない数のグローバルＩＯ線対を有効活用できること
となり、布線のために要する面積を比較的小さいものと
することが可能となる。
【０３７４】図９は、モード信号発生回路６８−１の詳
細回路及びモード信号発生回路６８−１とリードとの関
係を示す図である。
【０３７５】モード信号発生回路６８−１は、抵抗Ｒ
１、Ｎチャネル型ＭＩＳトランジスタＮ７、Ｐチャネル
型ＭＩＳトランジスタ Ｐ９、Ｐ１０、インバータ回路
ＩＮＶ５、ＩＮＶ６とからなる。
【０３７６】半導体装置ＣＨＩＰ上には、モード信号発
生回路６８ー１の入力端に電気接続され、かつそれにボ
ンデイングワイヤの様な導体がボンデイング可能なボン
デイングパッドＯＰＴが設けられている。ボンデイング
パッドＯＰＴは、実質的に半導体装置の機能を選択せし
めるためのオプションパッドＯＰＴを構成する。
【０３７７】ボンデイングパッドＯＰＴとノード２０１
との間に接続されている抵抗Ｒ１と、ダイオード接続さ
れた状態、すなわちそのドレインとゲートが共通接続さ
れた状態をもってノード２０１と回路の接地電位と端子
２０１との間に設けられたＮチャネル型ＭＩＳトランジ
スタＮ７とは、入力保護回路を構成し、パッドＯＰＴに
不所望に加わってしまう静電気の様なサージ電圧に対し
てインバータ回路ＩＮＶ５等を保護する。なお、半導体集
積回路の構造の上から、例えば抵抗Ｒ１は、比較的大き
い抵抗を持つウエル領域から構成される。
【０３７８】ＰチャネルＭＩＳトランジスタＰ９は、リ
セット信号ＲＳＴを受けるゲートと外部電源電圧Ｖｃｃ
とノード２０１との間に接続されたソース−ドレイン経
路を有し、前述したようなプリセットバイアス回路を構
成している。すなわち、上記ゲートに加えられるリセット
信号ＲＳＴは、半導体装置への電源投入時に一時的に接
地電位の様なロウレベルとされその後電源電圧Ｖｃｃレ
ベルの様なハイレベルとされるパルス信号とされる。そ
れに応じて、ＰチャネルＭＩＳトランジスタＰ９は、電
源が投入時の所定期間だけ、ノード２０１にプリセット
バイアス電位を与えるように導通状態にされることにな
る。
【０３７９】上記ボンデイングパッドＯＰＴがフローテ
ィングである場合には、ノード２０１は、電源投入時の
ＰチャネルＭＩＳトランジスタＰ９の導通によって、電
源電圧Ｖｃｃに等しいようなハイレベルにされることに
なる。ボンデイングパッドＯＰＴがボンデイングワイヤ
を介してＰチャネルＭＩＳトランジスタ接地電位に接続
されている場合には、ノード２０１は、ＭＩＳトランジ
スタＰ９の導通にかかわらずにロウレベルのままとされ
る。
【０３８０】ＰチャネルＭＩＳトランジスタＰ１０とイ
ンバータ回路ＩＮＶ５はラッチ回路を構成し、ノード２
０１のレベルを取り込み、保持し、ノード２０１の反転
レベルをその出力端子２０２に出力する。インバータ回
路ＩＮＶ６は、インバータ回路ＩＮＶ５の出力に応じて
モード信号ＭＯＤＥを出力する。
【０３８１】半導体装置が前述のようなＬＯＣ構成の樹
脂封止型半導体装置に適合するように半導体チップの長
手方向の中央部に配列される複数の外部端子からなる端
子列を持つ場合、上記ボンデイングパッドＯＰＴは、望
ましくは、かかる端子列に含まれるように配列される。
その場合、ボンデイングパッドＯＰＴに必要に応じて接
地電位を与えるための電位点として、ＬＯＣ構成の複数
の外部リードのうち、半導体チップに接地電位を与える
ように設定される外部リードＧＮＤＰＩＮを設定するこ
とができる。すなわち、半導体チップをＳＤＲ仕様のＳ
ＤＲＡＭとする際には、ボンデイングパッドＯＰＴは接
地電位が与えられるリードＧＮＤＰＩＮに金線ワイヤ等
の接続部材を介して電気的に接続される。半導体装置を
ＤＤＲ仕様とする際には、ボンデイングパッドＯＰＴは
どの端子にも接続されない。この種のボンデイングワイ
ヤによる機能選択は、外部リードの特別な変更無しに、
ワイヤ接続の若干の変更によって容易に実現できる、と
いう良さがある。
【０３８２】ここで、ＳＤＲ仕様のＳＤＲＡＭは、一定周
期の外部クロック信号だけでなく、比較的短い時間間隔
をもってその周期が変更されるところの非一定周期のク
ロック信号を許容できることが必要とされる場合があ
る。すなわち、クロック信号により動作される電子装置
から発生されるノイズが、前述のように、クロック信号
を非一定周期ないしは比較的早い周期変化の信号とする
ことによって低減されるからである。そこで、次に、こ
の実施例によらずに、ＳＤＲ仕様のＳＤＲＡＭにクロッ
ク再生回路を用いたとした場合、実施例の半導体装置が
外部クロック信号のかかる比較的早い周期変化に対応で
きないときが有ることを、図１０のタイミング図の利用
の基で説明する。
【０３８３】特に制限されないが、図１０は、バースト
長が２の場合のリード動作のタイミング図となってい
る。
【０３８４】図１０で示されたクロック信号ＤＣＬＫ
（或いは内部再生クロック）は、半導体装置の外部から
入力される外部クロック信号ＣＬＫに同期したクロック
信号を受ける前述のようなクロック再生回路によって形
成されたものとして表示されている。
【０３８５】前述のクロック再生回路は、ＰＬＬ回路を
利用するものとされている。クロック再生回路３として
は、また前述のとおり、ＤＤＬ回路、ＳＭＤ回路等も利
用可能であるとしている。この種のクロック再生回路３
は、外部クロック信号ＣＬＫがほぼ一定周期のものであ
る場合には、前述のとおり、内部回路の信号伝播遅延時間
を補償した望ましいタイミングの内部クロック信号ＤＣ
ＬＫを形成する。しかし、ＰＬＬ回路、ＤＬＬ回路、ＳＭ
Ｄ回路のような実質的な可変遅延と位相判別の基で外部
信号に同期した信号を形成する回路にあっては、同期す
べき外部クロック信号ＣＬＫに比較的早い周期変化が与
えられる場合にはその周期変化に十分に追従することが
難しいという考慮すべき特徴を持つ。
【０３８６】すなわち、ＰＬＬ回路あっては、その内部
における前述したような位相比較回路の出力を受けるチ
ャージポンプ回路は、電圧制御発振回路を比較的安定に
動作させるために、比較的大きい時定数を持つようにさ
れる。かかる大きな時定数に応じて、チャージポンプ回
路は、外部クロック信号の数１０周期にわたるような周
期変化には十分に応答し得ても、それよりも短い期間内
の外部クロック信号の周期変化に対しては十分な応答を
しない。すなわち、内部クロック信号を形成する電圧制
御発振回路は、早い周期変化の外部クロック信号には応
答できない。ＤＬＬ回路もまた、ＰＬＬ回路と類似構
成、すなわち位相比較回路、チャージポンプ回路、電圧
制御構成の可変遅延回路のような構成を持つので、外部
クロック信号の早い周期変化には応答できない。ＳＭＤ
回路の場合には、外部クロック信号ＣＬＫの位相を内部
クロック信号の位相に反映させる上で、外部クロック信
号ＣＬＫの２周期分のような期間に渡る複数の遅延信号
を形成し、かつ信号位相比較を行う構成を必要とする。
これに応じて、ＳＭＤの場合でも外部クロック信号の早
い周期変化には応答できない。まとめると、入力のクロ
ック信号が比較的早い周期変化をする場合には、ＰＬＬ
回路、ＤＬＬ回路、ＳＭＤ回路のような実質的な信号位相
判定機能と信号位相変更機能とを併せ持つ比較的単純な
信号再生回路技術のみでは、その入力クロック信号の周
期変化に正確に追従する内部クロック信号を形成するこ
とは比較的困難ということになる。なお、以下において
は、上記のような実質的な信号位相判定機能と信号位相
変更機能とに従って形成される内部クロック信号を、特
に、内部再生クロック信号と記載し、単なるバッファ回
路を介して得られる内部クロック信号と区別化した記載
にすることもある。
【０３８７】図１０に図示された外部クロック信号ＣＬ
Ｋは、時刻ｔ０からｔ１までの第１クロック周期と時刻
ｔ１からｔ２までの第２クロック周期においてそれぞれ
第１周期ｔｃｋを持つようにされ、時刻ｔ２からｔ３ま
での第３クロック周期において上記第１周期よりもαだ
け長い第２周期ｔｃｋ＋αを持つようにされている。
【０３８８】クロック再生回路３は、かかる周期変化の
外部クロック信号ＣＬＫに応じて内部再生クロック信号
ＤＣＬＫを形成する。この場合、内部再生クロック信号
ＤＣＬＫが、どのような周期を持つようにされるかは、
クロック再生回路３に供給された外部クロック信号ＣＬ
Ｋがどの様に周期変化されてきたかと、その内部回路構
成とによって決まるものである。けれども、図１０９の
タイミング図では、説明を簡単にするために、内部再生
クロック信号ＤＣＬＫは上記第１周期ｔｃｋに適合する
変化をするものとして表現されている。
【０３８９】時刻ｔ０で外部クロック信号ＣＬＫの立ち
上がりに同期して／ＲＡＳ、／ＣＡＳ、／ＣＳ、／ＷＥ
及び一部のアドレス端子からリードコマンドデータが入
力される。このリードコマンドデータは図２に示され、
かつ前述したようなデコード回路２１によってデコード
され、各種制御信号が形成される。
【０３９０】図１０に示された内部再生クロック信号Ｄ
ＣＬＫは、外部クロック信号ＣＬＫのＬレベルからＨレ
ベルへの立ち上りタイミングｔ１、ｔ２、ｔ３に同期して
ＬレベルからＨレベルに立ち上るタイミングｔ１’、ｔ
２’、ｔ３’をもつ。ただし内部再生クロック信号ＤＣ
ＬＫの各立ち上がりタイミングｔ１’、ｔ２’、ｔ３’
は、外部クロック信号ＣＬＫの立ち上がりタイミングｔ
１、ｔ２、ｔ３に対して、クロック再生回路３における
前述したような信号位相補償動作に応じた時間ずつそれ
ぞれ先行される。
【０３９１】図１０のタイミング図の場合、ＣＡＳレイ
テンシが２とされていることに応じて、バースト読み出
し動作での先頭データＤＱは、時刻ｔ０でリードコマン
ドが入力されてからクロック信号ＣＬＫの２周期後の時
刻ｔ２で出力確定されるようにされる。さらに言うな
ら、時刻ｔ２におけるクロック信号ＣＬＫの立ち上がり
において、連続して読み出すべき２ビットのデータのう
ちの先頭データ（ｄａｔａ１）が出力確定されるように
される。
【０３９２】半導体装置の内部では、上記先頭データＤ
Ｑは、内部再生クロック信号ＤＣＬＫによって決められ
る時刻ｔ２’に同期して出力される。この場合、時刻ｔ
２’は、時刻ｔ２における外部クロック信号ＣＬＫの立
ち上りに対してセットアップ時間とホールド時間ｔｏｈ
をもってデータＤＱを出力せしめる時刻とされる。かか
る時間ｔｏｈは、メモリコントローラ（メモリ制御回路
又はコントロールチップ）或いはＣＰＵ（Ｃｅｎｔｒａ
ｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のような、クロ
ック信号ＣＬＫに同期してデータを読み込むところの外
部装置との関係で規定されるべき時間である。
【０３９３】クロック再生回路３が前記第１周期ｔｃｋ
に適合する内部再生クロック信号ＤＣＬＫを形成してい
る場合には、それに応じて、時刻ｔ２では、ホールド時間
ｔｏｈが十分に確保されていることになる。その場合に
は、ＳＤＲＡＭ外部におけるメモリ制御回路或いはＣＰ
Ｕのような外部装置は、ＳＤＲＡＭのデータ端子ＤＱに
出力されたデータｄａｔａ１を誤りなく読み取る事が可
能とされる。
【０３９４】次に時刻ｔ２で外部クロック信号ＣＬＫが
立ち上がってから第２周期ｔｃｋ＋αが経過した時刻ｔ
３において、で再び外部クロック信号ＣＬＫが立ち上が
る。内部再生クロック信号ＤＣＬＫは、時刻ｔ３のクロ
ック信号ＣＬＫの立ち上がりに先立った時刻ｔ３’で立
ち上がる。データＤＱ出力は、時刻ｔ３’に立ち上がっ
た内部再生クロックに同期して２番目のデータｄａｔａ
２となる。
【０３９５】この場合、データＤＱとして第１データｄ
ａｔａ１が出力される期間と、第２データｄａｔａ２が
出力されている時間は、内部再生クロック信号ＤＣＬＫ
によって決められたところの実質的に一定の期間となで
ある。そのために、時刻３におけるデータｄａｔａ２
の、外部クロック信号ＣＬＫとの関係によって決まると
ころのホールド時間は、時刻２におけるデータｄａｔａ
２のホールド時間よりもα時間だけ短くなることにな
る。このようなホールド時間が短くなった場合は、ＳＤ
ＲＡＭの外部装置は、ＳＤＲＡＭから出力されたデータ
を正確に読み取る事が難しくなってしまうことになる。
【０３９６】実施例の半導体装置は、ＳＤＲ仕様のＳＤ
ＲＡＭとＤＤＲ仕様のＳＤＲＡＭとの仕様選択ないしは
仕様切り替えにおいて、クロック再生回路のより望まし
い切り替え制御を提供している。すなわち、実施例にお
いては、半導体装置がＳＤＲ仕様のＳＤＲＡＭを構成す
べきときには、クロック再生回路３を用いず、クロック
発生回路４から出力されるクロック信号７がクロック信
号ＤＣＬＫとして用いられるようにされる。
【０３９７】この場合、クロック発生回路４は、外部ク
ロック信号ＣＬＫが供給されてから、それに対応する内
部クロック信号７を形成するまでに、不可避的にほぼ一
定時間の信号遅延を生ずることとなる。加えて、入力回
路による単なるバッファリングによって外部クロック信
号から内部クロック信号を形成するのみでは、言い換え
ると受動的にクロック信号を形成するのみでは、前述の
ような内部回路の信号伝播遅延特性を補償し得る内部ク
ロック信号を形成することはできない。そこで、かかる
ような信号遅延等は、ＳＤＲＡＭについて本来望まれて
きた高速動作特性を得る上で、障害になると考えられる
かも知れない。しかしながら、種々検討の結果では、近
年のように進歩した半導体集積回路技術のもとでは、所
望の動作特性が得られることが理解される。
【０３９８】次に、半導体装置がＤＤＲ仕様のＳＤＲＡ
Ｍを構成すべきときには、クロック再生回路３から出力
されるクロック信号６がクロック信号ＤＣＬＫとして用
いられるようにされる。
【０３９９】この場合、クロック再生回路３によって、
比較的正確であり、また前述のような信号伝播遅延特性
を補償し得る内部クロック信号を形成することが可能で
あるので、ＳＤＲＡＭは、十分な高速動作が可能とな
る。
【０４００】図１１は、Ｙ系のプリデコード回路Ｙ−Ｐ
ｒｅ−ＤＥＣからＹ系のデコーダ回路ＹＤＥＣに与えら
れるデコード信号の伝送経路の説明図である。
【０４０１】図１１には、図２及び図３のの全体回路ブ
ロック図の一部の回路、すなわちメモリバンクＢａｎｋ
０を構成する４つのメモリアレイＭＡＹ１〜ＭＡＹ４、
４つのメモリアレイにそれぞれ対応する４つのＹ系のデ
コード回路ＹＤＥＣ、Ｙ系のプリデコード回路Ｙ−Ｐｒ
ｅ−Ｄｅｃ、及び４つのドライバ回路３０７〜３１０が
記載されている。
【０４０２】Ｙ系のプリデコード回路Ｙ−Ｐｒｅ−Ｄｅ
ｃは、特に制限されないが、９ビットのＹ系のアドレス
信号ＡＹ０〜ＡＹ７を受け、以下の様な部分デコード技
術によって、２４ビットのデコード信号Ｙ０〜Ｙ２３を
形成する。
【０４０３】すなわち、第１プリデコード信号である８
ビットのデコード信号Ｙ０〜Ｙ７は、３ビットのＹ系の
アドレス信号ＡＹ０〜ＡＹ２をデコードすることによっ
て形成される。かかる３ビットのＹ系のアドレス信号Ａ
Ｙ０〜ＡＹ２は、バーストカウンタによりカウント動作
されるアドレス信号である。第２プリデコード信号であ
る８ビットのデコード信号Ｙ８〜Ｙ１５は、３ビットの
Ｙ系のアドレス信号ＡＹ３〜ＡＹ５に基づいて形成され
る。同様に第３プリデコード信号である８ビットのデコ
ード信号Ｙ１６〜Ｙ２３は、３ビットのＹ系のアドレス
信号ＡＹ６〜ＡＹ８に基づいて形成される。
【０４０４】デコード信号Ｙ０〜Ｙ３は、信号線３０２
を経由してドライバ３０８及び３１０に伝送される。ド
ライバ回路３０８及び３１０は、デコード信号Ｙ０〜Ｙ
３をそれぞれ増幅し、それぞれ信号線３０３及び３０６
に伝送する。
【０４０５】ドライバ回路３０８及び３１０は、デコー
ド信号Ｙ０〜Ｙ３をメモリアレイＭＡＹ２及びＭＡＹ４
に対応したＹ系のデコード回路ＹＤＥＣに時間差なく且
つ高速に伝送するために設けられている。
【０４０６】デコード信号Ｙ４〜Ｙ７は、信号線３０１
を経由してドライバ３０７及び３０９に伝送される。ド
ライバ回路３０７及び３０９は、デコード信号Ｙ４〜Ｙ
７をそれぞれ増幅し、それぞれ信号線３０４及び３０５
に伝送する。
【０４０７】ドライバ回路３０７及び３０９は、デコー
ド信号Ｙ４〜Ｙ７をメモリアレイＭＡＹ１及びＭＡＹ３
に対応したＹ系のデコード回路ＹＤＥＣに時間差なく且
つ高速に伝送するために設けられている。
【０４０８】デコード信号Ｙ８〜Ｙ１５は、信号線３１
１に伝送され、デコード信号Ｙ１６〜Ｙ２３は、信号線
３１２に伝送される。
【０４０９】信号線３０３〜３０６が、各メモリアレイ
ＭＡＹ１〜ＭＡＹ４に対応して設けられるのに対し、信
号線３１１及び３１２は、メモリアレイＭＡＹ１〜ＭＡ
Ｙ４に対して共通に設けられている。このようにプリデ
コード信号を伝送する信号線を配置することにより下記
の効果が得られる。
【０４１０】すなわち、Ｙ系の３ビットのアドレス信号
ＡＹ０〜ＡＹ２は、上述のように、バーストカウンタに
よりカウント動作されるアドレス信号とされる。これに
応じて、バースト長が２以上のバースト動作の場合に
は、Ｙ系の６ビットのアドレス信号ＡＹ３〜ＡＹ８は変
化されず、Ｙ系の３ビットのアドレスＡＹ０〜ＡＹ２の
みが変化される。このように、バースト長が２以上であ
り連続読み出し或いは連続書き込み行う場合には、Ｙ系
の３ビットのアドレスＡＹ０〜ＡＹ２に基づいてデコー
ド信号Ｙ０〜Ｙ７を高速に形成すること、及びそのデコ
ード信号Ｙ０〜Ｙ７を高速にＹ系のデコーダ回路ＹＤＥ
Ｃに伝送することが重要となる。
【０４１１】そこで、本発明においては、Ｙ系のプリデ
コード回路Ｙ−Ｐｒｅ−ＤｅｃからＹ系のデコーダ回路
ＹＤＥＣへの信号伝送の高速化を図るため、Ｙ系のプリ
デコード回路Ｙ−Ｐｒｅ−ＤｅｃからＹ系のデコーダ回
路ＹＤＥＣへの信号伝送にドライバ回路を経由するとと
もに、Ｙ系のプリデコード回路に接続される信号線３０
３〜３０６を短くして信号線３０３〜３０６に接続され
る素子数を減らしている。
【０４１２】図１２は、Ｙ系のデコーダ回路の詳細回路
図である。
【０４１３】本図においては、Ｙ系のデコーダ回路の構
成を中心に説明する。図１０において説明した部分につ
いての説明は省略する。
【０４１４】メモリアレイＭＡＹ１〜ＭＡＹ４に対応す
る４つのＹ系のデコード回路ＹＤＥＣが記載されてい
る。各メモリアレイＭＡＹ１〜ＭＡＹ４に対応するＹ系
のデコード回路の各々は、デコード信号Ｙ０〜Ｙ２３を
受ける入力とＹ選択線ＹＳ０〜ＹＳ５１２に接続された
出力とを有する。各メモリマットＭＡＹ１〜ＭＡＹ４
は、それぞれ２つのメモリマットを有する。Ｙ選択線Ｙ
Ｓ０〜ＹＳ２５５は、奇数番のメモリマットＭＡＴに対
応し、Ｙ選択線ＹＳ２５６〜ＹＳ５１１は偶数番のメモ
リマットＭＡＴに対応する。例えば、メモリアレイＭＡ
Ｙに含まれるメモリマットＭＡＴ１には、Ｙ選択線ＹＳ
０〜ＹＳ２５５が対応し、メモリマットＭＡＴ２には、
Ｙ選択線ＹＳ２５６〜ＹＳ５１１が対応している。
【０４１５】まず、メモリアレイＭＡＹ１に対応するＹ
系のデコード回路ＹＤＥＣを構成する素子の接続関係を
説明する。
【０４１６】メモリアレイＭＡＹ１に対応するＹ系のデ
コード回路ＹＤＥＣは、ナンド論理回路ＮＡＮＤ３、イ
ンバータ回路ＩＮＶ７〜ＩＮＶ１３、Ｎチャネル型ＭＩ
Ｓトランジスタ Ｎ８〜Ｎ１１、Ｐチャネル型ＭＩＳト
ランジスタＰ１１〜Ｐ１４が含まれている。上述の素子
は、Ｙ選択線ＹＳ０〜ＹＳ３に対応して設けられるもの
であり、この他に図示していないＹ選択線ＹＳ４〜ＹＳ
５１１に対応して同様の素子が設けられている。また、
Ｙ選択線ＹＳ５〜ＹＳ６３に対応する素子についての説
明は省略する。
【０４１７】ナンド論理回路ＮＡＮＤ３は、デコード信
号Ｙ８及びＹ１６を受ける入力とインバータ回路ＩＮＶ
１３の入力に接続された出力とを有する。
【０４１８】Ｐチャンネル型ＭＩＳトランジスタＰ１１
及びＮチャネル型ＭＩＳトランジスタＮ８はインバータ
回路を構成する。このインバータ回路はデコード信号Ｙ
７を受ける入力とインバータ回路ＩＮＶ１３−２の入力
に接続された出力とを有する。ＰチャネルＭＩＳトラン
ジスタＰ１１のソースはインバータ回路１３の出力に接
続される。インバータ回路ＩＮＶ１４は、インバータ回
路ＩＮＶ１３−１の出力を受ける入力とＹ選択信号ＹＳ
３に接続された出力とを有する。これにより、Ｙ選択線
ＹＳ３は、デコード信号Ｙ８、Ｙ１６がＨレベルであ
り、Ｙ７がＬレベルである時に、Ｈレベル（選択レベ
ル）とされる。
【０４１９】Ｐチャンネル型ＭＩＳトランジスタＰ１２
及びＮチャネル型ＭＩＳトランジスタＮ９はインバータ
回路を構成する。このインバータ回路はデコード信号Ｙ
６を受ける入力とインバータ回路ＩＮＶ１１の入力に接
続された出力とを有する。ＰチャネルＭＩＳトランジス
タＰ１２のソースはインバータ回路１３−１の出力に接
続される。インバータ回路ＩＮＶ１２は、インバータ回
路ＩＮＶ１１の出力を受ける入力とＹ選択信号ＹＳ２に
接続された出力とを有する。これにより、Ｙ選択線ＹＳ
２は、デコード信号Ｙ８、Ｙ１６がＨレベルであり、Ｙ
６がＬレベルである時に、Ｈレベル（選択レベル）とさ
れる。
【０４２０】Ｐチャンネル型ＭＩＳトランジスタＰ１３
及びＮチャネル型ＭＩＳトランジスタＮ１０はインバー
タ回路を構成する。このインバータ回路はデコード信号
Ｙ５を受ける入力とインバータ回路ＩＮＶ９の入力に接
続された出力とを有する。ＰチャネルＭＩＳトランジス
タＰ１３のソースはインバータ回路１３−１の出力に接
続される。インバータ回路ＩＮＶ１０は、インバータ回
路ＩＮＶ９の出力を受ける入力とＹ選択信号ＹＳ１に接
続された出力とを有する。これにより、Ｙ選択線ＹＳ１
は、デコード信号Ｙ８、Ｙ１６がＨレベルであり、Ｙ５
がＬレベルである時に、Ｈレベル（選択レベル）とされ
る。
【０４２１】Ｐチャンネル型ＭＩＳトランジスタＰ１４
及びＮチャネル型ＭＩＳトランジスタＮ１１はインバー
タ回路を構成する。このインバータ回路はデコード信号
Ｙ４を受ける入力とインバータ回路ＩＮＶ７の入力に接
続された出力とを有する。ＰチャネルＭＩＳトランジス
タＰ１４のソースはインバータ回路１３−１の出力に接
続される。インバータ回路ＩＮＶ８は、インバータ回路
ＩＮＶ７の出力を受ける入力とＹ選択信号ＹＳ０に接続
された出力とを有する。これにより、Ｙ選択線ＹＳ０
は、デコード信号Ｙ８、Ｙ１６がＨレベルであり、Ｙ４
がＬレベルである時に、Ｈレベル（選択レベル）とされ
る。
【０４２２】上述のように、各メモリアレイの２５６本
のＹ選択線ＹＳ０〜ＹＳ２５５のそれぞれは、４つのデ
コード信号Ｙ４〜Ｙ７（又はＹ０〜Ｙ３）のうちの１つ
のデコード信号と、８つのデコード信号Ｙ８〜Ｙ１５の
うちの１つのデコード信号と、８つのデコード信号Ｙ１
６〜Ｙ２３のうちの１つのデコード信号の合計３つのデ
コード信号に基づいて形成される。そして、デコード信
号Ｙ２５６〜Ｙ５１１は、それぞれデコード信号ＹＳ０
〜ＹＳ２５５と同じレベルの信号とされる。したがっ
て、Ｙ選択線ＹＳｎ及びＹ選択線ＹＳｎ＋２５６（ｎは
０〜２５５までの整数である）はともににＨレベル（選
択レベル）とされる。例えば、デコード信号Ｙ８、Ｙ１
６がＨレベルであり、Ｙ４がＬレベルである時に、Ｙ選
択線ＹＳ０及びＹ選択線ＹＳ２５６はともにＨレベル
（選択レベル）とされる。Ｈレベル（選択レベル）とさ
れる。
【０４２３】ドライバ回路３０７は、デコード信号Ｙ４
〜Ｙ７を出力する４つのドライバにより構成され、メモ
リアレイＭＡＹ１に対応して設けられる。ドライバ回路
３０９は、デコード信号Ｙ４〜Ｙ７を出力する４つのド
ライバにより構成され、メモリアレイＭＡＹ３に対応し
て設けられる。ドライバ回路３０８は、デコード信号Ｙ
０〜Ｙ３を出力する４つのドライバにより構成され、メ
モリアレイＭＡＹ２に対応して設けられる。ドライバ回
路３１０は、デコード信号Ｙ０〜Ｙ３を出力する４つの
ドライバにより構成され、メモリアレイＭＡＹ４に対応
して設けられる。
【０４２４】次に、Ｙ系のデコード回路ＹＤＥＣの動作
について、１６ビット同時に入力或いは出力するところ
の×１６ビット構成品のＳＤＲ仕様のＳＤＲＡＭとＤＤ
Ｒ仕様のＳＤＲＡＭのそれぞれについて説明する。
【０４２５】まず、ＳＤＲ仕様のＳＤＲＡＭにおけるＹ
系のデコード回路ＹＤＥＣの動作を説明する。
【０４２６】Ｙ系のプリデコード回路Ｙ−Ｐｒｅ−Ｄｅ
ｃは、３ビットのＹ系のアドレス信号ＡＹ０〜ＡＹ２を
受け、デコード信号Ｙ０〜Ｙ７のうちの１つをＬレベル
（選択レベル）とし、残りの７つをＨレベルとする。同
様に、Ｙ系のプリデコード回路Ｙ−Ｐｒｅ−Ｄｅｃは、
３ビットのＹ系のアドレス信号ＡＹ３〜ＡＹ５を受け、
デコード信号Ｙ８〜Ｙ１５のうちの１つをＨレベル（選
択レベル）とし、残りの７つをＬレベルとする。さら
に、Ｙ系のプリデコード回路Ｙ−Ｐｒｅ−Ｄｅｃは、３
ビットのＹ系のアドレス信号ＡＹ６〜ＡＹ８を受け、デ
コード信号Ｙ１６〜Ｙ２３のうちの１つをＨレベル（選
択レベル）とし、残りの７つをＬレベルとする。
【０４２７】これにより、メモリバンクＢａｎｋ０のう
ちの４つのメモリアレイのうちの２つのメモリアレイか
らそれぞれ２本づつ合計４本のＹ選択線がともに選択さ
れる。
【０４２８】１つのＹ選択線は、４つのＹスイッチＹＳ
Ｗを制御する。これにより、４対のデータ線対が１つＹ
選択線によりともに選択される。
【０４２９】従って×１６ビット構成品のＳＤＲ仕様の
ＳＤＲＡＭにおいては、選択された一つのメモリバンク
のうちの４本のＹ選択線がともに選択され、合計１６対
のデータ線対が４本のＹ選択線によりともに選択され
る。
【０４３０】ＤＤＲ仕様のＳＤＲＡＭにおけるＹ系のデ
コード回路ＹＤＥＣの動作を説明する。
【０４３１】Ｙ系のプリデコード回路Ｙ−Ｐｒｅ−Ｄｅ
ｃは、３ビットのＹ系のアドレス信号ＡＹ０〜ＡＹ２を
受け、デコード信号Ｙ０〜Ｙ７のうちの１つをＬレベル
（選択レベル）とする点はＳＤＲ仕様のＳＤＲＡＭと同
じである。
【０４３２】ＳＤＲ仕様のＳＤＲＡＭとの相違点は、Ｙ
系のアドレス信号ＡＹ０〜２はそれぞれＹ系のアドレス
ＡＹ３〜ＡＹ５と同一のレベルの信号である。
【０４３３】これにより、メモリバンクＢａｎｋ０のう
ちの４つのメモリアレイのうちの全てのメモリアレイか
らそれぞれ２本づつ合計８本のＹ選択線がともに選択さ
れる。
【０４３４】１つのＹ選択線は、４つのＹスイッチＹＳ
Ｗを制御する。これにより、４対のデータ線対が１つＹ
選択線によりともに選択される。
【０４３５】従って×１６ビット構成品のＤＤＲ仕様の
ＳＤＲＡＭにおいては、選択された一つのメモリバンク
のうちの４本のＹ選択線がともに選択され、合計３２対
のデータ線対ＤＬが８本のＹ選択線によりともに選択さ
れる。例えば、読み出し動作においては、この３２対の
データ線対ＤＬに読み出されたデータは、クロック信号
のＬレベルからＨレベルへの変化タイミングと、クロッ
ク信号のＨレベルからＬレベルへの変化タイミングに同
期してＳＤＲＡＭの外部に出力される。
【０４３６】最大のバースト長は、特に制限されない
が、８とされる。この際、Ｙ系のアドレス信号ＡＹ１及
びＡＹ２の２ビットのアドレス信号がバイナリカウンタ
ＢＣにより１つづつカウントアップされ、合計４組のＹ
系のアドレス信号が形成される。このとき、他のＹ系の
アドレス信号ＡＹ３〜Ｙ８は変化されない。１回のアク
セスにより読み出されたデータは２回に分けてＳＤＲＡ
Ｍの外部に読み出される。これにより、８回連続して読
み出しデータがＳＤＲＡＭの外部に読み出される。この
際、バイナリカウンタによりカウントアップされたＹ系
のアドレス信号は、Ｙ系のプリデコード回路Ｙ−Ｐｒｅ
−Ｄｅｃによりデコード処理され、アドレス信号Ｙ４〜
Ｙ７としてＹ系のプリデコード回路Ｙ−Ｐｒｅ−Ｄｅｃ
から出力される。したがって、データがバースト長に対
応する回数だけ連続して読み出されている期間（バース
ト期間）において、アドレス信号Ｙ４〜Ｙ７は３回変化
するのに対し、アドレス信号Ｙ８〜Ｙ２３は、一度も変
化しない。したがって、バースト期間においてデータを
高速に読み出すためには、各メモリアレイに対応するＹ
系のデコード回路ＹＤＥＣに対してアドレス信号Ｙ４〜
Ｙ７を高速に伝送する事が重要である。
【０４３７】本発明においては、アドレス信号Ｙ０〜Ｙ
３及びアドレス信号Ｙ４〜Ｙ７の信号線をメモリマット
毎に分けるようにした。また、バースト期間に変化する
Ｙ系のアドレス信号を伝送する配線を各メモリアレイ毎
に分割し、それぞれ個別のドライバにより駆動する。こ
れにより、各メモリアレイに分けられたＹ系のアドレス
信号の信号線に結合される素子の入力容量が低減すされ
る。これによりバースト期間においてデータを高速に読
み出すことが可能とされる。
【０４３８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０４３９】上記の例では、互いに独立のクロック再生
回路３とクロック発生回路４とを持つものとされてい
る。しかしながら、例えば、それぞれの出力段のような
互いに類似機能ないしは類似構成にされるような回路は
共通化されても良い。
【０４４０】クロック発生回路４は、必ずしも、比較的
単純なバッファ回路のような受動的な回路のみを意味す
るものではない。半導体装置の消費電力の増大や回路素
子数の増大が許容されるなら、クロック発生回路４は、
いわゆる同期信号形成回路と見做されるようなより複雑
な構成とされ、それによって周期変化の外部クロック信
号に応答するとともに、内部回路の信号伝播遅延時間特
性も補償し得るクロック信号を形成されるようにされて
良い。
【０４４１】例えば、クロック発生回路４は、クロック
再生回路３と同様に、位相比較回路とチャージポンプ回
路と電圧制御発振回路と、レプリカ回路としての遅延回
路と、動作制御回路から構成されて良い。外部クロック
信号が前述の様な第１周期と第２周期とに変化される比
較的単純な周期変化パターンを持つ場合、クロック発生
回路４における電圧制御発振回路は、例えば、外部クロ
ック信号の比較的早い周期変化に対応した周期変化の発
振を可能とするように、それを構成するリング発振回路
のような回路における一部の回路が基準伝達特性の第１
ゲート回路と、基準伝達特性と異なる伝達特性第２ゲー
ト回路とに置き換えられる。第１ゲート回路による信号
伝達経路が有効とされるか、第２ゲート回路による信号
伝達経路が有効とされるかは、動作制御回路によって決
められるようにされる。動作制御回路は、例えば、第１
ゲート回路による信号伝達経路が有効にされている期間
内において、電圧制御発振回路の出力と外部クロック信
号との位相差を検出するような構成のクロック周期検出
回路と、かかるクロック周期検出回路の出力と予め保持
するいくつかの基準パターンとの比較に基づいて外部ク
ロック信号の周期変化パターンを検出するパターン検出
回路と、上記パターン検出回路の出力によって信号出力
順序が規定されかつ上記電圧制御発振回路の出力によっ
てその順次動作が制御されるような構成によって上記第
１、第２ゲート回路を切り替え制御する順序回路とから
構成することができる。
【０４４２】より高い精度の内部クロック信号の形成
は、上記第２ゲート回路を遅延時間制御端子を持つ構成
とするとともに、その第２ゲート回路の遅延時間を制御
することによって可能となる。この場合、電圧制御発振回
路全体の周波数制御と、上記第２ゲート回路の遅延時間
制御は、それぞれ適切にされることが望まれる。上記電圧
制御発振回路は、望ましくは、上記第１ゲート回路によ
る信号伝達経路が有効とされる期間内にもたらされる位
相比較とそれに対するチャージポンプによって制御され
る。上記第２ゲート回路の遅延時間制御は、期間制限の
ない位相比較とそれに対するチャージポンプによって制
御されてもよい。
【０４４３】この種の複雑化が許容されたときのクロッ
ク発生回路４は、クロック再生回路３と、明らかに同じ要
素回路を持つようになる。従って、その場合のクロック
発生回路４は、クロック再生回路３の同じ要素回路を共
用するように、クロック再生回路と一体に構成されても
良い。この場合、クロック発生回路４と、クロック再生回
路３とは機能上は明確に区別化されるが、半導体チップ
上においては、実質的に一体のものなる。
【０４４４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０４４５】（１）１つの共通の半導体チップにより、
ＳＤＲ仕様とＤＤＲ仕様の２種類の仕様のＳＤＲＡＭを
切り替え設定することが可能とされる。ＳＤＲ仕様のＳ
ＤＲＡＭを使用する電子システムにおける場合のよう
に、電子システムのクロック信号が周期的に変更された
場合でもデータの送受信における誤動作の発生を防ぐこ
とが可能とされるとともに、ＤＤＲ使用仕様のＳＤＲＡ
Ｍを使用する電子システムにおける場合のように電子シ
ステムのクロック信号が高速であり且つ正確なデータの
送受信が要求である動作も可能にされる。
【０４４６】（２）共通の半導体チップをＳＤＲ仕様の
ＳＤＲＡＭとして用いた場合に、書き込みと読み出しの
データ伝送線が分離されているため、その内部に読み出
しデータと書込みデータとが同時に処理されるべき状態
が存在しても対応可能とされる。また、ＳＤＲ仕様のＳ
ＤＲＡＭとＤＤＲ仕様のＳＤＲＡＭとの両方に対応でき
るように、半導体チップ上に沢山のデータ伝送配線を設
けないので、半導体チップの面積を小さく抑制すること
が可能である。
【０４４７】（３）共通の半導体チップをＳＤＲ仕様と
ＤＤＲ仕様のＳＤＲＡＭとして用いた場合に、それぞれ
に仕様における異なる書込みデータの入力タイミングに
対応させた最適なタイミングで、書き込みデータをデー
タ伝送線に伝送可能とされる。
【０４４８】（４）ＤＤＲ仕様のＳＤＲＡＭの書き込み
データの入力とＳＤＲ仕様のＳＤＲＡＭの書き込みデー
タの入力とが異なることに対応し、ＤＤＲ仕様のＳＤＲ
ＡＭとＳＤＲ仕様のＳＤＲＡＭとでデータ入力回路に入
力されるデータを有効とするか無効とするかの制御タイ
ミング（データマスク制御タイミング）を異ならせる事
が可能とされる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例を全体的に示す
ブロック図である。
【図２】本発明に係る半導体装置の一例を図３と共に詳
細に示すブロック図である。
【図３】本発明に係る半導体装置の一例を図２と共に詳
細に示すブロック図である。
【図４】図２及び図３の回路ブロック図の詳細回路図で
ある。
【図５】ＳＤＲ仕様のＳＤＲＡＭの動作タイミング図で
ある。
【図６】ＤＤＲ仕様のＳＤＲＡＭの動作タイミング図で
ある。
【図７】ＳＤＲ仕様のＳＤＲＡＭのＲｅａｄ ｉｎｔｅ
ｒｒｕｐｔ ｗｒｉｔｅ動作を示すタイミング図であ
る。
【図８】ＤＤＲ仕様のＳＤＲＡＭのＲｅａｄ ｉｎｔｅ
ｒｒｕｐｔ ｗｒｉｔｅ動作を示すタイミング図であ
る。
【図９】モード信号発生回路の詳細回路図である。
【図１０】ＳＤＲＡＭ仕様のＳＤＲＡＭのタイミング図
である。
【図１１】Ｙ系のデコード信号の伝送経路の説明図であ
る。
【図１２】Ｙ系のデコーダ回路の詳細回路図である。
【図１３】ＰＬＬ回路のブロック図である。
【図１４】ＤＬＬ回路のブロック図である。
【図１５】ＰＬＬ回路及びＤＬＬ回路の遅延回路の具体
回路図である。
【図１６】ＰＬＬ回路及びＤＬＬ回路のチャージポンプ
回路の具体回路図である。
【図１７】ＰＬＬ回路の電圧制御発振回路の具体回路図
である。
【図１８】ＤＬＬ回路の可変遅延回路の具体回路図であ
る。
【図１９】クロック発生回路４の具体回路図である。
【符号の説明】
ＣＨＩＰ 半導体装置 Ｂａｎｋ０〜Ｂａｎｋ３ メモリバンク ＭＡＹ１〜ＭＡＹ１６ メモリアレイ ＭＡＴ１〜ＭＡＴ３２ メモリマット ＤＱ０〜ＤＱ１５ データ端子 ＧＩ００〜ＧＩ３１ グローバルデータ線 ＩＮＴ１〜ＩＮＴ３２ 入出力回路 １ 電圧発生回路 ２ クロック入力回路 ３ クロック再生回路 ４ クロック発生回路 ５ 選択回路 ＭＯＤＥ モード信号 ５９ ＤＱＳ発生回路 ６８−１ モード信号発生回路 ＯＰＴ 外部端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年８月１５日（２０００．８．１
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪田 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 半澤 悟 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 園田 崇宏 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 田所 晴子 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 市川 博 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA07 AA15 BA21 BA23 BA29 CA07 CA16

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】 内部回路と、 選択信号を出力する信号発生回路と、 第１クロック信号を受け上記第１クロック信号を第１遅
    延時間遅延させた第２クロック信号を出力する第１クロ
    ック信号出力回路と、上記１クロック信号を受け上記第
    １クロック信号を第2遅延時間遅延させた第３クロック
    信号を出力する第２クロック信号出力回路とを含むクロ
    ック入力回路と、 上記選択信号が第１の状態である場合、上記内部回路は
    上記第２クロック信号に基づいて動作し、 上記選択信号が第２の状態である場合、上記内部回路は
    上記第３クロック信号に基づいて動作し、 上記第１遅延時間は上記第１クロック信号の周波数の変
    化に対応して可変に制御され、 上記第２遅延時間は上記第１クロック信号の周波数の変
    化に対応して固定される半導体装置。
  2. 【請求項２】 上記信号発生回路は端子を有し、上記端
    子に与えられる電圧により上記選択信号が第１状態とさ
    れるか或いは第２状態とされるかが決定されることを特
    徴とする請求項１記載の半導体装置。
  3. 【請求項３】 上記端子はフローティング状態とされる
    か或いは所定の電位が与えられることを特徴とする請求
    項２記載の半導体装置。
  4. 【請求項４】 上記半導体装置は、複数メモリセルを有
    するメモリマットを含み、 上記第１クロック信号は、上記半導体装置の外部から入
    力され、 上記内部回路は、上記メモリマットから読み出されたデ
    ータを上記半導体装置の外部へ出力する出力回路を含む
    ことを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 上記クロック入力回路は、上記第２クロ
    ック信号を受ける第１入力端子と上記第３クロック信号
    を受ける第２入力端子と、上記選択信号を受ける制御端
    子と、上記出力回路に接続された出力端子を有する選択
    回路を含み、 上記選択回路は、上記選択信号が上記第１の状態である
    時、上記上記第２クロック信号を上記出力端子に出力
    し、上記選択信号が上記第２の状態である時、上記上記
    第３クロック信号を上記出力端子に出力することを特徴
    とする請求項１記載の半導体装置。
  6. 【請求項６】 上記半導体装置は、複数ダイナミック型
    のメモリセルを有するメモリマットを含み、 上記選択信号が上記第１の状態である場合、上記半導体
    装置はＤＤＲ仕様の半導体記憶装置であり、 上記選択信号が上記第２の状態である場合、上記半導体
    装置はＳＤＲ仕様の半導体記憶装置であることを特徴と
    する請求項１記載の半導体装置。
  7. 【請求項７】 上記半導体装置は、複数のメモリセルを
    有するメモリマットを含み、 上記内部回路は、上記メモリマットから読み出されたデ
    ータを出力する出力回路を含み、 上記選択信号が上記第１の状態である場合、上記出力回
    路は上記第１クロック信号の２倍の周期で上記メモリマ
    ットから読み出されたデータを出力し、 上記選択信号が上記第２の状態である場合、上記出力回
    路は上記第１クロック信号の周期で上記メモリマットか
    ら読み出されたデータを出力することを特徴とする請求
    項１記載の半導体装置。
  8. 【請求項８】 上記第２クロック信号出力回路は、第１
    クロック信号を受けて上記第３クロック信号を出力する
    バッファ回路を含み、上記バッファ回路の遅延時間は上
    記第1クロック信号の周波数の変化に対して一定である
    ことを特徴とする請求項１記載の半導体装置。
  9. 【請求項９】 上記クロック再生回路は、上記第１クロ
    ック信号と上記第２クロック信号との位相を判定し且つ
    上記判定結果に従って上記第２クロック信号を形成する
    回路であることを特徴とする請求項１記載の半導体装
    置。
  10. 【請求項１０】 上記クロック再生回路は、ディレイド
    ・ロック・ループ回路を含むことを特徴とする請求項１
    記載の半導体装置。
  11. 【請求項１１】 上記第１遅延時間は、上記出力回路の
    遅延時間に対応する遅延時間とされる含むことを特徴と
    する請求項１記載の半導体装置。
  12. 【請求項１２】 上記選択信号が上記第２の状態である
    場合、上記クロック再生回路は非動作状態とされること
    を特徴とする請求項１記載の半導体装置。
  13. 【請求項１３】 複数メモリセルを有するメモリマット
    と、 選択信号を出力する信号発生回路と、 選択信号を受けてその動作が制御されるクロック再生回
    路を含み、第１クロック信号を受け上記第１クロック信
    号に対応する第２クロック信号を出力する第１回路と、 上記第２クロック信号に従って、上記メモリマットから
    読み出されたデータを出力する第２回路とを含む半導体
    装置であって、 上記クロック再生回路は、上記第１クロック信号を第１
    遅延時間遅延させた第３クロック信号を出力し、 上記第１遅延時間は可変に制御され、 上記選択信号が第１の状態である場合、上記クロック再
    生回路は動作状態とされ、 上記選択信号が第２の状態である場合、上記クロック再
    生回路は非動作状態とされ、 上記第１回路は、上記選択信号が第１の状態であっても
    上記第２の状態であっても上記第２クロック信号を出力
    する半導体装置。
  14. 【請求項１４】 上記信号発生回路は端子を有し、上記
    端子に与えられる電圧により上記選択信号が第１状態と
    されるか或いは第２状態とされるかが決定されることを
    特徴とする請求項１３記載の半導体装置。
  15. 【請求項１５】 上記端子はフローティング状態とされ
    るか或いは所定の電位が与えられることを特徴とする請
    求項１４記載の半導体装置。
  16. 【請求項１６】 上記第１クロック信号は、上記半導体
    装置の外部から入力され、 上記第２回路は、上記メモリマットから読み出されたデ
    ータを上記半導体装置の外部へ出力することを特徴とす
    る請求項１３記載の半導体装置。
  17. 【請求項１７】 上記第１回路は、上記１クロック信号
    を受け上記第１クロック信号に対応した第４クロック信
    号を出力する第４クロック信号出力回路と、上記第３ク
    ロック信号を受ける第１入力端子と上記第４クロック信
    号を受ける第２入力端子と、上記選択信号を受ける制御
    端子と、上記第２クロック信号を出力する出力端子を有
    する選択回路を更に含み、 上記選択回路は、上記選択信号が上記第１の状態である
    時、上記第３クロック信号を上記出力端子に出力し、上
    記選択信号が上記第２の状態である時、上記第４クロッ
    ク信号を上記出力端子に出力することを特徴とする請求
    項１３記載の半導体装置。
  18. 【請求項１８】 上記第４クロック信号出力回路は、第
    １クロック信号を受けて上記第４クロック信号を出力す
    るバッファ回路を含み、上記バッファ回路の遅延時間は
    一定であることを特徴とする請求項１７記載の半導体装
    置。
  19. 【請求項１９】 上記複数メモリセルはダイナミック型
    のメモリセルであり、 上記選択信号が上記第１の状態である場合、上記半導体
    装置はＤＤＲ仕様の半導体記憶装置であり、 上記選択信号が上記第２の状態である場合、上記半導体
    装置はＳＤＲ仕様の半導体記憶装置であることを特徴と
    する請求項１３記載の半導体装置。
  20. 【請求項２０】 上記選択信号が上記第１の状態である
    場合、上記第２回路は上記第１クロック信号の２倍の周
    期で上記メモリマットから読み出されたデータを出力
    し、 上記選択信号が上記第２の状態である場合、上記第２回
    路は上記第１クロック信号の周期で上記メモリマットか
    ら読み出されたデータを出力することを特徴とする請求
    項１９記載の半導体装置。
  21. 【請求項２１】 上記クロック再生回路は、上記第１ク
    ロック信号と上記第２クロック信号との位相を判定し且
    つ上記判定結果に従って上記第２クロック信号を形成す
    る回路であることを特徴とする請求項１３記載の半導体
    装置。
  22. 【請求項２２】 選択信号を出力する信号発生回路と、 入出力回路と、 上記入出力回路に接続された第１及び第２データ伝送線
    と、 複数のメモリセルを含む第１及び第２メモリマットと、 上記第１及び第２メモリマットと上記第１及び第２デー
    タ伝送線との間に接続された制御回路とを含む半導体装
    置であって、 上記選択信号が第１の状態である場合、上記第１メモリ
    マットから読み出されたデータが上記第１伝送線を介し
    て上記入出力回路に伝送され、且つ上記第２メモリマッ
    トから読み出されたデータが上記第２伝送線を介して上
    記上記入出力回路回路に伝送されるように上記制御回路
    が制御され、上記第１メモリマットに対する書き込みデ
    ータが上記第１伝送線を介して上記第１メモリマットに
    伝送され且つ上記第２メモリマットに対する書き込みデ
    ータが上記第２伝送線を介して上記第２メモリマットに
    伝送され、或いは上記第１メモリマットに対する書き込
    みデータが上記第２伝送線を介して上記第１メモリマッ
    トに伝送され且つ上記第２メモリマットに対する書き込
    みデータが上記第１伝送線を介して上記第２メモリマッ
    トに伝送されるように上記入出力回路が制御され、 上記選択信号が第２の状態である場合、上記第１メモリ
    マットから読み出されたデータが上記第１伝送線を介し
    て上記入出力回路に伝送され、或いは上記第２メモリマ
    ットから読み出されたデータが上記第１伝送線を介して
    上記入出力回路に伝送されるように上記制御回路が制御
    され、上記第１メモリマットに対する書き込みデータが
    上記第２伝送線を介して上記第１メモリマットに伝送さ
    れ、或いは上記第２メモリマットに対する書き込みデー
    タが上記第２伝送線を介して上記第２メモリマットに伝
    送されるように上記入出力回路が制御される半導体装
    置。
  23. 【請求項２３】 上記複数のメモリセルはダイナミック
    型のメモリセルであり、 上記選択信号が第１の状態である場合、上記半導体装置
    はＤＤＲ仕様の半導体記憶装置であり、 上記選択信号が第２の状態である場合、上記半導体装置
    はＳＤＲ仕様の半導体記憶装置であることを特徴とする
    請求項２２記載の半導体装置。
  24. 【請求項２４】 上記信号発生回路は端子を有し、上記
    端子に与えられる電圧により上記選択信号が第１状態と
    されるか或いは第２状態とされるかが決定されることを
    特徴とする請求項２２記載の半導体装置。
  25. 【請求項２５】 上記端子はフローティング状態とされ
    るか或いは所定の電位が与えられることを特徴とする請
    求項２４記載の半導体装置。
  26. 【請求項２６】 上記入出力回路は、上記半導体装置の
    外部とデータの入力及び出力を行う回路であることを特
    徴とする請求項２２記載の半導体装置。
  27. 【請求項２７】 選択信号を出力する信号発生回路と、 入出力回路と、 上記入出力回路に接続された第１及び第２データ伝送線
    と、 複数のメモリセルを含む第１及び第２メモリマットと、 上記第１及び第２メモリマットと上記第１及び第２デー
    タ伝送線との間に接続された制御回路とを含む半導体装
    置であって、 上記選択信号が第１状態である場合であり且つ上記第１
    及び第２メモリマットのデータを読み出す時、上記第１
    メモリマットから読み出されたデータが上記第１伝送線
    を介して上記入出力回路に伝送され、且つ上記第２メモ
    リマットから読み出されたデータが上記第２伝送線を介
    して上記入出力回路に伝送されるように上記制御回路が
    制御され、 上記選択信号が第１状態である場合であり且つ上記第１
    メモリマットのデータを読み出す時、上記第１メモリマ
    ットから読み出されたデータが上記第１伝送線を介して
    上記入出力回路に伝送されるように上記制御回路が制御
    され、 上記選択信号が第２状態である場合であり且つ上記第２
    メモリマットのデータを読み出す時、上記第２メモリマ
    ットから読み出されたデータが上記第１伝送線を介して
    上記入出力回路に伝送されるように上記制御回路がされ
    る半導体装置。
  28. 【請求項２８】 上記複数のメモリセルはダイナミック
    型のメモリセルであり、 上記選択信号が第１状態である場合、上記半導体装置は
    ＤＤＲ仕様の半導体記憶装置であり、 上記選択信号が２１状態である場合、上記半導体装置は
    ＳＤＲ仕様の半導体記憶装置であることを特徴とする請
    求項２７記載の半導装置。
  29. 【請求項２９】 上記信号発生回路は端子を有し、上記
    端子に与えられる電圧により上記選択信号が第１状態と
    されるか或いは第２状態とされるかが決定されることを
    特徴とする請求項２７記載の半導体装置。
  30. 【請求項３０】 上記端子はフローティング状態とされ
    るか或いは所定の電位が与えられることを特徴とする請
    求項２７記載の半導体装置。
  31. 【請求項３１】 上記入出力回路は、上記半導体装置の
    外部とデータの入力及び出力を行う回路であることを特
    徴とする請求項２７記載の半導体装置。
  32. 【請求項３２】 選択信号を出力する信号発生回路と、 入出力回路と、 上記入出力回路に接続された第１及び第２データ伝送線
    と、 複数のメモリセルを含むメモリマットと、 上記メモリマットと上記第１及び第２データ伝送線との
    間に接続された制御回路とを含む半導体装置であって、 上記選択信号が第１の状態である場合、上記第１及び第
    ２データ伝送線においてデータが双方向に伝送されるよ
    うに上記制御回路及び上記入出力回路が制御され、 上記選択信号が第２の状態である場合、上記第１及び第
    ２データ伝送線においてデータが単方向に伝送されるよ
    うに上記制御回路及び上記入出力回路が制御されること
    を特徴とする半導体装置。
  33. 【請求項３３】 上記複数のメモリセルはダイナミック
    型のメモリセルであり、 上記選択信号が第１の状態である場合、上記半導体装置
    はＤＤＲ仕様の半導体記憶装置であり、 上記選択信号が第２の状態である場合、上記半導体装置
    はＳＤＲ仕様の半導体記憶装置であることを特徴とする
    請求項３２記載の半導体装置。
  34. 【請求項３４】 上記信号発生回路は端子を有し、上記
    端子に与えられる電圧により上記選択信号が第１状態と
    されるか或いは第２状態とされるかが決定されることを
    特徴とする請求項３２記載の半導体装置。
  35. 【請求項３５】 上記端子はフローティング状態とされ
    るか或いは所定の電位が与えられることを特徴とする請
    求項３４記載の半導体装置。
  36. 【請求項３６】 上記入出力回路は、上記半導体装置の
    外部とデータの入力及び出力を行う回路であることを特
    徴とする請求項３２記載の半導体装置。
  37. 【請求項３７】 クロック信号を受けるクロック端子
    と、 データ端子と、 選択信号を出力する信号発生回路と、 データ伝送線と、 上記データ端子と上記データ伝送線との間に接続された
    入力回路と、 複数のメモリセルを含むメモリマットとを含む半導体装
    置であって、 上記選択信号が第１の状態である場合、上記入力回路は
    ライトコマンドデータが入力されてから上記クロック信
    号の１周期後のタイミングに応答して上記データ端子に
    受けたデータを上記データ伝送線に出力し、 上記選択信号が第２の状態である場合、上記入力回路は
    ライトコマンドデータが入力されてから上記クロック信
    号の２周期後のタイミングに応答して上記データ端子に
    受けたデータを上記データ伝送線に出力することを特徴
    とする半導体装置。
  38. 【請求項３８】 上記複数のメモリセルはダイナミック
    型のメモリセルであり、 上記選択信号が第１の状態である場合、上記半導体装置
    はＤＤＲ仕様の半導体記憶装置であり、 上記選択信号が第２の状態である場合、上記半導体装置
    はＳＤＲ仕様の半導体記憶装置であることを特徴とする
    請求項３７記載の半導体装置。
  39. 【請求項３９】 上記信号発生回路は端子を有し、上記
    端子に与えられる電圧により上記選択信号が第１状態と
    されるか或いは第２状態とされるかが決定されることを
    特徴とする請求項３７記載の半導体装置。
  40. 【請求項４０】 上記端子はフローティング状態とされ
    るか或いは所定の電位が与えられることを特徴とする請
    求項３９記載の半導体装置。
  41. 【請求項４１】 クロック信号を受けるクロック端子
    と、 第１制御信号を受ける第１制御端子と、 第２制御信号を受ける第２制御端子と、 データ端子と、 データ伝送線と、 上記データ端子と上記データ伝送線との間に接続された
    入力回路と、 上記データ伝送線に接続された複数のメモリセルを含む
    メモリマットと、 上記第１制御信号に応答して、上記メモリマットに対す
    るデータの書き込みを行わない事を指示する信号を出力
    する制御回路と、 選択信号を出力信号発生回路を含む半導体装置であっ
    て、 上記選択信号が第１の状態である場合、上記データ端子
    に入力されたデータは上記クロック信号に応答して上記
    入力回路に取り込まれ、且つ上記第１制御信号は上記ク
    ロック信号に応答して上記制御回路に取り込まれ、 上記選択信号が第２の状態である場合、上記データ端子
    に入力されたデータは上記第２制御信号に応答して上記
    入力回路に取り込まれ、且つ上記第１制御信号は上記第
    ２制御信号に応答して上記制御回路に取り込まれること
    を特徴とする半導体装置。
  42. 【請求項４２】 上記複数のメモリセルはダイナミック
    型のメモリセルであり、 上記選択信号が第１の状態である場合、上記半導体装置
    はＤＤＲ仕様の半導体記憶装置であり、 上記選択信号が第１の状態である場合、上記半導体装置
    はＳＤＲ仕様の半導体記憶装置であることを特徴とする
    請求項４１記載の半導体装置。
  43. 【請求項４３】 上記第１制御信号は、データマスク信
    号であり、 上記第２制御信号は、データストローブ信号であること
    を特徴とする請求項４２記載の半導体装置。
  44. 【請求項４４】 上記信号発生回路は端子を有し、上記
    端子に与えられる電圧により上記選択信号が第１状態と
    されるか或いは第２状態とされるかが決定されることを
    特徴とする請求項４２記載の半導体装置。
  45. 【請求項４５】 上記端子はフローティング状態とされ
    るか或いは所定の電位が与えられることを特徴とする請
    求項４４記載の半導体装置。
  46. 【請求項４６】 内部回路と、 選択信号を出力する信号発生回路と、 第１クロック信号出力回路と第２クロック信号出力回路
    とを含むクロック入力回路とを含み、 上記第１クロック信号出力回路は、位相判定機能と位相
    調整機能を有し、第１クロック信号を受け、上記第１ク
    ロック信号に対して同期され且つ位相制御された第２ク
    ロック信号を形成し、 上記第２クロック信号出力回路は、上記第１クロック信
    号を受け、上記第１クロックに対するバッファリングに
    よって第３クロック信号を形成し、 上記選択信号が第１の状態である場合、上記内部回路は
    上記第２クロック信号に基づいて動作し、 上記選択信号が第２の状態である場合、上記内部回路は
    上記第３クロック信号に基づいて動作することを特徴と
    する半導体装置。
  47. 【請求項４７】 上記半導体装置は、複数メモリセルを
    有するメモリマットを含み、 上記第１クロック信号は、上記半導体装置の外部から入
    力され、 上記内部回路は、上記メモリマットから読み出されたデ
    ータを上記半導体装置の外部へ出力する出力回路を含む
    ことを特徴とする請求項４６記載の半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020066761A (ko) * 2001-02-13 2002-08-21 리드테크 리서치 인코포레이티드 동기식 동적 랜덤 액세스 메모리 및 이중 데이터 율동기식 동적 랜덤 액세스 메모리 변환장치 및 관련인터페이스 카드, 메인보드 및 메모리 모듈 인터페이스
JP2004111041A (ja) * 2002-09-19 2004-04-08 Samsung Electronics Co Ltd Ｓｄｒ／ｄｄｒ兼用半導体メモリ装置のデータ出力回路
WO2005039051A1 (ja) * 2003-10-17 2005-04-28 Fujitsu Limited 半導体装置及び電圧制御発振回路
JP2009534785A (ja) * 2006-04-24 2009-09-24 サンディスク コーポレイション 高効率フラッシュメモリデータ転送
JP2010518547A (ja) * 2007-02-16 2010-05-27 モスエイド テクノロジーズ インコーポレイテッド メモリシステムのクロックモード決定
JP2012198965A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
KR20160144734A (ko) * 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI107203B (fi) * 1999-04-01 2001-06-15 Nokia Networks Oy Menetelmä ja järjestely digitaalisen tiedonsiirron etenemisvarmennuksen rinnakkaisten kellosignaalien vaihtamiseksi
DE19934501C1 (de) * 1999-07-22 2000-11-09 Siemens Ag Synchroner integrierter Speicher
JP2001068650A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体集積回路装置
JP4756724B2 (ja) * 2000-02-24 2011-08-24 エルピーダメモリ株式会社 半導体記憶装置
JP2002007200A (ja) * 2000-06-16 2002-01-11 Nec Corp メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体
JP4446137B2 (ja) * 2000-07-31 2010-04-07 エルピーダメモリ株式会社 半導体記憶装置
US6519688B1 (en) * 2000-09-29 2003-02-11 S3 Incorporated Read data valid loop-back for high speed synchronized DRAM controller
US6727533B2 (en) * 2000-11-29 2004-04-27 Fujitsu Limited Semiconductor apparatus having a large-size bus connection
US6545942B2 (en) * 2001-02-21 2003-04-08 Fujitsu Limited Semiconductor memory device and information processing unit
US6798259B2 (en) * 2001-08-03 2004-09-28 Micron Technology, Inc. System and method to improve the efficiency of synchronous mirror delays and delay locked loops
PT1421105E (pt) * 2001-08-31 2010-12-07 Btg Int Ltd Compostos anticancerígenos de ciclopenta-g quinazolina
US7302505B2 (en) * 2001-12-24 2007-11-27 Broadcom Corporation Receiver multi-protocol interface and applications thereof
CN100357923C (zh) * 2002-02-06 2007-12-26 皇家飞利浦电子股份有限公司 设备系统
US7490187B2 (en) * 2002-05-15 2009-02-10 Broadcom Corporation Hypertransport/SPI-4 interface supporting configurable deskewing
JP3838939B2 (ja) * 2002-05-22 2006-10-25 エルピーダメモリ株式会社 メモリシステムとモジュール及びレジスタ
US6819599B2 (en) * 2002-08-01 2004-11-16 Micron Technology, Inc. Programmable DQS preamble
US6928024B2 (en) * 2002-08-12 2005-08-09 Infineon Technologies Ag RAM memory circuit and method for memory operation at a multiplied data rate
JP4158465B2 (ja) * 2002-09-10 2008-10-01 日本電気株式会社 クロック再生装置、および、クロック再生装置を用いた電子機器
DE10245037B4 (de) * 2002-09-26 2007-08-23 Infineon Technologies Ag Verfahren zum Entwurf von DRAM-Halbleiter-Speicherbauelementen
US7387827B2 (en) 2002-12-17 2008-06-17 Intel Corporation Interconnection designs and materials having improved strength and fatigue life
US6865135B2 (en) * 2003-03-12 2005-03-08 Micron Technology, Inc. Multi-frequency synchronizing clock signal generator
US7177379B1 (en) 2003-04-29 2007-02-13 Advanced Micro Devices, Inc. DDR on-the-fly synchronization
KR100543908B1 (ko) * 2003-05-30 2006-01-23 주식회사 하이닉스반도체 저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치
KR100706226B1 (ko) * 2003-06-19 2007-04-11 삼성전자주식회사 어드레스 제어를 이용한 8배속/16배속 동작이 가능한비휘발성 반도체 메모리 장치
US6930932B2 (en) * 2003-08-27 2005-08-16 Hewlett-Packard Development Company, L.P. Data signal reception latch control using clock aligned relative to strobe signal
KR100596434B1 (ko) * 2003-12-29 2006-07-05 주식회사 하이닉스반도체 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치
CN100593215C (zh) * 2004-02-20 2010-03-03 斯班逊有限公司 半导体存储装置及该半导体存储装置的控制方法
JP4157484B2 (ja) * 2004-03-17 2008-10-01 株式会社日立製作所 半導体集積回路およびそれを用いた磁気記憶装置
JP2006012240A (ja) * 2004-06-23 2006-01-12 Matsushita Electric Ind Co Ltd 半導体記憶装置およびダミーセルの回路のレイアウト
WO2006067852A1 (ja) * 2004-12-24 2006-06-29 Spansion Llc 同期型記憶装置、およびその制御方法
DE102005007600A1 (de) * 2005-02-18 2006-08-24 Infineon Technologies Ag Steuereinheit zur Deaktivierung und Aktivierung der von ihr erzeugten Steuersignale synchron mit einem Grundtakt
KR100755371B1 (ko) * 2005-05-03 2007-09-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
US7423919B2 (en) * 2005-05-26 2008-09-09 Micron Technology, Inc. Method and system for improved efficiency of synchronous mirror delays and delay locked loops
US7345926B2 (en) * 2006-04-24 2008-03-18 Sandisk Corporation High-performance flash memory data transfer
US7525855B2 (en) * 2006-04-24 2009-04-28 Sandisk Corporation Method of high-performance flash memory data transfer
US7366029B2 (en) * 2006-04-24 2008-04-29 Sandisk Corporation High-performance flash memory data transfer
US7366028B2 (en) * 2006-04-24 2008-04-29 Sandisk Corporation Method of high-performance flash memory data transfer
US7499339B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation High-performance flash memory data transfer
US7499369B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation Method of high-performance flash memory data transfer
US7447107B2 (en) * 2006-06-15 2008-11-04 Qimonda North America Corp. Random access memory including multiple state machines
US7508723B2 (en) * 2007-05-24 2009-03-24 Entorian Technologies, Lp Buffered memory device
US7652932B2 (en) * 2007-07-19 2010-01-26 Mosaid Technologies Incorporated Memory system having incorrupted strobe signals
KR100915807B1 (ko) * 2008-01-02 2009-09-07 주식회사 하이닉스반도체 입출력 제어회로를 가지는 반도체 메모리장치 및 그제어방법
KR101529291B1 (ko) 2008-02-27 2015-06-17 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템
US8134163B2 (en) * 2008-08-11 2012-03-13 Taiwan Semiconductor Manfacturing Co., Ltd. Light-emitting diodes on concave texture substrate
KR100925395B1 (ko) * 2008-10-21 2009-11-09 주식회사 하이닉스반도체 반도체 메모리 장치
KR101556016B1 (ko) * 2009-03-20 2015-10-01 삼성전자주식회사 전원 절약 모드를 갖는 반도체 메모리 장치
US7995365B1 (en) * 2009-05-01 2011-08-09 Micron Technology, Inc. Method and apparatuses for managing double data rate in non-volatile memory
JP2010282511A (ja) * 2009-06-05 2010-12-16 Elpida Memory Inc メモリモジュール及びこれを備えるメモリシステム
JP2012043510A (ja) * 2010-08-20 2012-03-01 Elpida Memory Inc 半導体装置およびその制御方法
US9355051B2 (en) * 2010-09-10 2016-05-31 Cypress Semiconductor Corporation Apparatus, method, and manufacture for using a read preamble to optimize data capture
US9287859B2 (en) * 2013-04-19 2016-03-15 Micron Technology, Inc. Flexible input/output transceiver
US9190129B2 (en) * 2013-05-31 2015-11-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Continuous tuning of preamble release timing in a double data-rate memory device interface
US9225322B2 (en) 2013-12-17 2015-12-29 Micron Technology, Inc. Apparatuses and methods for providing clock signals
JP6543129B2 (ja) 2015-07-29 2019-07-10 ルネサスエレクトロニクス株式会社 電子装置
JP6784626B2 (ja) * 2017-03-24 2020-11-11 キヤノン株式会社 記録装置、制御方法、及びプログラム
JP6784631B2 (ja) * 2017-03-30 2020-11-11 キヤノン株式会社 記録再生装置、記録再生装置の制御方法、及び、プログラム
US10932358B2 (en) * 2017-09-27 2021-02-23 Mediatek Inc. Semiconductor devices and methods for enhancing signal integrity of an interface provided by a semiconductor device
KR102533232B1 (ko) * 2017-11-13 2023-05-16 삼성전자주식회사 데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치
KR20190068890A (ko) 2017-12-11 2019-06-19 삼성전자주식회사 클럭 주파수를 조정하기 위한 메모리 시스템
US10332586B1 (en) * 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10998020B1 (en) * 2020-05-05 2021-05-04 Realtek Semiconductor Corporation Memory system and memory access interface device thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100238242B1 (ko) 1997-04-22 2000-01-15 윤종용 반도체 메모리장치의 동작 제어장치
KR100257865B1 (ko) * 1997-09-04 2000-06-01 윤종용 데이터 입/출력 제어 회로를 구비한 동기형 메모리장치
JP3788867B2 (ja) * 1997-10-28 2006-06-21 株式会社東芝 半導体記憶装置
KR100252057B1 (ko) * 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
KR100278653B1 (ko) 1998-01-23 2001-02-01 윤종용 이중 데이터율 모드 반도체 메모리 장치
KR100281896B1 (ko) * 1998-07-16 2001-02-15 윤종용 저속 테스트 장비로 테스트되는 더블 데이터 레이트 동기식 디램 집적 회로 장치

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020066761A (ko) * 2001-02-13 2002-08-21 리드테크 리서치 인코포레이티드 동기식 동적 랜덤 액세스 메모리 및 이중 데이터 율동기식 동적 랜덤 액세스 메모리 변환장치 및 관련인터페이스 카드, 메인보드 및 메모리 모듈 인터페이스
JP2004111041A (ja) * 2002-09-19 2004-04-08 Samsung Electronics Co Ltd Ｓｄｒ／ｄｄｒ兼用半導体メモリ装置のデータ出力回路
US6870776B2 (en) 2002-09-19 2005-03-22 Samsung Electronics Co., Ltd. Data output circuit in combined SDR/DDR semiconductor memory device
KR100486263B1 (ko) * 2002-09-19 2005-05-03 삼성전자주식회사 Ｓｄｒ/ｄｄｒ 겸용 반도체 메모리 장치의 데이터 출력 회로
WO2005039051A1 (ja) * 2003-10-17 2005-04-28 Fujitsu Limited 半導体装置及び電圧制御発振回路
US7315213B2 (en) 2003-10-17 2008-01-01 Fujitsu Limited Semiconductor device and voltage-controlled oscillation circuit
US7952410B2 (en) 2003-10-17 2011-05-31 Fujitsu Semiconductor Limited Semiconductor device and voltage-controlled oscillation circuit
JP2009534785A (ja) * 2006-04-24 2009-09-24 サンディスク コーポレイション 高効率フラッシュメモリデータ転送
TWI486964B (zh) * 2006-04-24 2015-06-01 Sandisk Technologies Inc 高效能快閃記憶體資料傳送方法及裝置
US8432767B2 (en) 2007-02-16 2013-04-30 Mosaid Technologies Incorporated Clock mode determination in a memory system
US8644108B2 (en) 2007-02-16 2014-02-04 Mosaid Technologies Incorporated Clock mode determination in a memory system
JP2014059949A (ja) * 2007-02-16 2014-04-03 Mosaid Technol Inc メモリシステムのクロックモード決定
JP2010518547A (ja) * 2007-02-16 2010-05-27 モスエイド テクノロジーズ インコーポレイテッド メモリシステムのクロックモード決定
JP2015165448A (ja) * 2007-02-16 2015-09-17 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． メモリシステムのクロックモード決定
US11347396B2 (en) 2007-02-16 2022-05-31 Mosaid Technologies Incorporated Clock mode determination in a memory system
US11669248B2 (en) 2007-02-16 2023-06-06 Mosaid Technologies Incorporated Clock mode determination in a memory system
US11880569B2 (en) 2007-02-16 2024-01-23 Mosaid Technologies Incorporated Clock mode determination in a memory system
JP2012198965A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
KR20160144734A (ko) * 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102319392B1 (ko) 2015-06-09 2021-11-01 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

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