KR100925395B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 제 1 전압 노드 및 제 2 전압 노드사이에 흐르는 전류로 구동되는 내부 회로, 및 동작 속도 정보 신호에 응답하여 상기 전류의 양을 제어하는 전류 제어부를 포함한다.
내부 회로, 전류, 동작 속도

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부 전압을 인가 받아 동작한다. 반도체 메모리 장치를 구성하는 모든 내부 회로는 외부 전압을 인가 받아 동작한다.
반도체 메모리 장치는 도 1에 도시된 바와 같이, 내부 회로(10), 제 1 전압 공급부(20), 및 제 2 전압 공급부(30)를 포함할 수 있다.
상기 내부 회로(10)는 제 1 전압 노드(node_1)와 제 2 전압 노드(node_2)의 전압 차에 의해 동작한다.
상기 제 1 전압 공급부(20)는 반전 인에이블 신호(enb)가 로우 레벨로 인에이블되면 외부 전압(VDD)을 상기 제 1 전압 노드(node_1)에 인가시킨다.
상기 제 1 전압 공급부(20)는 제 1 트랜지스터(P1)를 포함한다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 반전 인에이블 신호(enb)가 입력되고 소오스에 상기 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 1 전압 노드(node_1)가 연결된다.
상기 제 2 전압 공급부(30)는 인에이블 신호(en)가 하이 레벨로 인에이블되면 접지 전압(VSS)을 상기 제 2 전압 노드(node_2)에 인가시킨다.
상기 제 2 전압 공급부(30)는 제 2 트랜지스터(N1)를 포함한다. 상기 제 2 트랜지스터(N1)는 게이트에 상기 인에이블 신호(en)를 입력 받고 드레인에 상기 제 2 전압 노드(node_2)가 연결되며 소오스에 상기 접지 전압(VSS)을 인가 받는다. 이때, 상기 반전 인에이블 신호(enb)는 상기 인에이블 신호(en)와 위상이 반대인 신호이다.
이와 같이 구성된 일반적인 반도체 메모리 장치는 다음과 같이 동작한다.
상기 제 1 전압 공급부(20)는 상기 반전 인에이블 신호(enb)가 인에이블되면 상기 내부 회로(10)의 상기 제 1 전압 노드(node_1)에 외부 전압(VDD)을 인가시킨다.
상기 제 2 전압 공급부(30)는 상기 인에이블 신호(en)가 인에이블되면 상기 내부 회로(10)의 상기 제 2 전압 노드(node_2)에 접지 전압(VSS)을 인가시킨다.
상기 내부 회로(10)는 상기 제 1 전압 노드(node_1)와 상기 제 2 전압 노드(node_2)의 전압 차로 인하여, 상기 내부 회로(10)의 내부에 전류가 흐르게 되어 동작하게 된다.
이와 같은 일반적인 반도체 메모리 장치는 내부 회로에 흐르는 전류의 양을 일정하게 유지되도록 구성된다.
내부 회로는 동작 속도가 빨라지면 소모되는 전류의 양이 많아지고, 동작 속도가 느려지면 소모되는 전류의 양이 적어지는 특성이 있다. 하지만 일반적인 반도 체 메모리 장치는 내부 회로의 최고 동작 속도에서 요구되는 전류량이 항상 내부 회로에 흐르도록 고정시켜 놓는다. 이와 같은 이유는 반도체 메모리 장치가 고속 동작과 저속 동작을 모두 수행할 수 있도록 하기 위함이다.
따라서 일반적으로 반도체 메모리 장치는 저속 동작을 수행할 경우 전류가 낭비되는 문제점을 감수하고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치의 동작 속도에 따라서 내부 회로에 흐르는 전류의 양을 제어하는 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 전압 노드 및 제 2 전압 노드사이에 흐르는 전류로 구동되는 내부 회로, 및 동작 속도 정보 신호에 응답하여 상기 전류의 양을 제어하는 전류 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 전압 노드에 구동 전압이 인가되면 동작하는 내부 회로; 및 사이즈가 다른 복수개의 트랜지스터를 구비하고 반도체 메모리 장치의 동작 속도가 증가할수록 사이즈가 큰 트랜지스터를 선택적으로 턴온시켜 상기 전압 노드에 구동 전압을 인가시키는 전류 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 전압 노드에 구동 전압이 인가되면 동작하는 내부 회로, 및 복수개의 트랜지스터를 구비하고 반도체 메모리 장치의 동작 속도가 증가할수록 턴온되는 트랜지스터의 개수를 증가시켜 상기 전압 노드에 구동 전압을 인가시키는 전류 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 전압 노드에 흐르는 전류로 구동되는 내부 회로, 반도체 메모리 장치의 동작 속도에 응답하여 제어 신호 의 전압 레벨을 결정하는 제어 신호 생성부, 및 상기 제어 신호의 전압 레벨에 응답하여 상기 전류의 양을 제어하는 스위치를 포함한다.
본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도에 따라 내부 회로에 흐르는 전류의 양을 제어할 수 있으므로, 반도체 메모리 장치의 동작 속도에 따른 전류 낭비를 없애는 효과가 있다.
본 발명에 따른 반도체 메모리 장치는 제 1 전압 노드와 제 2 전압 노드사이에 흐르는 전류로 구동하는 내부 회로, 및 동작 속도 정보 신호에 응답하여 상기 전류의 양을 제어하는 전류 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2a에 도시된 바와 같이, 내부 회로(100), 및 전류 제어부(200)를 포함한다.
상기 내부 회로(100)는 제 1 전압 노드(node_v1)와 제 2 전압 노드(node_v2)사이에 흐르는 전류로 구동한다. 이때, 상기 제 1 전압 노드(node_v1)는 외부 전압 라인(VDD)에 연결된다.
상기 전류 제어부(200)는 동작 속도 정보 신호(CL1, CL2, CL3)에 응답하여 상기 전류의 양을 제어한다.
반도체 메모리 장치의 외부에 구성된 컨트롤러에 의해 MRS(Mode Register Set)가 설정될 때, 반도체 메모리 장치의 동작 속도 또한 설정된다. 상기 동작 속도 정보 신호(CL1, CL2, CL3)는 상기 MRS의 출력 신호일 수 있다. 이때, 상기 동작 속도 정보 신호(CL1, CL2, CL3)는 카스 레이턴시(cas latency) 신호인 경우이다. 또한 상기 동작 속도 정보 신호(CL1, CL2, CL3)는 반도체 메모리 장치에 입력되는 클럭의 주파수를 감지하여 생성할 수도 있다.
상기 동작 속도 정보 신호(CL1, CL2, CL3)를 명확히 구분하기 위하여 이하에서는 제 1 동작 속도 정보 신호(CL1), 제 2 동작 속도 정보 신호(CL2), 및 제 3 동작 속도 정보 신호(CL3)로 표기한다. 이때, 반도체 메모리 장치의 동작 속도가 제일 느릴 때 상기 제 1 동작 속도 정보 신호(CL1)가 인에이블되고, 동작 속도가 제일 빠를 때 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되며, 동작 속도가 제일 느릴 때와 제일 빠를 때 사이의 동작 속도일 경우 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블된다. 본 발명은 반도체 메모리 장치의 동작 속도를 3가지로 구분한 것을 예로 하여 설명할 뿐 동작 속도 3가지로 한정하는 것이 아님을 밝혀둔다.
상기 전류 제어부(200)는 제 1 내지 제 3 스위치(210~230)를 포함한다.
상기 제 1 스위치(210)는 상기 제 1 동작 속도 정보 신호(CL1)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 접지 라인(VSS)을 연결한다.
상기 제 1 스위치(210)는 제 1 트랜지스터(N11)를 포함한다. 상기 제 1 트랜지스터(N11)는 게이트에 상기 제 1 동작 속도 정보 신호(CL1)를 입력 받고 드레인과 소오스는 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)사이에 연결된다.
상기 제 2 스위치(220)는 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블되 면 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)을 연결한다.
상기 제 2 스위치(220)는 제 2 트랜지스터(N12)를 포함한다. 상기 제 2 트랜지스터(N12)는 게이트에 상기 제 2 동작 속도 정보 신호(CL2)를 입력 받고 드레인과 소오스는 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)사이에 연결된다.
상기 제 3 스위치(230)는 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)을 연결한다.
상기 제 3 스위치(230)는 제 3 트랜지스터(N13)를 포함한다. 상기 제 3 트랜지스터(N13)는 게이트에 상기 제 3 동작 속도 정보 신호(CL3)를 입력 받고 드레인과 소오스는 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)사이에 연결된다. 이때, 상기 제 1 트랜지스터(N11)의 사이즈(size)가 제일 작고, 상기 제 3 트랜지스터(N13)의 사이즈가 제일 크다. 또한 상기 제 2 트랜지스터(N12)의 사이즈는 상기 제 1 트랜지스터(N11)와 상기 제 3 트랜지스터(N13)의 사이즈의 중간 사이즈이다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 1 동작 속도 정보 신호(CL1)만이 인에이블된다.
상기 제 1 동작 속도 정보 신호(CL1)만 인에이블되면 제 1 내지 제 3 스위치(210~230) 중 상기 제 1 스위치(210)만이 턴온된다.
제 1 전압 노드(node_v1)가 외부 전압 라인(VDD)에 연결되고, 제 2 전압 노드(node_v2)는 상기 제 1 스위치(210)를 통하여 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 2 동작 속도 정보 신호(CL2)만이 인에이블된다.
상기 제 2 동작 속도 정보 신호(CL2)만 인에이블되면 상기 제 1 내지 제 3 스위치(210~230) 중 상기 제 2 스위치(220)만이 턴온된다.
상기 제 1 전압 노드(node_v1)가 상기 외부 전압 라인(VDD)에 연결되고, 상기 제 2 전압 노드(node_v2)는 상기 제 2 스위치(220)를 통하여 상기 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 3 동작 속도 정보 신호(CL3)만이 인에이블된다.
상기 제 3 동작 속도 정보 신호(CL3)만 인에이블되면 상기 제 1 내지 제 3 스위치(210~230) 중 상기 제 3 스위치(230)만이 턴온된다.
상기 제 1 전압 노드(node_v1)가 상기 외부 전압 라인(VDD)에 연결되고, 상기 제 2 전압 노드(node_v2)는 상기 제 3 스위치(230)를 통하여 상기 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우 제일 작은 사이즈의 트랜지스터를 통해 내부 회로와 접지 라인이 연결됨으로, 내부 회로에서 접지 라인으로 흐르는 전류의 양은 동작 속도가 두번째로 빠를 때보다 적다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우 두번째로 큰 사이즈의 트랜지스터를 통해 내부 회로와 접지 라인이 연결됨으로, 내부 회로에서 접지 라인으로 흐르는 전류의 양은 동작 속도가 제일 빠를 때보다 적다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우 제일 큰 사이즈의 트랜지스터를 통해 내부 회로와 접지 라인이 연결됨으로, 내부 회로에서 접지 라인으로 흐르는 전류의 양이 제일 많다. 이때, 도 2a에 도시된 전류 제어부(200)는 내부 회로에서 접지 라인으로 흐르는 전류의 양을 제어함으로, 전류 싱크부(current sink unit)라고 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 사이즈가 다른 복수개의 트랜지스터를 동작 속도 정보 신호에 따라 선택적으로 턴온시킴으로써, 반도체 메모리 장치의 동작 속도에 따라 내부 회로에서 사용되는 전류의 양을 제어할 수 있다.
따라서 본 발명의 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도에 따라 내부 회로에서 사용되는 전류의 양을 제어함으로, 반도체 메모리 장치의 전류 소모 감소에 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 2b에 도시된 바와 같이, 내부 회로(100), 신호 반전부(200), 및 전류 제어부(300)를 포함한다.
상기 내부 회로(100)는 제 1 전압 노드(node_v1)와 제 2 전압 노드(node_v2)사이에 흐르는 전류로 구동한다. 이때, 상기 제 2 전압 노드(node_v2)는 접지 라인(VSS)에 연결된다.
상기 신호 반전부(200)는 제 1 내지 제 3 동작 속도 정보 신호(CL1, CL2, CL3)를 반전시켜 제 1 내지 제 3 동작 속도 정보 반전 신호(CL1b, CL2b, CL3b)를 생성한다.
상기 신호 반전부(200)는 제 1 내지 제 3 인버터(IV11, IV12, IV13)를 포함한다. 상기 제 1 인버터(IV11)는 상기 제 1 동작 속도 정보 신호(CL1)를 입력 받고 상기 제 1 동작 속도 정보 반전 신호(CL1b)를 출력한다. 상기 제 2 인버터(IV12)는 상기 제 2 동작 속도 정보 신호(CL2)를 입력 받고 상기 제 2 동작 속도 정보 반전 신호(CL2b)를 출력한다. 상기 제 3 인버터(IV13)는 상기 제 3 동작 속도 정보 신호(CL3)를 입력 받고 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 출력한다.
상기 전류 제어부(300)는 제 1 내지 제 3 동작 속도 정보 반전 신호(CL1b, CL2b, CL3b)에 응답하여 상기 전류의 양을 제어한다.
상기 전류 제어부(300)는 제 1 내지 제 3 스위치(310~330)를 포함한다.
상기 제 1 스위치(310)는 상기 제 1 동작 속도 정보 반전 신호(CL1b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 외부 전압 라인(VDD)을 연결한다.
상기 제 1 스위치(310)는 제 1 트랜지스터(P11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 제 1 동작 속도 정보 반전 신호(CL1b)를 입력 받고 드레인과 소오스는 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)사이에 연결된다.
상기 제 2 스위치(320)는 상기 제 2 동작 속도 정보 반전 신호(CL2b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)을 연결한다.
상기 제 2 스위치(320)는 제 2 트랜지스터(P12)를 포함한다. 상기 제 2 트랜지스터(P12)는 게이트에 상기 제 2 동작 속도 정보 반전 신호(CL2b)를 입력 받고 드레인과 소오스는 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)사이에 연결된다.
상기 제 3 스위치(330)는 상기 제 3 동작 속도 정보 반전 신호(CL3b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)을 연결한다.
상기 제 3 스위치(330)는 제 3 트랜지스터(P13)를 포함한다. 상기 제 3 트랜지스터(P13)는 게이트에 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 입력 받고 드레인과 소오스는 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)사이에 연결된다. 이때, 상기 제 1 트랜지스터(P11)의 사이즈가 제일 작고, 상기 제 2 트랜지스터(P12)의 사이즈는 상기 제 1 트랜지스터(P11)의 사이즈보다 크며, 상기 제 3 트랜지스터(P13)의 사이즈는 제일 크다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 1 동작 속도 정보 신호(CL1)만이 인에이블된다. 이때, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 각각이 하이 레벨로 인에이블되면 대응되는 제 1 내지 제 3 동작 속도 정보 반전 신호(CL1b~CL3b)가 로우 레벨로 인에이블되어 제 1 내지 제 3 스위치(310~330)를 턴온시킨다.
상기 제 1 동작 속도 정보 신호(CL1)만 인에이블되면 상기 제 1 내지 제 3 스위치(310~330) 중 상기 제 1 스위치(310)만이 턴온된다.
제 1 전압 노드(node_v1)가 상기 제 1 스위치(310)를 통하여 외부 전압 라인(VDD)에 연결되고 제 2 전압 노드(node_v2)가 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 2 동작 속도 정보 신호(CL2)만이 인에이블된다.
상기 제 2 동작 속도 정보 신호(CL2)만 인에이블되면 상기 제 1 내지 제 3 스위치(310~330) 중 상기 제 2 스위치(320)만이 턴온된다.
상기 제 1 전압 노드(node_v1)가 상기 제 2 스위치(320)를 통하여 상기 외부 전압 라인(VDD)에 연결되고 상기 제 2 전압 노드(node_v2)가 상기 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 3 동작 속도 정보 신호(CL3)만이 인에이블된다.
상기 제 3 동작 속도 정보 신호(CL3)만 인에이블되면 상기 제 1 내지 제 3 스위치(310~330) 중 상기 제 3 스위치(330)만이 턴온된다.
상기 제 1 전압 노드(node_v1)가 상기 제 3 스위치(330)를 통하여 상기 외부 전압 라인(VDD)에 연결되고 상기 제 2 전압 노드(node_v2)가 상기 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우 제일 작은 사이즈의 트랜 지스터를 통해 내부 회로와 외부 전압 라인이 연결됨으로, 내부 회로에 공급되는 전류의 양은 동작 속도가 두번째로 빠를 때보다 적다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우 두번째로 큰 사이즈의 트랜지스터를 통해 내부 회로와 외부 전압 라인이 연결됨으로, 내부 회로에 공급되는 전류의 양은 동작 속도가 제일 빠를 때보다 적다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우 제일 큰 사이즈의 트랜지스터를 통해 내부 회로와 외부 전압 라인이 연결됨으로, 내부 회로에 공급되는 전류의 양이 제일 많다. 이때, 도 2b에 도시된 전류 제어부(200)는 내부 회로에 공급되는 전류의 양을 제어함으로, 전류 소오스부(current source unit)라고 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 사이즈가 다른 복수개의 트랜지스터를 동작 속도 정보 신호에 따라 선택적으로 턴온시킴으로써, 반도체 메모리 장치의 동작 속도에 따라 내부 회로에 공급되는 전류의 양을 제어할 수 있다.
따라서 본 발명의 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도에 따라 내부 회로에 공급되는 전류의 양을 제어함으로, 반도체 메모리 장치의 전류 소모 감소에 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 2c에 도시된 바와 같이, 내부 회로(100), 신호 반전부(200), 및 전류 제어부(300)를 포함한다.
상기 내부 회로(100)는 제 1 전압 노드(node_v1)와 제 2 전압 노드(node_v2)사이에 흐르는 전류로 구동한다.
상기 신호 반전부(200)는 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)를 반전시켜 제 1 내지 제 3 동작 속도 정보 반전 신호(CL1b, CL2b, CL3b)를 생성한다.
상기 신호 반전부(200)는 제 1 내지 제 3 인버터(IV11~IV13)를 포함한다. 상기 제 1 인버터(IV11)는 상기 제 1 동작 속도 정보 신호(CL1)를 입력 받아 상기 제 1 동작 속도 정보 반전 신호(CL1b)를 출력한다. 상기 제 2 인버터(IV12)는 상기 제 2 동작 속도 정보 신호(CL2)를 입력 받아 상기 제 2 동작 속도 정보 반전 신호(CL2b)를 출력한다. 상기 제 3 인버터(IV13)는 상기 제 3 동작 속도 정보 신호(CL3)를 입력 받아 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 출력한다. 이때, 상기 신호 반전부(200)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)가 하이 레벨로 인에이블되면 상기 제 1 내지 제 3 동작 속도 정보 반전 신호(CL1b~CL3b)를 로우 레벨로 인에이블시킨다.
상기 전류 제어부(300)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 상기 전류의 양을 제어한다. 더욱 상세히 설명하면, 상기 전류 제어부(300)는 상기 제 1 내지 제 3 동작 속도 정보 반전 신호(CL1b~CL3b)에 응답하여 상기 내부 회로(100)에 공급되는 전류의 양을 제어하고, 상기 제 1 내지 제 3 동작 속도 정보 반전 신호(CL1~CL3)에 응답하여 상기 내부 회로(100)로부터 흘러나가는 전류의 양을 제어한다.
상기 전류 제어부(300)는 전류 소오스부(current source unit, 310), 및 전류 싱크부(current sink unit, 320)를 포함한다.
상기 전류 소오스부(310)는 상기 제 1 내지 제 3 동작 속도 정보 반전 신호(CL1b~CL3b)에 응답하여 상기 내부 회로(100)에 공급되는 전류의 양을 제어한다. 즉, 상기 전류 소오스부(310)는 상기 제 1 내지 제 3 동작 속도 정보 반전 신호(CL1b~CL3b)에 응답하여 상기 제 1 전압 노드(node_v1)의 전류량을 제어한다.
상기 전류 소오스부(310)는 제 1 내지 제 3 스위치(311~313)를 포함한다.
상기 제 1 스위치(311)는 상기 제 1 동작 속도 정보 반전 신호(CL1b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 외부 전압 라인(VDD)을 연결시킨다.
상기 제 1 스위치(311)는 제 1 트랜지스터(P11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 제 1 동작 속도 정보 반전 신호(CL1b)를 입력 받고 드레인과 소오스에 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)이 연결된다.
상기 제 2 스위치(312)는 상기 제 2 동작 속도 정보 반전 신호(CL2b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)을 연결시킨다.
상기 제 2 스위치(312)는 제 2 트랜지스터(P12)를 포함한다. 상기 제 2 트랜지스터(P12)는 게이트에 상기 제 2 동작 속도 정보 반전 신호(CL2b)가 입력되고 드레인과 소오스에 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)이 연결된다.
상기 제 3 스위치(313)는 상기 제 3 동작 속도 정보 반전 신호(CL3b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)을 연결시킨 다.
상기 제 3 스위치(313)는 제 3 트랜지스터(P13)를 포함한다. 상기 제 3 트랜지스터(P13)는 게이트에 상기 제 3 동작 속도 정보 반전 신호(CL3b)가 입력되고 드레인과 소오스에 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)이 연결된다. 이때, 상기 제 1 내지 제 3 트랜지스터(P11~P13) 중 상기 제 1 트랜지스터(P11)의 사이즈가 제일 작고, 상기 제 3 트랜지스터(P13)의 사이즈가 제일 크다.
상기 전류 싱크부(320)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 상기 내부 회로(100)로부터 흘러나가는 전류의 양을 제어한다.
상기 전류 싱크부(320)는 제 4 내지 제 6 스위치(321~323)를 포함한다.
상기 제 4 스위치(321)는 상기 제 1 동작 속도 정보 신호(CL1)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 접지 라인(VSS)을 연결시킨다.
상기 제 4 스위치(321)는 제 4 트랜지스터(N11)를 포함한다. 상기 제 4 트랜지스터(N11)는 게이트에 상기 제 1 동작 속도 정보 신호(CL1)를 입력 받고 드레인과 소오스에 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)이 연결된다.
상기 제 5 스위치(322)는 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)을 연결시킨다.
상기 제 5 스위치(322)는 제 5 트랜지스터(N12)를 포함한다. 상기 제 5 트랜지스터(N12)는 게이트에 상기 제 2 동작 속도 정보 신호(CL2)가 입력되고 드레인과 소오스에 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)이 연결된다.
상기 제 6 스위치(323)는 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)을 연결시킨다.
상기 제 6 스위치(323)는 제 6 트랜지스터(N13)를 포함한다. 상기 제 6 트랜지스터(N13)는 게이트에 상기 제 3 동작 속도 정보 신호(CL3)가 입력되고 드레인과 소오스에 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)이 연결된다. 이때, 상기 제 4 내지 제 6 트랜지스터(N11~N13) 중 상기 제 4 트랜지스터(N11)의 사이즈가 제일 작고, 상기 제 6 트랜지스터(N13)의 사이즈가 제일 크다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 1 동작 속도 정보 신호(CL1)만이 인에이블된다.
상기 제 1 동작 속도 정보 신호(CL1)만 인에이블되면 제 1 내지 제 6 스위치(311~313, 321~323) 중 상기 제 1 스위치(311)와 상기 제 4 스위치(321)만 턴온된다.
제 1 전압 노드(node_v1)는 상기 제 1 스위치(311)를 통하여 외부 전압 라인(VDD)과 연결되고, 제 2 전압 노드(node_v2)는 상기 제 4 스위치(321)를 통하여 접지 라인(VSS)과 연결된다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 2 동작 속도 정보 신호(CL2)만이 인에이블된다.
상기 제 2 동작 속도 정보 신호(CL2)만 인에이블되면 상기 제 1 내지 제 6 스위치(311~313, 321~323) 중 상기 제 2 스위치(312)와 상기 제 5 스위치(322)만 턴온된다.
상기 제 1 전압 노드(node_v1)는 상기 제 2 스위치(312)를 통하여 상기 외부 전압 라인(VDD)과 연결되고, 상기 제 2 전압 노드(node_v2)는 상기 제 5 스위치(322)를 통하여 상기 접지 라인(VSS)과 연결된다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 3 동작 속도 정보 신호(CL3)만이 인에이블된다.
상기 제 3 동작 속도 정보 신호(CL3)만 인에이블되면 상기 제 1 내지 제 6 스위치(311~313, 321~323) 중 상기 제 3 스위치(313)와 상기 제 6 스위치(323)만 턴온된다.
상기 제 1 전압 노드(node_v1)는 상기 제 3 스위치(313)를 통하여 상기 외부 전압 라인(VDD)과 연결되고, 상기 제 2 전압 노드(node_v2)는 상기 제 6 스위치(323)를 통하여 상기 접지 라인(VSS)과 연결된다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 내부 회로에 전류를 공급하는 트랜지스터 중 제일 작은 사이즈의 트랜지스터와 내부 회로로부터 접지 라인에 전류를 흘리는 트랜지스터 중 제일 작은 사이즈의 트랜지스터만을 턴온시킨다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 내부 회로에 전류를 공급하는 트랜지스터 중 두번째로 사이즈가 큰 트랜지스터와 내부 회로로부터 접지 라인에 전류를 흘리는 트랜지스터 중 두번째로 사이즈가 큰 트랜지스터만을 턴온시킨다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우, 내부 회로에 전류를 공급하는 트랜지스터 중 제일 큰 사이즈의 트랜지스터와 내부 회로로부터 접지 라인에 전류를 흘리는 트랜지스터 중 제일 큰 사이즈의 트랜지스터만을 턴온시킨다.
따라서, 내부 회로는 반도체 메모리 장치의 동작 속도에 따라 사용할 수 있는 전류의 양을 제어 받는다. 즉, 반도체 메모리 장치의 동작 속도가 증가할수록 내부 회로에서 소모되는 전류의 양이 많아지도록 제어되고, 반도체 메모리 장치의 동작 속도가 감소할수록 내부 회로에서 소모되는 전류의 양이 적어지도록 제어된다.
결국, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도에 따라 내부 회로에서 사용되는 전류의 양을 제어함으로서, 반도체 메모리 장치의 전로 소모 감소에 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 3a에 도시된 바와 같이, 내부 회로(100), 제어 신호 생성부(200), 및 전류 제어부(300)를 포함한다.
상기 내부 회로(100)는 제 1 전압 노드(node_v1)와 제 2 전압 노드(node_v2)사이에 흐르는 전류로 구동한다. 이때, 상기 제 1 전압 노드(node_v1)는 외부 전압 라인(VDD)에 연결된다.
상기 제어 신호 생성부(200)는 제 1 내지 제 3 동작 속도 정보 신호(CL1, CL2, CL3)에 응답하여 제 1 및 제 2 제어 신호(ctrl1, ctrl2)를 생성한다. 이때, 상기 제어 신호 생성부(200)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1, CL2, CL3) 중 하나라도 인에이블되면 상기 제 1 제어 신호(ctrl1)를 인에이블시킨다. 또한 상기 제어 신호 생성부(200)는 상기 제 2 및 제 3 동작 속도 정보 신호(CL2, CL3) 중 하나라도 인에이블되면 상기 제 2 제어 신호(ctrl2)를 인에이블시킨다.
상기 제어 신호 생성부(200)는 제 1 및 제 2 노어 게이트(NOR21, NOR22, IV21, IV22)를 포함한다. 상기 제 1 노어 게이트(NOR21)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1, CL2, CL3)를 입력 받는다. 상기 제 1 인버터(IV21)는 상기 제 1 노어 게이트(NOR21)의 출력 신호를 입력 받아 상기 제 1 제어 신호(ctrl1)로서 출력한다.
상기 전류 제어부(300)는 상기 제 1 및 제 2 제어 신호(ctrl1, ctrl2), 및 상기 제 3 동작 속도 정보 신호(CL3)에 응답하여 상기 전류량을 제어한다.
상기 전류 제어부(300)는 제 1 내지 제 3 스위치(310~330)를 포함한다.
상기 제 1 스위치(310)는 상기 제 1 제어 신호(ctrl1)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 접지 라인(VSS)을 연결시킨다.
상기 제 1 스위치(310)는 제 1 트랜지스터(N21)를 포함한다. 상기 제 1 트랜지스터(N21)는 게이트에 상기 제 1 제어 신호(ctrl1)를 입력 받고 드레인과 소오스는 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)사이에 연결된다.
상기 제 2 스위치(320)는 상기 제 2 제어 신호(ctrl2)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)을 연결시킨다.
상기 제 2 스위치(320)는 제 2 트랜지스터(N22)를 포함한다. 상기 제 2 트랜지스터(N22)는 게이트에 상기 제 2 제어 신호(ctrl2)를 입력 받고 드레인과 소오스는 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)사이에 연결된다.
상기 제 3 스위치(330)는 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)을 연결시킨다.
상기 제 3 스위치(330)는 상기 제 3 트랜지스터(N23)를 포함한다. 상기 제 3 트랜지스터(N23)는 게이트에 상기 제 3 동작 속도 정보 신호(CL3)를 입력 받고 드레인과 소오스는 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)사이에 연결된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 1 동작 속도 정보 신호(CL1)만이 인에이블된다.
상기 제 1 동작 속도 정보 신호(CL1)만 인에이블되면 제 1 내지 제 3 스위치(310~330) 중 상기 제 1 스위치(310)만 턴온된다.
제 1 전압 노드(node_v1)가 외부 전압 라인(VDD)에 연결되고, 제 2 전압 노드(node_v2)는 상기 제 1 스위치(310)를 통하여 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 2 동작 속도 정보 신호(CL2)만이 인에 이블된다.
상기 제 2 동작 속도 정보 신호(CL2)만 인에이블되면 상기 제 1 내지 제 3 스위치(310~330) 중 상기 제 1 및 제 2 스위치(310, 320)만 턴온된다.
상기 제 1 전압 노드(node_v1)가 외부 전압 라인(VDD)에 연결되고, 제 2 ㅈ2 전압 노드(node_v2)는 상기 제 1 및 제 2 스위치(310, 320)를 통하여 상기 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 3 동작 속도 정보 신호(CL3)만이 인에이블된다.
상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 1 내지 제 3 스위치(310~330)는 모두 턴온된다.
상기 제 1 전압 노드(node_v1)는 상기 외부 전압 라인(VDD)에 연결되고, 상기 제 2 전압 노드(node_v2)는 상기 제 1 내지 제 3 스위치(310~330)를 통하여 상기 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 1개의 트랜지스터를 통해 내부 회로와 접지 라인이 연결됨으로, 내부 회로에서 접지 라인으로 흐르는 전류의 양은 동작 속도가 두번째로 빠를 경우보다 적다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 2개의 트랜지스터를 통해 내부 회로와 접지 라인이 연결됨으로, 내부 회로에서 접지 라인으로 흐르는 전류의 양은 동작 속도가 제일 빠를 경우보다 적다.
반도체 메모리 동작 속도가 제일 빠를 경우, 3개의 트랜지스터를 통해 내부 회로와 접지 라인이 연결됨으로, 내부 회로에서 접지 라인으로 흐르는 전류의 양은 제일 많다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 동작 속도 정보 신호에 따라 내부 회로와 접지 라인을 연결시키는 트랜지스터의 개수를 제어함으로써, 반도체 메모리 장치의 동작 속도에 따라서 내부 회로에 사용되는 전류의 양을 제어할 수 있다. 따라서 본 발명은 반도체 메모리 장치의 동작 속도에 따라 내부 회로에 사용되는 전류의 양을 제어함으로, 반도체 메모리 장치의 전류 소모 감소에 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 3b에 도시된 바와 같이, 내부 회로(100), 제어 신호 생성부(200), 및 전류 제어부(300)를 포함한다.
상기 내부 회로(100)는 제 1 전압 노드(node_v1)와 제 2 전압 노드(node_v2)사이에 흐르는 전류로 구동한다. 이때, 상기 제 2 전압 노드(node_v2)는 접지 라인(VSS)에 연결된다.
상기 제어 신호 생성부(200)는 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 제 1 제어 반전 신호(ctrl1b), 제 2 제어 반전 신호(ctrl2b), 및 제 3 제어 반전 신호(ctrl3b)를 생성한다. 이때, 상기 제어 신호 생성부(200)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 하나라도 인에이블되면 상기 제 1 제어 반전 신호(ctrl1b)를 인에이블시킨다. 또한 상기 제어 신호 생성부(200)는 상기 제 2 및 제 3 동작 속도 정보 신호(CL2, CL3) 중 하나라 도 인에이블되면 상기 제 2 제어 반전 신호(ctrl2b)를 인에이블시킨다. 마지막으로, 상기 제어 신호 생성부(300)는 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 3 제어 반전 신호(ctrl3b)를 인에이블시킨다.
상기 제어 신호 생성부(200)는 제 1 및 제 2 노어 게이트(NOR21, NOR22), 및 인버터(IV21)를 포함한다. 상기 제 1 노어 게이트(NOR21)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)를 입력 받아 상기 제 1 제어 반전 신호(ctrl1b)를 생성한다. 상기 제 2 노어 게이트(NOR22)는 상기 제 2 및 제 3 동작 속도 정보 신호(CL2, CL3)를 입력 받아 상기 제 2 제어 반전 신호(ctrl2b)를 생성한다. 상기 인버터(IV21)는 상기 제 3 동작 속도 정보 신호(CL3)를 입력 받아 상기 제 3 제어 반전 신호(ctrl3b)를 생성한다.
상기 전류 제어부(300)는 상기 제 1 내지 제 3 제어 반전 신호(ctrl1b~ctrl3b)에 응답하여 상기 전류의 양을 제어한다.
상기 전류 제어부(300)는 제 1 내지 제 3 스위치(310~330)를 포함한다.
상기 제 1 스위치(310)는 상기 제 1 제어 반전 신호(ctrl1b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 외부 전압 라인(VDD)을 연결시킨다.
상기 제 1 스위치(310)는 제 1 트랜지스터(P21)를 포함한다. 상기 제 1 트랜지스터(P21)는 게이트에 상기 제 1 제어 반전 신호(ctrl1b)를 입력 받고 드레인과 소오스는 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)에 연결된다.
상기 제 2 스위치(320)는 상기 제 2 제어 반전 신호(ctrl2b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)을 연결시킨다.
상기 제 2 스위치(320)는 제 2 트랜지스터(P22)를 포함한다. 상기 제 2 트랜지스터(P22)는 게이트에 상기 제 2 제어 반전 신호(ctrl2b)를 입력 받고 드레인과 소오스는 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)에 연결된다.
상기 제 3 스위치(330)는 상기 제 3 제어 반전 신호(ctrl3b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)을 연결시킨다.
상기 제 3 스위치(330)는 제 3 트랜지스터(P23)를 포함한다. 상기 제 3 트랜지스터(P23)는 게이트에 상기 제 3 제어 반전 신호(ctrl3b)가 입력되고 드레인과 소오스는 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)에 연결된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 1 동작 속도 정보 신호(CL1)만이 인에이블된다.
상기 제 1 동작 속도 정보 신호(CL1)만 인에이블되면 제 1 내지 제 3 스위치(310~330) 중 상기 제 1 스위치(310)만이 턴온된다.
제 1 전압 노드(node_v1)는 상기 제 1 스위치(310)를 통하여 외부 전압 라인(VDD)과 연결되고, 제 2 전압 노드(node_v2)는 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 2 동작 속도 정보 신호(CL2)만 인에이블된다.
상기 제 2 동작 속도 정보 신호(CL2)만 인에이블되면 상기 제 1 내지 제 3 스위치(310~330) 중 상기 제 1 및 제 2 스위치(310, 320)만 턴온된다.
상기 제 1 전압 노드(node_v1)는 상기 제 1 및 제 2 스위치(310, 320)를 통하여 상기 외부 전압 라인(VDD)과 연결되고, 상기 제 2 전압 노드(node_v2)는 상기 접지 라인(VSS)에 연결된다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 3 동작 속도 정보 신호(CL3)만이 인에이블된다.
상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 1 내지 제 3 스위치(310~330)가 모두 턴온된다.
상기 제 1 전압 노드(node_v1)는 상기 제 1 내지 제 3 스위치(310~330)를 통하여 상기 외부 전압 라인(VDD)와 연결되고, 상기 제 2 전압 노드(node_v2)는 상기 접지 라인(VSS)과 연결된다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 내부 회로에 공급되는 전류는 1개의 트랜지스터를 통해 공급된다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 내부 회로에 공급되는 전류는 2개의 트랜지스터를 통해 공급된다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우, 내부 회로에 공급되는 전류는 3개의 트랜지스터를 통해 공급된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도에 따라 턴온되는 트랜지스터의 개수를 제어하고, 턴온된 트랜지스터는 내부 회로에 전류를 공급한다. 예를 들어, 반도체 메모리 장치의 동작 속도가 증가할수록 턴온되는 트랜지스터의 개수를 증가시키고, 턴온된 트랜지스터를 통해 내부 회로에 전류를 공급한다. 즉, 본 발명은 반도체 메모리 장치의 동작 속도가 증가할수록 내부 회로에 더 많은 양의 전류를 공급한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도에 따라 내부 회로에 공급하는 전류의 양을 제어함으로, 반도체 메모리 장치의 전류 소모량을 줄일 수 있는 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 3c에 도시된 바와 같이, 내부 회로(100), 제어 신호 생성부(200), 및 전류 제어부(300)를 포함한다.
상기 내부 회로(100)는 제 1 전압 노드(node_v1)와 제 2 전압 노드(node_v2)사이에 흐르는 전류로 구동한다.
상기 제어 신호 생성부(200)는 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 제 1 및 제 2 제어 신호(ctrl1, ctrl2), 제 1 및 제 2 제어 반전 신호(ctrl1b, ctrl2b), 및 제 3 동작 속도 정보 반전 신호(CL3b)를 생성한다. 예를 들어, 상기 제어 신호 생성부(200)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 하나라도 인에이블되면 상기 제 1 제어 신호(ctrl1), 및 상기 제 1 제어 반전 신호(ctrl1b)를 인에이블시킨다. 또한 상기 제어 신호 생성부(200)는 상기 제 2 및 제 3 동작 속도 정보 신호(CL2~CL3) 중 하나라도 인에이블되면 상기 제 2 제어 신호(ctrl2) 및 상기 제 2 제어 반전 신호(ctrl2b)를 인에이블시킨다. 상기 제어 신호 생성부(200)는 상기 제 3 동작 속도 정보 신호(CL3)가 인에이 블되면 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 인에이블시킨다.
상기 제어 신호 생성부(200)는 제 1 및 제 2 노어 게이트(NOR21, NOR22), 및 제 1 내지 제 3 인버터(IV21~IV23)를 포함한다. 상기 제 1 노어 게이트(NOR21)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)를 입력 받아 상기 제 1 제어 반전 신호(ctrl1b)를 생성한다. 상기 제 1 인버터(IV21)는 상기 제 1 제어 반전 신호(ctrl1b)를 입력 받아 상기 제 1 제어 신호(ctrl1)를 생성한다. 상기 제 2 노어 게이트(NOR22)는 상기 제 2 및 제 3 동작 속도 정보 신호(CL2, CL3)를 입력 받아 상기 제 2 제어 반전 신호(ctrl2b)를 생성한다. 상기 제 2 인버터(IV22)는 상기 제 2 제어 반전 신호(ctrl2b)를 입력 받아 상기 제 2 제어 신호(ctrl2)를 생성한다. 상기 제 3 인버터(IV23)는 상기 제 3 동작 속도 정보 신호(CL3)를 입력 받아 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 생성한다.
상기 전류 제어부(300)는 상기 제 1 및 제 2 제어 신호(ctrl1, ctrl2), 상기 제 1 및 제 2 제어 반전 신호(ctrl1b, ctrl2b), 및 상기 제 3 동작 속도 정보 반전 신호(CL3b)에 응답하여 상기 전류의 양을 제어한다.
상기 전류 제어부(300)는 전류 소오스부(310), 및 전류 싱크부(320)를 포함한다.
상기 전류 소오스부(310)는 상기 제 1 제어 반전 신호(ctrl1b), 상기 제 2 제어 반전 신호(ctrl2b), 및 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 입력 받아 상기 내부 회로(100)에 공급되는 상기 전류의 양을 제어한다.
상기 전류 소오스부(310)는 제 1 내지 제 3 스위치(311~313)를 포함한다.
상기 제 1 스위치(311)는 상기 제 1 제어 반전 신호(ctrl1b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 외부 전압 라인(VDD)을 연결시킨다.
상기 제 1 스위치(311)는 제 1 트랜지스터(P21)를 포함한다. 상기 제 1 트랜지스터(P21)는 게이트에 상기 제 1 제어 반전 신호(ctrl1b)를 입력 받고 드레인과 소오스에 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)이 연결된다.
상기 제 2 스위치(312)는 상기 제 2 제어 반전 신호(ctrl2b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)을 연결시킨다.
상기 제 2 스위치(312)는 제 2 트랜지스터(P22)를 포함한다. 상기 제 2 트랜지스터(P22)는 게이트에 상기 제 2 제어 반전 신호(ctrl2b)를 입력 받고 드레인과 소오스에 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)이 연결된다.
상기 제 3 스위치(313)는 상기 제 3 동작 속도 정보 반전 신호(CL3b)가 인에이블되면 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)을 연결시킨다.
상기 제 3 스위치(313)는 제 3 트랜지스터(P23)를 포함한다. 상기 제 3 트랜지스터(P23)는 게이트에 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 입력 받고 드레인과 소오스에 상기 제 1 전압 노드(node_v1)와 상기 외부 전압 라인(VDD)이 연결된다.
상기 전류 싱크부(320)는 상기 제 1 및 제 2 제어 신호(ctrl1, ctrl2), 및 상기 제 3 동작 속도 정보 신호(CL3)에 응답하여 상기 내부 회로(100)로부터 접지 라인(VSS)에 흐르는 상기 전류의 양을 제어한다.
상기 전류 싱크부(320)는 제 4 내지 제 6 스위치(321~323)를 포함한다.
상기 제 4 스위치(321)는 상기 제 1 제어 신호(ctrl1)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)을 연결시킨다.
상기 제 4 스위치(321)는 제 4 트랜지스터(N21)를 포함한다. 상기 제 4 트랜지스터(N21)는 게이트에 상기 제 1 제어 신호(ctrl1)를 입력 받고 드레인과 소오스에 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)이 연결된다.
상기 제 5 스위치(322)는 상기 제 2 제어 신호(ctrl2)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)을 연결시킨다.
상기 제 5 스위치(322)는 상기 제 5 트랜지스터(N22)를 포함한다. 상기 제 5 트랜지스터(N22)는 게이트에 상기 제 2 제어 신호(ctrl2)를 입력 받고 드레인과 소오스에 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)이 연결된다.
상기 제 6 스위치(323)는 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)을 연결시킨다.
상기 제 6 스위치(323)는 상기 제 6 트랜지스터(N23)를 포함한다. 상기 제 6 트랜지스터(N23)는 게이트에 상기 제 3 동작 속도 정보 신호(CL3)를 입력 받고 드레인과 소오스에 상기 제 2 전압 노드(node_v2)와 상기 접지 라인(VSS)이 연결된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 제 1 내지 제 3 동작 속 도 정보 신호(CL1~CL3) 중 상기 제 1 동작 속도 정보 신호(CL1)만이 인에이블된다.
상기 제 1 동작 속도 정보 신호(CL1)가 인에이블되면 제 1 내지 제 3 스위치(311~313) 중 상기 제 1 스위치(311)만 턴온되고, 상기 제 4 내지 제 6 트랜지스터(321~323) 중 상기 제 4 스위치(321)만 턴온된다.
제 1 전압 노드(node_v1)는 상기 제 1 스위치(311)를 통하여 외부 전압 라인(VDD)과 연결되고, 제 2 전압 노드(node_v2)는 상기 제 4 스위치(321)를 통하여 접지 라인(VSS)과 연결된다.
반도체 메모리 장치의 동작 속도가 두번째로 빠르면, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 2 동작 속도 정보 신호(CL2)만이 인에이블된다.
상기 제 2 동작 속도 정보 신호(CL2)가 인에이블되면 상기 제 1 내지 제 3 스위치(311~313) 중 상기 제 1 및 제 2 스위치(311, 312)가 턴온되고, 상기 제 4 내지 제 6 스위치(321~323) 중 상기 제 4 및 제 5 스위치(321,322)가 턴온된다.
상기 제 1 전압 노드(node_v1)는 상기 제 1 및 제 2 스위치(311, 312)를 통하여 상기 외부 전압 라인(VDD)과 연결되고, 상기 제 2 전압 노드(node_v2)는 상기 제 4 및 제 5 스위치(321, 322)를 통하여 상기 접지 라인(VSS)과 연결된다.
반도체 메모리 장치의 동작 속도가 제일 빠르면, 상기 제 1 동작 속도 정보 신호(CL1~CL3) 중 상기 제 3 동작 속도 정보 신호(CL3)만이 인에이블된다.
상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 1 내지 제 6 스위치(311~313, 321~323)가 모두 턴온된다.
상기 제 1 전압 노드(node_v1)는 상기 제 1 내지 제 3 스위치(311~313)를 통하여 상기 외부 전압 라인(VDD)과 연결되고, 상기 제 2 전압 노드(node_v2)는 상기 제 4 내지 제 6 스위치(321~323)를 통하여 상기 접지 라인(VSS)과 연결된다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 1개의 스위치를 통하여 내부 회로에 전류를 공급하고, 1개의 스위치를 통하여 전류를 내부 회로로부터 흘러나가게 한다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 2개의 스위치를 통하여 내부 회로에 전류를 공급하고, 2개의 스위치를 통하여 전류를 내부 회로로부터 흘러나가게 한다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우, 3개의 스위치를 통하여 내부 회로에 전류를 공급하고, 3개의 스위치를 통하여 전류를 내부 회로로부터 흘러나가게 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도에 따라 내부 회로에 전류를 공급하는 스위치의 개수를 제어하고, 내부 회로로부터 접지 라인으로 전류를 흘리는 스위치의 개수를 제어한다. 따라서 본 발명은 반도체 메모리 장치의 동작 속도에 따라 내부 회로에서 사용되는 전류의 양을 제어할 수 있다.
본 발명은 반도체 메모리 장치의 동작 속도에 따라 내부 회로에서 사용되는 전류의 양을 제어할 수 있어, 반도체 메모리 장치의 전류 소모를 줄일 수 있는 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 4a에 도시된 바와 같이, 내부 회로(100), 및 전류 제어부(200)를 포함한다.
상기 내부 회로(100)는 제 1 전압 노드(node_v1)와 제 2 전압 노드(node_v2)사이에 흐르는 전류로 구동한다. 이때, 상기 제 2 전압 노드(node_v2)는 접지 라인(VSS)에 연결된다.
상기 전류 제어부(200)는 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 상기 전류의 양을 제어한다. 예를 들어, 상기 전류 제어부(200)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 반도체 메모리 장치의 동작 속도가 증가할수록 상기 전류의 양을 증가시킨다. 즉, 상기 전류 제어부(200)는 상기 제 1 내지 제 3 동작 속도 정보 신호(C1~CL3)에 응답하여 반도체 메모리 장치의 동작 속도가 증가할수록 상기 내부 회로(100)에 공급하는 전류의 양을 증가시킨다.
상기 전류 제어부(200)는 제어 신호 생성부(210), 및 스위치(220)를 포함한다.
상기 제어 신호 생성부(210)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~Cl3)에 응답하여 제어 반전 신호(ctrlb)의 전압 레벨을 제어한다. 예를 들어, 상기 제어 신호 생성부(210)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~Cl3)에 응답하여 상기 반도체 메모리 장치의 동작 속도가 증가할수록 상기 제어 반전 신호(ctrlb)의 전압 레벨을 낮춘다.
상기 제어 신호 생성부(210)는 도 5에 도시된 바와 같이, 조합 신호 생성 부(211), 및 신호 전압 제어부(212)를 포함한다.
상기 조합 신호 생성부(211)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 제 1 내지 제 2 조합 신호(com_s1, com_s2)를 생성한다. 예를 들어, 상기 조합 신호 생성부(211)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 하나라도 인에이블되면 상기 제 1 조합 신호(com_s1)를 인에이블시킨다. 또한 상기 조합 신호 생성부(211)는 상기 제 2 및 제 3 동작 속도 정보 신호(CL2, CL3) 중 하나라도 인에이블되면 상기 제 2 조합 신호(com_s2)를 인에이블시킨다.
상기 조합 신호 생성부(211)는 제 1 및 제 2 노어 게이트(NOR41, NOR42), 및 제 1 및 제 2 인버터(IV41, IV42)를 포함한다. 상기 제 1 노어 게이트(NOR41)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)를 입력 받는다. 상기 제 1 인버터(IV41)는 상기 제 1 노어 게이트(NOR41)의 출력 신호를 입력 받아 상기 제 1 조합 신호(com_s1)를 생성한다. 상기 제 2 노어 게이트(NOR42)는 상기 제 2 및 제 3 동작 속도 정보 신호(CL2, CL3)를 입력 받는다. 상기 제 2 인버터(VI42)는 상기 제 2 노어 게이트(NOR42)의 출력 신호를 입력 받아 상기 제 2 조합 신호(com_s2)를 생성한다.
상기 신호 전압 제어부(212)는 상기 제 1 조합 신호(com_s1)만 인에이블되었을 때보다 상기 제 1 및 제 2 조합 신호(com_s1, com_s2)가 인에이블되었을 때 상기 제어 반전 신호(ctrlb)의 전압 레벨을 낮춘다. 또한 상기 신호 전압 제어부(212)는 상기 제 1 및 제 2 조합 신호(com_s1, com_s2)가 인에이블되었을 때보다 상기 제 1 및 제 2 조합 신호(com_s1, com_s2), 및 상기 제 3 동작 속도 정보 신호(CL3)가 모두 인에이블되었을 때 상기 제어 반전 신호(ctrlb)의 전압 레벨을 낮춘다.
상기 신호 전압 제어부(212)는 제 1 내지 제 4 트랜지스터(P41, N41~N43)를 포함한다. 상기 제 1 트랜지스터(P41)는 게이트에 바이어스 전압(Bias1)을 인가 받고 소오스에 외부 전압 라인(VDD)에 연결된다. 상기 제 2 트랜지스터(N41)는 게이트에 상기 제 1 조합 신호(com_s1)를 입력 받고 드레인에 상기 제 1 트랜지스터(P41)의 드레인이 연결되고 소오스에 접지 라인(VSS)이 연결된다. 상기 제 3 트랜지스터(N42)는 게이트에 상기 제 2 조합 신호(com_s2)를 입력 받고 드레인에 상기 제 1 트랜지스터(P41)와 상기 제 2 트랜지스터(N41)가 연결된 노드가 연결되고 소오스에 상기 접지 라인(VSS)이 연결된다. 상기 제 4 트랜지스터(N43)는 게이트에 상기 제 3 동작 속도 정보 신호(CL3)를 입력 받고 드레인에 상기 제 1 내지 제 3 트랜지스터(P41, N41, N42)가 연결된 노드가 연결되고 소오스에 상기 접지 라인(VSS)이 연결된다. 이때, 상기 제 1 내지 제 4 트랜지스터(P41, N41~N43)가 연결된 노드에서 상기 제어 반전 신호(ctrlb)가 출력된다.
상기 스위치(220)는 상기 제어 신호(ctrlb)의 전압 레벨이 낮아질수록 상기 제 1 전압 노드(node_v1)에 전달하는 상기 전류의 양을 증가시킨다.
상기 스위치(220)는 피모스 트랜지스터(P31)를 포함한다. 상기 피모스 트랜지스터(P31)는 게이트에 상기 제어 신호(ctrlb)를 입력 받고 드레인과 소오스에 외부 전압 라인(VDD)과 상기 제 1 전압 노드(node_v1)가 연결된다. 일반적으로 상기 피모스 트랜지스터(P31)는 게이트 전압 레벨이 낮아질수록 턴온 정도가 커진다. 따라서 상기 피모스 트랜지스터(P31)는 상기 제어 신호(ctrlb)의 전압 레벨이 낮아질수록 턴온 정도가 켜져 상기 외부 전압 라인(VDD)으로부터 상기 제 1 전압 노드(node_v1)에 흐르는 전류의 양을 증가시킨다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 1 동작 속도 정보 신호(CL1)만이 인에이블된다.
상기 제 1 동작 속도 정보 신호(CL1)가 인에이블되면 제 1 조합 신호(com_s1)만 인에이블된다.
상기 제 1 조합 신호(com_s1)가 인에이블되면 도 5에 도시된 신호 전압 제어부(212)를 구성하는 제 2 트랜지스터(N41)가 턴온된다. 상기 제 2 트랜지스터(N41)가 턴온되면 상기 제 2 트랜지스터(N41)가 턴온되지 않았을 때보다 제어 반전 신호(ctrlb)의 전압 레벨이 낮아진다.
도 4a에 도시된 스위치(220)는 전압 레벨이 낮아진 상기 제어 반전 신호(ctrlb)를 입력 받아 턴온되어 제 1 전압 노드(node_v1)에 전류를 공급한다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블된다.
상기 제 2 동작 속도 정보 신호(CL2)가 인에이블되면 상기 제 1 및 제 2 조 합 신호(com_s1, com_s2)가 인에이블된다.
상기 신호 전압 제어부(212)를 구성하는 상기 제 2 트랜지스터(N41)와 제 3 트랜지스터(N42)가 턴온된다.
상기 신호 전압 제어부(212)는 상기 제 2 트랜지스터(N41)가 턴온되었을 때보다 상기 제 2 및 제 3 트랜지스터(N41, N42)가 턴온되었을 때 상기 제어 반전 신호(ctrlb)의 전압 레벨을 더 낮춘다.
상기 스위치(220)는 상기 제어 반전 신호(ctrlb)를 입력 받아 턴온되어 상기 제 1 전압 노드(node_v1)에 전류를 공급한다. 이때, 상기 제 1 전압 노드(node_v1)에는 반도체 메모리 장치의 동작 속도가 제일 느릴 때보다 더 많은 양의 전류가 흐른다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블된다.
상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 1 및 제 2 조합 신호(com_s1, com_s2)가 인에이블된다.
상기 신호 전압 제어부(212)를 구성하는 상기 제 2 및 제 3 트랜지스터(N41, N42), 및 제 4 트랜지스터(N43)가 턴온된다. 상기 제 2 및 제 3 트랜지스터(N41, N42)가 턴온되었을 때보다 상기 제 2 내지 제 4 트랜지스터(N41~N43)가 턴온되었을 때 상기 제어 반전 신호(ctrlb)의 전압 레벨은 더욱 낮아진다.
상기 스위치(220)는 상기 제어 반전 신호(ctrlb)를 입력 받아 턴온되어 상기 제 1 전압 노드(node_v1)에 전류를 공급한다. 이때, 상기 제 1 전압 노드(node_v1)에 흐르는 전류의 양은 반도체 메모리 장치의 동작 속도가 두번째로 빠를 때보다 많다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도에 따라 내부 회로에 공급하는 전류의 양을 제어함으로써, 반도체 메모리 장치의 전류 소모를 감소시킬 수 있는 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 4b에 도시된 바와 같이, 내부 회로(100), 및 전류 제어부(200)를 포함한다.
상기 내부 회로(100)는 제 1 전압 노드(node_v1)와 제 2 전압 노드(node_v2)사이에 흐르는 전류로 구동한다. 이때, 상기 제 1 전압 노드(node_v1)는 외부 전압 라인(VDD)에 연결된다.
상기 전류 제어부(200)는 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 상기 내부 회로(100)로부터 접지 라인(VSS)에 흐르는 상기 전류의 양을 제어한다. 예를 들어, 상기 전류 제어부(200)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 반도체 메모리 장치의 동작 속도가 증가할수록 상기 전류의 양을 증가시킨다. 즉, 상기 전류 제어부(200)는 반도체 메모리 장치의 동작 속도가 증가할수록 상기 제 2 전압 노드(node_v2)에 흐르는 상기 전류의 양을 증가시킨다.
상기 전류 제어부(200)는 제어 신호 생성부(230), 및 스위치(240)를 포함한다.
상기 제어 신호 생성부(230)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 제어 신호(ctrl)의 전압 레벨을 제어한다. 예를 들어, 상기 제어 신호 생성부(230)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 반도체 메모리 장치의 동작 속도가 증가할수록 상기 제어 신호(ctrl)의 전압 레벨을 높인다.
상기 제어 신호 생성부(230)는 도 6에 도시된 바와 같이, 조합 신호 생성부(231), 및 신호 전압 제어부(232)를 포함한다.
상기 조합 신호 생성부(231)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 제 1 조합 반전 신호(com_s1b), 제 2 조합 반전 신호(com_s2b), 및 제 3 동작 속도 정보 반전 신호(CL3b)를 생성한다. 예를 들어, 상기 조합 신호 생성부(231)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 하나라도 인에이블되면 상기 제 1 조합 반전 신호(com_s1b)를 인에이블시킨다. 상기 조합 신호 생성부(231)는 상기 제 2 및 제 3 동작 속도 정보 신호(CL2, CL3) 중 하나라도 인에이블되면 상기 제 2 조합 반전 신호(com_s2b)를 인에이블시킨다. 상기 조합 신호 생성부(231)는 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 인에이블시킨다.
상기 조합 신호 생성부(231)는 제 1 및 제 2 노어 게이트(NOR41, NOR42), 및 인버터(IV41)를 포함한다. 상기 제 1 노어 게이트(NOR41)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)를 입력 받아 상기 제 1 조합 반전 신호(com_s1b)를 생성한다. 상기 제 2 노어 게이트(NOR42)는 상기 제 2 및 제 3 동작 속도 정보 신 호(CL2, CL3)를 입력 받아 상기 제 2 조합 반전 신호(com_s2b)를 생성한다. 상기 인버터(IV41)는 상기 제 3 동작 속도 정보 신호(CL3)를 입력 받아 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 생성한다.
상기 신호 전압 제어부(232)는 상기 제 1 조합 반전 신호(com_s1)가 인에이블되었을 때보다 상기 제 1 및 제 2 조합 반전 신호(com_s1b, com_s2b)가 인에이블되었을 때 상기 제어 신호(ctrl)의 전압 레벨을 높인다. 또한 상기 신호 전압 제어부(232)는 상기 제 1 및 제 2 조합 반전 신호(com_s1b, com_s2b)가 인에이블되었을 때보다 상기 제 1 및 제 2 조합 반전 신호(com_s1b, com_s2b), 및 상기 제 3 동작 속도 정보 반전 신호(CL3b)가 인에이블되었을 때 상기 제어 신호(ctrl)의 전압 레벨을 높인다.
상기 신호 전압 제어부(232)는 제 1 내지 제 4 트랜지스터(N41, P41~P43)를 포함한다. 상기 제 1 트랜지스터(N41)는 게이트에 바이어스 전압(Bias2)을 인가 받고 소오스에 상기 접지 라인(VSS)이 연결된다. 상기 제 2 트랜지스터(P41)는 게이트에 상기 제 1 조합 반전 신호(com_s1)를 입력 받고 소오스에 상기 외부 전압 라인(VDD)이 연결되며 드레인에 상기 제 1 트랜지스터(N41)의 드레인이 연결된다. 상기 제 3 트랜지스터(P42)는 게이트에 상기 제 2 조합 반전 신호(com_s2b)를 입력 받고 소오스에 상기 외부 전압 라인(VDD)이 연결되고 드레인에 상기 제 1 트랜지스터(N41)와 상기 제 2 트랜지스터(P41)가 연결된 노드가 연결된다. 상기 제 4 트랜지스터(P43)는 게이트에 상기 제 3 동작 속도 정보 반전 신호(CL3b)를 입력 받고 소오스에 상기 외부 전압 라인(VDD)이 연결되며 드레인에 상기 제 1 내지 제 3 트 랜지스터(N41, P41, P42)가 연결된 노드가 연결된다. 이때, 상기 제 1 내지 제 4 트랜지스터(N41, P41~P43)가 연결된 노드에서 상기 제어 신호(ctrl)가 생성된다.
상기 스위치(240)는 도 4b에 도시된 바와 같이, 엔모스 트랜지스터(N31)를 포함한다. 상기 엔모스 트랜지스터(N31)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 드레인에 상기 제 2 전압 노드(node_v2)가 연결되고 소오스에 상기 접지 라인(VSS)이 연결된다. 일반적으로 상기 엔모스 트랜지스터(N31)는 게이트에 인가되는 전압 레벨이 높아질수록 턴온 정도가 커진다. 즉, 상기 엔모스 트랜지스터(N31)는 상기 제어 신호(ctrl)의 전압 레벨이 높아질수록 턴온 정도가 커져 상기 제 2 전압 노드(node_v2)로부터 상기 접지 라인(VSS)으로 흐르는 전류의 양을 증가시킨다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 1 동작 속도 정보 신호(CL1)만이 인에이블된다.
상기 제 1 동작 속도 정보 신호(CL1)가 인에이블되면 제 1 조합 반전 신호(com_s1b)가 인에이블된다. 상기 제 1 조합 반전 신호(com_s1b)가 인에이블되면 도 6에 도시된 신호 전압 제어부(232)를 구성하는 제 2 트랜지스터(P41)가 턴온된다. 상기 제 2 트랜지스터(P41)가 턴온되면 상기 제 2 트랜지스터(P41)가 턴온되지 않았을 때보다 높은 전압 레벨의 상기 제어 신호(ctrl)가 생성된다.
상기 제어 신호(ctrl)를 입력 받는 스위치(240)는 턴온되어 제 2 전압 노 드(node_v2)로부터 접지 라인(VSS)으로 전류를 흘린다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블된다.
상기 제 2 동작 속도 정보 신호(CL2)가 인에이블되면 상기 제 1 조합 반전 신호(com_s1b)와 제 2 조합 반전 신호(com_s2b)가 인에이블된다. 상기 제 1 및 제 2 조합 반전 신호(com_s1b, com_s2b)가 인에이블되면 상기 신호 전압 제어부(232)를 구성하는 상기 제 2 트랜지스터(P41), 및 제 3 트랜지스터(P42)가 턴온된다. 상기 제 2 및 제 3 트랜지스터(P41, P42)가 턴온되면 상기 제 2 트랜지스터(P41)만 턴온되었을 때보다 높은 전압 레벨의 상기 제어 신호(ctrl)가 생성된다.
상기 스위치(240)는 상기 제어 신호(ctrl)를 입력 받아 턴온되어 상기 제 2 전압 노드(node_v2)로부터 상기 접지 라인(VSS)으로 전류를 흘린다. 이때, 반도체 메모리 장치의 동작 속도가 제일 느릴 경우보다 상기 제어 신호(ctrl)의 전압 레벨이 높아지므로 상기 스위치(240)의 턴온 정도가 커진다. 따라서 상기 스위치(240)는 반도체 메모리 장치의 동작 속도가 제일 느릴 경우보다 더 많은 양의 전류를 상기 접지 라인(VSS)으로 흘린다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블된다.
상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되면 상기 제 1 및 제 2 조 합 반전 신호(com_s1b, com_s2b), 및 제 3 동작 속도 정보 반전 신호(CL3b)가 인에이블된다. 상기 제 1 및 제 2 조합 반전 신호(com_s1b, com_s2b), 및 상기 제 3 동작 속도 정보 반전 신호(CL3b)가 인에이블되면 상기 신호 전압 제어부(232)를 구성하는 상기 제 2 내지 제 3 트랜지스터(P41, P42), 및 제 4 트랜지스터(P43)가 턴온된다. 상기 제 2 내지 제 4 트랜지스터(P41~P43)가 턴온되면 상기 제어 신호(ctrl)는 반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우보다 더 높은 레벨로 생성된다.
상기 제어 신호(ctrl)는 상기 스위치(240)에 입력되고, 상기 스위치(240)는 턴온되어 상기 제 2 전압 노드(node_v2)에 흐르는 전류를 상기 접지 라인(VSS)으로 흘린다. 이때, 상기 스위치(240)는 가장 높은 전압 레벨을 상기 제어 신호(ctrl)를 입력 받아 턴온 정도가 제일 커진다. 따라서 상기 스위치(240)를 통하여 흐르는 전류의 양은 최대가 된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도에 따라 내부 회로에서 접지 라인으로 흘리는 전류의 양을 제어한다. 따라서 본 발명은 반도체 메모리 장치의 전류 소모 감소에 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 4c에 도시된 바와 같이, 내부 회로(100), 및 전류 제어부(200)를 포함한다.
상기 내부 회로(100)는 제 1 전압 노드(node_v1)와 제 2 전압 노드(node_v2)사이에 흐르는 전류로 구동한다.
상기 전류 제어부(200)는 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 상기 전류의 양을 제어한다. 예를 들어, 상기 전류 제어부(200)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 반도체 메모리 장치의 속도가 증가할수록 상기 제 1 전압 노드(node_v1)에 공급되는 전류의 양을 증가시킨다. 또한 상기 전류 제어부(200)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 반도체 메모리 장치의 동작 속도가 증가할수록 상기 제 2 전압 노드(node_v2)로부터 접지 라인(VSS)에 흐르는 전류의 양을 증가시킨다.
상기 전류 제어부(200)는 제어 신호 생성부(250), 및 제 1 및 제 2 스위치(220, 240)를 포함한다.
상기 제어 신호 생성부(250)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 제어 신호(ctrl), 및 제어 반전 신호(ctrlb)를 생성한다. 예를 들어, 상기 제어 신호 생성부(250)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 반도체 메모리 장치의 동작 속도가 증가할수록 상기 제어 신호(ctrl)의 전압 레벨을 높이고, 상기 제어 반전 신호(ctrlb)의 전압 레벨을 낮춘다.
상기 제어 신호 생성부(250)는 제 1 제어 신호 생성부(210), 및 제 2 제어 신호 생성부(230)를 포함한다.
상기 제 1 제어 신호 생성부(210)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 반도체 메모리 장치의 동작 속도가 증가할수록 상기 제어 반전 신호(ctrlb)의 전압 레벨을 낮춘다. 이와 같은 상기 제 1 제어 신호 생성부(210)는 도 5에 도시된 제어 신호 생성부(210)와 동일하게 구성될 수 있다. 따라 서 상기 제 1 제어 신호 생성부(210)의 상세한 구성 설명은 도 5의 설명으로 대신한다.
상기 제 2 제어 신호 생성부(230)는 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3)에 응답하여 반도체 메모리 장치의 동작 속도가 증가할수록 상기 제어 신호(ctrl)의 전압 레벨을 높인다. 이와 같은 상기 제 2 제어 신호 생성 부(230)는 도 6에 도시된 제어 신호 생성부(230)와 동일하게 구성될 수 있다. 따라서 상기 제 1 제어 신호 생성부(2300의 상세한 구성 설명은 도 6의 설명으로 대신한다.
상기 제 1 스위치(220)는 상기 제어 반전 신호(ctrlb)의 전압 레벨이 낮아질수록 상기 제 1 전압 노드(node_v1)에 전달하는 상기 전류의 양을 증가시킨다.
상기 제 1 스위치(220)는 피모스 트랜지스터(P31)를 포함한다. 상기 피모스 트랜지스터(P31)는 게이트에 상기 제어 반전 신호(ctrlb)를 입력 받고 드레인과 소오스에 외부 전압 라인(VDD)과 상기 제 1 전압 노드(node_v1)가 연결된다. 일반적으로 상기 피모스 트랜지스터(P31)는 게이트 전압 레벨이 낮아질수록 턴온 정도가 커진다. 따라서 상기 피모스 트랜지스터(P31)는 상기 제어 반전 신호(ctrlb)의 전압 레벨이 낮아질수록 턴온 정도가 켜져 상기 외부 전압 라인(VDD)으로부터 상기 제 1 전압 노드(node_v1)에 흐르는 전류의 양을 증가시킨다.
상기 제 2 스위치(240)는 상기 제어 신호(ctrl)의 전압 레벨이 높아질수록 상기 제 2 전압 노드(node_v2)로부터 상기 접지 라인(VSS)에 흐르는 전류의 양을 증가시킨다.
상기 제 2 스위치(240)는 엔모스 트랜지스터(N31)를 포함한다. 상기 엔모스 트랜지스터(N31)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 드레인에 상기 제 2 전압 노드(node_v2)가 연결되고 소오스에 상기 접지 라인(VSS)이 연결된다. 일반적으로 상기 엔모스 트랜지스터(N31)는 게이트에 인가되는 전압 레벨이 높아질수록 턴온 정도가 커진다. 즉, 상기 엔모스 트랜지스터(N31)는 상기 제어 신호(ctrl)의 전압 레벨이 높아질수록 턴온 정도가 커져 상기 제 2 전압 노드(node_v2)로부터 상기 접지 라인(VSS)으로 흐르는 전류의 양을 증가시킨다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 제일 느릴 경우, 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 1 동작 속도 정보 신호(CL1)가 인에이블된다.
반도체 메모리 장치의 동작 속도가 두번째로 빠를 경우, 상기 제 1 내지 제3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블된다.
반도체 메모리 장치의 동작 속도가 제일 빠를 경우, 상기 제 1 내지 제 3 동작 속도 정보 신호(CL1~CL3) 중 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블된다.
제 1 제어 신호 생성부(210)는 상기 제 1 동작 속도 정보 신호(CL1)가 인에이블되었을 경우보다 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블되었을 경우 더 낮은 전압 레벨의 제어 반전 신호(ctrlb)를 생성한다. 또한 상기 제 1 제어 신호 생성부(210)는 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블되었을 경우보다 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되었을 경우 더 낮은 전압 레벨의 상기 제어 반전 신호(ctrlb)를 생성한다.
제 1 스위치(220)는 상기 제어 반전 신호(ctrlb)의 전압 레벨이 낮아질수록 턴온 정도가 커진다. 상기 제 1 스위치(220)의 턴온 정도가 커질수록 제 1 전압 노드(node_v1)에 흐르는 전류의 양이 증가하게 된다.
제 2 제어 신호 생성부(230)는 상기 제 1 동작 속도 정보 신호(Cl1)가 인에이블되었을 경우보다 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블되었을 경우 더 높은 전압 레벨의 제어 신호(ctrl)를 생성한다. 또한 상기 제 2 제어 신호 생성부(230)는 상기 제 2 동작 속도 정보 신호(CL2)가 인에이블되었을 경우보다 상기 제 3 동작 속도 정보 신호(CL3)가 인에이블되엇을 경우 더 높은 전압 레벨의 상기 제어 신호(ctrl)를 생성한다.
제 2 스위치(240)는 상기 제어 신호(ctrl)의 전압 레벨이 높아질수록 턴온정도가 커진다. 상기 제 1 스위치(240)의 턴온 정도가 커질수록 제 2 전압 노드(node_v2)에 흐르는 전류의 양이 증가하게 된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도가 증가할수록 내부 회로에 공급하는 전류의 양을 증가시키고, 내부 회로로부터 접지 라인으로 흐르는 전류의 양을 증가시킨다.
본 발명은 반도체 메모리 장치의 동작 속도에 따라 내부 회로에 흐르는 전류의 양을 제어할 수 있으므로 반도체 메모리 장치의 전류 소모 감소에 효과가 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 구성도,
도 2a은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 2c은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 3a은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 3b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 3c은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 4a은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 4b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 4c은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 5는 도 4a의 제어 신호 생성부의 상세 구성도,
도 6은 도 4b의 제어 신호 생성부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 내부 회로 200: 전류 제어부

Claims (32)

  1. 제 1 전압 노드 및 제 2 전압 노드사이에 흐르는 전류로 구동되는 내부 회로; 및
    동작 속도 정보 신호에 응답하여 상기 전류의 양을 제어하는 전류 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전류 제어부는
    상기 동작 속도 정보 신호에 응답하여 상기 제 1 전압 노드에 외부 전압을 인가시키는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전류 제어부는
    사이즈가 다른 복수개의 트랜지스터를 포함하며,
    상기 복수개의 트랜지스터 중 상기 동작 속도 정보 신호에 응답하여 선택적으로 턴온된 트랜지스터가 상기 스위치로서 동작하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 전류 제어부는
    복수개의 트랜지스터를 포함하며,
    상기 동작 속도 정보 신호에 응답하여 상기 복수개의 트랜지스터 중 턴온되는 트랜지스터 개수를 증감시켜 턴온된 트랜지스터가 상기 스위치로서 동작하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 전류 제어부는
    상기 동작 속도 정보 신호에 응답하여 상기 제 2 전압 노드에 접지 전압을 인가시키는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 전류 제어부는
    사이즈가 다른 복수개의 트랜지스터를 포함하며,
    상기 복수개의 트랜지스터 중 상기 동작 속도 정보 신호에 응답하여 선택적으로 턴온되는 트랜지스터가 상기 스위치로서 동작하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 전류 제어부는
    복수개의 트랜지스터를 포함하며,
    상기 동작 속도 정보 신호에 응답하여 상기 복수개의 트랜지스터 중 턴온되는 트랜지스터 개수를 증감시켜 턴온된 트랜지스터가 상기 스위치로서 동작하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 전류 제어부는
    상기 동작 속도 정보 신호에 응답하여 상기 제 1 전압 노드에 외부 전압을 인가시키는 제 1 스위치를 구비한 전류 소오스부(current source unit), 및
    상기 동작 속도 정보 신호에 응답하여 상기 제 2 전압 노드에 접지 전압을 인가시키는 제 2 스위치를 구비한 전류 싱크부(current sink unit)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전류 소오스부는
    사이즈가 다른 복수개의 트랜지스터를 구비하며, 상기 동작 속도 정보 신호에 응답하여 선택적으로 턴온된 트랜지스터가 상기 제 1 스위치로서 동작하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 전류 싱크부는
    사이즈가 다른 복수개의 트랜지스터를 구비하며, 상기 동작 속도 정보 신호에 응답하여 선택적으로 턴온된 트랜지스터가 상기 제 2 스위치로서 동작하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 전류 소오스부는
    상기 동작 속도 정보 신호에 응답하여 상기 제 1 스위치로서 동작하는 트랜지스터의 개수를 증감시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 전류 싱크부는
    상기 동작 속도 정보 신호에 응답하여 상기 제 2 스위치로서 동작하는 트랜지스터의 개수를 증감시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 전류 제어부는
    상기 동작 속도 정보 신호에 응답하여 제어 신호의 전압 레벨을 결정하는 제어 신호 생성부, 및
    상기 제어 신호의 전압 레벨에 응답하여 상기 전류의 양을 제어하는 스위치 를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제어 신호 생성부는
    상기 동작 속도 정보 신호에 응답하여 반도체 메모리 장치의 동작 속도가 증가하면 상기 제어 신호의 전압 레벨을 낮추고,
    상기 스위치는 상기 제어 신호의 전압 레벨이 낮아질수록 상기 제 1 전압 노드에 흐르는 상기 전류의 양을 증가시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제어 신호 생성부는
    상기 동작 속도 정보 신호에 응답하여 반도체 메모리 장치의 동작 속도가 증가하면 상기 제어 신호의 전압 레벨을 높이고,
    상기 스위치는 상기 제어 신호의 전압 레벨이 높아질수록 상기 제 2 전압 노드에 흐르는 상기 전류의 양을 증가시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제어 신호는 제 1 제어 신호 및 제 2 제어 신호를 포함하고,
    상기 스위치는 제 1 스위치, 및 제 2 스위치를 포함하며,
    상기 제어 신호 생성부는 제 1 제어 신호 생성부 및 제 2 제어 신호 생성부를 포함하고,
    상기 제 1 제어 신호 생성부는
    상기 동작 속도 정보 신호에 응답하여 반도체 메모리 장치의 동작 속도가 증가하면 전압 레벨이 낮아지는 상기 제 1 제어 신호를 생성하고,
    상기 제 2 제어 신호 생성부는
    상기 동작 속도 정보 신호에 응답하여 반도체 메모리 장치의 동작 속도가 증가하면 전압 레벨이 높아지는 상기 제 2 제어 신호를 생성하며,
    상기 제 1 스위치는 상기 제 1 제어 신호의 전압 레벨이 낮아질수록 상기 제 1 전압 노드에 흐르는 상기 전류의 양을 증가시키고,
    상기 제 2 스위치는 상기 제 2 제어 신호의 전압 레벨이 높아질수록 상기 제 2 전압 노드에 흐르는 상기 전류의 양을 증가시키는 것을 특징으로 하는 반도체 메모리 장치.
  17. 전압 노드에 구동 전압이 인가되면 동작하는 내부 회로; 및
    사이즈가 다른 복수개의 트랜지스터를 구비하고 반도체 메모리 장치의 동작 속도가 증가할수록 사이즈가 큰 트랜지스터를 선택적으로 턴온시켜 상기 전압 노드에 구동 전압을 인가시키는 전류 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 전류 제어부는
    동작 속도 정보 신호에 응답하여 상기 복수개의 트랜지스터 중 하나를 선택하여 외부 전압단과 상기 전압 노드를 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 전류 제어부는
    동작 속도 정보 신호에 응답하여 상기 복수개의 트랜지스터 중 하나를 선택하여 접지 전압단과 상기 전압 노드를 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 복수개의 트랜지스터는 제 1 그룹 및 제 2 그룹을 포함하고,
    상기 전압 노드는 제 1 전압 노드 및 제 2 전압 노드를 포함하며,
    상기 전류 제어부는
    상기 동작 속도가 증가할수록 제 1 그룹 중 사이즈가 큰 트랜지스터를 선택적으로 턴온시켜 상기 제 1 전압 노드와 외부 전압단을 연결시키는 전류 소오스부, 및
    상기 동작 속도가 증가할수록 제 2 그룹 중 사이즈가 큰 트랜지스터를 선택적으로 턴온시켜 상기 제 2 전압 노드와 접지단을 연결시키는 전류 싱크부를 포함 하는 것을 특징으로 하는 것을 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 전류 소오스부는
    동작 속도 정보 신호에 응답하여 상기 제 1 그룹 중 하나의 트랜지스터를 턴온시켜 상기 제 1 전압 노드와 상기 외부 전압단을 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 전류 싱크부는
    동작 속도 정보 신호에 응답하여 상기 제 2 그룹 중 하나의 트랜지스터를 턴온시켜 상기 제 2 전압 노드와 상기 접지단을 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  23. 전압 노드에 구동 전압이 인가되면 동작하는 내부 회로; 및
    복수개의 트랜지스터를 구비하고 반도체 메모리 장치의 동작 속도가 증가할수록 턴온되는 트랜지스터의 개수를 증가시켜 상기 전압 노드에 구동 전압을 인가시키는 전류 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 전류 제어부는
    동작 속도 정보 신호에 응답하여 턴온되는 트랜지스터의 개수를 증가시키고 턴온된 트랜지스터가 외부 전압단과 상기 전압 노드를 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 23 항에 있어서,
    상기 전류 제어부는
    동작 속도 정보 신호에 응답하여 턴온되는 트랜지스터의 개수를 증가시키고 턴온된 트랜지스터가 접지 전압단과 상기 전압 노드를 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 23 항에 있어서,
    상기 복수개의 트랜지스터는 제 1 그룹, 및 제 2 그룹을 포함하고,
    상기 전압 노드는 제 1 전압 노드, 및 제 2 전압 노드를 포함하며,
    상기 전류 제어부는
    상기 동작 속도가 증가할수록 상기 제 1 그룹 중 턴온되는 트랜지스터의 개수를 증가시켜 상기 제 1 전압 노드와 외부 전압단을 연결시키는 전류 소오스부, 및
    상기 동작 속도가 증가할수록 상기 제 2 그룹 중 턴온되는 트랜지스터의 개수를 증가시켜 상기 제 2 전압 노드와 접지 전압단을 연결시키는 전류 싱크부를 포 함하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 전류 소오스부는
    동작 속도 정보 신호에 응답하여 상기 제 1 그룹 중 턴온되는 트랜지스터의 개수를 증가시켜 턴온된 트랜지스터가 상기 제 1 전압 노드와 상기 외부 전압단을 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 26 항에 있어서,
    상기 전류 싱크부는
    동작 속도 정보 신호에 응답하여 상기 제 2 그룹 중 턴온되는 트랜지스터의 개수를 증가시키고 턴온된 트랜지스터가 상기 제 2 전압 노드와 상기 접지단을 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  29. 전압 노드에 흐르는 전류로 구동되는 내부 회로;
    반도체 메모리 장치의 동작 속도에 응답하여 제어 신호의 전압 레벨을 결정하는 제어 신호 생성부; 및
    상기 제어 신호의 전압 레벨에 응답하여 상기 전류의 양을 제어하는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 29 항에 있어서,
    상기 제어 신호 생성부는 동작 속도 정보 신호에 응답하여 상기 동작 속도가 증가할수록 상기 제어 신호의 전압 레벨을 낮추며,
    상기 스위치는 상기 제어 신호의 전압 레벨이 낮아질수록 상기 전류의 양이 많아지도록 구성된 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 29 항에 있어서,
    상기 제어 신호 생성부는 동작 속도 정보 신호에 응답하여 상기 동작 속도가 증가할수록 상기 제어 신호의 전압 레벨을 높이며,
    상기 스위치는 상기 제어 신호의 전압 레벨이 높아질수록 상기 전류의 양이 많아지도록 구성된 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  32. 제 29 항에 있어서,
    상기 전압 노드는 외부 전압단이 연결되는 제 1 전압 노드, 및 접지 전압단이 연결되는 제 2 전압 노드를 포함하고, 상기 제어 신호 생성부는 제 1 제어 신호 생성부, 및 제 2 제어 신호 생성부를 포함하며, 상기 스위치는 제 1 스위치 및 제 2 스위치를 포함하고, 상기 제어 신호는 제 1 제어 신호 및 제 2 제어 신호를 포함하며,
    상기 제 1 제어 신호 생성부는 동작 속도 정보 신호에 응답하여 상기 동작 속도가 증가할수록 상기 제 1 제어 신호의 전압 레벨을 낮추며,
    상기 제 1 스위치는 상기 제 1 제어 신호의 전압 레벨이 낮아질수록 상기 제 1 전압 노드에 흐르는 전류의 양이 많아지도록 구성된 트랜지스터이고,
    상기 제 2 제어 신호 생성부는 상기 동작 속도 정보 신호에 응답하여 상기 동작 속도가 증가할수록 상기 제 2 제어 신호의 전압 레벨을 높이며,
    상기 제 2 스위치는 상기 제 2 제어 신호의 전압 레벨이 높아질수록 상기 제 2 전압 노드에 흐르는 전류의 양이 많아지도록 구성된 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
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