JP4767608B2

JP4767608B2 - 電流駆動回路、及び電流駆動回路を用いたチャージポンプ

Info

Publication number: JP4767608B2
Application number: JP2005208860A
Authority: JP
Inventors: 東旭朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-07-21
Filing date: 2005-07-19
Publication date: 2011-09-07
Anticipated expiration: 2025-07-19
Also published as: JP2006033864A; CN1728032B; US20060017464A1; CN1728032A; KR20060009179A; TW200612663A; KR100551474B1; US7248077B2; TWI342671B

Description

本発明は、集積回路装置及び集積回路装置の動作方法に係り、より詳細には、インターフェース回路で使用される電流駆動回路、及び電流駆動回路の動作方法に関する。

出力端子に一定な電流を提供することができる回路は、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）のチャージポンプからＤＡＣ、電流駆動インターフェース方式に至るまで、広範囲に使用される。

従来技術によるオープンドレインドライバーは、電源電圧（ＶＤＤ）から接地電位にショット電流経路が生じて、電流が急に接地電位に流れて基板の雑音を発生させ、消費電力が大きくなるという問題点がある。

前記のような問題点を解決するために、本発明の目的は、プルダウンスイッチ部よりオン速度は遅く、オフ速度は速いプルアップスイッチ部を含む電流駆動回路を提供することにある。

本発明の更に他の目的は、プルダウンスイッチング段階のスイッチング動作よりオン速度は遅く、オフ速度は速くスイッチング動作をするプルアップスイッチング段階を含む電流駆動回路の動作方法を提供することにある。

本発明の目的を達成するための電流駆動回路は、ノードと第１基準電位との間に連結され、入力信号によってオン状態とオフ状態との間でスイッチングをするプルダウンスイッチ部、及び第２基準電位と前記ノードとの間に連結され、前記プルダウンスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記プルダウンスイッチ部よりオン速度は遅く、オフ速度は速いプルアップスイッチ部を含むことを特徴とする。

又、本発明の他の目的を達成するための電流駆動回路は、第１ノードと第１基準電位との間に連結され、入力信号によってオン状態とオフ状態との間でスイッチングをする第１プルダウンスイッチ部、前記第１ノードと第２基準電位との間に連結され、前記第１プルダウンスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記第１プルダウンスイッチ部よりオン速度は遅く、オフ速度は速い第１プルアップスイッチ部、第２ノードと前記第１基準電位との間に連結され、前記入力信号の反転された信号によってオン状態とオフ状態との間でスイッチングをする第２プルダウンスイッチ部、前記第２ノードと前記第２基準電位との間に連結され、前記第２プルダウンスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記第２プルダウンスイッチ部よりオン速度は遅く、オフ速度は速い第２プルアップスイッチ部、前記第１ノードと出力端子との間に連結され、基準信号に応答する電流源、及び前記第２基準電位と前記第２ノードとの間に連結され、前記基準信号に応答する電流供給部を含むことを特徴とする。

又、本発明の他の目的を達成するためのチャージポンプは、ダウンノードと第１基準電位との間に連結され、ダウン信号によってオン状態とオフ状態との間でスイッチングをするダウン電流プルダウンスイッチ部、前記ダウンノードと第２基準電位との間に連結され、前記ダウン電流プルダウンスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記ダウン電流プルダウンスイッチ部よりオン速度は遅く、オフ速度は速いダウン電流プルアップスイッチ部、アップノードと第２基準電位との間に連結され、アップ入力信号の反転された信号によってオン状態とオフ状態との間でスイッチングをするアップ電流プルアップスイッチ部、前記アップノードと前記第１基準電位との間に連結され、前記アップ入力信号によって前記アップ電流プルアップスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記アップ電流プルアップスイッチ部よりオン速度は遅く、オフ速度は速いアップ電流プルダウンスイッチ部、前記ダウンノードと出力端子との間に連結され、ダウン基準信号に応答するダウン電流源、及び前記アップノードと前記出力端子との間に連結され、アップ基準信号に応答するアップ電流源を含むことを特徴とする。

出力端子に一定な電流を提供することができる回路の代表的な回路としては、図１乃至図３に図示された３種類がある。図１乃至図３は、３つのオープンドレインドライバの回路図である。

図１乃至図３を参照すると、まず、図１のゲートスイッチ方式は、出力ＮＭＯＳのＶｇｓ値の変動が非常に大きく、図２のドレインスイッチ方式は、電流源の両端間電圧の急激な変化による電流スパイク現象が発生するので、主に図３のソーススイッチ方式が使用される。

図４は、図１乃至図３に図示された３つのオープンドレインドライバのシミュレーション波形図である。図４を参照すると、ゲートスイッチ方式（Ｇ）は、入力信号の変化に出力端子の電流が十分に追従することができず、ドレインスイッチ方式（Ｄ）は、スパイクが生じることが分かる。ソーススイッチ方式（Ｓ）の場合には、このような問題点をよく解決している。

しかし、ソーススイッチ方式にも問題はある。オン／オフ動作時、スイッチと電流源との間のノードの反応が遅く、出力電流の上昇時間と下降時間とが長くなって、全体システムマージンを減少させる結果を招来する。これを防止するために、図１乃至図３に図示されたソーススイッチ方式のオープンドレインドライバは、幾つかの変形を有する。

図５は、第１変形オープンドレインドライバの回路図である。図５を参照すると、図１乃至図３に図示されたソーススイッチ方式のオープンドレインドライバと比較して、図５に図示されたオープンドレインドライバは、入力信号ｄｉｎが反復的な「ハイ」、「ロー」で印加される時、基準電位ｒｅｆに生じる電荷を供給及び吸収して、スイッチング時に基準電位ｒｅｆの変動をなくして、一定の電流が供給されるようにしている。図５に図示されたオープンドレインドライバは、電流源３１０、電流供給部３２０、第１プルダウントランジスタＭ２、及び第２プルダウントランジスタＭ６を含む。電流源３１０は、出力端子及び第１ノードｎ１との間に連結され、基準電位ｒｅｆによって第１基準電流を供給する。第１プルダウントランジスタＭ２は、第１ノードｎ１と接地電位Ｖｓｓとの間に接続され、入力信号ｄｉｎによってスイッチング動作をする。従って、電流源３１０及び第１プルダウントランジスタＭ２は、図１乃至図３に図示されたソーススイッチ方式のオープンドレインドライバに該当し、ＮＭＯＳトランジスタＭ１を利用して電流源３１０を実現したものである。電流供給部３２０は、ダイオード連結されたＰＭＯＳトランジスタＭ９及びＮＭＯＳトランジスタＭ５を含む。ＮＭＯＳトランジスタＭ５は、電流源３１０を実現するＮＭＯＳトランジスタＭ１と対応させ、入力信号ｄｉｎによるスイッチング動作にもかかわらず、基準電位ｒｅｆを一定に維持するようにする。第２プルダウントランジスタＭ６は、第１プルダウントランジスタＭ２に対応して、第１プルダウントランジスタＭ２と反対にスイッチング動作をして、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ５とが相互補完的に動作して、基準電位ｒｅｆが振動しないようにする。

図６は、第２変形オープンドレインドライバの回路図である。図６に図示されたオープンドレインドライバは、図５に図示されたオープンドレインドライバで、入力信号ｄｉｎが「ロー」である時、第１ノードｎ１の電圧が上昇して、電流源に該当するＮＭＯＳトランジスタＭ１のＶｇｓがＶｔｈより低くなる時までＮＭＯＳトランジスタＭ１がオン状態なので、出力端子から流れる電流の下降時間が長くなる点を補完するための回路である。即ち、図６に図示されたオープンドレインドライバは、別のプルアップＰＭＯＳトランジスタＭ４を設けて、入力信号ｄｉｎが「ロー」である時、第１ノードｎ１の電位を迅速に上昇させるようにする回路である。従って、入力信号ｄｉｎが「ロー」である時、第１ノードｎ１の電圧が電源電圧ＶＤＤまで上昇され、ＮＭＯＳトランジスタＭ１が速くオフされる。図６でも、対称的な回路３７２を基準電位ｒｅｆに連結して、入力信号ｄｉｎのスイッチングによる基準電位ｒｅｆの影響を最小化しようとした。

図７は、第３変形オープンドレインドライバの回路図である。図７のオープンドレインドライバは、図６に図示されたものと類似であるが、ＰＭＯＳトランジスタの代わりに、ＮＭＯＳトランジスタＭ３をプルアップトランジスタとして使用したものである。従って、第１ノードｎ１を電源電圧ＶＤＤまで上昇させるのではなく、電源電圧ＶＤＤからＮＭＯＳトランジスタＭ３のしきい電圧Ｖｔｈを引いた電圧だけ上昇させることによって、入力信号ｄｉｎが「ハイ」になる時、動作速度を向上させるための回路である。この場合にも、対称的に回路３７３を基準電位ｒｅｆに連結して、入力信号ｄｉｎのスイッチングによる基準電位ｒｅｆの影響を最小化しようとした。

図８は、第４変形オープンドレインドライバの回路図である。図８は、演算増幅器を使用して、第１及び第２ノードｎ１、ｎ２を基準電位ｒｅｆだけ上昇させて、電流源に該当するＮＭＯＳトランジスタＭ１、Ｎ５が速くオフされるようにする。

このような変形回路の問題点は、まず、図５に図示されたオープンドレインドライバは、電流の下降時間が長いという問題点があり、図８に図示されたオープンドレインドライバは、演算増幅器を具備しなければならないため、チップ面積が広くなり、消費電力が大きくなり、動作速度が遅いという問題点がある。又、図６及び図７に図示されたオープンドレインドライバは、プルアップトランジスタ及びプルダウントランジスタが同時に電流を流す場合があって、問題になる。

これをより詳細に見ると、図６に図示されたオープンドレインドライバは、プルアップトランジスタＭ４がＰＭＯＳトランジスタなので、プルダウントランジスタＭ２より動作が遅く、従って、入力信号ｄｉｎが「ロー」から「ハイ」に行く時、プルダウントランジスタＭ２がオンされた後にも、プルアップトランジスタＭ４がオフされないタイミングがあって、その間に大きな電流を接地電位に流すことになる。図７に図示されたオープンドレインドライバは、プルアップトランジスタＭ３及びプルダウントランジスタＭ４が全部ＮＭＯＳトランジスタであるが、実際にプルアップトランジスタＭ３及びプルダウントランジスタＭ４には、動作時間の差異がある。仮に、プルアップトランジスタＭ３の動作速度が、プルダウントランジスタＭ２より遅ければ、図６の場合のような問題点が発生する。仮に、プルアップトランジスタＭ３の動作速度がプルダウントランジスタＭ２より速ければ、入力信号ｄｉｎが「ハイ」から「ロー」に行く時、プルダウントランジスタＭ２がオンされない間、プルアップトランジスタＭ１がオフされるタイミングがあって、その間に大きい電流を接地電位に流すことになる。

以下、本発明による好ましい実施例を添付図面を参照して詳細に説明する。

図９は、本発明の一実施例によるオープンドレインドライバの回路図である。図９を参照すると、本発明の一実施例によるオープンドレインドライバは、電流源４１０、電流供給部４２０、第１プルダウンスイッチ部４３０、第１プルアップスイッチ部４４０、第２プルダウンスイッチ部４５０、及び第２プルアップスイッチ部４６０を含む。電流源４１０は、図５及び図６に示すように、ＮＭＯＳトランジスタＭ１で実現され、基準電位ｒｅｆの入力を受けて、これに該当する第１基準電流を提供する。第１プルダウンスイッチ部４３０は、図５乃至図８に示すように、ＮＭＯＳトランジスタＭ２で実現され、第１ノードｎ１と接地電位Ｖｓｓとの間に連結され、入力信号ｄｉｎによってスイッチングをする。

図９に図示された第１プルアップスイッチ部４４０は、電源電圧ＶＤＤと第１ノードｎ１との間に連結され、第１プルダウンスイッチ部４３０のオン／オフと相補的にスイッチングし、第１プルダウンスイッチ部４３０よりオン速度は遅く、オフ速度は速いことを特徴とする。即ち、第１プルアップスイッチ部４４０は、第１プルダウンスイッチ部４３０がオフされる時にオンされ、第１プルダウンスイッチ部４３０がオンされる時にオフされる。ところが、第１プルアップスイッチ部４４０は、第１プルダウンスイッチ部４３０よりオン速度は遅く、オフ速度は速いので、第１プルダウンスイッチ部４３０がオンからオフになる時、第１プルアップスイッチ部４４０は、第１プルダウンスイッチ部４３０より遅くオフからオンになる。従って、第１プルダウンスイッチ部４３０がオフされない状況で、第１プルアップスイッチ部４４０がオンされる状況が発生しないので、ショット電流が発生しない。

また、第１プルダウンスイッチ部４３０がオフからオンになる時、第１プルアップスイッチ部４４０は、第１プルダウンスイッチ部４３０より速くオンからオフになる。従って、第１プルアップスイッチ部４４０がオフされない状況で、第１プルダウンスイッチ部４３０がオンされる状況が発生しないので、ショット電流が発生しない。

図９に図示された第１プルアップスイッチ部４４０は、電源電圧ＶＤＤと第１ノードｎ１との間に直列に連結されたＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ３で構成される。ＰＭＯＳトランジスタＭ４のゲートには、入力信号ｄｉｎが印加され、ＮＭＯＳトランジスタＭ３のゲートには、反転入力信号ｄｉｎｂが印加される。

従って、第１プルアップスイッチ部４４０は、第１プルダウンスイッチ部４３０と相補的にスイッチング動作をすることになる。特に、入力信号ｄｉｎが「ハイ」から「ロー」になる時、第１プルアップスイッチ部４４０がオンされ、第１ノードｎ１の電位が速く電源電圧ＶＤＤからＮＭＯＳトランジスタＭ２のしきい電圧Ｖｔｈを引いただけの電位まで上昇されるようにする。

入力信号ｄｉｎが「ロー」から「ハイ」になる時には、第１プルアップスイッチ部４４０がオフされ、電流を流さない。ＰＭＯＳトランジスタＭ４は、一般的なＰＭＯＳトランジスタの特性上、第１プルダウンスイッチ部４３０のＮＭＯＳトランジスタＭ２より動作速度が遅い。ＮＭＯＳトランジスタＭ３は、工程時の外型比（Ｗ／Ｌ）がＮＭＯＳトランジスタＭ２の外型比より小さい値になるようにレイアウトして、スイッチングを速くする。

結果的に、第１プルダウンスイッチ部４３０のＮＭＯＳトランジスタＭ２より動作速度が遅いＰＭＯＳトランジスタＭ４、及び動作速度が速いＮＭＯＳトランジスタＭ３が直列に連結されるので、第１プルアップスイッチ部４４０が第１プルダウンスイッチ部４３０よりオンされる速度は遅く、オフされる速度は速い。

即ち、入力信号ｄｉｎが「ハイ」から「ロー」になる時、第１プルアップスイッチ部４４０のＮＭＯＳトランジスタＭ３は速くオンされるが、第１プルアップスイッチ部４４０のＰＭＯＳトランジスタＭ４が遅くオンされ、結局、第１プルアップスイッチ部４４０が遅くオンされることになる。

入力信号ｄｉｎが「ロー」から「ハイ」になる時、第１プルアップスイッチ部４４０のＰＭＯＳトランジスタＭ４は遅くオフされるが、第１プルアップスイッチ部４４０のＮＭＯＳトランジスタＭ３が速くオフされ、結局、第１プルアップスイッチ部４４０が速くオフされることになる。

図９に図示された電流供給部４２０は、図５乃至図８に示すように、ダイオード連結されたＰＭＯＳトランジスタＭ９及びＮＭＯＳトランジスタＭ５で実現される。ＮＭＯＳトランジスタＭ５は、電流源４１０を実現するＮＭＯＳトランジスタＭ１と対応させ、入力信号ｄｉｎ及び反転入力信号ｄｉｎｂによる第１プルダウン、第１プルアップ、第２プルダウン、及び第２プルアップスイッチング部４３０、４４０、４５０、４６０のスイッチング動作にもかかわらず、基準電位ｒｅｆを一定に維持するようにする。第２プルダウンスイッチ部４５０のＮＭＯＳトランジスタＭ６は、第１プルダウンスイッチ部４３０のＮＭＯＳトランジスタＭ２に対応して、第１プルダウンスイッチ部４３０のＮＭＯＳトランジスタＭ２と相補的にスイッチング動作をして、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ５とが相互補完的に動作して、基準電位ｒｅｆが振動しないようにする。

第２プルアップスイッチ部４６０は、第１プルアップスイッチ部４４０と対応する。図９に図示された電流供給部４２０は、図１０に示すように、ドレインとソースとが連結されたＣＭＯＳトランジスタＭ５５を利用して実現する等の多様な方法によって実現することができる。この際、ＣＭＯＳトランジスタＭ５５は、ＮＭＯＳ又はＰＭＯＳトランジスタのうち、いずれか一つで実現することができ、ＣＭＯＳトランジスタのゲートが第２ノードｎ２側と連結され、ソース及びドレインが連結された端子に基準電位ｒｅｆを印加することもできる。

図１１は、本発明の他の実施例によるオープンドレインドライバの回路図である。図１１を参照すると、図１０に図示されたオープンドレインドライバと比較して、第１プルアップスイッチ部６４０にキャパシタＣ１を介した反転入力信号ｄｉｎｂと第１ノードｎ１との間の経路が追加されていることが分かる。また、第２プルアップスイッチ部６６０にキャパシタＣ２を介した入力信号ｄｉｎと第２ノードｎ２との間の経路が追加されている。

このように、二つのキャパシタＣ１、Ｃ２を追加すると、入力信号ｄｉｎが「ハイ」から「ロー」に変更される時、第１ノードｎ１の電位がより速く上昇することによって、オープンドレインドライバの動作がより速くなる。このような効果は、入力信号ｄｉｎが「ロー」から「ハイ」に変更される時、第２ノードｎ２にも同様に発生する。図１１において、二つのキャパシタＣ１、Ｃ２は、ソースとドレインとが連結されたＣＭＯＳトランジスタを利用して実現し、ＮＭＯＳやＰＭＯＳトランジスタのうち、いずれか一つで実現することができ、二つの端子が変わるように実現することもできる。

図１２は、従来技術と比較した図９に図示されたオープンドレインドライバのシミュレーション波形図である。ここで、ｘ軸は時間軸で、ｙ軸は出力端子に流れる電流を示す。図１２において、波形にＳで表示したものは、図６、図７に図示された技術及び図９に図示された本発明によるオープンドレインドライバのシミュレーション波形図である。図１２において、波形にＡで表示したものは、図８に図示された従来技術によるオープンドレインドライバのシミュレーション波形図である。図１２において、波形にＣで表示したものは、図５に図示された従来技術によるオープンドレインドライバのシミュレーション波形図である。図１２において、波形にＯで表示したものは、図１乃至図３に図示された従来のソーススイッチ方式のオープンドレインドライバのシミュレーション波形図である。図１２を参照すると、本発明によるオープンドレインドライバが電流駆動タイミング上、図６及び図７に図示されたオープンドレインドライバと対等な性能であることが分かる。

図１３は、従来技術及び図９に図示されたオープンドレインドライバの出力端子にパッケージモデルを接続させた場合のシミュレーション波形図である。図１３において、波形にｐで表示したものは、図６に図示されたオープンドレインドライバのシミュレーション波形図であり、ｎで表示したものは、図７に図示されたオープンドレインドライバのシミュレーション波形図であり、ｓで表示したものは、図９に図示された本発明によるオープンドレインドライバのシミュレーション波形図である。図１３を参照すると、オープンドレインドライバの出力端にパッケージモデルを設けて、実際状況に近くなるようにした後、シミュレーションすると、図６及び図７に図示されたオープンドレインドライバより本発明によるオープンドレインドライバの雑音が大幅減少されることがわかる。

図１４は、図１３の場合に接地電位に流れる電流を測定したシミュレーション波形図である。図１４において、波形にｐで表示したものは、図６に図示されたオープンドレインドライバのシミュレーション波形図であり、ｎで表示したものは、図７に図示されたオープンドレインドライバのシミュレーション波形図であり、ｓで表示したものは、図９に図示された本発明によるオープンドレインドライバのシミュレーション波形図であり、ｏで表示したものは、図１乃至図３に図示された従来のソーススイッチ方式のオープンドレインドライバの波形図である。図１４を参照すると、実際パッケージモデルを出力端子に設けた場合、図６及び図７に図示されたオープンドレインドライバと比較して、本発明によるオープンドレインドライバが基板の雑音を顕著に減少させることができる。

結局、図１２乃至図１４のシミュレーション波形図を見ると、本発明によるオープンドレインドライバが従来技術と比較して、上昇時間、下降時間等の動作速度が速く、出力電流に雑音が小さく、ショット電流を防止して、電力消耗を減少させて、基板の雑音を減少させることができることがわかる。

図９及び図１１に図示されたオープンドレインドライバにおいて、電流源と第１及び第２プルダウンスイッチ部とは、それぞれＮＭＯＳトランジスタを利用して実現したが、本発明の技術思想は、このような場合に限定されるものではない。

説明の便宜のために、本発明の一実施例による回路がオープンドレインドライバとして使用される場合を中心に説明したが、図９及び図１１に図示された回路は、電流駆動が必要などんな分野でも適用することができる。例えば、チャージポンプのダウンスイッチ及びダウン電流源を図９又は図１１に図示された回路を利用して実現する場合にも、本発明の技術思想の範囲内に認定されることは自明である。

図１５は、本発明の電流駆動回路を利用して実現したチャージポンプの回路図である。図１５を参照すると、チャージポンプは、ダウン信号が発生すると、出力端子からダウン電流を流すダウン電流駆動回路８００、及びアップ信号が発生すると、出力端子にアップ電流を流すアップ電流駆動回路９００で構成される。ダウン電流駆動回路８００は、図１１に図示されたオープンドレインドライバと同様な回路構成である。但し、基準電位の代わりに、第２バイアス電圧ＢＩＡＳ２が印加され、入力信号にダウン信号ｄｎが印加される。図面に表示されたｄｎｂは、反転されたダウン信号である。ダウン電流駆動回路８００は、ダウンノードｎｄと出力端子との間に連結され、第２バイアス電圧ＢＩＡＳ２によってダウン電流を供給するダウン電流源８１０、ダウンノードｎｄと接地電位Ｖｓｓとの間に連結され、ダウン信号ｄｎによってスイッチングをして、ダウン信号が活性化される時のみ、出力端子からダウン電流を流すダウン電流プルダウンスイッチ部８２０、電源電圧ＶＤＤとダウンノードｎｄとの間に連結され、ダウン電流プルダウンスイッチ部８２０と相補的にスイッチングし、ダウン電流プルダウンスイッチ部８２０よりオン速度は遅く、オフ速度は速いダウン電流プルアップスイッチ部８３０を含む。アップ電流駆動回路９００は、ダウン電流駆動回路と対称される構成で実現される。即ち、ダウン電流駆動回路８００でのＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに交換した構成である。

アップ電流駆動回路９００の動作は、ダウン電流駆動回路８００から当該技術分野で通常の知識を有する者なら、容易に理解することができる。

アップ電流駆動回路９００は、アップノードｎｕと出力端子との間に連結され、第１バイアス電圧ＢＩＡＳ１によってアップ電流を供給するアップ電流源９１０、アップノードｎｕと電源電圧ＶＤＤとの間に連結され、反転されたアップ信号ｕｐｄによってスイッチングをして、アップ信号ｕｐが活性される時のみ、出力端子にアップ電流を流すアップ電流プルアップスイッチ部９２０、接地電位Ｖｓｓとアップノードｎｕとの間に連結され、アップ電流プルアップスイッチ部９２０と相補的にスイッチングし、アップ電流プルアップスイッチ部９２０よりオン速度は遅く、オフ速度は速いアップ電流プルダウンスイッチ部９３０を含む。

このように、本発明による電流駆動回路をチャージポンプに適用して、基板の雑音が少ないチャージポンプを実現することができる。

前述したように、本発明によるオープンドレインドライバ及び電流駆動方法は、プルダウンスイッチ部のスイッチングと比較して、オン速度は遅く、オフ速度は速くスイッチングをするプルアップスイッチ部を具備して、ショット電流が生じることを防止する。従って、出力端子に流れる電流に発生するノイズを減少させることができ、基板の雑音を減少させることができる。また、ショット電流の発生を防止して、電力消耗を低減することができる。従って、本発明によるオープンドレインドライバを利用して、システムを実現した場合、全体システムが安定的に動作することができる。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

オープンドレインドライバの回路図である。オープンドレインドライバの回路図である。オープンドレインドライバの回路図である。図１乃至図３に図示された３つ方式のオープンドレインドライバのシミュレーション波形図である。第１変形オープンドレインドライバの回路図である。第２変形オープンドレインドライバの回路図である。第３変形オープンドレインドライバの回路図である。第４変形オープンドレインドライバの回路図である。本発明の一実施例によるオープンドレインドライバの回路図である。図９に図示された電流供給部の他の実現例の回路図である。本発明の他の実施例によるオープンドレインドライバの回路図である。従来技術と比較した図９に図示されたオープンドレインドライバのシミュレーション波形図である。従来技術及び図９に図示されたオープンドレインドライバの出力端子にパッケージモデルを接続させた場合のシミュレーション波形図である。図１３の場合に接地電位に流れる電流を測定したシミュレーション波形図である。本発明の電流駆動回路を用いて具現したチャージポンプの回路図である。

符号の説明

４１０電流源
４２０電流供給部
４３０第１プルダウンスイッチ部
４４０第１プルアップスイッチ部
４５０第２プルダウンスイッチ部
４６０第２プルアップスイッチ部

Claims

ノードと接地電位との間に連結され、入力信号によってオン状態とオフ状態との間でスイッチングをするプルダウンスイッチ部と、
電源電圧と前記ノードとの間に直列に連結されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、前記プルダウンスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記プルダウンスイッチ部よりオン速度は遅く、オフ速度は速いプルアップスイッチ部と、
前記ノードと出力端子との間に連結され、基準電位によって基準電流を供給する電流源と、
を含むことを特徴とするオープンドレインドライバ。
前記ＰＭＯＳトランジスタのゲートには前記入力信号が印加され、前記ＮＭＯＳトランジスタのゲートには前記入力信号の反転された信号が印加されることを特徴とする請求項１に記載のオープンドレインドライバ。
前記ＮＭＯＳトランジスタの前記ゲートと前記ノードとの間に連結されたキャパシタを更に含むことを特徴とする請求項２に記載のオープンドレインドライバ。
前記キャパシタは、ドレインとソースとが互いに連結されたＣＭＯＳトランジスタであることを特徴とする請求項３に記載のオープンドレインドライバ。
前記ＰＭＯＳトランジスタのスイッチング速度は、前記プルダウンスイッチ部より遅く、前記ＮＭＯＳトランジスタのスイッチング速度は、前記プルダウンスイッチ部より速いことを特徴とする請求項１に記載のオープンドレインドライバ。
前記ＮＭＯＳトランジスタは第１ＮＭＯＳトランジスタであり、前記プルダウンスイッチ部は第２ＮＭＯＳトランジスタを含み、前記第１ＮＭＯＳトランジスタの外型比（Ｗｉｄｔｈ／Ｌｅｎｇｔｈ）は、前記第２ＮＭＯＳトランジスタの外型比より小さいことを特徴とする請求項５に記載のオープンドレインドライバ。
第１ノードと接地電位との間に連結され、入力信号によってオン状態とオフ状態との間でスイッチングをする第１プルダウンスイッチ部と、
前記第１ノードと電源電圧との間に直列に連結された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含み、前記第１プルダウンスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記第１プルダウンスイッチ部よりオン速度は遅く、オフ速度は速い第１プルアップスイッチ部と、
第２ノードと前記接地電位との間に連結され、前記入力信号の反転された信号によってオン状態とオフ状態との間でスイッチングをする第２プルダウンスイッチ部と、
前記第２ノードと前記電源電圧との間に直列に連結された第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含み、前記第２プルダウンスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記第２プルダウンスイッチ部よりオン速度は遅く、オフ速度は速い第２プルアップスイッチ部と、
前記第１ノードと出力端子との間に連結され、基準電位に応答する電流源と、
前記電源電圧と前記第２ノードとの間に連結され、前記基準電位に応答する電流供給部と、を含むことを特徴とするオープンドレインドライバ。
前記第１ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートには、前記入力信号が印加され、前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートには、前記入力信号の反転された信号が印加されることを特徴とする請求項７に記載のオープンドレインドライバ。
前記第１ＮＭＯＳトランジスタの前記ゲートと前記第１ノードとの間に連結された第１キャパシタと、
前記第２ＮＭＯＳトランジスタの前記ゲートと前記第２ノードとの間に連結された第２キャパシタと、を更に含むことを特徴とする請求項８に記載のオープンドレインドライバ。
前記第１及び第２キャパシタは、それぞれドレインとソースとが互いに連結された第１及び第２ＣＭＯＳトランジスタであることを特徴とする請求項９に記載のオープンドレインドライバ。
前記第１ＰＭＯＳトランジスタのスイッチング速度は、前記第１プルダウンスイッチ部より遅く、前記第１ＮＭＯＳトランジスタのスイッチング速度は、前記第１プルダウンスイッチ部より速く、前記第２ＰＭＯＳトランジスタのスイッチング速度は、前記第２プルダウンスイッチ部より遅く、前記第２ＮＭＯＳトランジスタのスイッチング速度は、前記第２プルダウンスイッチ部より速いことを特徴とする請求項７に記載のオープンドレインドライバ。
前記第１プルダウンスイッチ部は、第３ＮＭＯＳトランジスタを含み、前記第１ＮＭＯＳトランジスタの外型比（Ｗｉｄｔｈ／Ｌｅｎｇｔｈ）は、前記第３ＮＭＯＳトランジスタの外型比より小さく、前記第２プルダウンスイッチ部は、第４ＮＭＯＳトランジスタを含み、前記第２ＮＭＯＳトランジスタの外型比は、前記第４ＮＭＯＳトランジスタの外型比より小さいことを特徴とする請求項１１に記載のオープンドレインドライバ。
ダウンノードと接地電位との間に連結され、ダウン信号によってオン状態とオフ状態との間でスイッチングをするダウン電流プルダウンスイッチ部と、
前記ダウンノードと電源電圧との間に直列に連結された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含み、前記ダウン電流プルダウンスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記ダウン電流プルダウンスイッチ部よりオン速度は遅く、オフ速度は速いダウン電流プルアップスイッチ部と、
アップノードと前記電源電圧との間に連結され、アップ入力信号の反転された信号によってオン状態とオフ状態との間でスイッチングをするアップ電流プルアップスイッチ部と、
前記アップノードと前記接地電位との間に直列に連結された第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含み、前記アップ入力信号によって前記アップ電流プルアップスイッチ部と相補的にオン状態とオフ状態との間でスイッチングし、前記アップ電流プルアップスイッチ部よりオン速度は遅く、オフ速度は速いアップ電流プルダウンスイッチ部と、
前記ダウンノードと出力端子との間に連結され、第２バイアス電圧に応答するダウン電流源と、
前記アップノードと前記出力端子との間に連結され、第１バイアス電圧に応答するアップ電流源と、を含むことを特徴とするチャージポンプ。
前記第１ＰＭＯＳトランジスタのゲートには、前記ダウン入力信号が印加され、前記第２ＰＭＯＳトランジスタのゲートには、前記アップ入力信号が印加されることを特徴とする請求項１３に記載のチャージポンプ。
前記第１ＮＭＯＳトランジスタのゲートと前記ダウンノードとの間に連結された第１キャパシタと、
前記第２ＰＭＯＳトランジスタのゲートと前記アップノードとの間に連結された第２キャパシタと、を更に含むことを特徴とする請求項１４に記載のチャージポンプ。
前記第１及び前記第２キャパシタは、それぞれドレインとソースとが互いに連結された第１及び第２ＣＭＯＳトランジスタを含むことを特徴とする請求項１５に記載のチャージポンプ。
前記第１ＰＭＯＳトランジスタのスイッチング速度は、前記ダウン電流プルダウンスイッチ部より遅く、前記第１ＮＭＯＳトランジスタのスイッチング速度は、前記ダウン電流プルダウンスイッチ部より速く、前記第２ＰＭＯＳトランジスタのスイッチング速度は、前記アップ電流プルアップスイッチ部より遅く、前記第２ＮＭＯＳトランジスタのスイッチング速度は、前記アップ電流プルアップスイッチ部より速いことを特徴とする請求項１３に記載のチャージポンプ。
前記ダウン電流プルダウンスイッチ部は、第３ＮＭＯＳトランジスタを含み、前記第１ＮＭＯＳトランジスタの外型比（Ｗｉｄｔｈ／Ｌｅｎｇｔｈ）は、前記第３ＮＭＯＳトランジスタの外型比より小さく、前記アップ電流プルアップスイッチ部は、第３ＰＭＯＳトランジスタを含み、前記第２ＰＭＯＳトランジスタの外型比は、前記第３ＰＭＯＳトランジスタの外型比より小さいことを特徴とする請求項１７に記載のチャージポンプ。