JP4063047B2 - レベルシフト回路 - Google Patents
レベルシフト回路 Download PDFInfo
- Publication number
- JP4063047B2 JP4063047B2 JP2002315719A JP2002315719A JP4063047B2 JP 4063047 B2 JP4063047 B2 JP 4063047B2 JP 2002315719 A JP2002315719 A JP 2002315719A JP 2002315719 A JP2002315719 A JP 2002315719A JP 4063047 B2 JP4063047 B2 JP 4063047B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- voltage
- input signal
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はレベルシフト回路に関し、特に低い電圧レベルの入力信号を高い電圧レベルに変換する場合において、高速化、低消費駆動電力に適したレベルシフト回路に関する。
【０００２】
【従来の技術】
従来のレベルシフト回路を図14(a)に示す。図中、VINは入力信号、VOは入力信号VINと同相の信号を出力する端子、VONは入力信号VINと逆相の信号を出力する端子である。
【０００３】
符号900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、電圧V3は電圧V2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインに出力端子VONが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINの論理反転した信号が入力され、ドレインに出力端子VOが接続される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートに出力端子VOが接続され、ドレインに出力端子VONが接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートに出力端子VONが接続され、ドレインに出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【０００４】
以上のように構成されたレベルシフト回路について、図14(b)を用いて図14(a)の動作を説明する。なお、以降の説明において、電圧レベルがローレベルのときを“L”で表示し、電圧レベルがハイレベルのときを“H”で表示するものとする。
【０００５】
さて、入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。また、出力端子VONはV2と同電位になっており、トランジスタ907はオフ状態となっている。
【０００６】
上記状態において、時間T1に入力信号VINの電圧が“L”から“H”になると、信号908の電圧は“H”から“L”に変化する。また、同時にトランジスタ904がオン状態となり、トランジスタ905はオフ状態となる。したがって、トランジスタ906とトランジスタ904はオン状態、トランジスタ907とトランジスタ905はオフ状態となる。
【０００７】
このとき、トランジスタ904のドレイン電流Idsnは飽和状態であるため
Idsn=Kn(Vgsn-Vtn)2・・・・・・・・・・・・（１）
また、トランジスタ906のドレイン電流Idspは非飽和状態であるため
Idsp1=2Kp(Vgsp-Vtp‐Vdsp/2)*Vdsp ・・・（２）
である。
【０００８】
その後、出力端子VONの電圧がV2から低下し（VONの電圧）＜（V2-(Vgsp-Vtp)）となるとトランジスタ906のドレイン電流Idspは飽和状態に遷移し、
Idsp2=Kp(Vgsp-Vtp)2 ・・・・・（３）
となる。
【０００９】
式（１）、（２）および（３）において、Knはトランジスタ904および905の導電係数、Kpはトランジスタ906および907の導電係数、Vgsnはトランジスタ904および905のゲート-ソース間電圧、Vgspはトランジスタ906および907のゲート-ソース間電圧、Vtnはトランジスタ904および905の閾値、Vtpはトランジスタ906および907の閾値電圧、Vdspはトランジスタ906および907ドレイン‐ソース間電圧である。
【００１０】
入力信号VINの“H”の時の電圧V3がV2より高い場合、式（１）、（２）より、｜Idsn｜＞＞｜Idsp1｜を満たし、出力端子VONの電圧がV2から低下する。時間T2において（出力端子VONの電圧）＜（V2-|Vtp|）を満たしたとき、トランジスタ907がオン状態となって出力端子VOの電圧がV1より上昇する。これによってトランジスタ906が非飽和状態から飽和状態に遷移する。この状態において、式（１）、（３）より更に｜Idsn｜＞＞｜Idsp2｜を満たす入力信号VINが印加されているので、上記動作が継続され、出力端子V0Nの電圧はV2からV1となり、出力端子VOの電圧はV1からV2となってレベルシフト回路動作が終了する。
【００１１】
つぎに、入力信号VINが“H”のときの電圧V3がV2より低い場合、式（１）、（２）より、｜Idsn｜と｜Idsp1｜の差分が小さく、出力端子VONの電圧がV2からV1に変化する速度が、｜Idsn｜＞＞｜Idsp1｜の条件を満たす場合と比べて遅く、その間トランジスタ906とトランジスタ904を介して電源901から電源900に貫通電流が流れる。時間T3において（出力端子VONの電圧）＜（V2-|Vtp|）を満たしたとき、トランジスタ907がオン状態となり、出力端子VOの電圧がV1より徐々にV2に上昇する。これによってトランジスタ906が非飽和状態から飽和状態に遷移する。この状態において、式（１）、（３）より更に｜Idsn｜＞｜Idsp2｜を満たす入力信号VINが印加されているので、上記動作が継続されトランジスタ906がオフ状態となる。この状態によって、トランジスタ906とトランジスタ904を介した電源901から電源900への貫通電流が無くなる。
【００１２】
上記動作によって出力端子V0Nの電圧はV2からV1となり、出力端子VOの電圧はV1からV2となり、レベルシフト回路動作が終了する。
【００１３】
なお、入力信号VINの電圧が“H”から“L”に変化したときも、上記と同様の動作がトランジスタ905、907において行われる。
【００１４】
上述した従来のレベルシフト回路において、入力信号VINの電圧が“L”から“H”に遷移したとき、出力端子VON（およびVO）の電圧を高速で遷移させるためには、式（１）、（２）より必要とされる｜Idsn｜＞＞｜Idsp1｜ かつ式（１）、（３）より必要とされる｜Idsn｜＞＞｜Idsp2｜の条件を満たす必要がある。このためにトランジスタ904（またはトランジスタ905）の面積を大きくする必要があり、レイアウト面積の増大を招くという問題点があった。
【００１５】
上記の問題点は｜Idsn｜＞＞｜Idsp1｜かつ｜Idsn｜＞＞｜Idsp2｜の条件を満たすことが困難になる入力信号VINが低い場合に特に顕著にあらわれる。
【００１６】
更に、入力信号VINの論理反転時にトランジスタ906（またはトランジスタ907）とトランジスタ904（またはトランジスタ905）が共にオン状態となる時間が存在するため、電源901から電源900に貫通電流が流れるという問題点があった。
【００１７】
上記のような回路面積が増大するという問題を克服するために、たとえば特開平２−１８８０２４号公報に示されるように、従来例のレベルシフト回路のトランジスタ906およびトランジスタ907と並列に各々電流供給回路を設けることが知られているが、素子数の増加による面積増大や電流供給回路をトランジスタによって構成した場合にサブスレッショルド電流が定常的に流れるという問題点が依然として残っていた。
【００１８】
【特許文献１】
特開平２−１８８０２４号公報
【００１９】
【発明が解決しようとする課題】
本発明は、上記従来の問題を解決するものであり、回路が占める面積の増大を抑止し、貫通電流を減少させるとともに、かつ高速動作が実現できるレベルシフト回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この目的を達成するために、請求項１記載のレベルシフト回路は、ソースに第１の電源電圧が供給され、相互に反転した第１の入力信号、および第２の入力信号の内、前記第１の入力信号がゲートに入力され、更にドレインに第１の端子が接続された第１導電型の第１のトランジスタ、および前記第２の入力信号がゲートに入力され、更にドレインが第２の端子に接続された第１導電型の第２のトランジスタと、ソースに第２の電源電圧が供給され、ドレインに前記第１の端子が接続された第２導電型の第３のトランジスタ、およびドレインに前記第２の端子が接続された第２導電型の第４のトランジスタと、前記第２の端子が接続され、かつ前記第１の入力信号の反転信号が入力され、前記第１のトランジスタがオフ状態のとき、前記第３のトランジスタをオン状態にする第１のゲート電圧制御回路と、前記第１の端子が接続され、かつ前記第２の入力信号の反転信号が入力され、前記第２のトランジスタがオフ状態のとき、前記第４のトランジスタをオン状態にする第２のゲート電圧制御回路とを備えたレベルシフト回路において、ソースに前記第１の電源電圧が供給され、ドレインに前記第３のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号の反転信号に応じて変化する第１導電型の第１５のトランジスタと、ソースに前記第２の端子が接続され、ドレインに前記第３のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号の反転信号に応じて変化する第２導電型の第１６のトランジスタとを有した前記第１のゲート電圧制御回路と、ソースに前記第１の電源電圧が供給され、ドレインに前記第４のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号に応じて変化する第１導電型の第１７のトランジスタと、ソースに前記第１の端子が接続され、ドレインに前記第４のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号に応じて変化する第２導電型の第１８のトランジスタとを有した前記第２のゲート電圧制御回路とを備えている。
【００２１】
この構成によれば、前記第1のトランジスタがオン状態からオフ状態に変化したとき、前記第1のゲート電圧制御回路によって前記第３のトランジスタがオン状態とされて前記第1の端子の電圧レベルが上昇し、その後、前記第２のゲート電圧制御回路によって前記第４のトランジスタがオフ状態となって前記第２のトランジスタによって前記第２の端子の電圧レベルが低下する。前記第２のトランジスタがオフ状態であるときも、前記第２のゲート電圧制御回路によって上記同様の作用が実施される。上記動作は前記第１のトランジスタと前記第３のトランジスタのドレイン電流比が一切関係ない。同様に前記第２のトランジスタと前記第４のトランジスタのドレイン電流比も関係無いため、高速スイッチン動作が実現できる。また前記第１のトランジスタと前記第３のトランジスタのサイズ比、および前記第２のトランジスタと前記第４のトランジスタのサイズ比を考慮する必要がないため、前記第１および第２のトランジスタのレイアウト面積低減を図ることが出来る。
【００２２】
本発明の請求項２記載のレベルシフト回路は、ソースに第１の電源電圧が供給され、相互に反転した第１の入力信号、および第２の入力信号の内、前記第１の入力信号がゲートに入力され、更にドレインに第１の端子が接続された第１導電型の第１のトランジスタ、および前記第２の入力信号がゲートに入力され、更にドレインが第２の端子に接続された第１導電型の第２のトランジスタと、ソースに第２の電源電圧が供給され、ドレインに前記第１の端子が接続された第２導電型の第３のトランジスタ、およびドレインに前記第２の端子が接続された第２導電型の第４のトランジスタと、前記第２の端子が接続され、かつ前記第１の入力信号の反転信号が入力され、前記第１のトランジスタがオフ状態のとき、前記第３のトランジスタをオン状態にする第１のゲート電圧制御回路と、前記第１の端子が接続され、かつ前記第２の入力信号の反転信号が入力され、前記第２のトランジスタがオフ状態のとき、前記第４のトランジスタをオン状態にする第２のゲート電圧制御回路とを備えたことを特徴とするレベルシフト回路において、ソースに前記第１の電源電圧が供給され、ドレインに前記第３のトランジスタのゲートが接続され、かつゲートに前記第１の入力信号の反転信号が入力された第１導電型の第５のトランジスタと、ソースに前記第２の端子が接続され、ゲートとドレインに前記第３のトランジスタのゲートが接続された第２導電型の第６のトランジスタとを有した前記第１のゲート電圧制御回路と、ソースに第１の電源電圧が供給され、ドレインに前記第４のトランジスタのゲートが接続され、かつゲートに前記第２の入力信号の反転信号が入力された第１導電型の第７のトランジスタと、ソースに前記第１の端子が接続され、ゲートとドレインに前記第４のトランジスタのゲートが接続された第２導電型の第８のトランジスタとを有した前記第２のゲート電圧制御回路とを備えている。
【００２３】
この構成によれば、前記第１のトランジスタがオン状態からオフ状態となったとき、前記第６のトランジスタがダイオード特性を示すため、面積のさほど大きくない前記第５のトランジスタによって前記第３のトランジスタのゲート電圧を前記第２の電源電圧レベルより閾値電圧以上低下させることが可能であり、前記第３のトランジスタを容易にオン状態にすることができるため、高速スイッチングを行うことができる。これは前記第２のトランジスタがオンからオフ状態になったときも、前記第８および前記第４のトランジスタにて同様の動作が行われる。また、前記第１のトランジスタがオフ状態のときに、前記第６のトランジスタのソースを前記第２の端子に接続しているため、前記第６のトランジスタのソース電圧レベルを前記第５のトランジスタのソース電圧レベルと同電位にでき、前記第３のトランジスタをオン状態に維持することができる。これは前記第２のトランジスタがオフ状態の前記第８のトランジスタ、前記第７のトランジスタ、および前記第４のトランジスタの動作においても同様である。したがって、面積的にさほど大きくなくて良い４つのトランジスタを追加するだけで、前記第１および前記第２の入力信号VINが低いときにおいても従来のレベルシフト回路よりも高速動作を実施することが可能となり、また、低電圧動作を考慮した従来レベルシフト回路よりもレイアウト面積の削減が可能となる。
【００２４】
本発明の請求項３のレベルシフト回路は、請求項２記載のレベルシフト回路において更に、前記第５のトランジスタと、前記第６のトランジスタと、ソースに前記第２の端子が接続され、ドレインに前記第３のトランジスタのゲートが接続され、ゲートに前記第１の入力信号の反転信号が入力された第２導電型の第９のトランジスタとを有した前記第１のゲート電圧制御回路と、前記第７のトランジスタと、前記第８のトランジスタと、ソースに前記第１の端子が接続され、ドレインに前記第４のトランジスタのゲートが接続され、ゲートに前記第２の入力信号の反転信号が入力された第２導電型の第１０のトランジスタとを有した前記第２のゲート電圧制御回路とを備えている。
【００２５】
この構成によれば、前記第１のトランジスタがオン状態、前記第５のトランジスタがオフ状態のとき、前記第３のトランジスタのゲート電圧を前記第９のトランジスタを介して前記第２の電源電圧と同電位にすることができるため、前記第３のトランジスタを完全にオフ状態にすることができる。したがって、前記第１のトランジスタがオン状態のときに定常的に前記第３のトランジスタを介して流れるサブスレッショルド電流も無くすことができるため、消費電流を削減することが可能になる。これは前記第２のトランジスタがオン状態のときにおいても、前記第１０のトランジスタを設けることで、前記４のトランジスタのサブスレッショルド電流を無くすことができ、上記同様の効果を得ることができる。また、前記第１および前記第２のゲート電圧制御回路を設けていることで、低電圧動作においても高速スイッチングが可能である。
【００２６】
本発明の請求項４のレベルシフト回路は、請求項２記載のレベルシフト回路において更に、前記第５のトランジスタと、ソースに前記第２の端子が接続され、ゲートとドレインに前記第３のトランジスタのゲートが接続され、ゲートとソース間電圧が０Ｖのときにおいてもソースとドレイン間に電流を流す第２導電型の第１１のトランジスタとを有した前記第１のゲート電圧制御回路と、前記第７のトランジスタと、ソースに前記第１の端子が接続され、ゲートとドレインに前記第４のトランジスタのゲートが接続され、ゲートとソース間電圧が０Ｖのときにおいてもソースとドレイン間に電流を流す第２導電型の第１２のトランジスタとを有した前記第２のゲート電圧制御回路とを備えている。
【００２７】
この構成によれば、前記第１のトランジスタがオン状態、前記第５のトランジスタがオフ状態のとき、前記第３のトランジスタのゲート電圧を前記第１１のトランジスタを介して前記第２の電源電圧と同電位にすることができるため、前記第３のトランジスタを完全にオフ状態にすることができる。したがって、前記第１のトランジスタがオン状態のときに定常的に前記第３のトランジスタを介して流れるサブスレッショルド電流も無くすことができるため、消費電流を削減することが可能になる。これは前記第２のトランジスタがオン状態のときにおいても、前記第１２のトランジスタを設けることで、前記４のトランジスタのサブスレッショルド電流を無くすことができ、上記同様の効果を得ることができる。また、前記第１および前記第２のゲート電圧制御回路を設けていることで、低電圧動作においても高速スイッチングが可能である。
【００２８】
本発明の請求項５記載のレベルシフト回路は、請求項２記載のレベルシフト回路において更に、前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第４のトランジスタと、前記第１のゲート電圧制御回路と、前記第２のゲート電圧制御回路と、前記第１の端子と前記第１の電源との間に前記第１のトランジスタと直列に接続され、前記第３のトランジスタのゲート電圧によって制御され、前記第３のトランジスタがオフ状態のときにオン状態となるスイッチング手段を有する第１のスイッチング回路と、前記第２の端子と前記第１の電源との間に前記第２のトランジスタと直列に接続され、前記第４のトランジスタのゲート電圧によって制御され、前記第４のトランジスタがオフ状態のときにオン状態となるスイッチング手段を有する第２のスイッチング回路とを備えている。
【００２９】
この構成によれば、前記第１のトランジスタがオン状態からオフ状態になったとき、前記第１の端子電圧は前記第１の電源電圧レベルから前記第２の電源電圧レベルになるまでに一定の時間がかかるため、前記第４のトランジスタは一定時間オン状態であり、一方、前記第２のトランジスタはオフ状態からオン状態になっているが、前記第４のトランジスタのゲート電圧によって制御される前記第２のスイッチング回路がオフ状態であるため前記第２の電源から前記第１の電源に流れる貫通電流を削減することが可能である。上記動作は電源電圧が低くなり、前記第２と前記第４のトランジスタが共にオン状態となっている時間が長くなった場合に貫通電流を劇的に削減できる。これは前記第１のトランジスタがオフ状態からオン状態になった場合も前記第１のスイッチング回路によって同様の効果が得られる。
【００３０】
本発明の請求項６のレベルシフト回路は、請求項２記載のレベルシフト回路において更に、前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第４のトランジスタと、前記第１のゲート電圧制御回路と、前記第２のゲート電圧制御回路と、前記第１の端子と前記第１の電源との間に前記第１のトランジスタと直列に接続され、前記第２の端子の電圧によって制御され、前記第２の端子の電圧が前記第１の電源の電圧と同じ電圧レベルのときにオフ状態となるスイッチング手段を有する第３のスイッチング回路と、前記第２の端子と前記第１の電源との間に前記第２のトランジスタと直列に接続され、前記第１の端子の電圧によって制御され、前記第１の端子の電圧が前記第１の電源の電圧と同じ電圧レベルのときにオフ状態となるスイッチング手段を有する第４のスイッチング回路とを備えている。
【００３１】
この構成によれば、前記第１のトランジスタがオン状態からオフ状態になったとき、前記第１の端子電圧は前記第１の電源電圧レベルから前記第２の電源電圧レベルになるまでに一定の時間がかかるため、前記第４のトランジスタは一定時間オン状態であり、一方、前記第２のトランジスタはオフ状態からオン状態となっているが、前記第１の端子電圧が低いため、前記第２のスイッチング回路がオフ状態であり、前記第２の電源から前記第１の電源に流れる貫通電流を削減することが可能である。これは前記第１のトランジスタがオフ状態からオン状態になった場合も前記第１のスイッチング回路によって同様の効果が得られる。
【００３２】
また、前記第１の端子電圧が上昇するとき、前記第４のトランジスタのゲート電圧が前記第1の端子から前記第２のゲート電圧制御回路内に設けられているダイオード回路を介して供給されるため、前記第１（または前記第２）の入力信号の“H”レベルが高く、前記第１の端子電圧レベルが急激に上昇するときには、前記第４のトランジスタのゲート電圧は前記第１の端子電圧より遅れて上昇する。また前記第１（または前記第２）の入力信号の“H”レベルが低く、前記第１の端子電圧レベルがゆっくり上昇するときには前記第４のトランジスタのゲート電圧は前記第１の端子電圧とほぼ同じ速度にて上昇する。したがって、前記第１の端子電圧によって制御される前記第４のスイッチング回路を設けることで、前記第１（または前記第２）の入力信号の“H”レベルの電圧が高いときは、前記第４のトランジスタのゲート-ソース間電圧が大きいときでも前記第４のスイッチング回路を早くオン状態にすることで、前記第２のトランジスタを介して前記第２の端子電圧を低下させることで高速動作を実現する。
【００３３】
また、前記第１（または前記第２）の入力信号の“H”レベルの電圧が低いときは、前記第１の端子電圧と前記第２のトランジスタのゲート電圧との差は小さいため、前記第４のトランジスタのゲート‐ソース間電圧が小さくなってから、前記第４のスイッチング回路がオン状態となるため、前記第２の電源から前記第１の電源への貫通電流を削減できる。これは前記第２のトランジスタがオン状態からオフ状態になったときも、前記第１のゲート電圧制御回路および前記第１のスイッチング回路において同様の動作が行われ、貫通電流の削減が可能であり、レベルシフト回路の消費電流を削減することができる。
【００３６】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１に係る概略レベルシフト回路図である。図１において符号100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子である。なおVINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相のレベルシフトした信号を出力する端子である。
【００３７】
符号900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。
【００３８】
符号903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインに出力端子VONが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINが論理反転した信号が入力され、ドレインに出力端子VOが接続される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子101が接続され、ドレインに出力端子VONが接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子103が接続され、ドレインに出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【００３９】
なお、本実施の形態の特徴は、トランジスタ906のゲートと出力端子VO間に入力信号VINの反転信号908によって制御されるゲート電圧制御回路100を設け、トランジスタ907のゲートと出力端子VON間に入力信号VINによって制御されるゲート電圧制御回路102を設けているところである。
【００４０】
図１のゲート電圧制御回路100およびゲート電圧制御回路102の具体的構成例を図２(a)に示す。図２(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し、出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号908が入力され、ドレインをトランジスタ200のドレインに接続した第１導電型のトランジスタ、202はソースに出力端子VONが接続され、ゲートとドレインを共通接続し、出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレイン接続した第１導電型のトランジスタである。
【００４１】
なお、図１と同じ回路素子および電源は同じ番号を付与した。図２(b)は本発明の実施の形態１を示すレベルシフト回路のタイミングチャートである。図２(a)と図２(b)を用いて動作を説明する。
【００４２】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203はオフ状態であり、トランジスタ905、トランジスタ201はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。よって出力端子VONの電圧はV2となっている。出力端子VONの電圧V2はトランジスタ202を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2よりわずかに低いV21となっており、トランジスタ907は、ほぼオフ状態となっている。
【００４３】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。したがって、トランジスタ907のゲートに印加する出力端子103の電圧はV21から低下し、トランジスタ203のドレイン電流に応じてある電圧に達する。時間T2において（出力端子103の電圧）＜（V2-│Vtp│）となるとトランジスタ907がオン状態となると、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はダイオード特性を示すトランジスタ200を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。時間T4において、トランジスタ906のドレイン電流がより小さくなり、出力端子VONの電圧がV2から急速に低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202を介してトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下する。
【００４４】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905はオフ状態であるため、出力端子VOの電圧はV2を維持する。一方トランジスタ906のゲートの電圧はV21となってトランジスタ906はサブスレッショルド電流を流すが、ほぼオフ状態を維持し、トランジスタ904はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【００４５】
また、入力信号VINが“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【００４６】
本実施の形態１では、入力信号VINの“H”の電圧V3がV2より低い場合においても、入力信号VINが“L”から“H”に変化したとき、トランジスタ904とトランジスタ906がともにオン状態であるが、ゲート電圧制御回路100のトランジスタ201がオン状態となり、出力端子101の電圧が出力端子VOの電圧よりも速く低下するため、トランジスタ906のドレイン電流を抑制し、出力端子VONの電圧を上昇させる。すなわち、トランジスタ904とトランジスタ906のドレイン電流比に関係なく高速に出力端子の電圧を変化させ、貫通電流を減少させ、低消費電力化を実現する。
【００４７】
また、入力信号VINの変化に対応する出力端子VON（VO）のスイッチング動作速度は、トランジスタ904（905）とトランジスタ906（907）のドレイン電流比に関係しないため、とくに入力信号の振幅電圧が低い場合においても、高速化のためにトランジスタ904（905）のレイアウト面積を増大させる必要がなく、レイアウト面積の削減が可能となる。
【００４８】
（実施の形態２）
図３(a)は本発明の実施の形態２に係るレベルシフト回路図である。図３(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号が入力され、ドレインをトランジスタ200のドレインに接続した第１導電型のトランジスタ、202はソースに出力端子VONが接続され、ゲートとドレインを共通接続し出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレインに接続した第１導電型のトランジスタ、300は入力信号VINの反転信号によって制御され、出力端子VOとトランジスタ200のドレイン間に接続された第２導電型のトランジスタ、301は入力信号VINによって制御され、出力端子VONとトランジスタ202のドレイン間に接続された第２導電型のトランジスタである。
【００４９】
ここでトランジスタ300がオン状態のときのドレイン電流は、トランジスタ201がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）であり、トランジスタ301がオン状態のときのドレイン電流は、トランジスタ203がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）と設定されている。
【００５０】
なお、図１と同じ回路素子、電源および信号は同じ番号を付与した。
【００５１】
図３(b)は本発明の実施の形態２に係るレベルシフト回路のタイミングチャートである。以下、図３(a)と図３(b)を用いて動作を説明する。
【００５２】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203およびトランジスタ300はオフ状態であり、トランジスタ905、トランジスタ201およびトランジスタ301はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。よって出力端子VONの電圧はV2となっている。出力端子VONの電圧V2はトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2となっており、トランジスタ907はオフ状態となっている。
【００５３】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。
【００５４】
ここで、トランジスタ300、301は入力信号VINの遷移によってゲート電圧は変わるが、ともにオフ状態となる。上記より、トランジスタ907のゲートの電圧はV2から低下し、トランジスタ203のドレイン電流に応じた所定の電圧に達する。時間T2においてトランジスタ907がオン状態となると、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はダイオード特性を示すトランジスタ200とオン状態になったドレイン電流の小さいトランジスタ300を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。時間T4において、トランジスタ906のドレイン電流が減少し始めると、出力端子VONの電圧がV2から低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲート103の電圧は低下しV1になる。
【００５５】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905はオフ状態であるため、出力端子VOの電圧はV2を維持する。一方トランジスタ906のゲートの電圧はオン状態であるトランジスタ300とダイオード特性を示すトランジスタ200を介して出力される出力端子101の電圧V2となり、トランジスタ906はサブスレッショルド電流が流れることなくオフ状態を維持する。トランジスタ904はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【００５６】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【００５７】
本実施の形態２では、実施の形態１にゲート電圧制御回路100（102）のトランジスタ200（202）に並列に入力信号の反転信号908（入力信号VIN）をゲートに入力するトランジスタ300（301）を追加して接続している。
【００５８】
このことにより、ゲート電圧制御回路の出力端子101（103）の振幅電圧がV2となり、トランジスタ906（907）のサブスレショルド電流を無くすことができ、貫通電流の削減効果が大きくなる。他は実施の形態１と同じ効果が得られる。
【００５９】
（実施の形態３）
図４(a)は本発明の実施の形態３に係るレベルシフト回路図を示す。
【００６０】
図４(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、400はソースを出力端子VOに接続し、ゲートとドレインを共通接続した、ゲート-ソース間電圧が0Vのときにおいてもドレイン電流が流れる第２導電型のデプレッショントランジスタ（デプレッショントランジスタと指定しない場合はエンハンスメントトランジスタを指す）、201はゲートに入力信号VINの反転信号が入力され、ドレインをトランジスタ400のドレイン接続した第１導電型のトランジスタ、401はソースを出力端子VONに接続し、ゲートとドレインを共通接続した、ゲート-ソース間電圧が0Vのときにおいてもドレイン電流が流れる第２導電型のデプレッショントランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ401のドレイン接続した第１導電型のトランジスタである。
【００６１】
なお図１と同じ回路素子、電源および信号は同じ番号を付与し、説明は省略する。図４(b)は本発明の実施の形態３を示すレベルシフト回路のタイミングチャートである。図４(a)と図４(b)を用いて動作を説明する。
【００６２】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203はオフ状態であり、トランジスタ905、トランジスタ201はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。よって出力端子VONの電圧はV2となっている。出力端子VONの電圧V2はトランジスタ401を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2になっており、トランジスタ907はオフ状態となっている。
【００６３】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。したがって、トランジスタ907のゲート103の電圧はV2から低下し、トランジスタ203のドレイン電流に応じてある電圧に達する。
【００６４】
時間T2において（出力端子103の電圧）＜（V2-│Vtp│）となりトランジスタ907がオン状態となると、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はトランジスタ400を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。時間T4において、トランジスタ906のドレイン電流が抑制され、出力端子VONの電圧がV2から急速に低下し始める。出力端子VONの電圧はトランジスタ401を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下する。
【００６５】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905はオフ状態であるため、出力端子VOの電圧はV2を維持する。
【００６６】
一方トランジスタ906のゲートの電圧はV2となってトランジスタ906はオフ状態を維持し、トランジスタ904はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【００６７】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【００６８】
本実施の形態３では、ゲート電圧制御回路100（102）のトランジスタ400（401）をデプレッショントランジスタにすることにより素子数を削減し、かつ、出力端子101（103）の振幅電圧はV2となり、実施の形態２と同じ効果が得られる。
【００６９】
（実施の形態４）
図５は実施の形態４に係るレベルシフト回路図を示す。実施の形態２のトランジスタ200をダイオード500に置換え、トランジスタ202をダイオード501に置換えている。
【００７０】
図５においても、入力信号VINの変化時にトランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。したがって、トランジスタ907のゲートの電圧が低下し、トランジスタ907がオン状態となることで出力端子VOの電圧がV1から上昇し、トランジスタ906がオフ状態となることで、出力端子VONの電圧が低下するので、実施の形態２と同様の高速スイッチング動作が行われる。
【００７１】
本実施の形態４では、ゲート電圧制御回路100（102）のトランジスタ300（301）と並列にダイオード500（501）を接続し、回路構成を簡単化し、かつ、実施の形態２と同じ効果が得られる。
【００７２】
（実施の形態５）
図６は実施の形態５を示すレベルシフト回路図である。実施の形態３のトランジスタ400を抵抗510に置換え、トランジスタ401を抵抗511に置換えている。
【００７３】
図６においても、入力信号VINの電圧が“L”から“H”に変化するとトランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。したがって、抵抗511の電圧降下によってトランジスタ907のゲートの電圧が低下し、トランジスタ907がオン状態となり出力端子VOの電圧がV1から上昇し、トランジスタ906がオフ状態となることで、出力端子VONの電圧が低下するので、実施の形態３と同様のスイッチング動作が行われる。
【００７４】
本実施の形態５では、ゲート電圧制御回路100（102）のトランジスタ201(203)のドレインと出力端子VO（VON）間を抵抗510（511）で接続し、回路構成を簡単化し、かつ、実施の形態３と同じ効果が得られる。
【００７５】
（実施の形態６）
図７は本発明実施の形態６を示すレベルシフト回路の構成図である。図７において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、600はトランジスタ906とゲートを共通接続しかつ出力端子101に接続し、出力端子VONとトランジスタ904との間に接続された第1導電型のトランジスタ、601はトランジスタ907とゲートを共通接続しかつ出力端子103に接続し、出力端子VOとトランジスタ905との間に接続された第1導電型のトランジスタである。
【００７６】
なお入力信号VINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相のレベルシフトした信号を出力する端子である。900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧である。これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインにトランジスタ600のソースが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINの論理反転した信号が入力され、ドレインにトランジスタ601のソースに接続された第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子101が接続され、ドレインに出力端子VONが接続された第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子103が接続され、ドレインに出力端子VOが接続された第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【００７７】
図７の具体的回路例と動作を図８(a)、図８(b)を用いて説明する。図８(a)は本発明の実施の形態６を示すレベルシフト回路図である。
【００７８】
図８(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号908が入力され、ドレインをトランジスタ200のドレイン接続した第１導電型のトランジスタ、202はソースに出力端子VONが接続され、ゲートとドレインを共通接続し出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレイン接続した第１導電型のトランジスタ、300は入力信号VINの反転信号908によって制御され、出力端子VOとトランジスタ200のドレイン間に接続された第２導電型のトランジスタ、301は入力信号VINによって制御され、出力端子VONとトランジスタ202のドレイン間に接続された第２導電型のトランジスタである。
【００７９】
ここでトランジスタ300がオン状態のときのドレイン電流は、トランジスタ201がオン状態の時のドレイン電流に対して1/N（Nは１より大きい任意の値）であり、トランジスタ301がオン状態の時のドレイン電流は、トランジスタ203がオン状態の時のドレイン電流に対して1/N（Nは１より大きい任意の値）と設定されている。
【００８０】
符号600はトランジスタ906とゲートを共通接続され、出力端子VONとトランジスタ904との間に接続された第1導電型のトランジスタ、601はトランジスタ907とゲートを共通接続され、出力端子VOとトランジスタ905との間に接続された第1導電型のトランジスタである。
【００８１】
なおVINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相のレベルシフトした信号を出力する端子である。900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインにトランジスタ600のソースが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINが論理反転した信号908が入力され、ドレインにトランジスタ601のソースが接続される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子101が接続され、ドレインに出力端子VONが接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子103が接続され、ドレインに出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【００８２】
図８(b)は本発明の実施の形態６を示すレベルシフト回路のタイミングチャートである。図８(a)と図８(b)を用いて動作を説明する。
【００８３】
入力信号VINの電圧が“L”となっている時、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203およびトランジスタ300はオフ状態であり、トランジスタ905、トランジスタ201およびトランジスタ301はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態、トランジスタ600はオフ状態となる。よって出力端子VONはV2となっている。出力端子VONの電圧V2はトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2となっており、トランジスタ907はオフ状態、トランジスタ601はオン状態となっている。
【００８４】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。
【００８５】
ここで、トランジスタ300、301は入力信号VINによってゲート電圧は変わり、共にオフ状態となる。このとき、トランジスタ906とトランジスタ904とトランジスタ601はオン状態、トランジスタ907とトランジスタ905とトランジスタ600はオフ状態となる。トランジスタ906とトランジスタ904が共にオン状態となるが、トランジスタ907のゲート電圧がV1であるため、トランジスタ600はオフ状態であり、トランジスタ906とトランジスタ904を介した電源901から電源900への貫通電流は流れない。
【００８６】
また、ゲート電圧制御回路102のトランジスタ203がオン状態であるので出力端子103の電圧は低下し、トランジスタ907のゲートの電圧はV2から低下する。それと共にトランジスタ601のオン抵抗が増大する。時間T2において（出力端子103の電圧）＜（V2-│Vtp│）となると、トランジスタ907がオン状態となり、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はダイオード特性を示すトランジスタ200とドレイン電流の小さいトランジスタ300を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。それと共にトランジスタ600のオン抵抗は低下する。時間T4において、トランジスタ600のオン抵抗が充分低下し、トランジスタ906のオン抵抗が高くなると、出力端子VONの電圧がV2から低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下する。
【００８７】
上記動作によって、入力信号VINの電圧が“H”状態の間、ゲート電圧制御回路102のトランジスタ203がオン状態トランジスタ301がオフ状態であるので出力端子103の電圧はV1となり、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905およびトランジスタ601はオフ状態であるため、出力端子VOの電圧はV2を維持する。
【００８８】
一方ゲート電圧制御回路100のトランジスタ201はオフ状態、トランジスタ300はオン状態であるので並列接続したトランジスタ200はダイオード特性を示すが出力端子101の電圧はV2となり、トランジスタ906のゲートの電圧はV2となってトランジスタ906はオフ状態を維持し、トランジスタ904、トランジスタ600はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【００８９】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【００９０】
本実施の形態６では、トランジスタ906（907）とトランジスタ904（905）の間にゲートに出力端子101(103)を接続するトランジスタ600（601）を接続し、トランジスタ906（907）とトランジスタ904（905）がともにオン状態のとき、トランジスタ600（601）がオフ状態となり、電源901と900間の貫通電流を大幅に削減することができる。また、入力信号の反転信号908（入力信号VIN）により制御されるゲート電圧制御回路100（102）により、トランジスタ906（907）とトランジスタ904（905）の電流比と関係なく、高速スイッチング動作が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ904（905）の面積を拡大することなく高速スイッチング動作が得られる。
【００９１】
（実施の形態７）
図９は本発明の実施の形態７に係る概略レベルシフト回路図である。図９において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、700はゲートに出力端子VOを接続し、出力端子VONとトランジスタ904との間に接続された第1導電型のトランジスタ、701はゲートに出力端子VONを接続し、出力端子VOとトランジスタ905との間に接続された第1導電型のトランジスタである。
【００９２】
なおVINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相に変換された信号を出力する端子である。900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインにトランジスタ700のソースが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINが論理反転した信号が入力され、ドレインにトランジスタ701のソースが接続される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路100の出力端子101が接続されドレインに出力端子VONが接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路102の出力端子103が接続され、ドレインに出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【００９３】
図９の具体的回路例と動作を図１０(a)、図１０(b)を用いて説明する。
【００９４】
図１０(a)は本発明の実施の形態７に係るレベルシフト回路図を示す。
【００９５】
図１０(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号が入力され、ドレインをトランジスタ200のドレイン接続した第１導電型のトランジスタ、202はソースに出力端子VONが接続され、ゲートとドレインを共通接続し、出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレイン接続した第１導電型のトランジスタ、300は入力信号VINの反転信号によって制御され、出力端子VOとトランジスタ200のドレイン間に接続された第２導電型のトランジスタ、301は入力信号VINによって制御され、出力端子VONとトランジスタ203のドレイン間に接続された第２導電型のトランジスタである。
【００９６】
ここでトランジスタ300がオン状態のときのドレイン電流は、トランジスタ201がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）であり、トランジスタ301がオン状態のときのドレイン電流は、トランジスタ203がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）と設定されている。
【００９７】
なお、図９と同じ回路素子、電源および信号は同じ番号を付与した。
【００９８】
図１０(b)は本発明の実施の形態７を示すレベルシフト回路のタイミングチャートである。図１０(a)と図１０(b)を用いて動作を説明する。
【００９９】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203およびトランジスタ300はオフ状態であり、トランジスタ905、トランジスタ201およびトランジスタ301はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態、トランジスタ700はオフ状態となる。よって出力端子VONの電圧はV2となっている。出力端子VONの電圧V2はトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2となっており、トランジスタ907はオフ状態、トランジスタ701はオン状態となっている。
【０１００】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。
【０１０１】
ここで、トランジスタ300、301は入力信号VINによってゲート電圧は変わるが、ともにオフ状態となる。このとき、トランジスタ906とトランジスタ904はオン状態、トランジスタ907とトランジスタ905はオフ状態となる。トランジスタ906とトランジスタ904が共にオン状態となるが、出力端子VOの電圧はV1を維持しているため、トランジスタ700はオフ状態であり、トランジスタ906とトランジスタ904を介した電源901から電源900への貫通電流は流れない。
【０１０２】
このときの入力信号VINの“H”の電圧V3がV2に等しいかあるいは高い場合を次ぎに述べる。トランジスタ203のドレイン電流が大きいため、ゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートの電圧はV2からVaまで低下する。時間T2においてトランジスタ907がオン状態となり、出力端子VOの電圧がV1から上昇する。それと共にトランジスタ700のオン抵抗が低下する。トランジスタ907のオン抵抗が低いため、ダイオード特性を示すトランジスタ200を介してゲート電圧制御回路100の出力端子101の電圧は上昇し、時間T3においてトランジスタ906のゲートの電圧は上昇する。
【０１０３】
時間T4において、出力端子VOの電圧が上昇してトランジスタ700のオン抵抗が充分低下すると、トランジスタ904のドレイン電流はトランジスタ906のドレイン電流より充分大きいため、出力端子VONの電圧がV2から低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子１０３よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下しV1になる。
【０１０４】
次に入力信号VINの“H”の電圧V3がV2より低い場合を次ぎに述べる。
【０１０５】
トランジスタ203のドレイン電流が小さいため、ゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートの電圧はV2からVbまでしか低下しない。時間T3においてトランジスタ907がオン状態となり、出力端子VOの電圧がV1から上昇する。それと共にトランジスタ700のオン抵抗が低下する。トランジスタ907のオン抵抗が高くなるため、出力端子VOの電圧の上昇は遅く、時間T4においてゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートの電圧は上昇する。
【０１０６】
時間T6において、トランジスタ906のオン抵抗が高くなり、出力端子VOの電圧が上昇してトランジスタ700のオン抵抗が低下すると、トランジスタ904を介して出力端子VONの電圧がV2から低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T6より遅れた時間T7においてトランジスタ907のゲートの電圧は低下しV1となり、出力端子VOの電圧はV2となる。
【０１０７】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905およびトランジスタ701はオフ状態であるため、出力端子VOの電圧はV2を維持する。一方トランジスタ906のゲートの電圧はV2となってトランジスタ906はオフ状態を維持し、トランジスタ904、トランジスタ700はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【０１０８】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【０１０９】
本実施の形態７では、トランジスタ906（907）とトランジスタ904（905）の間にゲートに出力端子VO(VON)を接続するトランジスタ600（601）を接続し、トランジスタ906（907）とトランジスタ904（905）がともにオン状態のとき、トランジスタ600（601）がオフ状態となり、電源901と900間の貫通電流を大幅に削減することができる。また、入力信号の反転信号908（入力信号VIN）により制御されるゲート電圧制御回路100（102）により、トランジスタ906（907）とトランジスタ904（905）の電流比と関係なく、高速スイッチング動作が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ904（905）の面積を拡大することなく高速スイッチング動作が得られる。
【０１１０】
（実施の形態８）
図１１は本発明の実施の形態８に係るレベルシフト回路図を示す。
【０１１１】
図１１において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102はゲート電圧制御回路、103はゲート電圧制御回路102の出力端子である。なおVINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相のレベルシフトした信号を出力する端子である。800はソースにV2が供給されゲートにゲート電圧制御回路の出力端子101が接続された第２導電型トランジスタのドレイン端子である。900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、905はソースにV1が供給され、ゲートに入力信号VINの論理反転した信号が入力される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子101が接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子103が接続されドレインの出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【０１１２】
図１１の具体的回路例と動作を図１２(a)、図１２(b)を用いて説明する。図１２(a)は本発明の実施の形態８に係るレベルシフト回路図を示す。
【０１１３】
図１２(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号908が入力され、ドレインをトランジスタ200のドレイン接続した第１導電型のトランジスタ、202はソースにドレイン端子800が接続され、ゲートとドレインを共通接続し出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレイン接続した第１導電型のトランジスタ、300は入力信号VINの反転信号によって制御され、出力端子VOとトランジスタ200のドレイン間に接続された第２導電型のトランジスタ、301は入力信号VINによって制御され、ドレイン端子800とトランジスタ202のドレイン間に接続された第２導電型のトランジスタである。
【０１１４】
ここでトランジスタ300がオン状態のときのドレイン電流は、トランジスタ201がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）であり、トランジスタ301がオン状態のときのドレイン電流は、トランジスタ203がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）と設定されている。
【０１１５】
なお、図１１と同じ回路素子、電源および信号は同じ番号を付与した。
【０１１６】
図１２(b)は本発明の実施の形態８に係るレベルシフト回路のタイミングチャートを示す。図１２(a)と図１２(b)を用いて動作を説明する。
【０１１７】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ203およびトランジスタ300はオフ状態であり、トランジスタ905、トランジスタ201およびトランジスタ301はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。よってドレイン端子800の電圧はV2となっている。ドレイン端子800の電圧V2はトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2となっており、トランジスタ907はオフ状態となっている。
【０１１８】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ203はオフ状態からオン状態となり、トランジスタ201はオン状態からオフ状態になる。ここで、トランジスタ300、301は入力信号VINによってゲート電圧は変わるが、ともにオフ状態となる。したがって、トランジスタ907のゲートに印加する出力端子103の電圧がV2から低下し、トランジスタ203のドレイン電流に応じてある電圧に達する。時間T2においてトランジスタ907がオン状態となると、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はダイオード特性を示すトランジスタ200とドレイン電流の小さいトランジスタ300を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。時間T4において、トランジスタ906のドレイン電流が抑制されると、ドレイン端子800の電圧がV2から低下し始める。ドレイン端子800の電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下し、V1となる。
【０１１９】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905はオフ状態であるため、出力端子VOの電圧はV2を維持する。一方トランジスタ906のゲートの電圧はV2となってトランジスタ906はオフ状態を維持する。上記によって動作が完了する。
【０１２０】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【０１２１】
本実施の形態８では、出力端子VOのみとすることにより、実施の形態７に示すトランジスタ904を削除することができ、レイアウト面積の削減と消費電力の削減ができる。また、ゲート電圧制御回路100（102）により、高速スイッチング動作が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ905の面積を大きくすることなく高速スイッチングを得ることができる。
【０１２２】
（実施の形態９）
図１３(a)は本発明実施の形態９に係るレベルシフト回路図である。
【０１２３】
図１３(a)に示す様に、図１１の実施の形態８に対して、出力端子VOとトランジスタ905のドレインとの間に、ゲートが出力端子103に接続された第１導電型トランジスタ601が追加された構成である。
【０１２４】
上記構成において、トランジスタ907がオン状態となっているときに、入力信号VINの電圧が“H”から“L”となるとトランジスタ905がオフ状態からオン状態に変化するが、トランジスタ601はオフ状態である。一方、トランジスタ201によって、ゲート電圧制御回路100の出力端子101の電圧が低下し、トランジスタ906がオン状態となる。したがって、ドレイン端子800の電圧が上昇し、トランジスタ907がオフされ、トランジスタ905を介して、出力端子VOがV2からV1へ変化する。これは、入力信号VINの電圧が“L”から“H”となっても同様の動作が実施される。
【０１２５】
実施の形態９では、実施の形態８に、トランジスタ907とトランジスタ905の間にゲートに出力端子103を接続するトランジスタ601を接続し、トランジスタ907とトランジスタ905がともにオン状態のとき、トランジスタ601がオフ状態となり、電源901と900間の貫通電流を大幅に削減することができる。また、入力信号の反転信号908（入力信号VIN）により制御されるゲート電圧制御回路100（102）により、トランジスタ906（907）とトランジスタ904（905）の電流比と関係なく、高速スイッチング動作が得られる。また、実施の形態８と同じレイアウト面積の削減効果が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ905の面積を拡大することなく高速スイッチング動作が得られる。
【０１２６】
（実施の形態１０）
図１３(b)は本発明の実施の形態１０に係るレベルシフト回路図である。図１３(b)に示す様に、図１１の実施の形態８に対して、出力端子VOとトランジスタ905との間に、ゲートがドレイン端子800に接続された第１導電型トランジスタ701が追加された構成である。
【０１２７】
上記によると、トランジスタ907がオン状態となっているときに、入力信号VINの電圧が“H”から“L”となるとトランジスタ905がオフ状態からオン状態に変化するが、トランジスタ701はオフ状態である。一方、トランジスタ201によって、ゲート電圧制御回路100の出力端子101の電圧が低下し、トランジスタ906がオン状態となる。したがって、ドレイン端子800の電圧が上昇し、トランジスタ907がオフとなり、トランジスタ905を介して、出力端子VOの電圧がV2からV1へ変化する。これは、入力信号VIN電圧が“L”から“H”となっても同様の動作が実施される。
【０１２８】
実施の形態10では、実施の形態８に、トランジスタ907とトランジスタ905の間にゲートにドレイン端子800を接続するトランジスタ701を接続し、トランジスタ907とトランジスタ905がともにオン状態のとき、トランジスタ701がオフ状態となり、電源901と900間の貫通電流を大幅に削減することができる。また、入力信号の反転信号908（入力信号VIN）により制御されるゲート電圧制御回路100（102）により、トランジスタ906（907）とトランジスタ904（905）の電流比と関係なく、高速スイッチング動作が得られる。また、実施の形態８と同じレイアウト面積の削減効果が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ905の面積を大きくすることなく高速スイッチング動作が得られる。
【０１２９】
なお、上述した各実施の形態において、第1導電型のトランジスタがPチャネルMOSトランジスタのときは、第2導電型のトランジスタはNチャネルMOSトランジスタであり、第1導電型のトランジスタがNチャネルMOSトランジスタのときは、第2導電型のトランジスタはPチャネルMOSトランジスタであり、どちらの場合においても同様の効果を奏する。
【０１３０】
【発明の効果】
以上のように本発明によれば、第１の出力端子と第４のトランジスタのゲートとの間に入力信号によって制御される第２のゲート電圧制御回路を備え、かつ第２の出力端子と第３のトランジスタのゲートとの間に入力信号の反転信号によって制御される第１のゲート電圧制御回路を備えることにより、入力信号の振幅電圧V3が電源電圧V2より低い場合においても、入力信号の電圧が“L”から“H”の変化するとき、第１の出力端子の電圧の変化は、第１のトランジスタと第３のトランジスタの電流比に関係なく、第１および第２のゲート電圧制御回路によって第３のトランジスタのゲート電圧が制御されることにより、第１の出力端子の電圧の変化は高速となり、貫通電流が減少する。また、第２の出力端子についても同様である。また、第１と第３および第２と第４のトランジスタの電流比が関係ないため、トランジスタのサイズ比を考慮する必要がないため、第１および第２のトランジスタのレイアウト面積を低減したレベルシフト回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る概略レベルシフト回路図
【図２】（ａ）本発明の実施の形態１に係るレベルシフト回路図
（ｂ）本発明の実施の形態１に係るレベルシフト回路のタイミングチャート
【図３】（ａ）本発明の実施の形態２に係るレベルシフト回路図
（ｂ）本発明の実施の形態２に係るレベルシフト回路のタイミングチャート
【図４】（ａ）本発明の実施の形態３に係るレベルシフト回路図
（ｂ）本発明の実施の形態３に係るレベルシフト回路のタイミングチャート
【図５】本発明の実施の形態４に係るレベルシフト回路図
【図６】本発明の実施の形態５に係るレベルシフト回路図
【図７】本発明の実施の形態６に係る概略レベルシフト回路図
【図８】（ａ）本発明の実施の形態６に係るレベルシフト回路図
（ｂ）本発明の実施の形態６に係るレベルシフト回路のタイミングチャート
【図９】本発明の実施の形態７に係る概略レベルシフト回路図
【図１０】（ａ）本発明の実施の形態７に係るレベルシフト回路図
（ｂ）本発明の実施の形態７に係るレベルシフト回路のタイミングチャート
【図１１】本発明の実施の形態８に係る概略レベルシフト回路図
【図１２】（ａ）本発明の実施の形態８に係るレベルシフト回路図
（ｂ）本発明の実施の形態８に係るレベルシフト回路のタイミングチャート
【図１３】（ａ）本発明の実施の形態９に係る概略レベルシフト回路図
（ｂ）本発明の実施の形態１０に係る概略レベルシフト回路図
【図１４】（ａ）従来のレベルシフト回路図
（ｂ）従来のレベルシフト回路のタイミングチャート
【符号の説明】
100，102 ゲート電圧制御回路
101，103 出力端子
200，202，300，301，906，907 第２導電型のトランジスタ
201，203，600，601，700，701，904，905 第1導電型のトランジスタ
400，401 第２導電型のデプレッショントランジスタ
500，501 ダイオード
510，511 抵抗
800 ドレイン端子
900 第１の電源
901 第２の電源
902 第３の電源
903 インバータ回路
800 ドレイン端子
908 反転信号
【発明の属する技術分野】
本発明はレベルシフト回路に関し、特に低い電圧レベルの入力信号を高い電圧レベルに変換する場合において、高速化、低消費駆動電力に適したレベルシフト回路に関する。
【０００２】
【従来の技術】
従来のレベルシフト回路を図14(a)に示す。図中、VINは入力信号、VOは入力信号VINと同相の信号を出力する端子、VONは入力信号VINと逆相の信号を出力する端子である。
【０００３】
符号900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、電圧V3は電圧V2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインに出力端子VONが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINの論理反転した信号が入力され、ドレインに出力端子VOが接続される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートに出力端子VOが接続され、ドレインに出力端子VONが接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートに出力端子VONが接続され、ドレインに出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【０００４】
以上のように構成されたレベルシフト回路について、図14(b)を用いて図14(a)の動作を説明する。なお、以降の説明において、電圧レベルがローレベルのときを“L”で表示し、電圧レベルがハイレベルのときを“H”で表示するものとする。
【０００５】
さて、入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。また、出力端子VONはV2と同電位になっており、トランジスタ907はオフ状態となっている。
【０００６】
上記状態において、時間T1に入力信号VINの電圧が“L”から“H”になると、信号908の電圧は“H”から“L”に変化する。また、同時にトランジスタ904がオン状態となり、トランジスタ905はオフ状態となる。したがって、トランジスタ906とトランジスタ904はオン状態、トランジスタ907とトランジスタ905はオフ状態となる。
【０００７】
このとき、トランジスタ904のドレイン電流Idsnは飽和状態であるため
Idsn=Kn(Vgsn-Vtn)2・・・・・・・・・・・・（１）
また、トランジスタ906のドレイン電流Idspは非飽和状態であるため
Idsp1=2Kp(Vgsp-Vtp‐Vdsp/2)*Vdsp ・・・（２）
である。
【０００８】
その後、出力端子VONの電圧がV2から低下し（VONの電圧）＜（V2-(Vgsp-Vtp)）となるとトランジスタ906のドレイン電流Idspは飽和状態に遷移し、
Idsp2=Kp(Vgsp-Vtp)2 ・・・・・（３）
となる。
【０００９】
式（１）、（２）および（３）において、Knはトランジスタ904および905の導電係数、Kpはトランジスタ906および907の導電係数、Vgsnはトランジスタ904および905のゲート-ソース間電圧、Vgspはトランジスタ906および907のゲート-ソース間電圧、Vtnはトランジスタ904および905の閾値、Vtpはトランジスタ906および907の閾値電圧、Vdspはトランジスタ906および907ドレイン‐ソース間電圧である。
【００１０】
入力信号VINの“H”の時の電圧V3がV2より高い場合、式（１）、（２）より、｜Idsn｜＞＞｜Idsp1｜を満たし、出力端子VONの電圧がV2から低下する。時間T2において（出力端子VONの電圧）＜（V2-|Vtp|）を満たしたとき、トランジスタ907がオン状態となって出力端子VOの電圧がV1より上昇する。これによってトランジスタ906が非飽和状態から飽和状態に遷移する。この状態において、式（１）、（３）より更に｜Idsn｜＞＞｜Idsp2｜を満たす入力信号VINが印加されているので、上記動作が継続され、出力端子V0Nの電圧はV2からV1となり、出力端子VOの電圧はV1からV2となってレベルシフト回路動作が終了する。
【００１１】
つぎに、入力信号VINが“H”のときの電圧V3がV2より低い場合、式（１）、（２）より、｜Idsn｜と｜Idsp1｜の差分が小さく、出力端子VONの電圧がV2からV1に変化する速度が、｜Idsn｜＞＞｜Idsp1｜の条件を満たす場合と比べて遅く、その間トランジスタ906とトランジスタ904を介して電源901から電源900に貫通電流が流れる。時間T3において（出力端子VONの電圧）＜（V2-|Vtp|）を満たしたとき、トランジスタ907がオン状態となり、出力端子VOの電圧がV1より徐々にV2に上昇する。これによってトランジスタ906が非飽和状態から飽和状態に遷移する。この状態において、式（１）、（３）より更に｜Idsn｜＞｜Idsp2｜を満たす入力信号VINが印加されているので、上記動作が継続されトランジスタ906がオフ状態となる。この状態によって、トランジスタ906とトランジスタ904を介した電源901から電源900への貫通電流が無くなる。
【００１２】
上記動作によって出力端子V0Nの電圧はV2からV1となり、出力端子VOの電圧はV1からV2となり、レベルシフト回路動作が終了する。
【００１３】
なお、入力信号VINの電圧が“H”から“L”に変化したときも、上記と同様の動作がトランジスタ905、907において行われる。
【００１４】
上述した従来のレベルシフト回路において、入力信号VINの電圧が“L”から“H”に遷移したとき、出力端子VON（およびVO）の電圧を高速で遷移させるためには、式（１）、（２）より必要とされる｜Idsn｜＞＞｜Idsp1｜ かつ式（１）、（３）より必要とされる｜Idsn｜＞＞｜Idsp2｜の条件を満たす必要がある。このためにトランジスタ904（またはトランジスタ905）の面積を大きくする必要があり、レイアウト面積の増大を招くという問題点があった。
【００１５】
上記の問題点は｜Idsn｜＞＞｜Idsp1｜かつ｜Idsn｜＞＞｜Idsp2｜の条件を満たすことが困難になる入力信号VINが低い場合に特に顕著にあらわれる。
【００１６】
更に、入力信号VINの論理反転時にトランジスタ906（またはトランジスタ907）とトランジスタ904（またはトランジスタ905）が共にオン状態となる時間が存在するため、電源901から電源900に貫通電流が流れるという問題点があった。
【００１７】
上記のような回路面積が増大するという問題を克服するために、たとえば特開平２−１８８０２４号公報に示されるように、従来例のレベルシフト回路のトランジスタ906およびトランジスタ907と並列に各々電流供給回路を設けることが知られているが、素子数の増加による面積増大や電流供給回路をトランジスタによって構成した場合にサブスレッショルド電流が定常的に流れるという問題点が依然として残っていた。
【００１８】
【特許文献１】
特開平２−１８８０２４号公報
【００１９】
【発明が解決しようとする課題】
本発明は、上記従来の問題を解決するものであり、回路が占める面積の増大を抑止し、貫通電流を減少させるとともに、かつ高速動作が実現できるレベルシフト回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この目的を達成するために、請求項１記載のレベルシフト回路は、ソースに第１の電源電圧が供給され、相互に反転した第１の入力信号、および第２の入力信号の内、前記第１の入力信号がゲートに入力され、更にドレインに第１の端子が接続された第１導電型の第１のトランジスタ、および前記第２の入力信号がゲートに入力され、更にドレインが第２の端子に接続された第１導電型の第２のトランジスタと、ソースに第２の電源電圧が供給され、ドレインに前記第１の端子が接続された第２導電型の第３のトランジスタ、およびドレインに前記第２の端子が接続された第２導電型の第４のトランジスタと、前記第２の端子が接続され、かつ前記第１の入力信号の反転信号が入力され、前記第１のトランジスタがオフ状態のとき、前記第３のトランジスタをオン状態にする第１のゲート電圧制御回路と、前記第１の端子が接続され、かつ前記第２の入力信号の反転信号が入力され、前記第２のトランジスタがオフ状態のとき、前記第４のトランジスタをオン状態にする第２のゲート電圧制御回路とを備えたレベルシフト回路において、ソースに前記第１の電源電圧が供給され、ドレインに前記第３のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号の反転信号に応じて変化する第１導電型の第１５のトランジスタと、ソースに前記第２の端子が接続され、ドレインに前記第３のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号の反転信号に応じて変化する第２導電型の第１６のトランジスタとを有した前記第１のゲート電圧制御回路と、ソースに前記第１の電源電圧が供給され、ドレインに前記第４のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号に応じて変化する第１導電型の第１７のトランジスタと、ソースに前記第１の端子が接続され、ドレインに前記第４のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号に応じて変化する第２導電型の第１８のトランジスタとを有した前記第２のゲート電圧制御回路とを備えている。
【００２１】
この構成によれば、前記第1のトランジスタがオン状態からオフ状態に変化したとき、前記第1のゲート電圧制御回路によって前記第３のトランジスタがオン状態とされて前記第1の端子の電圧レベルが上昇し、その後、前記第２のゲート電圧制御回路によって前記第４のトランジスタがオフ状態となって前記第２のトランジスタによって前記第２の端子の電圧レベルが低下する。前記第２のトランジスタがオフ状態であるときも、前記第２のゲート電圧制御回路によって上記同様の作用が実施される。上記動作は前記第１のトランジスタと前記第３のトランジスタのドレイン電流比が一切関係ない。同様に前記第２のトランジスタと前記第４のトランジスタのドレイン電流比も関係無いため、高速スイッチン動作が実現できる。また前記第１のトランジスタと前記第３のトランジスタのサイズ比、および前記第２のトランジスタと前記第４のトランジスタのサイズ比を考慮する必要がないため、前記第１および第２のトランジスタのレイアウト面積低減を図ることが出来る。
【００２２】
本発明の請求項２記載のレベルシフト回路は、ソースに第１の電源電圧が供給され、相互に反転した第１の入力信号、および第２の入力信号の内、前記第１の入力信号がゲートに入力され、更にドレインに第１の端子が接続された第１導電型の第１のトランジスタ、および前記第２の入力信号がゲートに入力され、更にドレインが第２の端子に接続された第１導電型の第２のトランジスタと、ソースに第２の電源電圧が供給され、ドレインに前記第１の端子が接続された第２導電型の第３のトランジスタ、およびドレインに前記第２の端子が接続された第２導電型の第４のトランジスタと、前記第２の端子が接続され、かつ前記第１の入力信号の反転信号が入力され、前記第１のトランジスタがオフ状態のとき、前記第３のトランジスタをオン状態にする第１のゲート電圧制御回路と、前記第１の端子が接続され、かつ前記第２の入力信号の反転信号が入力され、前記第２のトランジスタがオフ状態のとき、前記第４のトランジスタをオン状態にする第２のゲート電圧制御回路とを備えたことを特徴とするレベルシフト回路において、ソースに前記第１の電源電圧が供給され、ドレインに前記第３のトランジスタのゲートが接続され、かつゲートに前記第１の入力信号の反転信号が入力された第１導電型の第５のトランジスタと、ソースに前記第２の端子が接続され、ゲートとドレインに前記第３のトランジスタのゲートが接続された第２導電型の第６のトランジスタとを有した前記第１のゲート電圧制御回路と、ソースに第１の電源電圧が供給され、ドレインに前記第４のトランジスタのゲートが接続され、かつゲートに前記第２の入力信号の反転信号が入力された第１導電型の第７のトランジスタと、ソースに前記第１の端子が接続され、ゲートとドレインに前記第４のトランジスタのゲートが接続された第２導電型の第８のトランジスタとを有した前記第２のゲート電圧制御回路とを備えている。
【００２３】
この構成によれば、前記第１のトランジスタがオン状態からオフ状態となったとき、前記第６のトランジスタがダイオード特性を示すため、面積のさほど大きくない前記第５のトランジスタによって前記第３のトランジスタのゲート電圧を前記第２の電源電圧レベルより閾値電圧以上低下させることが可能であり、前記第３のトランジスタを容易にオン状態にすることができるため、高速スイッチングを行うことができる。これは前記第２のトランジスタがオンからオフ状態になったときも、前記第８および前記第４のトランジスタにて同様の動作が行われる。また、前記第１のトランジスタがオフ状態のときに、前記第６のトランジスタのソースを前記第２の端子に接続しているため、前記第６のトランジスタのソース電圧レベルを前記第５のトランジスタのソース電圧レベルと同電位にでき、前記第３のトランジスタをオン状態に維持することができる。これは前記第２のトランジスタがオフ状態の前記第８のトランジスタ、前記第７のトランジスタ、および前記第４のトランジスタの動作においても同様である。したがって、面積的にさほど大きくなくて良い４つのトランジスタを追加するだけで、前記第１および前記第２の入力信号VINが低いときにおいても従来のレベルシフト回路よりも高速動作を実施することが可能となり、また、低電圧動作を考慮した従来レベルシフト回路よりもレイアウト面積の削減が可能となる。
【００２４】
本発明の請求項３のレベルシフト回路は、請求項２記載のレベルシフト回路において更に、前記第５のトランジスタと、前記第６のトランジスタと、ソースに前記第２の端子が接続され、ドレインに前記第３のトランジスタのゲートが接続され、ゲートに前記第１の入力信号の反転信号が入力された第２導電型の第９のトランジスタとを有した前記第１のゲート電圧制御回路と、前記第７のトランジスタと、前記第８のトランジスタと、ソースに前記第１の端子が接続され、ドレインに前記第４のトランジスタのゲートが接続され、ゲートに前記第２の入力信号の反転信号が入力された第２導電型の第１０のトランジスタとを有した前記第２のゲート電圧制御回路とを備えている。
【００２５】
この構成によれば、前記第１のトランジスタがオン状態、前記第５のトランジスタがオフ状態のとき、前記第３のトランジスタのゲート電圧を前記第９のトランジスタを介して前記第２の電源電圧と同電位にすることができるため、前記第３のトランジスタを完全にオフ状態にすることができる。したがって、前記第１のトランジスタがオン状態のときに定常的に前記第３のトランジスタを介して流れるサブスレッショルド電流も無くすことができるため、消費電流を削減することが可能になる。これは前記第２のトランジスタがオン状態のときにおいても、前記第１０のトランジスタを設けることで、前記４のトランジスタのサブスレッショルド電流を無くすことができ、上記同様の効果を得ることができる。また、前記第１および前記第２のゲート電圧制御回路を設けていることで、低電圧動作においても高速スイッチングが可能である。
【００２６】
本発明の請求項４のレベルシフト回路は、請求項２記載のレベルシフト回路において更に、前記第５のトランジスタと、ソースに前記第２の端子が接続され、ゲートとドレインに前記第３のトランジスタのゲートが接続され、ゲートとソース間電圧が０Ｖのときにおいてもソースとドレイン間に電流を流す第２導電型の第１１のトランジスタとを有した前記第１のゲート電圧制御回路と、前記第７のトランジスタと、ソースに前記第１の端子が接続され、ゲートとドレインに前記第４のトランジスタのゲートが接続され、ゲートとソース間電圧が０Ｖのときにおいてもソースとドレイン間に電流を流す第２導電型の第１２のトランジスタとを有した前記第２のゲート電圧制御回路とを備えている。
【００２７】
この構成によれば、前記第１のトランジスタがオン状態、前記第５のトランジスタがオフ状態のとき、前記第３のトランジスタのゲート電圧を前記第１１のトランジスタを介して前記第２の電源電圧と同電位にすることができるため、前記第３のトランジスタを完全にオフ状態にすることができる。したがって、前記第１のトランジスタがオン状態のときに定常的に前記第３のトランジスタを介して流れるサブスレッショルド電流も無くすことができるため、消費電流を削減することが可能になる。これは前記第２のトランジスタがオン状態のときにおいても、前記第１２のトランジスタを設けることで、前記４のトランジスタのサブスレッショルド電流を無くすことができ、上記同様の効果を得ることができる。また、前記第１および前記第２のゲート電圧制御回路を設けていることで、低電圧動作においても高速スイッチングが可能である。
【００２８】
本発明の請求項５記載のレベルシフト回路は、請求項２記載のレベルシフト回路において更に、前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第４のトランジスタと、前記第１のゲート電圧制御回路と、前記第２のゲート電圧制御回路と、前記第１の端子と前記第１の電源との間に前記第１のトランジスタと直列に接続され、前記第３のトランジスタのゲート電圧によって制御され、前記第３のトランジスタがオフ状態のときにオン状態となるスイッチング手段を有する第１のスイッチング回路と、前記第２の端子と前記第１の電源との間に前記第２のトランジスタと直列に接続され、前記第４のトランジスタのゲート電圧によって制御され、前記第４のトランジスタがオフ状態のときにオン状態となるスイッチング手段を有する第２のスイッチング回路とを備えている。
【００２９】
この構成によれば、前記第１のトランジスタがオン状態からオフ状態になったとき、前記第１の端子電圧は前記第１の電源電圧レベルから前記第２の電源電圧レベルになるまでに一定の時間がかかるため、前記第４のトランジスタは一定時間オン状態であり、一方、前記第２のトランジスタはオフ状態からオン状態になっているが、前記第４のトランジスタのゲート電圧によって制御される前記第２のスイッチング回路がオフ状態であるため前記第２の電源から前記第１の電源に流れる貫通電流を削減することが可能である。上記動作は電源電圧が低くなり、前記第２と前記第４のトランジスタが共にオン状態となっている時間が長くなった場合に貫通電流を劇的に削減できる。これは前記第１のトランジスタがオフ状態からオン状態になった場合も前記第１のスイッチング回路によって同様の効果が得られる。
【００３０】
本発明の請求項６のレベルシフト回路は、請求項２記載のレベルシフト回路において更に、前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第４のトランジスタと、前記第１のゲート電圧制御回路と、前記第２のゲート電圧制御回路と、前記第１の端子と前記第１の電源との間に前記第１のトランジスタと直列に接続され、前記第２の端子の電圧によって制御され、前記第２の端子の電圧が前記第１の電源の電圧と同じ電圧レベルのときにオフ状態となるスイッチング手段を有する第３のスイッチング回路と、前記第２の端子と前記第１の電源との間に前記第２のトランジスタと直列に接続され、前記第１の端子の電圧によって制御され、前記第１の端子の電圧が前記第１の電源の電圧と同じ電圧レベルのときにオフ状態となるスイッチング手段を有する第４のスイッチング回路とを備えている。
【００３１】
この構成によれば、前記第１のトランジスタがオン状態からオフ状態になったとき、前記第１の端子電圧は前記第１の電源電圧レベルから前記第２の電源電圧レベルになるまでに一定の時間がかかるため、前記第４のトランジスタは一定時間オン状態であり、一方、前記第２のトランジスタはオフ状態からオン状態となっているが、前記第１の端子電圧が低いため、前記第２のスイッチング回路がオフ状態であり、前記第２の電源から前記第１の電源に流れる貫通電流を削減することが可能である。これは前記第１のトランジスタがオフ状態からオン状態になった場合も前記第１のスイッチング回路によって同様の効果が得られる。
【００３２】
また、前記第１の端子電圧が上昇するとき、前記第４のトランジスタのゲート電圧が前記第1の端子から前記第２のゲート電圧制御回路内に設けられているダイオード回路を介して供給されるため、前記第１（または前記第２）の入力信号の“H”レベルが高く、前記第１の端子電圧レベルが急激に上昇するときには、前記第４のトランジスタのゲート電圧は前記第１の端子電圧より遅れて上昇する。また前記第１（または前記第２）の入力信号の“H”レベルが低く、前記第１の端子電圧レベルがゆっくり上昇するときには前記第４のトランジスタのゲート電圧は前記第１の端子電圧とほぼ同じ速度にて上昇する。したがって、前記第１の端子電圧によって制御される前記第４のスイッチング回路を設けることで、前記第１（または前記第２）の入力信号の“H”レベルの電圧が高いときは、前記第４のトランジスタのゲート-ソース間電圧が大きいときでも前記第４のスイッチング回路を早くオン状態にすることで、前記第２のトランジスタを介して前記第２の端子電圧を低下させることで高速動作を実現する。
【００３３】
また、前記第１（または前記第２）の入力信号の“H”レベルの電圧が低いときは、前記第１の端子電圧と前記第２のトランジスタのゲート電圧との差は小さいため、前記第４のトランジスタのゲート‐ソース間電圧が小さくなってから、前記第４のスイッチング回路がオン状態となるため、前記第２の電源から前記第１の電源への貫通電流を削減できる。これは前記第２のトランジスタがオン状態からオフ状態になったときも、前記第１のゲート電圧制御回路および前記第１のスイッチング回路において同様の動作が行われ、貫通電流の削減が可能であり、レベルシフト回路の消費電流を削減することができる。
【００３６】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１に係る概略レベルシフト回路図である。図１において符号100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子である。なおVINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相のレベルシフトした信号を出力する端子である。
【００３７】
符号900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。
【００３８】
符号903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインに出力端子VONが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINが論理反転した信号が入力され、ドレインに出力端子VOが接続される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子101が接続され、ドレインに出力端子VONが接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子103が接続され、ドレインに出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【００３９】
なお、本実施の形態の特徴は、トランジスタ906のゲートと出力端子VO間に入力信号VINの反転信号908によって制御されるゲート電圧制御回路100を設け、トランジスタ907のゲートと出力端子VON間に入力信号VINによって制御されるゲート電圧制御回路102を設けているところである。
【００４０】
図１のゲート電圧制御回路100およびゲート電圧制御回路102の具体的構成例を図２(a)に示す。図２(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し、出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号908が入力され、ドレインをトランジスタ200のドレインに接続した第１導電型のトランジスタ、202はソースに出力端子VONが接続され、ゲートとドレインを共通接続し、出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレイン接続した第１導電型のトランジスタである。
【００４１】
なお、図１と同じ回路素子および電源は同じ番号を付与した。図２(b)は本発明の実施の形態１を示すレベルシフト回路のタイミングチャートである。図２(a)と図２(b)を用いて動作を説明する。
【００４２】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203はオフ状態であり、トランジスタ905、トランジスタ201はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。よって出力端子VONの電圧はV2となっている。出力端子VONの電圧V2はトランジスタ202を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2よりわずかに低いV21となっており、トランジスタ907は、ほぼオフ状態となっている。
【００４３】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。したがって、トランジスタ907のゲートに印加する出力端子103の電圧はV21から低下し、トランジスタ203のドレイン電流に応じてある電圧に達する。時間T2において（出力端子103の電圧）＜（V2-│Vtp│）となるとトランジスタ907がオン状態となると、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はダイオード特性を示すトランジスタ200を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。時間T4において、トランジスタ906のドレイン電流がより小さくなり、出力端子VONの電圧がV2から急速に低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202を介してトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下する。
【００４４】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905はオフ状態であるため、出力端子VOの電圧はV2を維持する。一方トランジスタ906のゲートの電圧はV21となってトランジスタ906はサブスレッショルド電流を流すが、ほぼオフ状態を維持し、トランジスタ904はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【００４５】
また、入力信号VINが“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【００４６】
本実施の形態１では、入力信号VINの“H”の電圧V3がV2より低い場合においても、入力信号VINが“L”から“H”に変化したとき、トランジスタ904とトランジスタ906がともにオン状態であるが、ゲート電圧制御回路100のトランジスタ201がオン状態となり、出力端子101の電圧が出力端子VOの電圧よりも速く低下するため、トランジスタ906のドレイン電流を抑制し、出力端子VONの電圧を上昇させる。すなわち、トランジスタ904とトランジスタ906のドレイン電流比に関係なく高速に出力端子の電圧を変化させ、貫通電流を減少させ、低消費電力化を実現する。
【００４７】
また、入力信号VINの変化に対応する出力端子VON（VO）のスイッチング動作速度は、トランジスタ904（905）とトランジスタ906（907）のドレイン電流比に関係しないため、とくに入力信号の振幅電圧が低い場合においても、高速化のためにトランジスタ904（905）のレイアウト面積を増大させる必要がなく、レイアウト面積の削減が可能となる。
【００４８】
（実施の形態２）
図３(a)は本発明の実施の形態２に係るレベルシフト回路図である。図３(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号が入力され、ドレインをトランジスタ200のドレインに接続した第１導電型のトランジスタ、202はソースに出力端子VONが接続され、ゲートとドレインを共通接続し出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレインに接続した第１導電型のトランジスタ、300は入力信号VINの反転信号によって制御され、出力端子VOとトランジスタ200のドレイン間に接続された第２導電型のトランジスタ、301は入力信号VINによって制御され、出力端子VONとトランジスタ202のドレイン間に接続された第２導電型のトランジスタである。
【００４９】
ここでトランジスタ300がオン状態のときのドレイン電流は、トランジスタ201がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）であり、トランジスタ301がオン状態のときのドレイン電流は、トランジスタ203がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）と設定されている。
【００５０】
なお、図１と同じ回路素子、電源および信号は同じ番号を付与した。
【００５１】
図３(b)は本発明の実施の形態２に係るレベルシフト回路のタイミングチャートである。以下、図３(a)と図３(b)を用いて動作を説明する。
【００５２】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203およびトランジスタ300はオフ状態であり、トランジスタ905、トランジスタ201およびトランジスタ301はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。よって出力端子VONの電圧はV2となっている。出力端子VONの電圧V2はトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2となっており、トランジスタ907はオフ状態となっている。
【００５３】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。
【００５４】
ここで、トランジスタ300、301は入力信号VINの遷移によってゲート電圧は変わるが、ともにオフ状態となる。上記より、トランジスタ907のゲートの電圧はV2から低下し、トランジスタ203のドレイン電流に応じた所定の電圧に達する。時間T2においてトランジスタ907がオン状態となると、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はダイオード特性を示すトランジスタ200とオン状態になったドレイン電流の小さいトランジスタ300を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。時間T4において、トランジスタ906のドレイン電流が減少し始めると、出力端子VONの電圧がV2から低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲート103の電圧は低下しV1になる。
【００５５】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905はオフ状態であるため、出力端子VOの電圧はV2を維持する。一方トランジスタ906のゲートの電圧はオン状態であるトランジスタ300とダイオード特性を示すトランジスタ200を介して出力される出力端子101の電圧V2となり、トランジスタ906はサブスレッショルド電流が流れることなくオフ状態を維持する。トランジスタ904はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【００５６】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【００５７】
本実施の形態２では、実施の形態１にゲート電圧制御回路100（102）のトランジスタ200（202）に並列に入力信号の反転信号908（入力信号VIN）をゲートに入力するトランジスタ300（301）を追加して接続している。
【００５８】
このことにより、ゲート電圧制御回路の出力端子101（103）の振幅電圧がV2となり、トランジスタ906（907）のサブスレショルド電流を無くすことができ、貫通電流の削減効果が大きくなる。他は実施の形態１と同じ効果が得られる。
【００５９】
（実施の形態３）
図４(a)は本発明の実施の形態３に係るレベルシフト回路図を示す。
【００６０】
図４(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、400はソースを出力端子VOに接続し、ゲートとドレインを共通接続した、ゲート-ソース間電圧が0Vのときにおいてもドレイン電流が流れる第２導電型のデプレッショントランジスタ（デプレッショントランジスタと指定しない場合はエンハンスメントトランジスタを指す）、201はゲートに入力信号VINの反転信号が入力され、ドレインをトランジスタ400のドレイン接続した第１導電型のトランジスタ、401はソースを出力端子VONに接続し、ゲートとドレインを共通接続した、ゲート-ソース間電圧が0Vのときにおいてもドレイン電流が流れる第２導電型のデプレッショントランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ401のドレイン接続した第１導電型のトランジスタである。
【００６１】
なお図１と同じ回路素子、電源および信号は同じ番号を付与し、説明は省略する。図４(b)は本発明の実施の形態３を示すレベルシフト回路のタイミングチャートである。図４(a)と図４(b)を用いて動作を説明する。
【００６２】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203はオフ状態であり、トランジスタ905、トランジスタ201はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。よって出力端子VONの電圧はV2となっている。出力端子VONの電圧V2はトランジスタ401を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2になっており、トランジスタ907はオフ状態となっている。
【００６３】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。したがって、トランジスタ907のゲート103の電圧はV2から低下し、トランジスタ203のドレイン電流に応じてある電圧に達する。
【００６４】
時間T2において（出力端子103の電圧）＜（V2-│Vtp│）となりトランジスタ907がオン状態となると、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はトランジスタ400を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。時間T4において、トランジスタ906のドレイン電流が抑制され、出力端子VONの電圧がV2から急速に低下し始める。出力端子VONの電圧はトランジスタ401を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下する。
【００６５】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905はオフ状態であるため、出力端子VOの電圧はV2を維持する。
【００６６】
一方トランジスタ906のゲートの電圧はV2となってトランジスタ906はオフ状態を維持し、トランジスタ904はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【００６７】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【００６８】
本実施の形態３では、ゲート電圧制御回路100（102）のトランジスタ400（401）をデプレッショントランジスタにすることにより素子数を削減し、かつ、出力端子101（103）の振幅電圧はV2となり、実施の形態２と同じ効果が得られる。
【００６９】
（実施の形態４）
図５は実施の形態４に係るレベルシフト回路図を示す。実施の形態２のトランジスタ200をダイオード500に置換え、トランジスタ202をダイオード501に置換えている。
【００７０】
図５においても、入力信号VINの変化時にトランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。したがって、トランジスタ907のゲートの電圧が低下し、トランジスタ907がオン状態となることで出力端子VOの電圧がV1から上昇し、トランジスタ906がオフ状態となることで、出力端子VONの電圧が低下するので、実施の形態２と同様の高速スイッチング動作が行われる。
【００７１】
本実施の形態４では、ゲート電圧制御回路100（102）のトランジスタ300（301）と並列にダイオード500（501）を接続し、回路構成を簡単化し、かつ、実施の形態２と同じ効果が得られる。
【００７２】
（実施の形態５）
図６は実施の形態５を示すレベルシフト回路図である。実施の形態３のトランジスタ400を抵抗510に置換え、トランジスタ401を抵抗511に置換えている。
【００７３】
図６においても、入力信号VINの電圧が“L”から“H”に変化するとトランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。したがって、抵抗511の電圧降下によってトランジスタ907のゲートの電圧が低下し、トランジスタ907がオン状態となり出力端子VOの電圧がV1から上昇し、トランジスタ906がオフ状態となることで、出力端子VONの電圧が低下するので、実施の形態３と同様のスイッチング動作が行われる。
【００７４】
本実施の形態５では、ゲート電圧制御回路100（102）のトランジスタ201(203)のドレインと出力端子VO（VON）間を抵抗510（511）で接続し、回路構成を簡単化し、かつ、実施の形態３と同じ効果が得られる。
【００７５】
（実施の形態６）
図７は本発明実施の形態６を示すレベルシフト回路の構成図である。図７において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、600はトランジスタ906とゲートを共通接続しかつ出力端子101に接続し、出力端子VONとトランジスタ904との間に接続された第1導電型のトランジスタ、601はトランジスタ907とゲートを共通接続しかつ出力端子103に接続し、出力端子VOとトランジスタ905との間に接続された第1導電型のトランジスタである。
【００７６】
なお入力信号VINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相のレベルシフトした信号を出力する端子である。900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧である。これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインにトランジスタ600のソースが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINの論理反転した信号が入力され、ドレインにトランジスタ601のソースに接続された第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子101が接続され、ドレインに出力端子VONが接続された第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子103が接続され、ドレインに出力端子VOが接続された第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【００７７】
図７の具体的回路例と動作を図８(a)、図８(b)を用いて説明する。図８(a)は本発明の実施の形態６を示すレベルシフト回路図である。
【００７８】
図８(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号908が入力され、ドレインをトランジスタ200のドレイン接続した第１導電型のトランジスタ、202はソースに出力端子VONが接続され、ゲートとドレインを共通接続し出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレイン接続した第１導電型のトランジスタ、300は入力信号VINの反転信号908によって制御され、出力端子VOとトランジスタ200のドレイン間に接続された第２導電型のトランジスタ、301は入力信号VINによって制御され、出力端子VONとトランジスタ202のドレイン間に接続された第２導電型のトランジスタである。
【００７９】
ここでトランジスタ300がオン状態のときのドレイン電流は、トランジスタ201がオン状態の時のドレイン電流に対して1/N（Nは１より大きい任意の値）であり、トランジスタ301がオン状態の時のドレイン電流は、トランジスタ203がオン状態の時のドレイン電流に対して1/N（Nは１より大きい任意の値）と設定されている。
【００８０】
符号600はトランジスタ906とゲートを共通接続され、出力端子VONとトランジスタ904との間に接続された第1導電型のトランジスタ、601はトランジスタ907とゲートを共通接続され、出力端子VOとトランジスタ905との間に接続された第1導電型のトランジスタである。
【００８１】
なおVINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相のレベルシフトした信号を出力する端子である。900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインにトランジスタ600のソースが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINが論理反転した信号908が入力され、ドレインにトランジスタ601のソースが接続される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子101が接続され、ドレインに出力端子VONが接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子103が接続され、ドレインに出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【００８２】
図８(b)は本発明の実施の形態６を示すレベルシフト回路のタイミングチャートである。図８(a)と図８(b)を用いて動作を説明する。
【００８３】
入力信号VINの電圧が“L”となっている時、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203およびトランジスタ300はオフ状態であり、トランジスタ905、トランジスタ201およびトランジスタ301はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態、トランジスタ600はオフ状態となる。よって出力端子VONはV2となっている。出力端子VONの電圧V2はトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2となっており、トランジスタ907はオフ状態、トランジスタ601はオン状態となっている。
【００８４】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。
【００８５】
ここで、トランジスタ300、301は入力信号VINによってゲート電圧は変わり、共にオフ状態となる。このとき、トランジスタ906とトランジスタ904とトランジスタ601はオン状態、トランジスタ907とトランジスタ905とトランジスタ600はオフ状態となる。トランジスタ906とトランジスタ904が共にオン状態となるが、トランジスタ907のゲート電圧がV1であるため、トランジスタ600はオフ状態であり、トランジスタ906とトランジスタ904を介した電源901から電源900への貫通電流は流れない。
【００８６】
また、ゲート電圧制御回路102のトランジスタ203がオン状態であるので出力端子103の電圧は低下し、トランジスタ907のゲートの電圧はV2から低下する。それと共にトランジスタ601のオン抵抗が増大する。時間T2において（出力端子103の電圧）＜（V2-│Vtp│）となると、トランジスタ907がオン状態となり、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はダイオード特性を示すトランジスタ200とドレイン電流の小さいトランジスタ300を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。それと共にトランジスタ600のオン抵抗は低下する。時間T4において、トランジスタ600のオン抵抗が充分低下し、トランジスタ906のオン抵抗が高くなると、出力端子VONの電圧がV2から低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下する。
【００８７】
上記動作によって、入力信号VINの電圧が“H”状態の間、ゲート電圧制御回路102のトランジスタ203がオン状態トランジスタ301がオフ状態であるので出力端子103の電圧はV1となり、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905およびトランジスタ601はオフ状態であるため、出力端子VOの電圧はV2を維持する。
【００８８】
一方ゲート電圧制御回路100のトランジスタ201はオフ状態、トランジスタ300はオン状態であるので並列接続したトランジスタ200はダイオード特性を示すが出力端子101の電圧はV2となり、トランジスタ906のゲートの電圧はV2となってトランジスタ906はオフ状態を維持し、トランジスタ904、トランジスタ600はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【００８９】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【００９０】
本実施の形態６では、トランジスタ906（907）とトランジスタ904（905）の間にゲートに出力端子101(103)を接続するトランジスタ600（601）を接続し、トランジスタ906（907）とトランジスタ904（905）がともにオン状態のとき、トランジスタ600（601）がオフ状態となり、電源901と900間の貫通電流を大幅に削減することができる。また、入力信号の反転信号908（入力信号VIN）により制御されるゲート電圧制御回路100（102）により、トランジスタ906（907）とトランジスタ904（905）の電流比と関係なく、高速スイッチング動作が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ904（905）の面積を拡大することなく高速スイッチング動作が得られる。
【００９１】
（実施の形態７）
図９は本発明の実施の形態７に係る概略レベルシフト回路図である。図９において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、700はゲートに出力端子VOを接続し、出力端子VONとトランジスタ904との間に接続された第1導電型のトランジスタ、701はゲートに出力端子VONを接続し、出力端子VOとトランジスタ905との間に接続された第1導電型のトランジスタである。
【００９２】
なおVINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相に変換された信号を出力する端子である。900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、904はソースにV1が供給され、ゲートに入力信号VINが入力され、ドレインにトランジスタ700のソースが接続される第1導電型のトランジスタ、905はソースにV1が供給され、ゲートに入力信号VINが論理反転した信号が入力され、ドレインにトランジスタ701のソースが接続される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路100の出力端子101が接続されドレインに出力端子VONが接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路102の出力端子103が接続され、ドレインに出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【００９３】
図９の具体的回路例と動作を図１０(a)、図１０(b)を用いて説明する。
【００９４】
図１０(a)は本発明の実施の形態７に係るレベルシフト回路図を示す。
【００９５】
図１０(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号が入力され、ドレインをトランジスタ200のドレイン接続した第１導電型のトランジスタ、202はソースに出力端子VONが接続され、ゲートとドレインを共通接続し、出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレイン接続した第１導電型のトランジスタ、300は入力信号VINの反転信号によって制御され、出力端子VOとトランジスタ200のドレイン間に接続された第２導電型のトランジスタ、301は入力信号VINによって制御され、出力端子VONとトランジスタ203のドレイン間に接続された第２導電型のトランジスタである。
【００９６】
ここでトランジスタ300がオン状態のときのドレイン電流は、トランジスタ201がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）であり、トランジスタ301がオン状態のときのドレイン電流は、トランジスタ203がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）と設定されている。
【００９７】
なお、図９と同じ回路素子、電源および信号は同じ番号を付与した。
【００９８】
図１０(b)は本発明の実施の形態７を示すレベルシフト回路のタイミングチャートである。図１０(a)と図１０(b)を用いて動作を説明する。
【００９９】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ904、トランジスタ203およびトランジスタ300はオフ状態であり、トランジスタ905、トランジスタ201およびトランジスタ301はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態、トランジスタ700はオフ状態となる。よって出力端子VONの電圧はV2となっている。出力端子VONの電圧V2はトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2となっており、トランジスタ907はオフ状態、トランジスタ701はオン状態となっている。
【０１００】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ904、トランジスタ203はオフ状態からオン状態となり、トランジスタ905、トランジスタ201はオン状態からオフ状態になる。
【０１０１】
ここで、トランジスタ300、301は入力信号VINによってゲート電圧は変わるが、ともにオフ状態となる。このとき、トランジスタ906とトランジスタ904はオン状態、トランジスタ907とトランジスタ905はオフ状態となる。トランジスタ906とトランジスタ904が共にオン状態となるが、出力端子VOの電圧はV1を維持しているため、トランジスタ700はオフ状態であり、トランジスタ906とトランジスタ904を介した電源901から電源900への貫通電流は流れない。
【０１０２】
このときの入力信号VINの“H”の電圧V3がV2に等しいかあるいは高い場合を次ぎに述べる。トランジスタ203のドレイン電流が大きいため、ゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートの電圧はV2からVaまで低下する。時間T2においてトランジスタ907がオン状態となり、出力端子VOの電圧がV1から上昇する。それと共にトランジスタ700のオン抵抗が低下する。トランジスタ907のオン抵抗が低いため、ダイオード特性を示すトランジスタ200を介してゲート電圧制御回路100の出力端子101の電圧は上昇し、時間T3においてトランジスタ906のゲートの電圧は上昇する。
【０１０３】
時間T4において、出力端子VOの電圧が上昇してトランジスタ700のオン抵抗が充分低下すると、トランジスタ904のドレイン電流はトランジスタ906のドレイン電流より充分大きいため、出力端子VONの電圧がV2から低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子１０３よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下しV1になる。
【０１０４】
次に入力信号VINの“H”の電圧V3がV2より低い場合を次ぎに述べる。
【０１０５】
トランジスタ203のドレイン電流が小さいため、ゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートの電圧はV2からVbまでしか低下しない。時間T3においてトランジスタ907がオン状態となり、出力端子VOの電圧がV1から上昇する。それと共にトランジスタ700のオン抵抗が低下する。トランジスタ907のオン抵抗が高くなるため、出力端子VOの電圧の上昇は遅く、時間T4においてゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートの電圧は上昇する。
【０１０６】
時間T6において、トランジスタ906のオン抵抗が高くなり、出力端子VOの電圧が上昇してトランジスタ700のオン抵抗が低下すると、トランジスタ904を介して出力端子VONの電圧がV2から低下し始める。出力端子VONの電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T6より遅れた時間T7においてトランジスタ907のゲートの電圧は低下しV1となり、出力端子VOの電圧はV2となる。
【０１０７】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905およびトランジスタ701はオフ状態であるため、出力端子VOの電圧はV2を維持する。一方トランジスタ906のゲートの電圧はV2となってトランジスタ906はオフ状態を維持し、トランジスタ904、トランジスタ700はオン状態であるため、出力端子VONの電圧はV1を維持する。上記によって動作が完了する。
【０１０８】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【０１０９】
本実施の形態７では、トランジスタ906（907）とトランジスタ904（905）の間にゲートに出力端子VO(VON)を接続するトランジスタ600（601）を接続し、トランジスタ906（907）とトランジスタ904（905）がともにオン状態のとき、トランジスタ600（601）がオフ状態となり、電源901と900間の貫通電流を大幅に削減することができる。また、入力信号の反転信号908（入力信号VIN）により制御されるゲート電圧制御回路100（102）により、トランジスタ906（907）とトランジスタ904（905）の電流比と関係なく、高速スイッチング動作が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ904（905）の面積を拡大することなく高速スイッチング動作が得られる。
【０１１０】
（実施の形態８）
図１１は本発明の実施の形態８に係るレベルシフト回路図を示す。
【０１１１】
図１１において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102はゲート電圧制御回路、103はゲート電圧制御回路102の出力端子である。なおVINは入力信号、VOは入力信号VINと同相のレベルシフトした信号を出力する端子、VONは入力信号VINと逆相のレベルシフトした信号を出力する端子である。800はソースにV2が供給されゲートにゲート電圧制御回路の出力端子101が接続された第２導電型トランジスタのドレイン端子である。900は電圧レベルがV1である第1の電源、901は電圧レベルがV2である第2の電源、902は電圧レベルがV3である第3の電源である。電圧レベルV3は入力信号VINの振幅電圧であり、これはV2と同じ電圧レベル、もしくは異なった電圧レベルである。903は入力信号VINを論理反転するインバータ回路、905はソースにV1が供給され、ゲートに入力信号VINの論理反転した信号が入力される第1導電型のトランジスタ、906はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子101が接続される第2導電型のトランジスタ、907はソースにV2が供給され、ゲートにゲート電圧制御回路の出力端子103が接続されドレインの出力端子VOが接続される第2導電型のトランジスタ、908は入力信号VINと逆相の信号である。
【０１１２】
図１１の具体的回路例と動作を図１２(a)、図１２(b)を用いて説明する。図１２(a)は本発明の実施の形態８に係るレベルシフト回路図を示す。
【０１１３】
図１２(a)において100は出力端子VOに接続されたゲート電圧制御回路、101はゲート電圧制御回路100の出力端子、102は出力端子VONに接続されたゲート電圧制御回路、103はゲート電圧制御回路102の出力端子、200はソースに出力端子VOが接続され、ゲートとドレインを共通接続し出力端子101に接続した第２導電型のトランジスタ、201はゲートに入力信号VINの反転信号908が入力され、ドレインをトランジスタ200のドレイン接続した第１導電型のトランジスタ、202はソースにドレイン端子800が接続され、ゲートとドレインを共通接続し出力端子103に接続した第２導電型のトランジスタ、203はゲートに入力信号VINが入力され、ドレインをトランジスタ202のドレイン接続した第１導電型のトランジスタ、300は入力信号VINの反転信号によって制御され、出力端子VOとトランジスタ200のドレイン間に接続された第２導電型のトランジスタ、301は入力信号VINによって制御され、ドレイン端子800とトランジスタ202のドレイン間に接続された第２導電型のトランジスタである。
【０１１４】
ここでトランジスタ300がオン状態のときのドレイン電流は、トランジスタ201がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）であり、トランジスタ301がオン状態のときのドレイン電流は、トランジスタ203がオン状態のときのドレイン電流に対して1/N（Nは１より大きい任意の値）と設定されている。
【０１１５】
なお、図１１と同じ回路素子、電源および信号は同じ番号を付与した。
【０１１６】
図１２(b)は本発明の実施の形態８に係るレベルシフト回路のタイミングチャートを示す。図１２(a)と図１２(b)を用いて動作を説明する。
【０１１７】
入力信号VINの電圧が“L”となっているとき、信号908の電圧は“H”である。したがって、トランジスタ203およびトランジスタ300はオフ状態であり、トランジスタ905、トランジスタ201およびトランジスタ301はオン状態である。また、出力端子VOの電圧はV1になっており、トランジスタ906はオン状態となる。よってドレイン端子800の電圧はV2となっている。ドレイン端子800の電圧V2はトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに与えられるため、トランジスタ907のゲートの電圧はV2となっており、トランジスタ907はオフ状態となっている。
【０１１８】
上記状態において、時間T1において入力信号VINの電圧が“L”から“H”に変化すると、それと同時に信号908の電圧は“H”から“L”に変化する。これによって、トランジスタ203はオフ状態からオン状態となり、トランジスタ201はオン状態からオフ状態になる。ここで、トランジスタ300、301は入力信号VINによってゲート電圧は変わるが、ともにオフ状態となる。したがって、トランジスタ907のゲートに印加する出力端子103の電圧がV2から低下し、トランジスタ203のドレイン電流に応じてある電圧に達する。時間T2においてトランジスタ907がオン状態となると、出力端子VOの電圧がV1から上昇する。出力端子VOの電圧はダイオード特性を示すトランジスタ200とドレイン電流の小さいトランジスタ300を介してゲート電圧制御回路100の出力端子101よりトランジスタ906のゲートに供給されるため、時間T2より遅れた時間T3においてトランジスタ906のゲートの電圧は上昇する。時間T4において、トランジスタ906のドレイン電流が抑制されると、ドレイン端子800の電圧がV2から低下し始める。ドレイン端子800の電圧はダイオード特性を示すトランジスタ202とドレイン電流の小さいトランジスタ301を介してゲート電圧制御回路102の出力端子103よりトランジスタ907のゲートに供給されるため、時間T4より遅れた時間T5においてトランジスタ907のゲートの電圧は低下し、V1となる。
【０１１９】
上記動作によって、入力信号VINの電圧が“H”状態の間、トランジスタ907のゲートの電圧はV1となってトランジスタ907はオン状態を維持し、トランジスタ905はオフ状態であるため、出力端子VOの電圧はV2を維持する。一方トランジスタ906のゲートの電圧はV2となってトランジスタ906はオフ状態を維持する。上記によって動作が完了する。
【０１２０】
また、入力信号VINの電圧が“H”から“L”になったときも上記とゲート制御回路100による同様の動作によってスイッチングが行われる。
【０１２１】
本実施の形態８では、出力端子VOのみとすることにより、実施の形態７に示すトランジスタ904を削除することができ、レイアウト面積の削減と消費電力の削減ができる。また、ゲート電圧制御回路100（102）により、高速スイッチング動作が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ905の面積を大きくすることなく高速スイッチングを得ることができる。
【０１２２】
（実施の形態９）
図１３(a)は本発明実施の形態９に係るレベルシフト回路図である。
【０１２３】
図１３(a)に示す様に、図１１の実施の形態８に対して、出力端子VOとトランジスタ905のドレインとの間に、ゲートが出力端子103に接続された第１導電型トランジスタ601が追加された構成である。
【０１２４】
上記構成において、トランジスタ907がオン状態となっているときに、入力信号VINの電圧が“H”から“L”となるとトランジスタ905がオフ状態からオン状態に変化するが、トランジスタ601はオフ状態である。一方、トランジスタ201によって、ゲート電圧制御回路100の出力端子101の電圧が低下し、トランジスタ906がオン状態となる。したがって、ドレイン端子800の電圧が上昇し、トランジスタ907がオフされ、トランジスタ905を介して、出力端子VOがV2からV1へ変化する。これは、入力信号VINの電圧が“L”から“H”となっても同様の動作が実施される。
【０１２５】
実施の形態９では、実施の形態８に、トランジスタ907とトランジスタ905の間にゲートに出力端子103を接続するトランジスタ601を接続し、トランジスタ907とトランジスタ905がともにオン状態のとき、トランジスタ601がオフ状態となり、電源901と900間の貫通電流を大幅に削減することができる。また、入力信号の反転信号908（入力信号VIN）により制御されるゲート電圧制御回路100（102）により、トランジスタ906（907）とトランジスタ904（905）の電流比と関係なく、高速スイッチング動作が得られる。また、実施の形態８と同じレイアウト面積の削減効果が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ905の面積を拡大することなく高速スイッチング動作が得られる。
【０１２６】
（実施の形態１０）
図１３(b)は本発明の実施の形態１０に係るレベルシフト回路図である。図１３(b)に示す様に、図１１の実施の形態８に対して、出力端子VOとトランジスタ905との間に、ゲートがドレイン端子800に接続された第１導電型トランジスタ701が追加された構成である。
【０１２７】
上記によると、トランジスタ907がオン状態となっているときに、入力信号VINの電圧が“H”から“L”となるとトランジスタ905がオフ状態からオン状態に変化するが、トランジスタ701はオフ状態である。一方、トランジスタ201によって、ゲート電圧制御回路100の出力端子101の電圧が低下し、トランジスタ906がオン状態となる。したがって、ドレイン端子800の電圧が上昇し、トランジスタ907がオフとなり、トランジスタ905を介して、出力端子VOの電圧がV2からV1へ変化する。これは、入力信号VIN電圧が“L”から“H”となっても同様の動作が実施される。
【０１２８】
実施の形態10では、実施の形態８に、トランジスタ907とトランジスタ905の間にゲートにドレイン端子800を接続するトランジスタ701を接続し、トランジスタ907とトランジスタ905がともにオン状態のとき、トランジスタ701がオフ状態となり、電源901と900間の貫通電流を大幅に削減することができる。また、入力信号の反転信号908（入力信号VIN）により制御されるゲート電圧制御回路100（102）により、トランジスタ906（907）とトランジスタ904（905）の電流比と関係なく、高速スイッチング動作が得られる。また、実施の形態８と同じレイアウト面積の削減効果が得られる。また、入力信号の電圧レベルが低い場合にも、トランジスタ905の面積を大きくすることなく高速スイッチング動作が得られる。
【０１２９】
なお、上述した各実施の形態において、第1導電型のトランジスタがPチャネルMOSトランジスタのときは、第2導電型のトランジスタはNチャネルMOSトランジスタであり、第1導電型のトランジスタがNチャネルMOSトランジスタのときは、第2導電型のトランジスタはPチャネルMOSトランジスタであり、どちらの場合においても同様の効果を奏する。
【０１３０】
【発明の効果】
以上のように本発明によれば、第１の出力端子と第４のトランジスタのゲートとの間に入力信号によって制御される第２のゲート電圧制御回路を備え、かつ第２の出力端子と第３のトランジスタのゲートとの間に入力信号の反転信号によって制御される第１のゲート電圧制御回路を備えることにより、入力信号の振幅電圧V3が電源電圧V2より低い場合においても、入力信号の電圧が“L”から“H”の変化するとき、第１の出力端子の電圧の変化は、第１のトランジスタと第３のトランジスタの電流比に関係なく、第１および第２のゲート電圧制御回路によって第３のトランジスタのゲート電圧が制御されることにより、第１の出力端子の電圧の変化は高速となり、貫通電流が減少する。また、第２の出力端子についても同様である。また、第１と第３および第２と第４のトランジスタの電流比が関係ないため、トランジスタのサイズ比を考慮する必要がないため、第１および第２のトランジスタのレイアウト面積を低減したレベルシフト回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る概略レベルシフト回路図
【図２】（ａ）本発明の実施の形態１に係るレベルシフト回路図
（ｂ）本発明の実施の形態１に係るレベルシフト回路のタイミングチャート
【図３】（ａ）本発明の実施の形態２に係るレベルシフト回路図
（ｂ）本発明の実施の形態２に係るレベルシフト回路のタイミングチャート
【図４】（ａ）本発明の実施の形態３に係るレベルシフト回路図
（ｂ）本発明の実施の形態３に係るレベルシフト回路のタイミングチャート
【図５】本発明の実施の形態４に係るレベルシフト回路図
【図６】本発明の実施の形態５に係るレベルシフト回路図
【図７】本発明の実施の形態６に係る概略レベルシフト回路図
【図８】（ａ）本発明の実施の形態６に係るレベルシフト回路図
（ｂ）本発明の実施の形態６に係るレベルシフト回路のタイミングチャート
【図９】本発明の実施の形態７に係る概略レベルシフト回路図
【図１０】（ａ）本発明の実施の形態７に係るレベルシフト回路図
（ｂ）本発明の実施の形態７に係るレベルシフト回路のタイミングチャート
【図１１】本発明の実施の形態８に係る概略レベルシフト回路図
【図１２】（ａ）本発明の実施の形態８に係るレベルシフト回路図
（ｂ）本発明の実施の形態８に係るレベルシフト回路のタイミングチャート
【図１３】（ａ）本発明の実施の形態９に係る概略レベルシフト回路図
（ｂ）本発明の実施の形態１０に係る概略レベルシフト回路図
【図１４】（ａ）従来のレベルシフト回路図
（ｂ）従来のレベルシフト回路のタイミングチャート
【符号の説明】
100，102 ゲート電圧制御回路
101，103 出力端子
200，202，300，301，906，907 第２導電型のトランジスタ
201，203，600，601，700，701，904，905 第1導電型のトランジスタ
400，401 第２導電型のデプレッショントランジスタ
500，501 ダイオード
510，511 抵抗
800 ドレイン端子
900 第１の電源
901 第２の電源
902 第３の電源
903 インバータ回路
800 ドレイン端子
908 反転信号
Claims (6)
- ソースに第１の電源電圧が供給され、相互に反転した第１の入力信号、および第２の入力信号の内、前記第１の入力信号がゲートに入力され、更にドレインに第１の端子が接続された第１導電型の第１のトランジスタ、および前記第２の入力信号がゲートに入力され、更にドレインが第２の端子に接続された第１導電型の第２のトランジスタと、ソースに第２の電源電圧が供給され、ドレインに前記第１の端子が接続された第２導電型の第３のトランジスタ、およびドレインに前記第２の端子が接続された第２導電型の第４のトランジスタと、前記第２の端子が接続され、かつ前記第１の入力信号の反転信号が入力され、前記第１のトランジスタがオフ状態のとき、前記第３のトランジスタをオン状態にする第１のゲート電圧制御回路と、前記第１の端子が接続され、かつ前記第２の入力信号の反転信号が入力され、前記第２のトランジスタがオフ状態のとき、前記第４のトランジスタをオン状態にする第２のゲート電圧制御回路とを備えたことを特徴とするレベルシフト回路において、
ソースに前記第１の電源電圧が供給され、ドレインに前記第３のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号の反転信号に応じて変化する第１導電型の第１５のトランジスタと、ソースに前記第２の端子が接続され、ドレインに前記第３のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号の反転信号に応じて変化する第２導電型の第１６のトランジスタとを有した前記第１のゲート電圧制御回路と、ソースに前記第１の電源電圧が供給され、ドレインに前記第４のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号に応じて変化する第１導電型の第１７のトランジスタと、ソースに前記第１の端子が接続され、ドレインに前記第４のトランジスタのゲートが接続され、ゲート電圧が前記第１の入力信号に応じて変化する第２導電型の第１８のトランジスタとを有した前記第２のゲート電圧制御回路とを備えたことを特徴とするレベルシフト回路。 - ソースに第１の電源電圧が供給され、相互に反転した第１の入力信号、および第２の入力信号の内、前記第１の入力信号がゲートに入力され、更にドレインに第１の端子が接続された第１導電型の第１のトランジスタ、および前記第２の入力信号がゲートに入力され、更にドレインが第２の端子に接続された第１導電型の第２のトランジスタと、ソースに第２の電源電圧が供給され、ドレインに前記第１の端子が接続された第２導電型の第３のトランジスタ、およびドレインに前記第２の端子が接続された第２導電型の第４のトランジスタと、前記第２の端子が接続され、かつ前記第１の入力信号の反転信号が入力され、前記第１のトランジスタがオフ状態のとき、前記第３のトランジスタをオン状態にする第１のゲート電圧制御回路と、前記第１の端子が接続され、かつ前記第２の入力信号の反転信号が入力され、前記第２のトランジスタがオフ状態のとき、前記第４のトランジスタをオン状態にする第２のゲート電圧制御回路とを備えたことを特徴とするレベルシフト回路において、
ソースに前記第１の電源電圧が供給され、ドレインに前記第３のトランジスタのゲートが接続され、かつゲートに前記第１の入力信号の反転信号が入力された第１導電型の第５のトランジスタと、ソースに前記第２の端子が接続され、ゲートとドレインに前記第３のトランジスタのゲートが接続された第２導電型の第６のトランジスタとを有した前記第１のゲート電圧制御回路と、ソースに第１の電源電圧が供給され、ドレインに前記第４のトランジスタのゲートが接続され、かつゲートに前記第２の入力信号の反転信号が入力された第１導電型の第７のトランジスタと、ソースに前記第１の端子が接続され、ゲートとドレインに前記第４のトランジスタのゲートが接続された第２導電型の第８のトランジスタとを有した前記第２のゲート電圧制御回路とを備えたことを特徴とするレベルシフト回路。 - 前記第５のトランジスタと、前記第６のトランジスタと、ソースに前記第２の端子が接続され、ドレインに前記第３のトランジスタのゲートが接続され、ゲートに前記第１の入力信号の反転信号が入力された第２導電型の第９のトランジスタとを有した前記第１のゲート電圧制御回路と、前記第７のトランジスタと、前記第８のトランジスタと、ソースに前記第１の端子が接続され、ドレインに前記第４のトランジスタのゲートが接続され、ゲートに前記第２の入力信号の反転信号が入力された第２導電型の第１０のトランジスタとを有した前記第２のゲート電圧制御回路とを備えたことを特徴とする請求項２記載のレベルシフト回路。
- 前記第５のトランジスタと、ソースに前記第２の端子が接続され、ゲートとドレインに前記第３のトランジスタのゲートが接続され、ゲートとソース間電圧が０Ｖのときにおいてもソースとドレイン間に電流を流す第２導電型の第１１のトランジスタとを有した前記第１のゲート電圧制御回路と、前記第７のトランジスタと、ソースに前記第１の端子が接続され、ゲートとドレインに前記第４のトランジスタのゲートが接続され、ゲートとソース間電圧が０Ｖのときにおいてもソースとドレイン間に電流を流す第２導電型の第１２のトランジスタとを有した前記第２のゲート電圧制御回路とを備えたことを特徴とする請求項２記載のレベルシフト回路。
- 前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第４のトランジスタと、前記第１のゲート電圧制御回路と、前記第２のゲート電圧制御回路と、前記第１の端子と前記第１の電源との間に前記第１のトランジスタと直列に接続され、前記第３のトランジスタのゲート電圧によって制御され、前記第３のトランジスタがオフ状態のときにオン状態となるスイッチング手段を有する第１のスイッチング回路と、前記第２の端子と前記第１の電源との間に前記第２のトランジスタと直列に接続され、前記第４のトランジスタのゲート電圧によって制御され、前記第４のトランジスタがオフ状態のときにオン状態となるスイッチング手段を有する第２のスイッチング回路とを備えたことを特徴とする請求項２記載のレベルシフト回路。
- 前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第４のトランジスタと、前記第１のゲート電圧制御回路と、前記第２のゲート電圧制御回路と、前記第１の端子と前記第１の電源との間に前記第１のトランジスタと直列に接続され、前記第２の端子の電圧によって制御され、前記第２の端子の電圧が前記第１の電源の電圧と同じ電圧レベルのときにオフ状態となるスイッチング手段を有する第３のスイッチング回路と、前記第２の端子と前記第１の電源との間に前記第２のトランジスタと直列に接続され、前記第１の端子の電圧によって制御され、前記第１の端子の電圧が前記第１の電源の電圧と同じ電圧レベルのときにオフ状態となるスイッチング手段を有する第４のスイッチング回路とを備えたことを特徴とする請求項２記載のレベルシフト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002315719A JP4063047B2 (ja) | 2002-10-30 | 2002-10-30 | レベルシフト回路 |
| US10/681,370 US6940332B2 (en) | 2002-10-30 | 2003-10-09 | Level shift circuit having control circuits for high speed, area saving and power saving |
| CNB2003101047223A CN1234207C (zh) | 2002-10-30 | 2003-10-30 | 电平转换电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002315719A JP4063047B2 (ja) | 2002-10-30 | 2002-10-30 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004153524A JP2004153524A (ja) | 2004-05-27 |
| JP4063047B2 true JP4063047B2 (ja) | 2008-03-19 |
Family
ID=32459636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002315719A Expired - Fee Related JP4063047B2 (ja) | 2002-10-30 | 2002-10-30 | レベルシフト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6940332B2 (ja) |
| JP (1) | JP4063047B2 (ja) |
| CN (1) | CN1234207C (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004052092A1 (de) * | 2004-10-26 | 2006-05-04 | Micronas Gmbh | Schaltungsanordung zur Pegelverschiebung |
| TWI297563B (en) * | 2005-01-21 | 2008-06-01 | Au Optronics Corp | Level shifter |
| US7449918B2 (en) | 2005-12-22 | 2008-11-11 | Panasonic Corporation | Level shift circuit |
| US20070164789A1 (en) * | 2006-01-17 | 2007-07-19 | Cypress Semiconductor Corp. | High Speed Level Shift Circuit with Reduced Skew and Method for Level Shifting |
| US7282954B2 (en) * | 2006-01-26 | 2007-10-16 | Avnera Corporation | Capacitor-coupled level shifter with duty-cycle independence |
| JP4724578B2 (ja) * | 2006-03-23 | 2011-07-13 | Ｏｋｉセミコンダクタ株式会社 | レベルシフト回路 |
| DE102008056130A1 (de) * | 2008-11-06 | 2010-05-12 | Micronas Gmbh | Pegelschieber mit Kaskodenschaltung und dynamischer Toransteuerung |
| JP5295889B2 (ja) * | 2009-07-07 | 2013-09-18 | 株式会社東芝 | レベル変換回路 |
| CN103065680A (zh) * | 2011-10-20 | 2013-04-24 | 上海新储集成电路有限公司 | 一种基于相变存储单元的可编程电平转换器及其实现方法 |
| CN103489425B (zh) | 2013-10-12 | 2015-11-25 | 合肥京东方光电科技有限公司 | 电平转换电路、阵列基板及显示装置 |
| US9325310B2 (en) * | 2014-02-17 | 2016-04-26 | Taiwan Semiconductor Manufacturing Company Limited | High-swing voltage mode driver |
| US10033361B2 (en) * | 2015-12-28 | 2018-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit, driver IC, and electronic device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450371A (en) * | 1982-03-18 | 1984-05-22 | Rca Corporation | Speed up circuit |
| JPH02188024A (ja) | 1989-01-17 | 1990-07-24 | Nec Corp | レベルシフト回路 |
| US5528173A (en) * | 1995-05-10 | 1996-06-18 | Micron Technology, Inc. | Low power, high speed level shifter |
| JP2001339290A (ja) * | 2000-05-29 | 2001-12-07 | Mitsubishi Electric Corp | 信号電位変換回路 |
| US6828825B2 (en) * | 2002-08-27 | 2004-12-07 | Texas Instruments Incorporated | Pulse response of fast level shifter |
-
2002
- 2002-10-30 JP JP2002315719A patent/JP4063047B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-09 US US10/681,370 patent/US6940332B2/en not_active Expired - Lifetime
- 2003-10-30 CN CNB2003101047223A patent/CN1234207C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004153524A (ja) | 2004-05-27 |
| US20040124901A1 (en) | 2004-07-01 |
| CN1234207C (zh) | 2005-12-28 |
| CN1499724A (zh) | 2004-05-26 |
| US6940332B2 (en) | 2005-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7804350B1 (en) | Level shifting using cross-coupled cascode transistors | |
| KR930000970B1 (ko) | 반도체 집적회로의 출력회로 | |
| US7843235B2 (en) | Output slew rate control in low voltage differential signal (LVDS) driver | |
| JP4063047B2 (ja) | レベルシフト回路 | |
| US7724045B2 (en) | Output buffer circuit | |
| KR20010049227A (ko) | 레벨조정회로 및 이를 포함하는 데이터 출력회로 | |
| KR20120016594A (ko) | 레벨 이동 회로 및 디스플레이 드라이버회로 | |
| TWI792232B (zh) | 工作週期校正電路及其方法 | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| US6147513A (en) | Method and circuit for logic input buffer | |
| JP4767608B2 (ja) | 電流駆動回路、及び電流駆動回路を用いたチャージポンプ | |
| JP4774287B2 (ja) | 出力回路 | |
| US7420394B2 (en) | Latching input buffer circuit with variable hysteresis | |
| JP2006295322A (ja) | レベルシフタ回路 | |
| US10263621B2 (en) | Level shifter with improved voltage difference | |
| US20010011915A1 (en) | Schmitt Trigger circuit | |
| US6597199B1 (en) | Method and circuit for logic output buffer | |
| WO1996016477A1 (en) | Input buffer for a high density programmable logic device | |
| JPH07231252A (ja) | レベルシフト回路 | |
| JP2871551B2 (ja) | 信号レベル変換回路 | |
| US5945851A (en) | Current source apparatus with bias switches | |
| US11073856B2 (en) | Input circuit having hysteresis without power supply voltage dependence | |
| JP3233069B2 (ja) | 高耐圧レベル検出回路 | |
| JPH06120789A (ja) | Ｃｍｏｓインバータを用いた電源切り換え回路 | |
| JP2000091894A (ja) | レベルコンバータ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051021 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070814 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071017 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071224 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4063047 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140111 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |