KR20120016594A - 레벨 이동 회로 및 디스플레이 드라이버회로 - Google Patents

Abstract

본 발명에 따른 레벨 이동 회로는 제1 전압 전환 회로와 제2 전압 전환 회로를 포함한다. 제1 전압 전환 회로는 제1 전원 전위와 상기 제1 전원 전위보다 높은 제2 전원 전위 사이의 범위의 진폭을 갖는 입력 신호를 수신한다.
아울러 제2 전원 전위보다 높은 제3 전원 전위의 전원공급선으로부터 공급되는 전류를 제한하는 전류 제한 회로가 제공되어 상기 입력 신호에 따라 입력 신호의 진폭보다 큰 진폭을 갖는 전압 신호를 출력한다.
제2 전압 전환 회로는 상기 제3 전원 전위를 공급받아 상기 전압 신호에 따라 상기 제1 전원 전위 와 제3 전원 전위 사이의 진폭범위를 갖는 출력 신호를 출력한다.

Description

레벨 이동 회로 및 디스플레이 드라이버회로 {LEVEL SHIFTER CIRCUIT AND DISPLAY DRIVER CIRCUIT}

본 발명은 입력 신호보다 큰 진폭을 갖는 출력 신호로 전환하는 레벨 이동 회로 및 디스플레이 드라이버 회로에 관한 것이다.

최근 몇 년간 디스플레이 분야에서는, 유기EL소자를 사용하는 디스플레이와 액정 디스플레이 같은 다양한 방법의 디스플레이 장치들이 개발되어 왔다. 이러한 디스플레이 장치들에는 더 높은 화질과 더 많은 그레이-스케일(gray-scale) 단계가 요구된다. 따라서 디스플레이 장치의 스캐닝 시그널과 그레이-스케일 시그널의 전압진폭이 증가하는 경향이 있다. 그러므로 디스플레이 패널의 스캐닝 라인을 구동하는 로(row) 드라이버 (scanning 드라이버)의 각 출력유닛 및 그레이-스케일 시그널에 의해 디스플레이 패널의 데이타 라인을 구동하는 컬럼(column) 드라이버는 더 높은 전압이 요구된다.

반면에, 고속 트랜스퍼 및 로우(low) EMI (Electromagnetic Interference) 또는 라인의 적은 수를 갖는 것과 같은 것은 디스플레이 콘트롤러로부터 로(row) 드라이버 및 컬럼(column) 드라이버에 공급하는 다양한 제어신호 및 비디오 데이타 신호가 요구된다.

따라서, 이러한 신호들의 진폭은 감소하는 경향이 있다. 또한, 로(row) 드라이버와 컬럼(column) 드라이버의 내측은 고 해상도 및 좀 더 높은 그레이-스케일 레벨에 따라 증가하는 데이타를 처리하는 로직 회로의 영역이 증가하는 것을 억제하기 위하여 소형화 프로세스가 채택되고 있다.

그러므로, 이러한 로직 회로들의 전원전압이 감소하는 경향이 있다.

특히, 로(row) 드라이버 와 컬럼(column) 드라이버에 있어서, 입력 유닛에 대해서는 낮은 전압(예를 들어(1.5 ~(2.0 V )이 요구되고, 출력 유닛에 대해서는 높은 전압(예를 들어(12 ~(20 V )이 요구된다.

특히, DA(디지털-아날로그)컨버터의 고내압스위치를 구동하기 위한 레벨 이동 회로의 수는 디스플레이 드라이버 회로의 그레이-스케일 레벨 및 출력의 수에 따라 증가한다. 그러므로,레벨 이동 회로에서 축소영역, 저전력소비, 고속동작이 요구된다.

도 10은 레벨 이동 회로의 예를 나타내는 회로도(일본 무심사 특허 출원 공개 (2000-174610 참조)이다. 도 10의 레벨 이동 회로(111)는 인버터 회로들(INV101, INV102), N-채널 MOS 트랜지스터(121,(122)과, P-채널 MOS 트랜지스터(131,(132,(134)를 포함한다. 전원 전위(VDDH)는 전원 공급선(141)로부터 레벨 이동 회로(111)에 공급되고, 전원 전위(VDDL)는 전원공급선(142)로부터 레벨 이동 회로(111)에 공급된다. 전원 전위(VDDH)는 전원 전위(VDDL)보다 높다. 전원 전위(VDDH)는 PMOS 트랜지스터(134)를 통해 노드 X에 공급된다.

입력 신호(IN)는 인버터 회로(INV101)에 입력된다. 반전된 입력 신호(IN)는 인버터 회로(IN102)와 NMOS 트랜지스터(122)의 게이트에 공급된다. 반전된 입력 신호(IN)는 인버터 회로(INV102)에 의해 더 반전되고, NMOS 트랜지스터(121)의 게이트에 공급된다. 다시 말해, 입력 신호(IN)는 NMOS 트랜지스터(121)의 게이트에 공급되고, 반전된 입력 신호(IN)는 NMOS 트랜지스터(122)의 게이트에 공급된다.

입력 신호(IN)가 하이 레벨(VDDL)일 때, NMOS 트랜지스터(121)의 게이트는 하이 레벨(VDDL)이 될 것이고, NMOS 트랜지스터(121)는 온(ON) 상태가 될 것이다. 나아가, NMOS 트랜지스터(122)의 게이트는 로우 레벨(GND)이 될 것이고, NMOS 트랜지스터(122)는 오프(OFF) 상태가 될 것이다. NMOS 트랜지스터(121)가 온(ON) 상태이기 때문에, 노드 Y는 접지 전위의 전원공급선(143)에 연결되고, 노드 Y는 결국 로우 레벨(GND)이 될 것이다. 노드 Y가 로우 레벨(GND)일 때, PMOS 트랜지스터(132)의 게이트는 역시 로우 레벨(GND)이 될 것이고, PMOS 트랜지스터(132)는 온(ON) 상태가 될 것이다. 그러면, 노드들 X와 Z가 연결되고, 노드 Z는 하이 레벨(VDDH)가 되고, 출력 신호(OUT)는 하이 레벨(VDDH)이 될 것이다.

반대로, 입력 신호(IN)가 하이 레벨(VDDL)에서 로우 레벨(GND)로 바뀌면, NMOS 트랜지스터(122)의 게이트는 하이 레벨(VDDL)로 되고, NMOS 트랜지스터(122)는 온(ON) 상태가 될 것이다. NMOS 트랜지스터(121)의 게이트는 로우 레벨(GND)이 되고, NMOS 트랜지스터(121)는 오프(OFF) 상태가 될 것이다. NMOS 트랜지스터(122)가 온(ON) 상태이기 때문에 노드 Z는 접지 전위의 전원공급선(143)에 연결되고, 노드 Z는 결국 로우 레벨(GND)이 될 것이다. 노드 Z가 로우 레벨(GND)일 때, PMOS 트랜지스터(131)의 게이트는 역시 로우 레벨(GND)이 될 것이고, PMOS 트랜지스터(131)는 온(ON) 상태가 될 것이다. 그러면, 노드들 X와 Y가 연결되고, 노드 Y는 하이 레벨(VDDH)가 되고, 출력 신호(OUTB)는 하이 레벨(VDDH)이 될 것이다.

그러므로, 도 10에 도시된 레벨 이동 회로는 노드 X에 공급되는 전류를 제한하기 위해 PMOS 트랜지스터(134)의 게이트 전위를 조절한다. 다시 말해, PMOS 트랜지스터(134)의 게이트 전위는 전원공급선(141)의 전위(VDDH) 변화에 따라 조절된다. 그래서, 전원공급선(141)의 전위(VDDH)가 증가하더라도 노드 X에 공급되는 전류는 제한될 수 있다. 그래서 노드 Y에 공급되는 전류는 트랜지스터(131)를 통해 제한될 수 있다. 따라서, NMOS 트랜지스터(121)의 드레인 측의 전위는 즉시 감소될 수 있다. 유사하게, 노드 Z에 공급되는 전류는 PMOS 트랜지스터(132)를 통해 제한될 수 있고, NMOS 트랜지스터(122)의 드레인 측의 전위는 즉시 감소될 수 있다. 그러므로, 도 10에 도시된 레벨 이동 회로에서, 동작 속도의 감소와 관통 전류의 증가를 억누를 수 있다.

도 13은 레벨 이동 회로 그룹을 나타내는 회로도인데, n개의 레벨 이동 회로들이 평행하게 연결되어 있다. 도 13에 도시된 레벨 이동 회로 그룹은 디스플레이 드라이버의 그레이 스케일 레벨들과 출력의 수에 상응하는 n개의 레벨 이동 회로들을 포함한다. 각 레벨 이동 회로(111)는 전원 전위(VDDH)의 전원공급선(141)과, 접지 전위의 전원공급선(143)에 연결된다. 나아가 입력 신호들 IN(1)에서 IN(n)는 각 레벨 이동 회로(111)에 각각 공급된다. 부하 용량 CL(1)에서 CL(n)와 부하 용량 CLB(1)에서 CLB(n)는 각 레벨 이동 회로(111)에 연결된다. 부하 용량 CL(1)에서 CL(n)과 부하 용량 CLB(1)에서 CLB(n)는 각 레벨 이동 회로의 연속 스테이지에 연결된 고내전압 MOS 트랜지스터의 게이트 용량들과 배선 용량이다. 나아가 저항들 R143(1)에서 R143(n-1)는 각 레벨 이동 회로 사이의 접지 전위의 전원공급선(143)에 존재하는 배선 저항들이다.

일본 무심사 특허 출원 공개(2008-131457는 전원 전압이 불안정할 때도 바르게 동작할 수 있는 레벨 이동 회로를 관련한 기술을 더 개시한다.

도 10에 도시된 전압 레벨 이동 회로(111)의 NMOS 트랜지스터들(121,(122)를 위한 높은 전압(약(20V)을 견뎌낼 수 있는 고내전압 MOS 트랜지스터를 사용할 때, 다음 문제가 발생한다.

도 11은 고내전압 MOS 트랜지스터에서 게이트-소스 전압(Vgs)과 드레인-소스 전류(Ids) 사이의 관계를 설명하기 위한 광경이다. 도 11에 도시된 바와 같이, 고내전압 MOS 트랜지스터에서, 전류 드라이빙 용량은 로직 전압(VDDL)의 전압 범위에서 작다. 예를 들어, VDDL이(1.5V일 때, 전류 드라이빙 용량은 마이크로암페어 단위이다. 일반적으로 고내전압 MOS 트랜지스터에서 문턱전압을 감소하기 어렵기 때문에, 게이트-소스 전압이 낮을 때 전류 드라이빙 용량은 증가될 수 없다.

여기에서, 도 10에 도시된 레벨 이동 회로에서 레벨 이동 동작을 완성하기 위해, 직렬로 연결된 PMOS 트랜지스터들(131,(134)의 결합에 의해 얻어지는 온(on)-저항은 NMOS 트랜지스터(121)의 온-저항보다 높아야 한다. 유사하게, 직렬로 연결된 PMOS 트랜지스터들(132,(134)의 결합에 의해 얻어지는 온-저항은 NMOS 트랜지스터(122)의 온-저항보다 높아야 한다.

따라서, NMOS 트랜지스터들(121,(122)의 전류 드라이빙 용량이 작을 때, PMOS 트랜지스터들(131,(132,(134)의 온-저항을 증가시킬 필요가 있다. 그러므로, 도 12의 타이밍 챠트에 도시된 바와 같이, 출력 신호들(OUT과 OUTB)의 전압의 상승에지(rising edge)는 상대적으로 입력 신호(IN)에 지연된다. 다시 말해, 본 발명자는 출력 신호(OUT)의 상승 에지는 타이밍 t1과 t3에서 지연되고, 출력 신호(OUTB)의 상승 에지는 타이밍 t2와 t4에서 지연되는 문제를 발견했다.

반대로, 본 발명자는 NMOS 트랜지스터(121,(122)의 전류 드라이빙 용량을 증가시키기 위해, NMOS 트랜지스터(121,(122)의 트랜지스터 크기가 증가될 때 (특히, 게이트 폭이 증가될 때), 회로 영역이 역시 증가하는 다른 문제를 발견했다.

상기 문제점들을 해결하고자 하는 본 발명의 한 관점은, 제1 전원 전위와 상기 제1 전원 전위보다 높은 제2 전원 전위 사이의 범위의 진폭을 갖는 입력 신호를 수신하고, 상기 입력 신호에 의해 입력 신호의 진폭보다 큰 진폭을 갖는 전압 신호를 출력하는 제1 전압 전환 회로와, 상기 제1 전압 전환 회로는 제2 전원 전위보다 높은 제3 전원 전위의 전원공급선으로부터 공급되는 전류를 제한하는 전류 제한 회로를 포함하고, 상기 제3 전원 전위를 공급받아 상기 전압 신호에 따라 상기 제1 전원 전위와 제3 전원 전위 사이의 진폭 범위를 갖는 출력 신호를 출력하는 제2 전압 전환 회로를 포함하는 레벨 이동 회로이다.

본 발명은, 레벨 이동 회로에 있어서, 레벨 이동 회로는, 제1 전원 전위와 상기 제1 전원 전위보다 높은 제2 전원 전위 사이의 범위의 진폭을 갖는 입력 신호를 수신하고, 상기 입력 신호에 의해 입력 신호의 진폭보다 큰 진폭을 갖는 전압 신호를 출력하는 제1 전압 전환 회로와, 제1 전압 전환 회로는 제2 전원 전위보다 높은 제3 전원 전위의 전원공급선으로부터 공급되는 전류를 제한하는 전류 제한 회로를 포함하고,

상기 제3 전원 전위를 공급받아 상기 전압 신호에 따라 상기 제1 전원 전위 와 제3 전원 전위 사이의 진폭범위를 갖는 출력 신호를 출력하는 제2 전압 전환 회로를 포함하는 것을 특징으로 한다.

또한, 제1 전압 전환 회로의 제1 전원 전위의 전원공급선인 제1 선과 , 제1 전원 전위의 전원공급선인 제2 선은 분리되어 있는 것이다.

그리고, 상기 전압 신호는 상기 제1 전원 전위와 상기 제3 전원 전위 사이의 범위의 진폭을 갖는 것을 특징으로 한다.

상기 전류 제한 회로는 상기 제3 전원 전위의 전원공급선과 연결된 소스와, 제어신호를 공급받는 게이트 및 상기 제어신호에 따라 상기 제1 전압 전환 회로에 전류를 공급하는 드레인을 갖는 P채널 MOS 트랜지스터를 포함하는 것이다.

또한, 상기 전압 신호는 상기 제2 전원 전위보다는 높고 제3 전원 전위보다는 낮은 전압과 제1 전원 전위 사이의 범위의 진폭을 갖는 것을 특징으로 한다.

상기 전류 제한 회로는 상기 제3 전원 전위의 전원공급선과 연결된 소스와 상호 연결된 게이트 및 드레인을 갖는 P채널 MOS 트랜지스터를 포함한다.

상기 전류 제한 회로는 게이트 및 제3 전원 전위의 전원공급선과 연결된 드레인를 갖는 N채널 MOS 트랜지스터를 포함한다.

상기 제1 전압제한회로는,

상기 입력 신호의 비반전 신호를 공급받는 게이트, 제1 전원 전위의 전원공급선에 연결되는 소스와, 제1 노드에 연결되는 드레인을 갖는 제1 N채널 MOS 트랜지스터,

상기 입력 신호의 반전 신호을 공급받는 게이트, 제1 전원 전위의 전원공급선에 연결되는 소스와, 제2 노드에 연결되는 드레인을 갖는 제2 N채널 MOS 트랜지스터,

상기 제2 노드와 연결되는 게이트, 상기 전류 제한 회로를 통해서 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제1 노드와 연결되는 드레인을 갖는 제1 P채널 MOS 트랜지스터,

상기 제1 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제2 노드와 연결되는 드레인을 갖는 제2 P채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 이동 회로이다.

상기 제2 전압 전환 회로는,

상기 제2 노드와 연결되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제3 노드와 연결되는 드레인을 갖는 제3 N채널 MOS 트랜지스터,

상기 제1 노드와 연결되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제4 노드와 연결되는 드레인을 갖는 제4 N채널 MOS 트랜지스터,

상기 제4 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제3 노드와 연결되는 드레인을 갖는 제3 P채널 MOS 트랜지스터,

상기 제3 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제4 노드와 연결되는 드레인을 갖는 제4 P채널 MOS 트랜지스터,를 포함하며,

상기 입력 신호에 따른 상기 출력 신호는 상기 제3 노드 및 상기 제4 노드로부터 출력되는 것을 특징으로 하는 레벨 이동 회로이다.

또한, 상기 제1 전압 전환 회로는,

상기 입력 신호의 비반전 신호를 공급받는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제4 노드와 연결되는 드레인를 갖는 제5 N채널 MOS 트랜지스터;

상기 입력 신호의 반전 신호가 공급되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제6 노드와 연결되는 드레인을 갖는 제6 N채널 MOS 트랜지스터,

게이트와, 상기 제5 노드와 연결되는 드레인과, 제7 노드와 연결되는 소스, 를 갖는 제5 P채널 MOS 트랜지스터,

게이트와, 상기 제6 노드와 연결되는 드레인과, 제8 노드와 연결되는 소스, 를 갖는 제6 P채널 MOS 트랜지스터,

상기 제6 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제7 노드와 연결되는 드레인을 갖는 제7 P채널 MOS 트랜지스터,

상기 제5 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제8 노드와 연결되는 드레인을 갖는 제8 P채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 이동 회로이다.

상기 제1 전압 전환 회로에 더하여,

제10 노드와 연결되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제9 노드와 연결되는 드레인을 갖는 제7 N채널 MOS 트랜지스터,

상기 제9 노드와 연결되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제10 노드와 연결되는 드레인을 갖는 제8 N채널 MOS 트랜지스터,

상기 제8 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제9 노드와 연결되는 드레인을 갖는 제9 P채널 MOS 트랜지스터,

상기 제7 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제10 노드와 연결되는 드레인을 갖는 제10 P채널 MOS 트랜지스터를 포함하며,

상기 입력 신호에 따른 상기 출력 신호는 상기 제9 노드 및 상기 제10 노드로부터 출력되는 것을 특징으로 한다.

또한, 상기 레벨 이동 회로에 있어서, 레벨 이동 회로를 n 개 갖는 레벨 이동 회로그룹을 포함하는 디스플레이 드라이버회로에 있어서,

상기 디스플레이 드라이버는,

상기 n 레벨 이동 회로그룹에 포함되어 있는 제1 전압 전환 회로의 각각에 제1 전원 전위를 공급하는 제1 선;

상기 n 레벨 이동 회로그룹에 포함되어 있는 제2 전압 전환 회로의 각각에 제1 전원 전위를 공급하는 제2 선; 및

상기 n 레벨 이동 회로그룹의 각각에 대하여 제3 전원 전위를 공급하는 전원공급선,

상기 n 레벨 이동 회로그룹의 각각은 n 개의 입력 신호들에 의해 n 개의 출력 신호를 출력하는 것을 특징으로 하는 레벨 이동 회로이다.

상기 제1 선과 제2 선은 상기 제1 전원 전위의 단자에서 분리되는 것을 특징으로 한다.

본 발명에 따른 레벨 이동 회로에서, 제1 전압 전환 회로는 전압 신호 입력 신호에 따라 입력 신호의 그것보다 큰 진폭을 갖는 전압 신호를 출력하고, 제2 전압 전환 회로는 제1 전압 전환 회로로부터 출력되는 전압 신호 출력에 따라 제1 전원 전위와 제3 전원 전위 사이의 진폭 범위를 갖는 출력 신호를 출력한다. 여기에서, 제1 전압 전환 회로로부터 출력되는 제2 전압 전환 회로를 드라이빙하는 전압 신호는 입력 전압의 그것보다 큰 진폭을 갖는다. 그래서, 제2 전압 전환 회로의 트랜지스터 사이즈 증가없이(특히, 게이트 폭 증가없이) 높은 속도에서 출력 신호를 출력하는 것이 가능하다.

따라서, 본 발명은 회로 사이즈를 증가시키지 않고 입력 신호를 위한 빠른 응답 속도를 갖는 레벨 이동 회로와 디스플레이 드라이버 회로를 제공할 수 있다.

이상에서 그리고 다른 관점에서, 특징과 효과는 첨부되는 도면과 함께 결합되는 여러 실시 예들의 이하의 설명으로부터 더 명백하게 될 것이다.
도 1은 제1 실시 예에 따른 레벨 이동 회로를 나타내는 회로도이다.
도 2는 제1 실시 예에 따른 레벨 이동 회로의 전류 제한 회로의 예를 나타내는 회로도이다.
도 3은 제1 실시 예에 따른 레벨 이동 회로의 동작을 설명하는 타이밍 챠트이다.
도 4는 제1 실시 예에 따른 다수의 레벨 이동 회로들을 포함하는 레벨 이동 회로 그룹을 나타내는 블록도이다.
도 5는 제1 실시 예에 따른 레벨 이동 회로 그룹을 포함하는 디스플레이 드라이버 회로를 나타내는 블록도이다.
도 6A는 제2 실시 예(PMOS 트랜지스터를 사용할 때)에 따른 레벨 이동 회로의 전류 제한 회로의 예를 나타내는 회로도이다.
도 6B는 제2 실시 예(NMOS 트랜지스터를 사용할 때)에 따른 레벨 이동 회로의 전류 제한 회로의 예를 나타내는 회로도이다.
도 7은 제2 실시 예에 따른 레벨 이동 회로의 동작을 설명하기 위한 타이밍 챠트이다.
도 8은 제3 실시 예에 따른 레벨 이동 회로를 나타내는 회로도이다.
도 9는 제3 실시 예에 따른 레벨 이동 회로의 동작을 설명하는 타이밍 챠트이다.
도 10은 레벨 이동 회로의 예를 나타내는 회로도이다.
도 11은 본 발명의 문제를 설명하기 위한 광경이다.
도 12는 도 10에 도시된 레벨 이동 회로의 NMOS 트랜지스터들(121,(122)을 위한 고내전압 트랜지스터를 사용할 때 동작을 설명하기 위한 타이밍 챠트이다.
도 13은 도 10에 도시된 다수의 레벨 이동 회로들을 포함하는 레벨 이동 회로 그룹을 보여주는 블록도이다.

( 제1 실시 예 )

이하에서, 본 발명의 실시 예는 도면을 참조하여 설명된다.

도 1은 이 실시 예에 따른 레벨 이동 회로를 보여주는 회로도이다. 이 실시 예에 따른 레벨 이동 회로(1)는 제1 전압 전환 회로(11)와 제2 전압 전환 회로(12)를 포함한다. 제1 전압 전환 회로(11)는 접지 전위(GND)(제1 전원 전위)와, 접지 전위(GND)보다 높은 전원 전위(VDDL)(제2 전원 전위) 사이의 진폭 범위를 갖는 입력 신호(IN)를 수신한다. 전원 전위(VDDL)보다 큰 전원 전위(제3 전원 전위)는 제1 전압 전환 회로(11)에 공급된다. 나아가, 제1 전압 전환 회로(11)는 제3 전원 전위의 전원공급선(41)으로부터 공급되는 전류를 제한하기 위한 전류 제한 회로(34)를 포함한다. 전류 제한 회로(34)는 입력 신호(IN)에 따라서, 입력 신호(IN)의 그것보다 큰 진폭을 갖는 전압 신호(노드들 A와 B로부터 출력되는 전압 신호)를 출력한다. 제2 전압 전환 회로(12)는 전원 전압(VDDH)를 공급받고, 제1 전압 전환 회로(11)로부터 출력되는 전압 신호에 따라 출력 신호들(OUT와 OUTB)을 출력한다. 이 실시 예에 따른 레벨 이동 회로(1)는 이하에서 상세하게 설명된다.

제1 전압 전환 회로(11)는 인버터 회로들(INV1과 INV2), NMOS 트랜지스터(21)(제1 N-채널 MOS 트랜지스터), NMOS 트랜지스터(22)(제2 N-채널 MOS 트랜지스터), PMOS 트랜지스터(31)(제1 P-채널 MOS 트랜지스터), PMOS 트랜지스터(32)(제2 P-채널 MOS 트랜지스터) 및 전류 제한 회로(34)를 포함한다.

인버터 회로(INV1)는 입력 신호(IN)를 수신하여 입력 신호(IN)를 반전시키고, NMOS 트랜지스터(22)의 게이트와 인버터 회로(INV2)에 반전된 입력 신호(IN)를 출력한다. 인버터 회로(INV2)는 반전된 입력 신호(IN)를 수신하여 이 신호(반전되지 않는 입력 신호(IN)이 될 것이다)를 NMOS 트랜지스터(21)에 반전시킨다. 전원 전위(VDDL)(제2 전원 전위)는 인버터 회로(INV1와 INV2)에 각각 공급된다. 나아가, 인버터 회로(INV1와 INV2)는 접지 전위(제1 전원 전위)의 전원공급선(44)에 연결된다.

이 실시 예에서 각 전원 전위 사이의 관계는 접지 전위 (제1전원 전위) < 전원 전위(VDDL) (제2 전원 전위) < 전원 전위(VDDH) (제3 전원 전위)이다.

입력 신호(IN)는 접지 전위보다 높은 접지 전위와 전원 전위(VDDL) 사이의 진폭 범위를 갖는다.

NMOS 트랜지스터(21)의 게이트는 인버터 회로(INV2)의 출력에 연결되고, 입력 신호(IN)의 반전되지 않은 신호가 공급된다. 나아가, 소스는 접지 전위의 전원공급선(44)에 연결되고, 드레인은 노드 B(제1 노드)에 연결된다. NMOS 트랜지스터(22)의 게이트는 회로(INV1)의 출력에 연결되고, 반전된 입력 신호(IN)가 공급된다. 소스는 접지 전위의 전원공급선(44)에 연결되고, 드레인은 노드 A(제2 노드)에 연결된다.

PMOS 트랜지스터(31)의 게이트는 노드 A에 연결되고, 소스는 전류 제한 회로(34)를 통해 전원 전위(VDDH)의 전원공급선(41)에 연결되며, 드레인은 노드 B와 연결된다. PMOS 트랜지스터(32)의 게이트는 노드 B와 연결되고, 소스는 전류 제한 회로(34)를 통해 전원 전위(VDDH)의 전원공급선(41)과 연결되며, 드레인은 노드 A와 연결된다.

노드 C는 PMOS 트랜지스터(31, 32)의 각 소스와 전류 제한 회로(34)의 출력 이 연결되는 노드이다. 노드 A 및 B로부터의 전압 신호출력은 입력 신호(IN)에 따른 전압 신호 출력이고, 입력 신호(IN)의 진폭보다 큰 진폭의 전압 신호이다. 이 실시 예에 따르면 노드 A 및 B로부터 전압 신호 출력은 접지 전위 및 전원 전위(VDDH) 사이의 범위의 진폭을 갖는다.

제2 전압 전환 회로(12)는 NMOS 트랜지스터(23)(제3 N-채널 MOS 트랜지스터), NMOS 트랜지스터(24)(제4 N-채널 MOS 트랜지스터), PMOS 트랜지스터(35)(제3 P-채널 MOS 트랜지스터), PMOS 트랜지스터(36)(제4 P-채널 MOS 트랜지스터)를 포함한다. NMOS 트랜지스터(23)의 게이트는 노드 A와 연결되고, 소스는 접지 전위 전원공급선(43)과 연결되며, 드레인은 노드 P(제3 노드)와 연결된다. NMOS 트랜지스터(24)의 게이트는 노드 B와 연결되고, 소스는 접지 전위의 전원공급선(43)과 연결되며, 드레인은 노드 Q와 연결된다(제4 노드). PMOS 트랜지스터(35)의 게이트는 노드 Q와 연결되고, 전원 전위(VDDH)의 전원공급선(41)과 연결되며, 드레인은 노드 P와 연결된다. PMOS 트랜지스터(36)의 게이트는 노드 P와 연결되고, 소스는 전원 전위(VDDH)의 전원공급선(41)과 연결되며, 드레인은 노드 Q와 연결된다.

본 실시 예에 따른 레벨 이동 회로에서, 접지 전위와 전원 전위(VDDH) 사이의 증폭된 진폭을 갖는 입력 신호(IN)인, 입력 신호(IN)에 의한 출력 신호 OUT 및 OUTB는 노드 Q 및 노드 P로부터의 출력이다. 노드 Q 및 노드 P로부터의 출력인 출력 신호 OUT 및 OUTB는 부하 용량 CL 및 CLB에 각각 공급된다. 부하 용량 CL 및 CLB은, 예로서, 게이트 용량 및 연속 스테이지와 연결되는 고내전압 MOS 트랜지스터의 배선(wiring) 용량이다.

본 실시 예에 의한 레벨 이동 회로(1)에서, NMOS 트랜지스터(21,22,23 및 24) 및 PMOS 트랜지스터(31,32,33,35 및 36)는, 예로서, 약(20 V)의 전압을 견딜 수 있는 고내전압 트랜지스터(high withstand voltage transistor)이다. 더욱이, 예로서, 전원 전위(VDDL)은 약(1.5 V) 될 수 있고, 전원 전위(VDDH)은 약(20 V) 될 수 있다.

도 2는 본 실시 예에 따른 레벨 이동 전류에 포함되는 전류 제한 회로의 예를 보인 회로도이다. 도 2의 전류 제한 회로는 NMOS 트랜지스터(25) 및 PMOS 트랜지스터(37 및 38)를 포함한다. NMOS 트랜지스터(25) 및 PMOS 트랜지스터(37)은 PMOS 트랜지스터(38)로의 유입 전류를 제어하는 제어신호를 생성하는 제어회로(45)를 구성한다.

PMOS 트랜지스터(38)의 드레인은 노드 C와 연결되고(이 노드는 PMOS 트랜지스터(31) 및 (32)의 소스와 연결되어 있음), 소스는 전원전압 VDDH의 전원공급선(41)과 연결되며, 게이트는 PMOS 트랜지스터(37)의 게이트와 드레인, NMOS 트랜지스터(25)의 드레인에 연결된다. PMOS 트랜지스터(37)의 소스는 전원전압(VDDH)의 전원공급선(41)과 연결된다. NMOS 트랜지스터(25)의 드레인은 게이트와 PMOS 트랜지스터(37)의 드레인과 PMOS 트랜지스터(38)의 드레인에 연결되어 있고, 게이트는 전원 전위(VDDL)의 전원공급선(42)과 연결되어 있고, 소스는 접지 전위(GND)와 연결되어 있다.

도 2에서 보인 전류 제한 회로에서, NMOS 트랜지스터(25)는 일정 전류의 제공원으로 사용되어, 여기서 NMOS 트랜지스터(25)는 포화영역에서 동작하여, 전압, 예로서, 전원 전위(VDDL)가 게이트에 공급된다.

PMOS 트랜지스터(37)로의 전류유입량은 NMOS 트랜지스터(25)에 의해서 제한 되며, 전원 전위(VDDH)의 전원공급선(41)의 전위레벨이 상승할 때, 일정 전류원으로 작용하므로, PMOS 트랜지스터(37)의 드레인 전위는 상승한다. 그러므로, PMOS 트랜지스터(38)로의 전류유입량은 제한된다. 다른 한편, 전원 전위(VDDH)의 전원공급선(41)의 전위 레벨이 감소할 때,PMOS 트랜지스터(37)의 드레인 전위는 상승할 것이다. 그리고, PMOS 트랜지스터(38)의 게이트 전위는 감소하고, PMOS 트랜지스터(38)로의 유입전류는 일정하게 유지된다. 다음으로, 본 실시 예에 의한, 레벨 이동 회로의 작용은 도 3의 타이밍 차트로 설명된다. 입력 신호(IN)은 제1 전압 전환 회로(11)에 유입되고, 시간 t1에서 높은 레벨 VDDL이 될 것이며, NMOS 트랜지스터(21)의 게이트는 높은 레벨 VDDL이 될 것이고 NMOS 트랜지스터(21)는 온 상태로 될 것이다. 또한, NMOS 트랜지스터(22)의 게이트는 로우레벨 GND이 될 것이고, 그리고 NMOS 트랜지스터(22)는 오프 상태로 될 것이다.

노드 A는 시간 t1 직전에 로우레벨이 되므로,PMOS 트랜지스터(31)는 온 상태에 있다. 그러므로, 노드 B는 노드 C에 연결되어 있다. NMOS 트랜지스터(21)이 온 상태에 있을 때, 노드 B는 접지 전위의 전원공급선(44)와 연결되어 있고,노드 B의 전위는 점차적으로 감소한다. 그러므로,PMOS 트랜지스터(32)의 게이트 전위는 점차적으로 감소하고, 그리고 PMOS 트랜지스터(32)는 점차적으로 턴온 된다. 이때, NMOS 트랜지스터(22)는 오프 상태에 있으므로, 노드 A의 전위는 점차적으로 증가한다. 노드 A의 전위가 점차적으로 증가할 때, PMOS 트랜지스터(31)는 점차적으로 턴온 되고, 노드 B의 전위는 감소한다.

이때, 레벨 이동 작용을 완료하기 위하여,전류 제한 회로(34)(도 2에서 PMOS 트랜지스터임)와 PMOS 트랜지스터(31)을 직렬로 결합하여 얻어진 온 저항은 NMOS 트랜지스터(21)의 온 저항보다도 높게 한다. 노드 B가 로우레벨(GND)일 때,PMOS 트랜지스터(32)의 게이트는 역시 로우레벨(GND)이 되고, PMOS 트랜지스터(32)는 온 상태가 된다. 노드 C와 노드 A는 연결되고, 노드 A는 하이 레벨(VDDH)이 된다. 노드 A가 하이 레벨(VDDH)이 될 때, PMOS 트랜지스터(31)의 게이트는 역시 하이 레벨(VDDH)이 되고, PMOS 트랜지스터(31)는 오프 상태가 된다. 노드 A는 제2 전압 전환 회로(12)의 NMOS 트랜지스터(23)의게이트와 연결된다. 그러므로, 노드 A가 하이 레벨(VDDH)일 때, NMOS 트랜지스터(23)은 온 상태가 된다. 노드 B는 NMOS 트랜지스터(24)의 게이트와 연결되어 있다. 그러므로, 노드 B가 로우레벨(GND)일 때, NMOS 트랜지스터(24)는 오프 상태로 된다. 노드 Q가 시간 t1 직전에 로우 레벨이므로, PMOS 트랜지스터(35)는 온 상태에 있다. 그러므로,노드 P는 전원 전위(VDDH)의 전원공급선(41)과 연결되어 있다. 그리고, NMOS 트랜지스터(23)가 온 상태에 있을 때, 노드 P는 접지 전위의 전원공급선(43)과 연결되고,노드 P의 전위는 점차적으로 감소한다. 그래서, PMOS 트랜지스터(36)의 게이트 전위는 점차적으로 감소하고, PMOS 트랜지스터(36)는 점차적으로 턴온 된다. 이때, NMOS 트랜지스터(24)는 오프 상태에 있으므로, 노드 Q의 전위는 점차적으로 감소한다. 노드 Q의 전위가 점차적으로 감소할 때, PMOS 트랜지스터(35)는 점차적으로 턴 온 되고, 노드 P의 전위는 감소한다. 이때에, 레벨이동동작을 완료하기 위하여, PMOS 트랜지스터(35)의 온 저항을 NMOS 트랜지스터(23)의 온 저항보다 높게 한다. 그래서, 노드 P는 결국 로우레벨(GND)로 된다. 노드 P가 로우 레벨(GND)일 때, PMOS 트랜지스터(36)의 게이트는 결국 로우레벨(GND)이 되고, PMOS 트랜지스터(36)는 온 상태로 된다. 그래서,전원 전위(VDDH)는 노드 Q에 공급되고,하이 레벨(VDDH)신호는 출력 신호 OUT로 출력된다. 다른 한편, 노드 P는 접지 전위의 전원공급선(43)과 연결되어 있고, PMOS 트랜지스터(35)는 오프 상태에 있으므로,로우레벨(GND)신호는 출력 신호 OUTB로서 출력된다.

제1 전압 전환 회로(11)에 공급되는 입력 신호(IN)는 시간 t2에서 하이 레벨(VDDL)로부터 로우레벨(GND)로 될 것이다. 그러므로, NMOS 트랜지스터(22)의 게이트는 하이 레벨 (VDDL)이 될 것이며, NMOS 트랜지스터(22)는 온 상태가 될 것이다. NMOS 트랜지스터(21)의 게이트는 로우레벨(GND)로 될 것이며, NMOS 트랜지스터(21)는 턴 오프 상태가 될 것이다. 노드 B는 시간 t2 직전 로우레벨이므로, PMOS 트랜지스터(32)는 온 상태에 있다. 그러므로, 노드 A는 노드 C와 연결되어 있다. 그리고, NMOS 트랜지스터(22)가 온 상태에 있을 때, 노드 A는 접지 전위의 전원공급선(44)와 연결되어 있고, 노드 A의 전위는 점차적으로 감소할 것이다. 그리고, PMOS 트랜지스터(31)의 게이트 전위는 점차적으로 감소하고, PMOS 트랜지스터(31)는 점차적으로 턴 온 된다. 그리고, 이때에, NMOS 트랜지스터(21)는 오프 상태에 있으므로 노드 B의 전위는 상승한다.

노드 B의 전위가 점차적으로 상승할 때, PMOS 트랜지스터(32)는 점차적으로 턴 오프되고, 노드 A의 전위는 감소한다. 이때에, 레벨이동동작을 완료하기 위하여,전류 제한 회로(34)(도 2에서 PMOS 트랜지스터임)와 PMOS 트랜지스터(32)를 직렬로 결합하여 얻어진 온 저항은 NMOS 트랜지스터(22)의 온 저항보다도 높게 한다. 그래서,노드 A는 결국 로우레벨(GND)로 될 것이다. 노드 A는 로우레벨(GND)일 때 PMOS 트랜지스터(31)의 게이트는 로우레벨(GND)로 될 것이다. 그러므로,노드 C와 B는 연결되고, 노드 B는 하이 레벨(VDDH)가 될 것이다. 노드 B가 하이 레벨(VDDH)일 때, PMOS 트랜지스터(32)의 게이트는 역시 하이 레벨(VDDH)이 되고, 될 것이다.PMOS 트랜지스터(32)의 게이트 역시 오프(OFF)상태가 될 것이다. 노드 B는 제2 전압 전환 회로(12)의 NMOS 트랜지스터(24)의 게이트에 연결된다. 그러므로, 노드 B가 하이 레벨(VDDH)일 때,NMOS 트랜지스터(24)는 온(on) 상태가 될 것이다. 노드 A는 NMOS 트랜지스터(23)의 게이트와 연결된다. 그러므로, 노드 A가 로우레벨(GND)일 때,PMOS 트랜지스터(23)는 오프(OFF) 상태가 될 것이다, 노드 P가 시간 t2의 직전에 로우레벨이 이므로, PMOS 트랜지스터(36)은 온 상태에 있다. 그러므로, 노드 Q는 전원 전위(VDDH)의 전원공급선(41)과 연결된다. NMOS 트랜지스터(24)가 온(on) 상태에 있을 때, 노드 Q는 접지 전위의 전원공급선(43)과 연결되고,노드 Q의 전위는 점차적으로 감소 한다. 그러므로,PMOS 트랜지스터(35의 게이트 전위는 점차적으로 감소하고,PMOS 트랜지스터(35는 점차적으로 턴온(turn on) 된다. 이때에 NMOS 트랜지스터(23)이 오프 상태에 있으므로, 노드 P의 전위는 점차적으로 감소한다. 노드 P의 전위가 점차적으로 감소할 때, PMOS 트랜지스터(36)은 점차적으로 턴 오프(turn off)되고, 노드 Q의 전위는 감소한다.

이때에 레벨이동작용을 끝내기 위해서,PMOS 트랜지스터(36)의 온저항 on-resistance)은 NMOS 트랜지스터(24)의 온저항보다 높게 되어 있다. 노드 Q은 결국 로우(low)레벨(GND)이 될 것이다. 노드 Q가 로우(low)레벨(GND)이 될 때에, PMOS 트랜지스터(35)의 게이트는 역시 로우(low)레벨(GND)이 되고 PMOS 트랜지스터(35)은 온(on) 상태가 될 것이다. 그래서, 전원 전위(VDDH)는 노드 P에 공급되고, 하이 레벨(VDDH)신호는 출력 신호 OUTB로서 출력된다. 다른 한편, 노드 Q는 접지 전위의 전원공급선(43)과 연결되어 있으므로, PMOS 트랜지스터(36)은 오프(off) 상태이고, 로우 레벨(GND)신호는 출력 신호 OUT로서 출력된다. 시간 t3에서의 동작은 시간 t1에서의 동작과 동일하고, 시간 t2에서의 동작은 시간 t4에서의 동작과 동일한 것에 주목한다. 이 실시 예에 의한 레벨 이동 회로에서, NMOS 트랜지스터(21 및(22은 고내압 NMOS 트랜지스터들로서, 예로서, 전원 전위(VDDL)이 약(1.5 V일 때, 드레인-소스 전류(Ids)는 단지 마이크로 암페어 수준의 전류구동 용량을 가지고 있다. (도 11)

일반적으로, 고내압 NMOS 트랜지스터에서 문턱 전압을 감소시키기 어렵기 때문에,게이트-소스 전압이 로우일 때 전류구동용량을 증가시킬 수 없다. 상기 언급한 바와 같이, 시간 t1에서 레벨이동동작을 완료하기 위하여, 전류 제한 회로(34)(이는 도 2에서 PMOS 트랜지스터(38이다) 및 PMOS 트랜지스터(31)의 결합으로 얻어지는 온 저항 on-resistance)은 NMOS 트랜지스터(21)의 온 저항보다 높아야 한다. 유사하게, 시간 t2에서 레벨이동동작을 완료하기 위하여, 전류 제한 회로(34)(이는 도 2에서 PMOS 트랜지스터(38이다) 및 PMOS 트랜지스터(32)의 결합으로 얻어지는 온 저항 on-resistance)은 NMOS 트랜지스터(22)의 온 저항보다 높아야 한다. 그러므로, 노드 A 및 B의 전압의 증가 에지(edge)는 연기된다.

그러나, 이 실시 예에 따른 레벨 이동 회로에서, 노드 A 및 B의 전압은 제1 전압 전환 회로(11)에 의해서 접지 전위와 전원 전위(VDDH)의 사이의 범위의 크기가 증폭된다.그러므로, NMOS 트랜지스터(23 및 24)의 전류구동용량이 증가하는 것에 의해, 제2 전압 전환 회로(12)의 NMOS 트랜지스터(23 및 24)의 게이트에 공급되는 전위는 증가될 수 있다. 결과적으로, 출력전압 OUT 및 OUTB 은 제2 전압 전환 회로(12)의 NMOS 트랜지스터(23 및 24) 및, PMOS 트랜지스터(35 및 36)의 트랜지스터 크기의 증가 없이 입력 신호(IN)에 고속으로 출력할 수 있다. 그래서,이 실시 예에 따른 레벨 이동 회로에 의해서, 레벨 이동 회로의 회로영역 증가 없이 레벨 이동 회로에 빠른 응답속도의 입력 신호를 제공할 수 있다.

그리고, 제1 전압 전환 회로의 연속 스테이지에서 인버터 및 전환스위치와 같은 회로가 제공될 때, 노드 A 및 B의 전압 상승 에지에서의 변화는 느리다. 노드 A 및 B의 전압이 변하는 동안, 전류의 흐름은 이 회로들에서 흐름을 유지한다. 그리고, 이 실시 예에 따른 레벨 이동 회로에서, 제1 전압 전환 회로(11)의 노드 A 및 B는 제2 전압 전환 회로(12)의 NMOS 트랜지스터(24)의 게이트 및 NMOS 트랜지스터(23)의 게이트에 각각 연결된다. NMOS 트랜지스터(23 및 24)의 게이트에 의해서 전류의 흐름은 받아 지므로, 노드 A 및 B의 전압이 변하는 동안 상기 전류의 흐름은 유지하지 못할 것이다. 이 실시 예에 따른 레벨 이동 회로에서, 도 3에서와 같이, 전류의 흐름 및 부하 용량의 방전 전류는 제2 전압 전환 )접지 전위의 전원공급선(43) 및 제1 전압 전환 회로(11)의 접지 전위의 전원공급선(44로 흐른다.

제2 전압 전환 회로(12)의 접지 전위의 전원공급선(43)으로 흐르는 전류의 흐름 및 부하 용량의 방전전류는 제1 전압 전환 회로(11)의 접지 전위의 전원공급선(44으로 흐르는 전류의 흐름 및 부하 용량용량보다 크다.

그래서,제1 전압 전환 회로(11)의 접지 전위의 전원공급선(44) 및 제2 전압 전환 회로(12)의 접지 전위의 전원공급선(43)이 동일하다고 가정하면, 제2 전압 전환 회로(12)의 접지 전위의 전원공급선(43)으로 관통전류 및 부하저하의 방전전류에 의해서 제1 전압 전환 회로의 접지 전위의 전압레벨은 상승한다. 결과적으로, 제1 전압 전환 회로(11)의 NMOS 트랜지스터(23 및 24)의 게이트-소스 전압(Vgs)가 감소하므로, 드레인 - 소스 전류(Ids)은 감소한다.

그러므로, 전원 전위의 전압 VDDL이 감소할때, 레벌 이동 동작은 수행되지 않을 수도 있다. 그래서, 도 13의 레벨 이동 회로그룹에서 n 레벨 이동 회로는 디스플레이 데이타에 의해 디스플레이 데이타의 스위칭 타임에 동시에 동작한다.

R143(1) 내지 R143(n-1)의 저항들은 각 레벨 이동 회로 사이의 그룹 전위의 전원공급선(143)에 존재하는 배선(wiring) 저항들이다. 그러므로, 각 레벨 이동 회로의 동작에 의한 부하전류 및 전류를 통한 흐름의 방전 때문에 각 레벨 이동 회로의 접지 전위의 전압레벨이 상승하는 문제가 있었다.

이 실시에 따른 레벨 이동 회로에서,이와 같은 문제를 풀기 위해, 제1 전압 전환 회로(11)의 접지 전위의 전원공급선(44)(제1 선)과 제2 전압 전환 회로(12) 의 접지 전위의 전원공급선(43)(제2 선)을 분리한다. 그리하여, 전류를 통한 흐름에 의해 제2 전압 전환 회로(12) 의 접지 전위의 전원공급선(43)으로 방전전류가 흐르고, 제1 전압 전환 회로(11) 의 접지 전위의 전압레벨이 상승하는 것이 억제될 수 있다.

도 4는 레벨 이동 회로그룹(53)을 보인 회로도이며,여기서, 도 1에서 보인 실시 예의 n 레벨 이동 회로(1)은 병렬로 연결되어 있다. 도 4에서 보인 레벨 이동 회로그룹 53은 출력들의 수 및 디스플레이 드라이버의 그레이 스케일(gray-scale) 레벨들에 대응하는 수(n)의 레벨 이동 회로(1)를 포함하고 있다. 입력 신호(IN)(1) 내지 IN(n)은 각 레벨 이동 회로에 공급된다. 부하 용량 CL(1) 내지 CL(n)와 부하 용량 CLB(1) 내지 CLB(n)은 각 레벨 이동 회로(1)에 연결되어 있다. 부하 용량 CL(1) 내지 CL(n)와 부하 용량 CLB(1) 내지 CLB(n)은 게이트 용량이며, 그리고 각 레벨 이동 회로(1)의 연속스테이지에 연결되어 있는 고내압 MOS 트랜지스터의 배선 용량이다. 각 레벨 이동 회로(1)은 전원 전위(VDDH)의 전원공급선(41)에 연결되어 있다. 각 레벨 이동 회로(1)의 제1 전압 전환 회로(11)은 접지 전위의 전원공급선(44)과 연결되어 있다. 각 레벨 이동 회로(1)의 제2 전압 전환 회로(12)는 접지 전위의 전원공급선(43)과 연결되어 있다. 접지 전위의 전원공급선(43)과 접지 전위의 전원공급선(44)은 분리되어 있으며, 루트(root)에 GND 단자와 연결되어 있다.

R43(1) 내지 R43(n-1)의 저항들은 접지 전위의 전원공급선(43)에 존재하는 배선(wiring) 저항들이며, 그리고 R44(1) 내지 R44(n-1)의 저항들은 접지 전위의 전원공급선(44)에 존재하는 배선(wiring) 저항들이다.

상기 기재와 같이,이 실시 예의 레벨 이동 회로에서, 제1 전압 전환 회로(11의 접지 전위의 전원공급선(44)과 제2 전압 전환 회로(12)의 접지 전위의 전원공급선(43)은 분리되어 있다. 그리하여, 전류를 통한 흐름에 의해 제2 전압 전환 회로(12)의 접지 전위의 전원공급선(43)으로 방전전류가 흐르고, 제1 전압 전환 회로(11)의 접지 전위의 전압레벨이 상승하는 것이 억제될 수 있다.

좀더 상세하게는, 전류를 통한 흐름의 방전 및 각 레벨이동전류회로의 동작에 의한 부하전류에 의해서, 레벨 이동 회로(1)가 디스플레이 데이타의 스위칭 타임에 동시에 동작할 때, 접지 전위(GND)43의 전압레벨은 접지 전위(GND)의 전원공급선(43의 R43(1) 내지 R43(n-1)의 배선배선들에 의해 증가한다.

그리하여, 접지 전위(GND)의 단자에서 제1 전압 전환 회로(11의 접지 전위의 전원공급선(44)과 제2 전압 전환 회로(12)의 접지 게이트 대 소스 전압(Vgs)을 감소시킴으로서 억제가 가능하다. 그러므로, 전원 전위(VDDL)가 로우(low)일때,안정된 레벨 이동 작용이 수행될 수 있다. 그러므로, 이 실시 예에 따른 레벨 이동 회로(1)에서, 드랜지스터의 수가 증가해도, 고속 및 안정된 레벨이동동작은, NMOS 트랜지스터들(21,22)의 게이트 폭을 증가시키지 않고 로직 전위 VDDL이 로우인 때라도 수행될 수 있다. 다음으로, 이 실시 예에 따른 레벨 이동 회로그룹 53을 포함하는 디스플레이 드라이버 회로의 예는 도 5로 설명된다. 도 5의 디스플레이 드라이버 회로는 이동 저항 51, 데이타 저항/래치 52, 레벨 이동 회로그룹 53, DA 컨버터(DAC) 54, 출력 버퍼 그룹 55, 및 기준 전압 발생 회로 56을 포함한다. 이동 저항 51은 크록신호 CLK을 받고,래치 어드레스 선정을 위한 래치 타임신호를 발생한다. 데이타 저항/래치 52는 이동 저항 51로부터 래치 타이밍 출력 신호에 따라 디지털 데이타(m 비트: 제로에서 m 까지)를 래치한다. 레벨 이동 회로그룹 53은 데이타 저항/래치 52의 각 스테이지 및 반전출력 신호의 출력데이타신호(입력 신호(IN)에 대응하는)를 받하이 레벨이동동작을 수행하는 도 1의 복수의(m*n) 레벨 이동 회로(1)를 포함한다.

각 레벨 이동 회로(1)은 출력 신호 OUT(1) 내지 OUT(m*n),및 OUTB(1) 내지 OUTB(m*n)을 각각 출력한다. DA 컨버터(DAC) (54)는 레벨 이동 회로그룹 (53)의 출력 신호(비디오 데이타), 기준 전압 발생 회로(56)와는 다른 레벨의 기준 전압(VLO 내지 VL(2에서 m 의 파우워 까지))를 수신하고 비디오 데이타에 대응되는 그레이-스케일(gray-scale)전압을 출력한다. 출력버퍼그룹(55)은 DA 컨버터(54)와 드라이브 데이타 라인들의 출력전압을 수신하는 n 출력버퍼(P1 내지 Pn)를 포함한다. 이동 저항 51 및 데이타 저항/래치 52은 전원 전위(VDDH) 및 전원 전위 GND에 의해 구동된다.

레벨 이동 회로그룹 53은 전원 전위(VDDH), 전원 전위(VDDH) 및 전원 전위 GND에 의해서 구동된다. DA 컨버터(DAC) (54)와 출력버퍼그룹(55)은 전원 전위(VDDH) 및 전원 전위 GND에 의해 구동된다.

이상에서 설명한 바와 같이, 이 실시 예를 사용하는 레벨 이동 회로 및 드라이버 회로에 의해서,입력 신호(IN)를 위한 빠른 응답 속도를 레벨 이동 회로 및 디스플레이 드라이버회로에 제공한다.

(제2 실시 예)

이어서, 본 발명의 제2 실시 예가 설명되어 있다. 도 1에 도시된 제1 실시 예에 따른 레벨 이동 회로의 전류 제한 회로(34)에 대한, 제2 실시 예에 따른 레벨 이동 회로는 도 6A 및 6B에 도시된 전류 제한 회로를 사용한다. 그외 다른 부분들은 제1 실시 예에서 설명된 레벨 이동 회로와 같으므로, 동일한 설명은 생략한다.

도 6A에 도시된 전류 제한 회로(34)에 관해 말하면, 소스가 전원 전위(power supply potential)(VDDH)의 전원공급선(41)에 연결되고, 게이트와 드레인이 서로 연결되는 PMOS 트랜지스터(39)가 포함된다. 즉, PMOS 트랜지스터(39)는 다이오드결선 트랜지스터(diode-connected transistor)이다. 노드 C로 공급된 전류는 도 6A에 도시된 전류 제한 회로(34)에 의해 제한될 수 있다.

도 6B에 도시된 전류 제한 회로(34)는 NMOS 트랜지스터(26)를 포함한다. NMOS 트랜지스터(26)에 관해 말하면, 드레인은 전원 전위(VDDH)의 전원공급선(41) 및 게이트에 연결되고, 소스는 노드 C에 연결된다. 즉, NMOS 트랜지스터(26)는 다이오드결선 트랜지스터이다. 노드 C로 공급된 전류는 도 6B에 도시된 전류 제한 회로(34)에 의해 제한될 수 있다.

도 7은 제2 실시 예에 따른 레벨 이동 회로의 동작을 설명하기 위한 타이밍 차트(timing chart)이다. 제2 실시 예에 따른 레벨 이동 회로에서는, 도 6A 또는 도 6B에 도시된 전류 제한 회로가 사용된다. 그래서, 노드 A 및 노드 B의 최대 전위(maximum potential)는 전원 전위(VDDH)로부터 도 6A에 도시된 PMOS 트랜지스터(39)의 문턱 전압(threshold voltage)을 뺌으로써 얻어진 전위(노드 C의 전위)일 것이다. 마찬가지로, 노드 A 및 노드 B의 최대 전위는 전원 전위(VDDH)로부터 도 6B에 도시된 PMOS 트랜지스터(36)의 문턱 전압을 뺌으로써 얻어진 전위(노드 C의 전위)일 것이다. 그외 다른 부분들은 제1 실시 예에서 설명된 동작과 같으므로 동일한 설명은 생략한다.

제2 실시 예에 따른 레벨 이동 회로와 드라이버 회로에 의해서, 회로 크기를 증가시키는 것 없이, 입력 신호(IN)에 대한 빠른 응답속도를 갖는 레벨 이동 회로 및 디스플레이 드라이버 회로를 제공할 수 있다.

(제3 실시 예)

이어서, 본 발명의 제3 실시 예가 설명된다.

도 8은 제3 실시 예에 따른 레벨 이동 회로를 나타내는 회로도이다. 제3 실시 예에 따른 레벨 이동 회로는 제1 전압 전환 회로(13) 및 제2 전압 전환 회로(14)를 포함한다. 제3 실시 예에 따른 레벨 이동 회로는 제1 전압 전환 회로(13) 및 제2 전압 전환 회로(14)의 회로구성에 있어서 제1 실시 예에서 설명된 레벨 이동 회로와는 다르다. 이하에서는, 제3 실시 예에 따른 레벨 이동 회로가 자세하게 설명된다.

제1 전압 전환 회로(13)는 인버터 회로(INV1, INV2), NMOS 트랜지스터(61)(제5 N-채널 MOS 트랜지스터), NMOS 트랜지스터(62)(제6 N-채널 MOS 트랜지스터), PMOS 트랜지스터(71)(제7 P-채널 MOS 트랜지스터), PMOS 트랜지스터(72)(제8 P-채널 MOS 트랜지스터), PMOS 트랜지스터(73)(제5 P-채널 MOS 트랜지스터), 및 PMOS 트랜지스터(74)(제6 P-채널 MOS 트랜지스터)를 포함한다. PMOS 트랜지스터(73, 74)는 전류 제한 회로로 구성된다.

인버터 회로(INV1)는 입력 신호(IN)를 수신하고, 입력 신호(IN)를 반전(invert)시키며, 반전된 신호를 NMOS 트랜지스터(62)의 게이트 및 인버터 회로(INV2)로 출력한다. 인버터 회로(INV2)는 반전된 입력 신호(IN)를 수신하고, 이 신호를 반전시키며(그것은 입력 신호(IN)와 같은 위상을 갖는 신호일 것이다), 반전된 신호를 NMOS 트랜지스터(61)의 게이트로 출력한다. 전원 전위(VDDL)(제2 전원 전위)는 각각 인버터회로(INV1 및 INV2)로 공급된다. 인버터 회로(INV1, INV2)는 접지전위(ground potential)(제1 전원 전위)의 전원공급선(44)에 연결된다.

그 밖에 제3 실시 예에서 주목할 것은, 각 전원 전위 간의 다음과 같은 관계에 있다; 접지 전위(제1 전원 전위) < 전원 전위(VDDL)(제2 전원 전위) < 전원 전위(VDDH)(제3 전원 전위).

입력 신호(IN)는 접지 전위보다 높은 접지 전위와 전원 전위(VDDL) 사이의 범위에 이르는 크기를 갖는다.

NMOS 트랜지스터(61)의 게이트는 인버터 회로(INV2)의 출력(output)에 연결되며, 입력 신호의 비반전 신호가 공급된다. 또한, 소스는 접지 전위의 전원공급선(44)에 연결되며, 드레인은 노드 D(제5 노드)에 연결된다. NMOS 트랜지스터(62)의 게이트는 인버터 회로(INV1)의 출력에 연결되고, 입력 신호의 반전 신호가 공급된다. 소스는 접지 전위의 전원공급선(44)에 연결되며, 드레인은 노드 E(제6 노드)에 연결된다.

PMOS 트랜지스터(73)의 소스는 노드 F(제7 노드)에 연결되고, 게이트 및 드레인은 노드 D에 연결된다. PMOS 트랜지스터(74)의 소스는 노드 G(제8 노드)에 연결되며, 게이트 및 드레인은 노드 E에 연결된다. PMOS 트랜지스터(71)의 게이트는 노드 E에 연결되고, 소스는 전원 전위(VDDH)의 전원공급선(41)에 연결되며, 드레인은 노드 F에 연결된다. PMOS 트랜지스터(72)의 게이트는 노드 D에 연결되고, 소스는 전원 전위(VDDH)의 전원공급선(41)에 연결되며, 드레인은 노드 G에 연결된다. 노드 F 및 노드 G로부터의 전압 신호출력은 입력 신호(IN)에 따른 전압 신호출력이며, 입력 신호(IN)의 크기보다 더 큰 크기를 갖는다.

제2 전압 전환 회로(14)는 NMOS 트랜지스터(63)(제7 N-채널 MOS 트랜지스터), NMOS 트랜지스터(64)(제8 N-채널 MOS 트랜지스터), PMOS 트랜지스터(75)(제9 P- 채널 MOS 트랜지스터), 및 PMOS 트랜지스터(76)(제10 P-채널 MOS 트랜지스터)를 포함한다.

NMOS 트랜지스터(63)의 게이트는 노드 S(제10 노드)에 연결되고, 소스는 접지전위의 전원공급선(43)에 연결되며, 드레인은 노드 R(제9 노드)에 연결된다. NMOS 트랜지스터(64)의 게이트는 노드 R에 연결되며, 소스는 접지 전위의 전원공급선(43)에 연결되고, 드레인은 노드 S에 연결된다.

PMOS 트랜지스터(75)의 게이트는 노드 G에 연결되고, 소스는 전원 전위(VDDH)의 전원공급선(41)에 연결되며, 드레인은 노드 R에 연결된다. PMOS 트랜지스터(76)의 게이트는 노드 F에 연결되며, 소스는 전원 전위(VDDH)의 전원공급선(41)에 연결되고, 드레인은 노드 S에 연결된다.

그 다음, 제3 실시 예에 따른 레벨 이동 회로에서, 입력 신호(IN)(접지전위와 전원 전위(VDDH) 사이에서 증폭된 크기를 갖는 입력 신호(IN))에 따른 출력 신호(OUT, OUTB)는 노드 S와 노드 R로부터 출력된다. 그 다음, 노드 S와 노드 R로부터 출력되는 출력 신호(OUT, OUTB)는 각각 부하용량(load capacitance)(CL, CLB)으로 공급된다. 부하용량(CL, CLB)은 예를 들면, 다음 단계로 연결되는 고 내전압 MOS 트랜지스터의 게이트 용량 및 배선 용량(wiring capacitance)이다.

제3 실시 예에 따른 레벨 이동 회로에서, NMOS 트랜지스터(61,62,63,64) 및 PMOS 트랜지스터(71,72,73,74,75,76)는 예로써, 약(20V 전압을 견딜 수 있는 고 내전압 트랜지스터들이다. 또한, 전원 전위(VDDL)는 예로써, 약(1.5V 일 수 있고, 전원 전위(VDDH)는 약(20V)일 수 있다.

PMOS 트랜지스터(73, 74)는 전류 제한 회로이다. 또한, PMOS 트랜지스터(73, 74)는 소위 다이오드결선 트랜지스터(diode-connected transistor)라고 한다. 그래서, 제1 전압 전환 회로(13)는 노드 D 및 노드 D로 공급된 전류를 제한할 수 있다.

이어서, 제3 실시 예에 따른 레벨 이동 회로의 동작은 도 9에 도시된 타이밍 차트를 참조하여 설명된다.

제1 전압 전환 회로(11)로 입력된 입력 신호(IN)는 시간 t1에서 하이 레벨(VDDL)일 것이다. 그때에, NMOS 트랜지스터(61)의 게이트는 하이 레벨(VDDL)일 것이며, NMOS 트랜지스터(61)는 온(ON) 상태에 있을 것이다. NMOS 트랜지스터(62)의 게이트는 저레벨(GND)일 것이고, 또한, NMOS 트랜지스터(62)는 OFF 상태에 있을 것이다.

시간 t1 직전에 노드 E가 저레벨(GND)이므로, PMOS 트랜지스터(71)은 온(ON) 상태에 있다. 그러므로, 노드 F는 전원 전위(VDDH)의 전원공급선(41)에 연결된다. 그래서, NMOS 트랜지스터(61)가 온(ON) 상태에 있을 때, 노드 D는 접지전위의 전원공급선(44)에 연결되고, 노드 D의 전위는 서서히 감소한다. 그래서, PMOS 트랜지스터(72)의 게이트 전위가 서서히 감소하고, PMOS 트랜지스터(72)는 서서히 켜진다. NMOS 트랜지스터(62)가 OFF 상태에 있는 때부터, 노드 E 및 노드 G의 전위는 서서히 증가한다. 노드 E 및 노드 G의 전위가 서서히 증가할 때, PMOS 트랜지스터(71)는 서서히 꺼지고, 그래서, 노드 D 및 노드 F의 전위는 감소한다.

이때에 레벨이동동작을 완성하기 위해서, 직렬로 연결된 PMOS 트랜지스터들(71 및 73)을 결합함으로써 얻어진 온-저항 On-resistance)은 NMOS 트랜지스터(61)의 온-저항보다 더 크게 된다. 그때, 노드 D는 결국 접지 전위(GND)가 되고, 노드 F는 PMOS 트랜지스터(73)의 문턱 전압에 의해 접지 전위보다 더 높은 전위(전위 Vm)가 될 것이다. 노드 D가 접지전위(GND)일 때, 그 밖에 PMOS 트랜지스터(72)의 게이트는 접지 전위(GND)가 되고, PMOS 트랜지스터(72)는 온(ON) 상태에 있을 것이다. 그래서, 노드 G는 전원 전위(VDDH)의 전원공급선(41)에 연결되고, 노드 G는 하이 레벨(VDDH)이 될 것이다. 노드 G가 하이 레벨(VDDH)일 때, 그 밖에 노드 E는 하이 레벨(VDDH-VtP)이 될 것이다. VtP는 PMOS 트랜지스터(71,72,73,74)의 문턱 전압이다. 그때에, PMOS 트랜지스터(71)의 게이트는 하이 레벨(VDDH-VtP)일 것이며, PMOS 트랜지스터(71)는 오프(OFF) 상태에 있을 것이다.

이번 실시 예에서, 전류 제한 회로로서의 기능을 하는 PMOS 트랜지스터(73)는 PMOS 트랜지스터(71)와 NMOS 트랜지스터(61)의 사이에 제공된다. 또한, 전류 제한 회로로서의 기능을 하는 PMOS 트랜지스터(74)는 PMOS 트랜지스터(72)와 NMOS 트랜지스터(62)의 사이에 제공된다. 그래서, 노드 G가 PMOS 트랜지스터(74)의 위쪽(upstream)에 위치하기 때문에, 노드 G의 전압의 상승 엣지(rising edge)가 빨라질 것이다. 노드 G의 전압의 상승 엣지 후에 PMOS 트랜지스터(71)의 게이트 전위가 증가하면, 이때에 상호보완적인 반전 동작을 수행하는 노드 F 전압의 하강 엣지(falling edge)는 지연된다.

노드 G는 제2 전압 전환 회로(14)의 PMOS 트랜지스터(75)의 게이트에 연결된다. 그래서, 노드 G의 전압이 하이 레벨(VDDH)일 때, PMOS 트랜지스터(75)는 오프(OFF) 상태에 있을 것이다. 노드 F는 PMOS 트랜지스터(76)의 게이트에 연결된다. 그래서, 노드 F의 전위가 전위 Vm 일 때, PMOS 트랜지스터(76)은 온(ON) 상태에 있을 것이다. 상기 이유로부터 주목할 것은, 노드 F의 전압의 하강 엣지는 노드 G의 전압의 상승 엣지에 연관되어 지연된다는 것이다. 따라서, PMOS 트랜지스터(75)가 오프(OFF) 상태가 된 후에 PMOS 트랜지스터(76)는 온(ON) 상태가 될 것이다.

시간 t1 직전에 노드 R이 하이 레벨이면, NMOS 트랜지스터(64)는 온(ON) 상태에 있게 된다. 그러므로, 노드 S는 접지 전위의 전원공급선(43)에 연결된다. 그 다음, PMOS 트랜지스터(76)가 온(ON) 상태일 때, 노드 S는 전원 전위(VDDH)의 전원공급선(41)에 연결되고, 노드 S의 전위는 서서히 증가한다. 그래서, NMOS 트랜지스터(63)의 게이트 전위는 서서히 증가하고, NMOS 트랜지스터(63)는 서서히 온(ON)된다. PMOS 트랜지스터(75)가 이미 오프(OFF) 상태에 있기 때문에, 노드 R의 전위는 서서히 감소한다. 노드 R의 전위가 서서히 감소할 때, NMOS 트랜지스터(64)는 서서히 꺼진다. 그래서, 노드 S의 전위는 증가한다.

이때에 레벨이동동작을 완성하기 위해서, PMOS 트랜지스터(76)의 온-저항 on-resistance)은 NMOS 트랜지스터(64)의 온저항보다 더 낮아진다. 그때, 노드 S는 결국 하이 레벨(VDDH)이 될 것이다. 노드 S가 하이 레벨(VDDH)일 때, NMOS 트랜지스터(63)의 게이트는 하이 레벨(VDDH)일 것이고, NMOS 트랜지스터(63)는 ON 상태에 있을 것이다. 그래서, 노드 R은 접지전위의 전원공급선(43)에 연결된다. PMOS 트랜지스터(75)가 오프(OFF) 상태에 있을 때부터, 저 레벨(GND) 신호는 출력 신호(OUTB)로서 출력된다. 노드 R이 저 레벨일 때, NMOS 트랜지스터(64)는 오프(OFF) 상태에 있을 것이다. 그래서, 하이 레벨(VDDH) 신호는 노드 S로부터 출력 신호(OUT)로서 출력된다.

이 때, 제2 전압 전환 회로(14)는 PMOS 트랜지스터들(75 및 76)이 동시에 켜지지 않도록 동작하기 때문에, PMOS 트랜지스터(75)와 NMOS 트랜지스터(63)로 흐르는 전류흐름(flow-through current) 및, PMOS 트랜지스터(76)와 NMOS 트랜지스터(64)로 흐르는 전류흐름을 억제하는 것이 가능하다. 주목할 것은 비록 제1 전압 전환 회로(13)의 노드 F 및 노드 G의 저 레벨 전위가 전위 Vm이 되고 접지전위에 도달하지 않더라도, 저 레벨 전위가 접지전위(GND) 및 전원 전위(VDDH) 사이의 범위를 갖는 전압크기로 제2 전압 전환 회로(14)에 의해 증폭되므로 문제가 없다는 점이다.

제1 전압 전환 회로(11)로 입력된 입력 신호(IN)는 시간 t2에서 저 레벨(GND)일 것이다. 따라서, NMOS 트랜지스터(62)의 게이트는 하이 레벨(VDDL)일 것이고, NMOS 트랜지스터(62)는 온(ON) 상태에 있을 것이다. NMOS 트랜지스터(61)의 게이트는 저 레벨(GND)일 것이고, NMOS 트랜지스터(61)는 오프(OFF) 상태에 있을 것이다.

시간 t2 직전 노드 D가 저레벨(GND)이면, PMOS 트랜지스터(72)는 ON 상태에 있게 된다. 그러므로, 노드 G는 전원 전위(VDDH)의 전원공급선(41)에 연결된다. 그래서, NMOS 트랜지스터(62)가 온(ON) 상태에 있을 때, 노드 E는 접지전위의 전원공급선(44)에 연결되고, 노드 E의 전위는 서서히 감소한다. 그때, PMOS 트랜지스터(71)의 게이트 전위가 서서히 감소하고, PMOS 트랜지스터(71)가 서서히 켜진다. NMOS 트랜지스터(61)가 오프(OFF) 상태에 있는 때부터, 노드 D 및 노드 F의 전위는 서서히 증가한다. 노드 D 및 노드 F의 전위가 서서히 증가할 때, PMOS 트랜지스터(72)는 서서히 꺼진다. 그래서, 노드 E 및 노드 G의 전위는 감소한다.

이때, 레벨이동동작을 완성하기 위해서, 직렬로 연결된 PMOS 트랜지스터들(72, 74)이 결합함으로써 얻어진 온-저항은, NMOS 트랜지스터(62)의 온-저항보다 더 크게 된다. 그때, 노드 E는 결국 접지 전위(GND)가 되고, 노드 G는 PMOS 트랜지스터(74)의 문턱 전압에 의해 접지 전위보다 더 큰 전위(전위 Vm)일 것이다. 노드 E가 접지 전위(GND)일 때, 그 밖에 PMOS 트랜지스터(71)의 게이트는 접지 전위(GND)일 것이고, PMOS 트랜지스터(71)는 온(ON) 상태에 있을 것이다. 따라서, 노드 F는 전원전압(VDDH)의 전원공급선(41)에 연결된다. 그리고, 노드 F는 하이 레벨(VDDH)이 될 것이다. 노드 F가 하이 레벨(VDDH)일 때, 노드 D는 하이 레벨(VDDH-VtP)일 것이다. 그 다음, 그 밖에 PMOS 트랜지스터(72)의 게이트는 하이 레벨(VDDH-VtP)이며, PMOS 트랜지스터(72)는 오프(OFF) 상태에 있을 것이다.

이번 실시 예에서, 전류 제한 회로로서의 기능을 갖는 PMOS 트랜지스터(73)는 PMOS 트랜지스터(71)과 NMOS 트랜지스터(61) 사이에 제공된다. 또한, 전류 제한 회로로서의 기능을 갖는 PMOS 트랜지스터(74)는 PMOS 트랜지스터(72)과 NMOS 트랜지스터(62) 사이에 제공된다. 그래서, 노드 F가 PMOS 트랜지스터(73)의 위쪽(upstream)에 위치하므로, 전압 F의 상승 엣지는 빨라질 것이다. 노드 F 전압의 상승 엣지 후에 PMOS 트랜지스터(72)의 게이트 전위가 증가하면, 이때에 상호 보완적인 인버팅 동작을 수행하는 노드 G 전압의 하강 엣지는 딜레이된다.

노드 F는 제2 전압 전환 회로(14)의 PMOS 트랜지스터(76)의 게이트에 연결된다. 따라서, 노드 F의 전압이 하이 레벨(VDDH)일 때, PMOS 트랜지스터(76)는 OFF 상태일 것이다. 노드 G는 PMOS 트랜지스터(75)의 게이트에 연결된다. 그래서, 노드 G의 전위가 전위 Vm이 될 때, PMOS 트랜지스터(75)는 온(ON) 상태일 것이다. 상기 이유로 주목할 것은, 노드 G 전압의 하강 엣지는 노드 F 전압의 상승 엣지와 연관되어 딜레이된다는 것이다. 따라서, PMOS 트랜지스터(76)가 OFF 상태가 된 다음에, PMOS 트랜지스터(75)가 온(ON) 상태가 될 것이다.

시간 t2 직전에 노드 S는 하이 레벨이므로, NMOS 트랜지스터(63)는 온(ON) 상태에 있다. 그러므로, 노드 R은 접지전위의 전원공급선(43)에 연결된다. 그 다음, PMOS 트랜지스터(75)가 온(ON) 상태일 때, 노드 R은 전원 전위(VDDH)의 전원공급선(41)에 연결되고, 노드 R의 전위는 서서히 증가한다. 그래서, NMOS 트랜지스터(64)의 게이트 전위는 서서히 증가하고, NMOS 트랜지서터(64)는 서서히 켜진다. PMOS 트랜지스터(76)가 이미 OFF 상태에 있는 때부터, 노드 S의 전위는 서서히 감소한다. 노드 S의 전위가 서서히 감소할 때, NMOS 트랜지스터(63)는 서서히 꺼진다. 그래서, 노드 R의 전위는 증가한다.

이때에, 레벨 이동 동작을 완성하기 위해서, PMOS 트랜지스터(75)의 온-저항 on-resistance)은 NMOS 트랜지스터(63)의 온-저항보다 더 낮게 된다. 그 때에, 노드 R은 결국 하이 레벨(VDDH)이 된다. 노드 R이 하이 레벨(VDDH)일 때, 그 밖에 NMOS 트랜지스터(64)의 게이트는 하이 레벨(VDDH)이 되고, NMOS 트랜지스터(64)는 ON 상태 일 것이다. 따라서, 노드 S는 접지 전위의 전원공급선(43)에 연결된다. PMOS 트랜지스터(76)가 OFF 상태일 때부터, 저 레벨(GND) 신호는 출력 신호(OUT)로서 출력된다. 노드 S가 저레벨(GND)일 때, NMOS 트랜지스터(63)는 OFF 상태일 것이다. 그래서, 하이 레벨(VDDH) 신호는 출력 신호(OUTB)로서 노드 R로부터 출력된다.

이 때에, PMOS 트랜지스터들(75 및 76)이 동시에 켜지지 않도록 제2 전압 전환 회로(14)가 동작하므로, PMOS 트랜지스터(75)와 NMOS 트랜지스터(63)로 흐르는 관통전류(flow-through current) 및, PMOS 트랜지스터(76)와 NMOS 트랜지스터(64)로 흐르는 관통전류를 억제할 수 있다. 주목할 것은, 비록 제1 전압 전환 회로(13)의 노드 F 및 노드 G의 저 레벨 전위가 전위 Vm 이고, 접지 전위에 도달하지 않더라도, 저 레벨 전위는 접지전위(GND)와 전원 전위(VDDH) 사이의 범위를 갖는 전압크기로 제2 전압 전환 회로(14)에 의해 증폭되므로 문제가 없다는 것이다.

시간 t3에서의 동작이 시간 t1에서의 동작과 같고, 시간 t4에서의 동작이 시간 t2에서의 동작과 같다는 점은 주목해야 한다.

제3 실시 예에 따른 레벨 이동 회로에서, 제1 전압 전환 회로(13)의 접지 전위의 전원공급선(44)(제1 선)과 제2 전압 전환 회로(14)의 접지 전위의 전원공급선(제2 선)(43)은 제1 실시 예의 경우와 유사한 방법으로 분리된다. 따라서, 제2 전압 전환 회로(12)의 접지전위의 전원공급선(43)에 흐르는 방전전류(discharge current) 및 전류흐름에 의해, 제1 전압 전환 회로(11)의 접지전위의 전압레벨이 증가하는 것을 억제할 수 있다.

그 밖에, 제1 실시 예에서 설명된 레벨 이동 회로와 유사한 이점이 제3 실시 예에 따른 레벨 이동 회로에서 얻어질 수 있으므로, 자세한 설명은 생략한다. 제1 실시 예에 따른 레벨 이동 회로와 마찬가지로, 제3 실시 예에 따른 레벨 이동 회로도 디스플레이 드라이버 회로로 사용될 수 있다.

제1 내지 제3 실시 예는 본 발명에서 보통 기술 중 하나에 의해 바람직하게 결합될 수 있다.

본 발명은 몇몇 실시 예들에 관하여 설명되어 졌으나, 본 발명에서 기술된 것들은 본 발명이 첨부된 청구범위의 의미 및 그 범위 내에서 다양하게 변경되어 실행될 수 있으며, 본 발명은 앞서 기술된 예들로 한정되지 않는다는 것을 이해할 것이다.

또한, 청구범위의 범위는 앞서 언급된 실시 예들에 의해 한정되지 않는다.

나아가서, 출원인의 의도가 비록 진행과정 중 보정되더라도 모든 청구항 요소들에 대응하는 것을 아우르도록 한다는 것을 알아야 한다.

Claims (18)

1. 레벨 이동 회로에 있어서,
   상기 레벨 이동 회로는,
   제1 전원 전위와 상기 제1 전원 전위보다 높은 제2 전원 전위 사이의 범위의 진폭을 갖는 입력 신호를 수신하고,상기 입력 신호에 의해 입력 신호의 진폭보다 큰 진폭을 갖는 전압 신호를 출력하는 제1 전압 전환 회로,
   상기 제1 전압 전환 회로는 제2 전원 전위보다 높은 제3 전원 전위의 전원공급선으로부터 공급되는 전류를 제한하는 전류 제한 회로를 포함하고,
   상기 제3 전원 전위를 공급받아 상기 전압 신호에 따라 상기 제1 전원 전위 와 제3 전원 전위 사이의 진폭범위를 갖는 출력 신호를 출력하는 제2 전압 전환 회로를 포함하는 것을 특징으로 하는 레벨 이동 회로.
2. 제1 항에 있어서,
   상기 제1 전압 전환 회로의 상기 제1 전원 전위의 전원공급선인 제1 선과, 상기 제1 전원 전위의 전원공급선인 제2 선은 분리되어 있는 것을 특징으로 하는 레벨 이동 회로.
3. 제1 항에 있어서,
   상기 전압 신호는 상기 제1 전원 전위와 상기 제3 전원 전위 사이의 범위의 진폭을 갖는 것을 특징으로 하는 레벨 이동 회로.
4. 제3 항에 있어서,
   상기 전류 제한 회로는 상기 제3 전원 전위의 전원공급선과 연결된 소스와, 제어신호를 공급받는 게이트 및 상기 제어신호에 따라 상기 제1 전압 전환 회로에 전류를 공급하는 드레인을 갖는 P채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 이동 회로.
5. 제2 항에 있어서,
   상기 전압 신호는 상기 제1 전원 전위와 상기 제3 전원 전위 사이의 범위의 진폭을 갖는 것을 특징으로 하는 레벨 이동 회로.
6. 제 5 항에 있어서,
   상기 전류 제한 회로는 상기 제3 전원 전위의 전원공급선과 연결된 소스와 제어신호가 공급되는 게이트 및 상기 제어신호에 의해 상기 제1 전압 전환 회로에 전류를 공급하는 드레인을 갖는 P채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 이동 회로.
7. 제1 항에 있어서,
   상기 전압 신호는 상기 제2 전원 전위보다는 높고 제3 전원 전위보다는 낮은 전압과 제1 전원 전위 사이의 범위의 진폭을 갖는 것을 특징으로 하는 레벨 이동 회로.
8. 제 7 항에 있어서,
   상기 전류 제한 회로는 상기 제3 전원 전위의 전원공급선과 연결된 소스와 상호 연결된 게이트 및 드레인을 갖는 P채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 이동 회로.
9. 제 7 항에 있어서,
   상기 전류 제한 회로는 게이트 및 제3 전원 전위의 전원공급선과 연결된 드레인를 갖는 N채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 이동 회로.
10. 제2 항에 있어서,
    상기 전압 신호는 상기 제2 전원 전위보다는 높고 제3 전원 전위보다는 낮은 전압과 제1 전원 전위 사이의 범위의 진폭을 갖는 것을 특징으로 하는 레벨 이동 회로.
11. 제10 항에 있어서,
    상기 전류 제한 회로는 상기 제3 전원 전위의 전원공급선과 연결된 소스와 상호 연결된 게이트 및 드레인을 갖는 P채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 이동 회로.
12. 제10 항에 있어서,
    상기 전류 제한 회로는 게이트 및 제3 전원 전위의 전원공급선과 연결된 드레인을 갖는 N채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 이동 회로.
13. 제1 항에 있어서,
    상기 제1 전압제한회로는,
    상기 입력 신호의 비반전 신호를 공급받는 게이트, 제1 전원 전위의 전원공급선에 연결되는 소스와, 제1 노드에 연결되는 드레인을 갖는 제1 N채널 MOS 트랜지스터,
    상기 입력 신호의 반전 신호를 공급받는 게이트, 제1 전원 전위의 전원공급선에 연결되는 소스와, 제2 노드에 연결되는 드레인을 갖는 제2 N채널 MOS 트랜지스터,
    상기 제2 노드와 연결되는 게이트, 상기 전류 제한 회로를 통해서 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제1 노드와 연결되는 드레인을 갖는 제1 P채널 MOS 트랜지스터,
    상기 제1 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제2 노드와 연결되는 드레인을 갖는 제2 P채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨 이동 회로.
14. 제13 항에 있어서,
    상기 제2 전압 전환 회로는,
    상기 제2 노드와 연결되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제3 노드와 연결되는 드레인을 갖는 제3 N채널 MOS 트랜지스터,
    상기 제1 노드와 연결되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제4 노드와 연결되는 드레인을 갖는 제4 N채널 MOS 트랜지스터,
    상기 제4 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제3 노드와 연결되는 드레인을 갖는 제3 P채널 MOS 트랜지스터,
    상기 제3 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제4 노드와 연결되는 드레인을 갖는 제4 P채널 MOS 트랜지스터,
    를 포함하며,
    상기 입력 신호에 따른 상기 출력 신호는 상기 제3 노드 및 상기 제4 노드로부터 출력되는 것을 특징으로 하는 레벨 이동 회로.
15. 제1 항에 있어서,
    상기 제1 전압 전환 회로는,
    상기 입력 신호의 비반전 신호를 공급받는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제5 노드와 연결되는 드레인을 갖는 제5 N채널 MOS 트랜지스터;
    상기 입력 신호의 반전 신호가 공급되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제6 노드와 연결되는 드레인을 갖는 제6 N채널 MOS 트랜지스터,
    게이트와, 상기 제5 노드와 연결되는 드레인과, 제7 노드와 연결되는 소스, 를 갖는 제5 P채널 MOS 트랜지스터,
    게이트와, 상기 제6 노드와 연결되는 드레인과, 제8 노드와 연결되는 소스, 를 갖는 제6 P채널 MOS 트랜지스터,
    상기 제6 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제7 노드와 연결되는 드레인을 갖는 제7 P채널 MOS 트랜지스터,
    상기 제5 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제8 노드와 연결되는 드레인을 갖는 제8 P채널 MOS 트랜지스터,
    를 포함하는 것을 특징으로 하는 레벨 이동 회로.
16. 제15 항에 있어서,
    제10 노드와 연결되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 제9 노드와 연결되는 드레인을 갖는 제7 N채널 MOS 트랜지스터,
    상기 제9 노드와 연결되는 게이트, 상기 제1 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제10 노드와 연결되는 드레인을 갖는 제8 N채널 MOS 트랜지스터,
    상기 제8 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제9 노드와 연결되는 드레인을 갖는 제9 P채널 MOS 트랜지스터,
    상기 제7 노드와 연결되는 게이트, 상기 제3 전원 전위의 전원공급선과 연결되는 소스, 및 상기 제10 노드와 연결되는 드레인을 갖는 제10 P채널 MOS 트랜지스터,
    를 포함하며,
    상기 입력 신호에 따른 상기 출력 신호는 상기 제9 노드 및 상기 제10 노드로부터 출력되는 것을 특징으로 하는 레벨 이동 회로.
17. 제1 항에 따른 레벨 이동 회로를 n 개 갖는 레벨 이동 회로그룹을 포함하는 디스플레이 드라이버회로에 있어서,
    상기 디스플레이 드라이버는,
    상기 n 레벨 이동 회로그룹에 포함되어 있는 제1 전압 전환 회로의 각각에 제1 전원 전위를 공급하는 제1 선;
    상기 n 레벨 이동 회로그룹에 포함되어 있는 제2 전압 전환 회로의 각각에 제1 전원 전위를 공급하는 제2 선; 및
    상기 n 레벨 이동 회로그룹의 각각에 대하여 제3 전원 전위를 공급하는 전원공급선,
    상기 n 레벨 이동 회로그룹의 각각은 n 개의 입력 신호들에 의해 n 개의 출력 신호를 출력하는 것을 특징으로 하는 레벨 이동 회로.
18. 제17 항에 있어서,
    상기 제1 선과 제2 선은 상기 제1 전원 전위의 단자에서 분리되는 것을 특징으로 하는 레벨 이동 회로.

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