JP2010039208A - ゲート線駆動回路 - Google Patents

Abstract

【課題】従来よりもレベルシフト回路の数を削減すること。
【解決手段】本発明のゲート線駆動回路（２０）は、二進数を示す電圧（ＶＤＤ、ＶＣＣ）により十進数の１〜Ｎ（Ｎは１以上の整数）のいずれかを表すＸビット（Ｘはｌｏｇ_２Ｎを満たす整数）のアドレス信号（Ｌ＿１〜Ｌ＿Ｘ）が供給されるＸ個のレベルシフト回路（ＬＳ＿１〜ＬＳ＿Ｘ）と、Ｎ個のゲート線（Ｇ＿１〜Ｇ＿Ｎ）に接続された論理回路（２１）とを具備している。Ｘ個のレベルシフト回路（ＬＳ＿１〜ＬＳ＿Ｘ）は、Ｘビットのそれぞれに対応するＸ個の電圧（ＶＤＤ、ＶＣＣ）を、選択ゲート線を駆動するための駆動電圧（ＶＧＨ、ＶＧＬ）に変換する。論理回路（２１）は、アドレス信号（Ｌ＿１〜Ｌ＿Ｘ（Ｈ＿１〜Ｈ＿Ｘ））が十進数のＪ（Ｊは１≦Ｊ≦Ｎを満たす整数）を表しているとき、第Ｊゲート線（Ｇ＿Ｊ）を選択ゲート線として駆動する。
【選択図】図５

Description

本発明は、表示装置のゲート線を駆動するゲート線駆動回路に関する。

ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、プラズマ表示装置などの表示装置が普及されている。例えば、上記の表示装置として、ＴＦＴ型液晶表示装置について説明する。

ＴＦＴ型液晶表示装置において、タイミングコントローラは、例えば、１水平期間において、Ｎ個のゲート線（Ｎは２の階乗を表す）のうちの選択ゲート線を選択するためのゲート線アドレス信号をゲート線駆動回路に供給する。ゲート線駆動回路は、ゲート線アドレス信号により、選択ゲート線を駆動するための第１駆動電圧ＶＧＨをその選択ゲート線に供給し、選択ゲート線以外のゲート線である非選択ゲート線を駆動しないための第２駆動電圧ＶＧＬをその非選択ゲート線に供給する。第２駆動電圧ＶＧＬは、第１駆動電圧ＶＧＨよりも低い。このとき、選択ゲート線には、その一端から他端までこの順に第１駆動電圧ＶＧＨが伝達され、選択ゲート線に対応する画素のＴＦＴは、ゲート電極に供給される第１駆動電圧ＶＧＨにより、オンする。

上記のゲート線アドレス信号は、Ｎ個のアドレス信号を含んでいる。Ｎ個のアドレス信号のうちの１つのアドレス信号は、選択ゲート線を選択するための第１電圧ＶＤＤを表し、それ以外のアドレス信号は、非選択ゲート線を選択するための第２電圧ＶＣＣを表している。第２電圧ＶＣＣは、第１電圧ＶＤＤよりも低い。第１電圧ＶＤＤは、通常１〜５［Ｖ］程度の電圧を表し、第２電圧ＶＣＣは、例えば接地電圧として０［Ｖ］を表している。また、上記の第１駆動電圧ＶＧＨ、第２駆動電圧ＶＧＬは、それぞれ、２０［Ｖ］、−２０［Ｖ］程度である。そこで、ゲート線駆動回路２は、Ｎ個のアドレス信号の第１電圧ＶＤＤ又は第２電圧ＶＣＣを第１駆動電圧ＶＧＨ又は第２駆動電圧ＶＧＬに変換するＮ個のレベルシフト回路が必要となる。

Ｎ個のレベルシフト回路は、ゲート線の本数Ｎに対応して設けられ、トランジスタにより構成される。そのトランジスタとして高耐圧トランジスタを用いる必要がある。図１はレベルシフト回路の一例である。Ｎ個のレベルシフト回路の各々は、例えば、２段構成の作動増幅回路を備えている。

しかし、高耐圧トランジスタは、論理ゲートに使用されるような低耐圧のトランジスタに比べて面積が大きい。このため、ゲート線駆動回路２をチップ上に形成する場合、チップ全体の面積のうちの、レベルシフト回路が占める面積が大きくなる。また、ゲート線の本数Ｎに応じて、多くの高耐圧トランジスタが使われる。高耐圧トランジスタの数が増えれば増えるほど、レベルシフト回路の占める面積が非常に大きくなってしまう。

そこで、ゲート線の本数Ｎに対してレベルシフト回路の数を削減することが望まれる。

図２は、特開２００２−２１５１１９号公報に記載されたゲート線駆動回路として、ゲート線駆動回路１２０を示している。

ゲート線駆動回路１２０は、ゲート線論理回路１２４と、第１レベルシフト回路モジュール１２６と、第２レベルシフト回路モジュール１２８と、マルチプレクサ１２２とを備えている。Ｎ個のゲート線Ｇ＿１〜Ｇ＿Ｎは、Ｋ個のゲート線を有するＬ個のグループＧＲ＿１〜ＧＲ＿Ｌに分割される。Ｎ、Ｋ及びＬ間の関係は、Ｎ＝Ｌ×Ｋにより表される。

ゲート線論理回路１２４は、上述のゲート線アドレス信号に対応する信号として、Ｋ個のスキャン信号ＳＲ＿１〜ＳＲ＿Ｋを第１レベルシフト回路モジュール１２６に出力し、Ｌ組の制御信号Ｃ＿１、Ｃ＿１’〜Ｃ＿Ｌ、Ｃ＿Ｌ’を第２レベルシフト回路モジュール１２８に出力する。Ｌ個の制御信号Ｃ＿１’〜Ｃ＿Ｌ’は、Ｌ個の制御信号Ｃ＿１〜Ｃ＿Ｌが反転された信号である。このゲート線論理回路１２４は、Ｌ組の制御信号Ｃ＿１、Ｃ＿１’〜Ｃ＿Ｌ、Ｃ＿Ｌ’を１番目からＬ番目までこの順に第２レベルシフト回路モジュール１２８に出力する。また、ゲート線論理回路１２４は、Ｌ組の制御信号Ｃ＿１、Ｃ＿１’〜Ｃ＿Ｌ、Ｃ＿Ｌ’のうちの１組の制御信号を出力しているときに、Ｋ個のスキャン信号ＳＲ＿１〜ＳＲ＿Ｋを１番目からＫ番目までこの順に第１レベルシフト回路モジュール１２６に出力する。Ｋ個のスキャン信号ＳＲ＿１〜ＳＲ＿Ｋは、例えば、上述の第１電圧ＶＤＤを表しているものとする。

第１レベルシフト回路モジュール１２６は、Ｋ個のレベルシフト回路ＬＳＤ＿ｌ〜ＬＳＤ＿Ｋを備え、第１駆動電圧ＶＧＨが供給される。Ｋ個のレベルシフト回路ＬＳＤ＿ｌ〜ＬＳＤ＿Ｋは、Ｋ個のスキャン信号ＳＲ＿１〜ＳＲ＿Ｋが表す第１電圧ＶＤＤを第１駆動電圧ＶＧＨに変換し、駆動信号Ｄ＿１〜Ｄ＿Ｋとしてマルチプレクサ１２２に出力する。

第２レベルシフト回路モジュール１２８は、Ｌ組のレベルシフト回路ＬＳＣ＿１、ＬＳＣ＿１’〜ＬＳＣ＿Ｌ、ＬＳＣ＿Ｌ’を備えている。Ｌ組のレベルシフト回路ＬＳＣ＿１、ＬＳＣ＿１’〜ＬＳＣ＿Ｌ、ＬＳＣ＿Ｌ’は、それぞれ、Ｌ組の制御信号Ｃ＿１、Ｃ＿１’〜Ｃ＿Ｌ、Ｃ＿Ｌ’が表す電圧を所定の電圧に変換し、マルチプレクサ１２２に出力する。

図３は、マルチプレクサ１２２を示している。マルチプレクサ１２２は、Ｎ個の第１トランジスタとＮ個の第２トランジスタとを備えている。その第１トランジスタ、第２トランジスタとして、例えばＮチャネル型のＭＯＳＦＥＴが使用され、Ｎ個の第１トランジスタのソースは、それぞれＮ個のゲート線Ｇ＿１〜Ｇ＿Ｎに接続され、それぞれＮ個の第２トランジスタのドレインに接続されている。Ｎ個の第２トランジスタのソースには、第２駆動電圧ＶＧＬが供給される。Ｎ個の第１トランジスタ、Ｎ個の第２トランジスタは、Ｋ個の第１トランジスタ、Ｋ個の第２トランジスタを有するＬ個のグループＧＲ＿１〜ＧＲ＿Ｌに分割されている。Ｋ個の第１トランジスタのドレインは、それぞれ、第１レベルシフト回路モジュール１２６のＫ個のレベルシフト回路ＬＳＤ＿ｌ〜ＬＳＤ＿Ｋに接続されている。Ｌ個のグループＧＲ＿１〜ＧＲ＿Ｌの各第１トランジスタのゲートには、それぞれ、第２レベルシフト回路モジュール１２８のＬ個のレベルシフト回路ＬＳＣ＿１〜ＬＳＣ＿Ｌの出力が接続され、Ｌ個の制御信号Ｃ＿１〜Ｃ＿Ｌが供給される。Ｌ個のグループＧＲ＿１〜ＧＲ＿Ｌの各第２トランジスタのゲートには、それぞれ、第２レベルシフト回路モジュール１２８のＬ個のレベルシフト回路ＬＳＣ＿１’〜ＬＳＣ＿Ｌ’の出力が接続され、Ｌ個の制御信号Ｃ＿１’〜Ｃ＿Ｌ’が供給される。

図４は、マルチプレクサ１２２の動作を示すタイミング図である。マルチプレクサ１２２は、グループＧＲ＿１における処理として、第２レベルシフト回路モジュール１２８から１組目の制御信号Ｃ＿１、Ｃ＿１’を入力しているときに、第１レベルシフト回路モジュール１２６からＫ個のスキャン信号ＳＲ＿１〜ＳＲ＿Ｋを１番目からＫ番目までこの順に入力する。この場合、グループＧＲ＿１のＫ個のゲート線に１番目からＫ番目までこの順に第１駆動電圧ＶＧＨに供給し、第２駆動電圧ＶＧＬをグループＧＲ＿１以外のグループのゲート線に供給する。グループＧＲ＿２〜ＧＲ＿Ｌについても同様の処理を行うことにより、Ｎ個のゲート線Ｇ＿１〜Ｇ＿Ｎに１番目からＮ番目までこの順に第１駆動電圧ＶＧＨが供給される。

このゲート線駆動回路１２０では、Ｎ個のゲート線Ｇ＿１〜Ｇ＿Ｎを駆動するために用いられるレベルシフト回路の数は、２×Ｌ＋Ｋにより表される。例えば、Ｎを１０２４とし、Ｌを８とした場合、Ｋは、Ｋ＝Ｎ／Ｌにより、１２８となる。この場合、レベルシフト回路の数は、２×Ｌ＋Ｋにより、１４４となる。このように、ゲート線の本数Ｎに対してレベルシフト回路の数を削減することができる。

特開２００２−２１５１１９号公報

近年、マイクロコンピュータや携帯端末で例示されるように、小チップ化、小型パッケージ化の必要性がますます高くなってきている。その課題の一つとして、チップ面積の削減が挙げられる。

しかし、ゲート線駆動回路１２０は、ゲート線の本数Ｎに対してレベルシフト回路の数が削減されたものの、未だ、（２×Ｌ＋Ｋ）個のレベルシフト回路が必要である。上述のように、１つのレベルシフト回路には、複数の高耐圧トランジスタが使用され、高耐圧トランジスタは、論理ゲートに使用されるような低耐圧のトランジスタに比べて面積が大きい。例えば、上記１４４個のレベルシフト回路の各々に１０個の高耐圧トランジスタが使用され、そのレベルシフト回路を備えたゲート線駆動回路１２０をチップ上に形成する場合、チップ全体の面積のうちの、最低でも１４４０個分の高耐圧トランジスタの面積が必要である。

このように、上述のゲート線駆動回路に対して、更に改良する余地がある。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明のゲート線駆動回路（２０）は、
二進数を示す電圧（ＶＤＤ、ＶＣＣ）により十進数の１〜Ｎ（Ｎは１以上の整数）のいずれかを表すＸビット（Ｘはｌｏｇ_２Ｎを満たす整数）のアドレス信号（Ｌ＿１〜Ｌ＿Ｘ）が供給され、前記Ｘビットのそれぞれに対応するＸ個の前記電圧（ＶＤＤ、ＶＣＣ）を、Ｎ個のゲート線（Ｇ＿１〜Ｇ＿Ｎ）のうちの選択ゲート線を駆動するための駆動電圧（ＶＧＨ、ＶＧＬ）に変換するＸ個のレベルシフト回路（ＬＳ＿１〜ＬＳ＿Ｘ）と、
前記Ｎ個のゲート線（Ｇ＿１〜Ｇ＿Ｎ）に接続され、前記アドレス信号（Ｌ＿１〜Ｌ＿Ｘ（Ｈ＿１〜Ｈ＿Ｘ））が十進数のＪ（Ｊは１≦Ｊ≦Ｎを満たす整数）を表しているとき、第Ｊゲート線（Ｇ＿Ｊ）を前記選択ゲート線として駆動する論理回路（２１）と
を具備する。

以上により、本発明のゲート線駆動回路２０では、ゲート線の本数Ｎに対して、レベルシフト回路の数はｌｏｇ_２Ｎだけでよいので、レベルシフト回路の数を削減することができる。

前述したように、従来のゲート線駆動回路（１２０）では、Ｎ個のゲート線（Ｇ＿１〜Ｇ＿Ｎ）を駆動するために用いられるレベルシフト回路の数は、２×Ｌ＋Ｋにより表される。例えば、Ｎを１０２４とし、Ｌを８とした場合、Ｋは、Ｋ＝Ｎ／Ｌにより、１２８となる。この場合、レベルシフト回路の数は、２×Ｌ＋Ｋにより、１４４となる。

一方、本発明のゲート線駆動回路（２０）では、Ｎ個のゲート線（Ｇ＿１〜Ｇ＿Ｎ）を駆動するために用いられるレベルシフト回路（ＬＳ＿１〜ＬＳ＿Ｘ）の数は、ｌｏｇ_２Ｎにより表される。例えば、Ｎを１０２４とした場合、Ｘは、Ｘ＝ｌｏｇ_２Ｎにより、１０となる。即ち、レベルシフト回路（ＬＳ＿１〜ＬＳ＿Ｘ）の数は、１０となる。これは、従来のゲート線駆動回路（１２０）内のレベルシフト回路の数よりも大幅に削減することができる。

また、本発明のゲート線駆動回路（２０）では、レベルシフト回路（ＬＳ＿１〜ＬＳ＿Ｘ）の数を従来のそれよりも大幅に削減することができるため、そのレベルシフト回路（ＬＳ＿１〜ＬＳ＿Ｘ）を備えたゲート線駆動回路（２０）をチップ上に形成する場合、チップ面積を従来のそれよりも大幅に削減することができる。また、それを実現するためのコストも大幅に削減することができる。

以下に添付図面を参照して、本発明の実施形態によるゲート線駆動回路について詳細に説明する。本発明の実施形態によるゲート線駆動回路が適用される表示装置としては、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、プラズマ表示装置などが挙げられる。例えば、上記の表示装置として、ＴＦＴ型液晶表示装置について説明する。

図５は、本発明の実施形態によるゲート線駆動回路が適用されるＴＦＴ型液晶表示装置を示している。ＴＦＴ型液晶表示装置は、表示部（液晶ディスプレイパネル）１０を具備している。液晶ディスプレイパネル１０は、ガラス基板上にマトリクス状に配置された複数の画素を具備している。例えば、複数の画素として（Ｎ×Ｍ）個の画素がガラス基板上に配置されている（Ｎは２の階乗を表し、Ｍは２以上の整数を表す）。（Ｎ×Ｍ）個の画素の各々は、薄膜トランジスタ（ＴＦＴ）１４と、表示領域１２とを具備している。表示領域１２は、画素容量（図示しない）を具備し、その画素容量は、画素電極と、画素電極に対向する対向電極とを具備している。ＴＦＴ１４は、ドレイン電極と、画素電極に接続されたソース電極と、ゲート電極とを具備している。

ＴＦＴ型液晶表示装置は、更に、１番目からＮ番目までのＮ個のゲート線Ｇ＿１〜Ｇ＿Ｎと、１番目からＭ番目までのＭ個のデータ線Ｓ＿１〜Ｓ＿Ｍとを具備している。Ｎ個のゲート線Ｇ＿１〜Ｇ＿Ｎは、それぞれ、Ｎ行の画素のＴＦＴ１４のゲート電極に接続されている。Ｍ個のデータ線Ｓ＿１〜Ｓ＿Ｍは、それぞれ、Ｍ列の画素のＴＦＴ１４のドレイン電極に接続されている。

ＴＦＴ型液晶表示装置は、更に、本発明の実施形態によるゲート線駆動回路２０と、データ線駆動回路４０とを具備している。ゲート線駆動回路２０は、チップ上に設けられ、Ｎ個のゲート線Ｇ＿１〜Ｇ＿Ｎの一端に接続されている。データ線駆動回路４０は、チップ上に設けられ、Ｍ個のデータ線Ｓ＿１〜Ｓ＿Ｍの一端に接続されている。

ＴＦＴ型液晶表示装置は、更に、タイミングコントローラ６０を具備している。タイミングコントローラ６０は、例えば、１水平期間においてＮ個のゲート線Ｇ＿１〜Ｇ＿Ｎのうちの選択ゲート線Ｇ＿Ｊ（Ｊは、１≦Ｊ≦Ｎを満たす整数）を選択するゲート線アドレス信号をゲート線駆動回路２０に供給する。ゲート線駆動回路２０は、ゲート線アドレス信号により、選択ゲート線Ｇ＿Ｊを駆動するための第１駆動電圧ＶＧＨをその選択ゲート線Ｇ＿Ｊに供給し、選択ゲート線Ｇ＿Ｊ以外のゲート線である非選択ゲート線を駆動しないための第２駆動電圧ＶＧＬをその非選択ゲート線に供給する。第２駆動電圧ＶＧＬは、第１駆動電圧ＶＧＨよりも低い。このとき、選択ゲート線Ｇ＿Ｊには、その一端から他端までこの順に第１駆動電圧ＶＧＨが伝達され、選択ゲート線Ｇ＿Ｊ（Ｊ行目）に対応するＭ個の画素のＴＦＴ１４は、ゲート電極に供給される第１駆動電圧ＶＧＨにより、オンする。

また、タイミングコントローラ６０は、クロック信号と、１ライン分表示データとをデータ線駆動回路４０に供給する。１ライン分表示データは、Ｍ個のデータ線Ｓ＿１〜Ｓ＿Ｍに対応するＭ個の表示データを含んでいる。データ線駆動回路４０は、クロック信号に従って、Ｍ個の表示データをそれぞれＭ個のデータ線Ｓ＿１〜Ｓ＿Ｍに出力する。このとき、選択ゲート線Ｇ＿Ｊ（Ｊ行目）とＭ個のデータ線Ｓ＿１〜Ｓ＿Ｍとに対応するＭ個の画素のＴＦＴ１４はオンしている。このため、その画素の表示領域１２には、それぞれ、Ｍ個の表示データが書き込まれ、次の書き込みまで保持される。これにより、１ライン分表示データとしてＭ個の表示データが表示される。

［構成］
本発明の実施形態によるゲート線駆動回路２０は、Ｘ個のレベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘと、論理回路２１とを具備している。Ｘはｌｏｇ_２Ｎを満たす整数である。Ｘ個のレベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘは、タイミングコントローラ６０に接続されている。論理回路２１は、Ｘ個のレベルシフト回路ＬＳ＿１〜ＬＳ＿ＸとＮ個のゲート線Ｇ＿１〜Ｇ＿Ｎとに接続されている。

上述のように、Ｘ個のレベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘには、タイミングコントローラ６０からゲート線アドレス信号が供給される。このゲート線アドレス信号は、Ｘ個のビット信号Ｌ＿１〜Ｌ＿Ｘを含んでいる。Ｘ個のビット信号Ｌ＿１〜Ｌ＿Ｘは、Ｘビットに対応し、二進数を示す電圧により十進数の１〜Ｎのいずれかを表している。上記の電圧は、二進数として“１”を示す場合、選択ゲート線Ｇ＿Ｊを選択するための第１電圧ＶＤＤを表し、二進数として“０”を示す場合、非選択ゲート線を選択するための第２電圧ＶＣＣを表している。第２電圧ＶＣＣは、第１電圧ＶＤＤよりも低い。第１電圧ＶＤＤは、通常１〜５［Ｖ］程度の電圧を表し、第２電圧ＶＣＣは、例えば接地電圧として０［Ｖ］を表している。また、上記の第１駆動電圧ＶＧＨ、第２駆動電圧ＶＧＬは、それぞれ、２０［Ｖ］、−２０［Ｖ］程度である。そこで、Ｘ個のレベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘは、Ｘ個のビット信号Ｌ＿１〜Ｌ＿Ｘが表す第１電圧ＶＤＤ又は第２電圧ＶＣＣを第１駆動電圧ＶＧＨ又は第２駆動電圧ＶＧＬに変換し、Ｘ個のビット信号Ｈ＿１〜Ｈ＿Ｘとして論理回路２１に出力する。

論理回路２１は、真理値表２２と、駆動制御部２３とを具備している。図６Ａは、真理値表２２を示している。真理値表２２には、Ｘ個のビット信号Ｈ＿１〜Ｈ＿Ｘとしてそれぞれ０ビット目から（Ｘ−１）ビット目までの二進数の値と、それぞれ十進数の１〜ＮとしてＮ個のゲート線Ｇ＿１〜Ｇ＿Ｎとが対応付けて格納されている。駆動制御部２３は、真理値表２２を参照して、Ｘ個のビット信号Ｈ＿１〜Ｈ＿Ｘが表す十進数の値がＪを表しているとき、第１駆動電圧ＶＧＨを選択ゲート線Ｇ＿Ｊに供給し、第２駆動電圧ＶＧＬを非選択ゲート線に供給する。

［動作］
本発明の実施形態によるゲート線駆動回路２０の動作について説明する。ここで、例として、第１電圧ＶＤＤは３［Ｖ］に設定され、第１駆動電圧ＶＧＨは１５［Ｖ］に設定され、ＶＧＬは−１０［Ｖ］に設定されているものとする。また、Ｎを１０２４とした場合、即ち、１０ビットのゲート線アドレス信号（Ｘを１０とする）がゲート線駆動回路２０に供給されたときに、ゲート線駆動回路２０がゲート線アドレス信号に応じてゲート線Ｇ＿１０２１を駆動する場合について説明する。

レベルシフト回路ＬＳ＿１〜ＬＳ＿１０には、タイミングコントローラ６０からゲート線アドレス信号が供給される。レベルシフト回路ＬＳ＿１〜ＬＳ＿１０は、ゲート線アドレス信号としてビット信号Ｌ＿１〜Ｌ＿１０を入力する。ビット信号Ｌ＿１〜Ｌ＿１０は、それぞれ、０ビット目から９ビット目に対応する。以降、説明の都合上、ビット信号Ｌ＿１〜Ｌ＿１０をビット信号Ｌ＿１０〜Ｌ＿１と表記し、レベルシフト回路ＬＳ＿１〜ＬＳ＿１０をレベルシフト回路ＬＳ＿１０〜ＬＳ＿１と表記する。

ビット信号Ｌ＿１０〜Ｌ＿１は、それぞれ、９ビット目から０ビット目までの二進数の値“１”、“１”、“１”、“１”、“１”、“１”、“１”、“１”、“０”、“１”を示している。二進数として“１”を示す場合、第１電圧ＶＤＤである３［Ｖ］を表し、二進数として“０”を示す場合、第２電圧ＶＣＣである０［Ｖ］を表している。そこで、レベルシフト回路ＬＳ＿１０〜ＬＳ＿３、ＬＳ＿１は、それぞれ、ビット信号Ｌ＿１０〜Ｌ＿３、Ｌ＿１が表す電圧を第１電圧３［Ｖ］から第１駆動電圧１５［Ｖ］に変換し、ビット信号Ｈ＿１０〜Ｈ＿３、Ｈ＿１として論理回路２１に出力する。同時に、レベルシフト回路ＬＳ＿２は、ビット信号Ｌ＿２が表す電圧を第２電圧０［Ｖ］から第２駆動電圧−１０［Ｖ］に変換し、ビット信号Ｈ＿２として論理回路２１に出力する。

駆動制御部２３は、レベルシフト回路ＬＳ＿１０〜ＬＳ＿１からのビット信号Ｈ＿１０〜Ｈ＿１を入力する。駆動制御部２３は、真理値表２２を参照して、ビット信号Ｈ＿１０〜Ｈ＿１が表す十進数の値（上述のＪに対応）を算出する。図６Ｂに示されるように、ビット信号Ｈ＿１０〜Ｈ＿１が表す二進数の値は、９ビット目から０ビット目までこの順に、“１”、“１”、“１”、“１”、“１”、“１”、“１”、“１”、“０”、“１”を示している。このため、駆動制御部２３は、２^９＋２^８＋２^７＋２^６＋２^５＋２^４＋２^３＋２^２＋０＋２^０により、十進数の値として“１０２１”を算出する。駆動制御部２３は、十進数の値“１０２１”に対応するゲート線Ｇ＿１０２１を選択ゲート線として認識し、それ以外のゲート線Ｇ＿１〜Ｇ＿１０２０、Ｇ＿１０２２〜Ｇ＿１０２４を非選択ゲート線として認識する。この場合、駆動制御部２３は、第１駆動電圧１５［Ｖ］を選択ゲート線Ｇ＿１０２１に供給し、第２駆動電圧−１０［Ｖ］を非選択ゲート線Ｇ＿１〜Ｇ＿１０２０、Ｇ＿１０２２〜Ｇ＿１０２４に供給する。

［効果］
以上の説明により、本発明の実施形態によるゲート線駆動回路２０では、二進数を示す電圧ＶＤＤ、ＶＣＣにより十進数の１〜Ｎ（Ｎは１以上の整数）のいずれかを表すＸビット（Ｘはｌｏｇ_２Ｎを満たす整数）のアドレス信号Ｌ＿１〜Ｌ＿ＸがＸ個のレベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘに供給される。このとき、Ｘ個のレベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘは、Ｘビットのそれぞれに対応するＸ個の電圧ＶＤＤ、ＶＣＣを、Ｎ個のゲート線Ｇ＿１〜Ｇ＿Ｎのうちの選択ゲート線を駆動するための駆動電圧ＶＧＨ、ＶＧＬに変換し、アドレス信号Ｈ＿１〜Ｈ＿Ｘとして論理回路２１に出力する。論理回路２１は、アドレス信号Ｈ＿１〜Ｈ＿Ｘが十進数のＪ（Ｊは１≦Ｊ≦Ｎを満たす整数）を表しているとき、第Ｊゲート線Ｇ＿Ｊを上記の選択ゲート線として駆動する。このように、ゲート線の本数Ｎに対して、レベルシフト回路の数はｌｏｇ_２Ｎだけでよいので、レベルシフト回路の数を削減することができる。

前述したように、従来のゲート線駆動回路１２０では、Ｎ個のゲート線Ｇ＿１〜Ｇ＿Ｎを駆動するために用いられるレベルシフト回路の数は、２×Ｌ＋Ｋにより表される。例えば、Ｎを１０２４とし、Ｌを８とした場合、Ｋは、Ｋ＝Ｎ／Ｌにより、１２８となる。この場合、レベルシフト回路の数は、２×Ｌ＋Ｋにより、１４４となる。

一方、本発明の実施形態によるゲート線駆動回路２０では、Ｎ個のゲート線Ｇ＿１〜Ｇ＿Ｎを駆動するために用いられるレベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘの数は、ｌｏｇ_２Ｎにより表される。例えば、Ｎを１０２４とした場合、Ｘは、Ｘ＝ｌｏｇ_２Ｎにより、１０となる。即ち、レベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘの数は、１０となる。これは、従来のゲート線駆動回路１２０内のレベルシフト回路の数よりも大幅に削減することができる。

また、本発明の実施形態によるゲート線駆動回路２０では、レベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘの数を従来のそれよりも大幅に削減することができるため、そのレベルシフト回路ＬＳ＿１〜ＬＳ＿Ｘを備えたゲート線駆動回路２０をチップ上に形成する場合、チップ面積を従来のそれよりも大幅に削減することができる。また、それを実現するためのコストも大幅に削減することができる。

図１はレベルシフト回路の一例である。 図２は、特開２００２−２１５１１９号公報に記載されたゲート線駆動回路として、ゲート線駆動回路１２０を示している。 図３は、図２のマルチプレクサ１２２を示している。 図４は、図３のマルチプレクサ１２２の動作を示すタイミング図である。 図５は、本発明の実施形態によるゲート線駆動回路が適用されるＴＦＴ型液晶表示装置を示している。 図６Ａは、図５の真理値表２２を示している。 図６Ｂは、図５の真理値表２２の一例を示している。

符号の説明

１０ 表示部（液晶ディスプレイパネル）、
１２ 表示領域、
１４ 薄膜トランジスタ（ＴＦＴ）、
２０ ゲート線駆動回路、
２１ 論理回路、
２２ 真理値表、
２３ 駆動制御部、
４０ データ線駆動回路、
６０ タイミングコントローラ、
Ｇ＿１〜Ｇ＿Ｎ ゲート線、
Ｓ＿１〜Ｓ＿Ｍ データ線、
Ｌ１＿ＬＸ アドレス信号、
ＬＳ＿１〜ＬＳ＿Ｘ レベルシフト回路、
Ｈ１＿ＨＸ アドレス信号、
ＶＤＤ 第１電圧、
ＶＣＣ 第２電圧、
ＶＧＨ 第１駆動電圧、
ＶＧＬ 第２駆動電圧、

Claims (6)

1. 二進数を示す電圧により十進数の１〜Ｎ（Ｎは１以上の整数）のいずれかを表すＸビット（Ｘはｌｏｇ_２Ｎを満たす整数）のアドレス信号が供給され、前記Ｘビットのそれぞれに対応するＸ個の前記電圧を、Ｎ個のゲート線のうちの選択ゲート線を駆動するための駆動電圧に変換するＸ個のレベルシフト回路と、
   前記Ｎ個のゲート線に接続され、前記アドレス信号が十進数のＪ（Ｊは１≦Ｊ≦Ｎを満たす整数）を表しているとき、第Ｊゲート線を前記選択ゲート線として駆動する論理回路と
   を具備するゲート線駆動回路。
2. 前記論理回路は、
   前記アドレス信号として０ビット目から（Ｘ−１）ビット目までの二進数の値と、それぞれ十進数の１〜Ｎとして前記Ｎ個のゲート線とを対応付ける真理値表と、
   前記真理値表を参照して、前記アドレス信号が表す十進数の値がＪを表しているとき、前記第Ｊゲート線を前記選択ゲート線として駆動するための第１駆動電圧を前記選択ゲート線に供給し、前記Ｎ個のゲート線のうちの前記選択ゲート線以外の非選択ゲート線を駆動しないための第２駆動電圧を前記非選択ゲート線に供給する駆動制御部と
   を具備する請求項１に記載のゲート線駆動回路。
3. Ｎ行Ｍ列（Ｎ、Ｍは１以上の整数）の画素を備えた表示部と、
   前記表示部のＮ行の画素にそれぞれ接続されたＮ個のゲート線と、
   前記表示部のＭ列の画素にそれぞれ接続されたＭ個のデータ線と、
   前記Ｎ個のゲート線に接続され、前記Ｎ個のゲート線のうちの選択ゲート線を駆動するゲート線駆動回路と、
   前記Ｍ個のデータ線に接続され、前記表示部の前記選択ゲート線と前記Ｍ個のデータ線とに対応する画素に表示データを表示するデータ線駆動回路と
   を具備し、
   前記ゲート線駆動回路は、
   二進数を示す電圧により十進数の１〜Ｎのいずれかを表すＸビット（Ｘはｌｏｇ_２Ｎを満たす整数）のアドレス信号が供給され、前記Ｘビットのそれぞれに対応するＸ個の前記電圧を、前記選択ゲート線を駆動するための駆動電圧に変換するＸ個のレベルシフト回路と、
   前記アドレス信号が十進数のＪ（Ｊは１≦Ｊ≦Ｎを満たす整数）を表しているとき、第Ｊゲート線を前記選択ゲート線として駆動する論理回路と
   を具備する表示装置。
4. 前記論理回路は、
   前記アドレス信号として０ビット目から（Ｘ−１）ビット目までの二進数の値と、それぞれ十進数の１〜Ｎとして前記Ｎ個のゲート線とを対応付ける真理値表と、
   前記真理値表を参照して、前記アドレス信号が表す十進数の値がＪを表しているとき、前記第Ｊゲート線を前記選択ゲート線として駆動するための第１駆動電圧を前記選択ゲート線に供給し、前記Ｎ個のゲート線のうちの前記選択ゲート線以外の非選択ゲート線を駆動しないための第２駆動電圧を前記非選択ゲート線に供給する駆動制御部と
   を具備する請求項３に記載の表示装置。
5. 二進数を示す電圧により十進数の１〜Ｎ（Ｎは１以上の整数）のいずれかを表すＸビット（Ｘはｌｏｇ_２Ｎを満たす整数）のアドレス信号を供給し、
   前記Ｘビットのそれぞれに対応するＸ個の前記電圧を、Ｎ個のゲート線のうちの選択ゲート線を駆動するための駆動電圧に変換し、
   前記アドレス信号が十進数のＪ（Ｊは１≦Ｊ≦Ｎを満たす整数）を表しているとき、前記Ｎ個のゲート線のうちの第Ｊゲート線を前記選択ゲート線として駆動する、
   ゲート線駆動方法。
6. 前記選択ゲート線を駆動する場合、
   前記アドレス信号として０ビット目から（Ｘ−１）ビット目までの二進数の値と、それぞれ十進数の１〜Ｎとして前記Ｎ個のゲート線とを対応付ける真理値表を参照し、
   前記アドレス信号が表す十進数の値がＪを表しているとき、
   前記第Ｊゲート線を前記選択ゲート線として駆動するための第１駆動電圧を前記選択ゲート線に供給し、
   前記Ｎ個のゲート線のうちの前記選択ゲート線以外の非選択ゲート線を駆動しないための第２駆動電圧を前記非選択ゲート線に供給する、
   請求項５に記載のゲート線駆動方法。

Images