JP2009198882A - デコード回路およびデコード方法、ならびに、出力回路、電気光学装置および電子機器 - Google Patents
デコード回路およびデコード方法、ならびに、出力回路、電気光学装置および電子機器 Download PDFInfo
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Abstract
【課題】 小型なデコード回路等を提供する。
【解決手段】 デコード回路74は、mビットのアドレス信号部をデコードする第1のデコード部741と、nビットのアドレス信号部をデコードする第2のデコード部742と、を含む。第1のデコード部741は、mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部743と、mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部745と、を有する。第2のデコード部742は、nビットのアドレス信号部のデコード結果を表す信号を出力する第3の論理積回路部744と、nビットのアドレス信号部の一部のデコード結果を表す信号を出力する第4の論理積回路部748と、を有する。第2の論理積回路部は、m+nビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号OEVを入力し、第4の論理積回路部も、出力イネーブル信号OEVを入力する。
【選択図】 図1
【解決手段】 デコード回路74は、mビットのアドレス信号部をデコードする第1のデコード部741と、nビットのアドレス信号部をデコードする第2のデコード部742と、を含む。第1のデコード部741は、mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部743と、mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部745と、を有する。第2のデコード部742は、nビットのアドレス信号部のデコード結果を表す信号を出力する第3の論理積回路部744と、nビットのアドレス信号部の一部のデコード結果を表す信号を出力する第4の論理積回路部748と、を有する。第2の論理積回路部は、m+nビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号OEVを入力し、第4の論理積回路部も、出力イネーブル信号OEVを入力する。
【選択図】 図1
Description
本発明は、デコード回路およびデコード方法、ならびに、出力回路、電気光学装置および電子機器等に関する。
幾つかの電子機器(たとえば、電気光学装置)またはそれに含まれる回路(たとえば、走査ドライバ(ゲートドライバ))は、デコード回路を含むことができる(たとえば、特許文献1、特許文献2)。
特開2007−043035号公報(図8C)
特開2005−070673号公報(図1、図8)
たとえば、特許文献1の図8Cにおいて、走査ドライバ70のレベルシフタ76は、走査線の本数と等しい個数のレベルシフタ回路を有する。レベルシフタ回路の個数を削減するために、特許文献1の走査ドライバ70のアドレスデコーダ74は、たとえば特許文献2の図1のデコーダDCR−A、DCR−Bのように、2つに分割することができる。しかしながら、走査アドレス生成回路73によって生成される走査アドレス信号が変化する際に、言い換えれば、ある走査線から他の走査線に選択する際に、幾つかの走査線に誤った走査電圧(グリッジ、ノイズ)が発生するために、特許文献1の走査ドライバ70は、特許文献2の図1のラッチ回路LTのようなラッチ回路を有する必要があった。
以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。
本発明の第1の態様は、mビットのアドレス信号部とnビットのアドレス信号部とを有するm+nビットのアドレス信号をデコードするデコード回路であって、
前記mビットのアドレス信号部をデコードする第1のデコード部と、
前記nビットのアドレス信号部をデコードする第2のデコード部と、
を含み、
前記第1のデコード部は、前記mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部と、前記mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部と、を有し、
前記第2のデコード部は、前記nビットのアドレス信号部のデコード結果を表す信号を出力する第3の論理積回路部と、前記nビットのアドレス信号部の一部のデコード結果を表す信号を出力する第4の論理積回路部と、を有し、
前記第2の論理積回路部は、前記m+nビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を入力し、
前記第4の論理積回路部は、前記出力イネーブル信号を入力する、デコード回路に関係する。
前記mビットのアドレス信号部をデコードする第1のデコード部と、
前記nビットのアドレス信号部をデコードする第2のデコード部と、
を含み、
前記第1のデコード部は、前記mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部と、前記mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部と、を有し、
前記第2のデコード部は、前記nビットのアドレス信号部のデコード結果を表す信号を出力する第3の論理積回路部と、前記nビットのアドレス信号部の一部のデコード結果を表す信号を出力する第4の論理積回路部と、を有し、
前記第2の論理積回路部は、前記m+nビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を入力し、
前記第4の論理積回路部は、前記出力イネーブル信号を入力する、デコード回路に関係する。
出力イネーブル信号は、mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部と、nビットのアドレス信号部の一部のデコード結果を表す信号を出力する第4の論理積回路部と、に入力される。デコード回路は、第2および第4の論理積回路部を有するので、特許文献2の図1のラッチ回路LTのようなラッチ回路を有する必要がない。第2および第4の論理積回路部は、ラッチ回路の構成に比べて、簡易な構成で構成することが可能である。したがって、本発明の第1の態様によれば、小型なデコード回路を提供することが可能となる。
本発明の第1の態様では、前記第2の論理積回路部は、第1の少なくとも1つの論理積回路を有してもよく、前記第1の少なくとも1つの論理積回路は、前記出力イネーブル信号を入力することができ、
前記第4の論理積回路部は、第2の少なくとも1つの論理積回路を有してもよく、前記第2の少なくとも1つの論理積回路は、前記出力イネーブル信号を入力することができる。
前記第4の論理積回路部は、第2の少なくとも1つの論理積回路を有してもよく、前記第2の少なくとも1つの論理積回路は、前記出力イネーブル信号を入力することができる。
本発明の第1の態様では、前記第2の論理積回路部は、第1の複数の論理積回路を有してもよく、前記第1の複数の論理積回路の各々は、前記出力イネーブル信号を入力することができ、
前記第4の論理積回路部は、第2の複数の論理積回路を有してもよく、前記第2の複数の論理積回路の各々は、前記出力イネーブル信号を入力することができる。
前記第4の論理積回路部は、第2の複数の論理積回路を有してもよく、前記第2の複数の論理積回路の各々は、前記出力イネーブル信号を入力することができる。
本発明の第1の態様では、前記第1のデコード部は、前記mビットのアドレス信号部の残部のデコード結果を表す信号を出力する第1の論理回路部であって、前記出力イネーブル信号を入力しない第1の論理回路部を、さらに有することができ、
前記第2のデコード部は、前記nビットのアドレス信号部の残部のデコード結果を表す信号を出力する第2の論理回路部であって、前記出力イネーブル信号を入力しない第2の論理回路部を、さらに有することができる。
前記第2のデコード部は、前記nビットのアドレス信号部の残部のデコード結果を表す信号を出力する第2の論理回路部であって、前記出力イネーブル信号を入力しない第2の論理回路部を、さらに有することができる。
本発明の第2の態様は、
出力回路であって、
mビットのアドレス信号部とnビットのアドレス信号部とを有するm+nビットのアドレス信号をデコードするデコード回路と、
M個の論理積回路と、
を含み、
前記デコード回路は、
前記mビットのアドレス信号部をデコードする第1のデコード部と、
前記nビットのアドレス信号部をデコードする第2のデコード部と、
を有し、
前記第1のデコード部は、前記mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部と、前記mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部と、を有し、
前記M個の論理積回路の各々は、
前記第1のデコード部からの信号および前記第2のデコード部からの信号を入力する、出力回路に関係する。
出力回路であって、
mビットのアドレス信号部とnビットのアドレス信号部とを有するm+nビットのアドレス信号をデコードするデコード回路と、
M個の論理積回路と、
を含み、
前記デコード回路は、
前記mビットのアドレス信号部をデコードする第1のデコード部と、
前記nビットのアドレス信号部をデコードする第2のデコード部と、
を有し、
前記第1のデコード部は、前記mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部と、前記mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部と、を有し、
前記M個の論理積回路の各々は、
前記第1のデコード部からの信号および前記第2のデコード部からの信号を入力する、出力回路に関係する。
出力回路は、簡易な構成で構成することが可能である。したがって、本発明の第2の態様によれば、小型な出力回路を提供することが可能となる。
本発明の第2の態様では、出力回路は、
前記第1のデコード部からの信号のレベルをシフトさせる第1のレベルシフタ部と、
前記第2のデコード部からの信号のレベルをシフトさせる第2のレベルシフタ部と、
をさらに含むことができ、
前記M個の論理積回路の各々は、前記第1のデコード部からの信号を前記第1のレベルシフタ部を介して入力し、前記第2のデコード部からの信号を前記第2のレベルシフタ部を介して入力してもよい。
前記第1のデコード部からの信号のレベルをシフトさせる第1のレベルシフタ部と、
前記第2のデコード部からの信号のレベルをシフトさせる第2のレベルシフタ部と、
をさらに含むことができ、
前記M個の論理積回路の各々は、前記第1のデコード部からの信号を前記第1のレベルシフタ部を介して入力し、前記第2のデコード部からの信号を前記第2のレベルシフタ部を介して入力してもよい。
本発明の第2の態様では、
2m+n−1<M≦2m+nを満たすとき、2m−1<M0.5≦2mを満たすことができる。
このような範囲で、m+nビットのアドレス信号は、mビットのアドレス信号部とnビットのアドレス信号部とに分割される。本発明の第2の態様によれば、第1のレベルシフタ部および前記第2のレベルシフタ部を最小化することが可能となる。
2m+n−1<M≦2m+nを満たすとき、2m−1<M0.5≦2mを満たすことができる。
このような範囲で、m+nビットのアドレス信号は、mビットのアドレス信号部とnビットのアドレス信号部とに分割される。本発明の第2の態様によれば、第1のレベルシフタ部および前記第2のレベルシフタ部を最小化することが可能となる。
本発明の第3の態様は、上記のいずれかのデコード回路を含む電気光学装置に関係する。本発明の第4の態様は、上記のいずれかの出力回路を含む電気光学装置に関係する。本発明の第5の態様は、上記のいずれかのデコード回路を含む電子機器に関係する。本発明の第6の態様は、上記のいずれかの出力回路を含む電子機器に関係する。
本発明の第7の態様は、デコード方法であって、
m+nビットのアドレス信号を準備し、
前記m+nビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を準備し、
下位nビットの一部のアドレス信号をデコードして第1のデコード結果を生成し、
下位nビットの残部のアドレス信号を前記出力イネーブル信号とともにデコードして第2のデコード結果を生成し、
前記第1のデコード結果と前記第2のデコード結果とをデコードして第3のデコード結果を生成し、
上位mビットのアドレス信号をデコードして第4のデコード結果を生成し、
前記第3のデコード結果と前記第4のデコード結果とをデコードして第5のデコード結果を生成するデコード方法に関係する。
m+nビットのアドレス信号を準備し、
前記m+nビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を準備し、
下位nビットの一部のアドレス信号をデコードして第1のデコード結果を生成し、
下位nビットの残部のアドレス信号を前記出力イネーブル信号とともにデコードして第2のデコード結果を生成し、
前記第1のデコード結果と前記第2のデコード結果とをデコードして第3のデコード結果を生成し、
上位mビットのアドレス信号をデコードして第4のデコード結果を生成し、
前記第3のデコード結果と前記第4のデコード結果とをデコードして第5のデコード結果を生成するデコード方法に関係する。
当業者は、上述した本発明に従う各態様が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある態様を構成する少なくとも1つの要素は、本発明に従う他の態様に加えることができる。代替的に、本発明に従うある態様を構成する少なくとも1つの要素は、本発明に従う他の態様を構成する少なくとも1つの要素に組み替えることができる。
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
1.デコード回路
図1は、デコード回路の構成例を示す。図1において、デコード回路74は、m+nビットのアドレス信号ADRをデコードする。アドレス信号ADRは、mビットのアドレス信号部とnビットのアドレス信号部とに分割することができる。デコード回路74は、mビットのアドレス信号部をデコードする第1のデコード部741と、nビットのアドレス信号部をデコードする第2のデコード部742と、を含む。第1のデコード部741および第2のデコード部741は、アドレス信号ADRの論理の時間長さよりも短いパルス幅を有する出力イネーブル信号OEVを入力する。
図1は、デコード回路の構成例を示す。図1において、デコード回路74は、m+nビットのアドレス信号ADRをデコードする。アドレス信号ADRは、mビットのアドレス信号部とnビットのアドレス信号部とに分割することができる。デコード回路74は、mビットのアドレス信号部をデコードする第1のデコード部741と、nビットのアドレス信号部をデコードする第2のデコード部742と、を含む。第1のデコード部741および第2のデコード部741は、アドレス信号ADRの論理の時間長さよりも短いパルス幅を有する出力イネーブル信号OEVを入力する。
図2は、出力イネーブル信号OEVを説明するための図を示す。図2に示すように、出力イネーブル信号OEVのパルスは、アドレス信号ADRの論理の時間長さ(HGIHレベルまたはLOWレベルの一方を示す単位期間)よりも短いパルス幅を有する。
図3および図4は、それぞれ、図1の第1のデコード部741および第2のデコード部742の構成例を示す。
図3において、第1のデコード部741は、mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部743と、mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部745と、を有する。第1のデコード部741は、mビットのアドレス信号部の残部のデコード結果を表す信号を出力する第1の論理回路部746をさらに有する。第2の論理積回路部745は、アドレス信号ADRの論理の時間長さよりも短いパルス幅を有する出力イネーブル信号OEVを入力する。第1の論理回路部746は、出力イネーブル信号OEVを入力しない。
図4において、第2のデコード部742は、第1のデコード部741と同様の構成を有する。第2のデコード部742は、nビットのアドレス信号部のデコード結果を表す信号を出力する第3の論理積回路部744と、nビットのアドレス信号部の一部のデコード結果を表す信号を出力する第4の論理積回路部747と、を有する。第2のデコード部742は、nビットのアドレス信号部の残部のデコード結果を表す信号を出力する第2の論理回路部748をさらに有する。第4の論理積回路部747は、出力イネーブル信号OEVを入力する。第2の論理回路部748は、出力イネーブル信号OEVを入力しない。
図3において、第1のデコード部741は、mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部743と、mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部745と、を有する。第1のデコード部741は、mビットのアドレス信号部の残部のデコード結果を表す信号を出力する第1の論理回路部746をさらに有する。第2の論理積回路部745は、アドレス信号ADRの論理の時間長さよりも短いパルス幅を有する出力イネーブル信号OEVを入力する。第1の論理回路部746は、出力イネーブル信号OEVを入力しない。
図4において、第2のデコード部742は、第1のデコード部741と同様の構成を有する。第2のデコード部742は、nビットのアドレス信号部のデコード結果を表す信号を出力する第3の論理積回路部744と、nビットのアドレス信号部の一部のデコード結果を表す信号を出力する第4の論理積回路部747と、を有する。第2のデコード部742は、nビットのアドレス信号部の残部のデコード結果を表す信号を出力する第2の論理回路部748をさらに有する。第4の論理積回路部747は、出力イネーブル信号OEVを入力する。第2の論理回路部748は、出力イネーブル信号OEVを入力しない。
図5および図6は、それぞれ、図1の第1のデコード部741および第2のデコード部742の具体的な構成例を示す。図5および図6の例において、8ビットのアドレス信号ADRは、下位4ビットのアドレス信号部と上位4ビットのアドレス信号部とを有する。第1のデコード部741は、下位4ビットのアドレス信号部をデコードする。第2のデコード部742は、上位4ビットのアドレス信号部をデコードする。
図5において、第1のデコード部741は、下位4ビットのアドレス信号部のデコード結果を表す信号AD_L0〜AD_L15を出力する第1の論理積回路部743を有する。第1の論理積回路部743は、24個の論理積回路(たとえば、AND回路)を有する。第1のデコード部741は、下位4ビットのアドレス信号部の一部(2ビット相当)のデコード結果を表す信号を出力する第2の論理積回路部745をさらに有する。第2の論理積回路部745は、22個の論理積回路(たとえば、AND回路)を有する。第1のデコード部741は、下位4ビットのアドレス信号部の残部(2ビット相当)のデコード結果を表す信号を出力する第1の論理回路部746をさらに有する。第1の論理回路部746は、22個の論理積回路(たとえば、AND回路)を有する。
第1の論理回路部746の22個の論理積回路の各々は、2入力1出力のAND回路である。第1の論理回路部746の22個の論理積回路の各々は、下位4ビットのアドレス信号部の残部(2ビット相当)のうちの対応する第1の1ビットのアドレス信号部の反転または正転を入力する第1の入力部と、対応する第2の1ビットのアドレス信号部の反転または正転を入力する第2の入力部と、を有する。第1の論理回路部746の22個の論理積回路の各々は、第1および第2の入力部に入力された信号の論理積演算を実行する。第1の論理回路部746は、下位4ビットのアドレス信号部の残部(2ビット相当)のデコード結果を表す信号を出力する。
第2の論理積回路部745の22個の論理積回路の各々は、3入力1出力のAND回路である。第2の論理積回路部745の22個の論理積回路の各々は、出力イネーブル信号OEVを入力する第1の入力部と、下位4ビットのアドレス信号部の一部(2ビット相当)のうちの対応する第1の1ビットのアドレス信号部の反転または正転を入力する第2の入力部と、対応する第2の1ビットのアドレス信号部の反転または正転を入力する第3の入力部と、を有する。第2の論理積回路部745の22個の論理積回路の各々は、第1、第2および第3の入力部に入力された信号の論理積演算を実行する。第2の論理積回路部745は、下位4ビットのアドレス信号部の一部(2ビット相当)のデコード結果を表す信号を出力する。
第1の論理積回路部743の24個の論理積回路の各々は、2入力1出力のAND回路である。第1の論理積回路部743の24個の論理積回路の各々は、第1の論理回路部746からのデコード結果を表す信号のうちの対応する1つの信号を入力する第1の入力部と、第2の論理積回路部745からのデコード結果を表す信号のうちの対応する1つの信号を入力する第2の入力部と、を有する。第1の論理積回路部743の24個の論理積回路の各々は、第1および第2の入力部に入力された信号の論理積演算を実行する。第1の論理積回路部743は、下位4ビットのアドレス信号部のデコード結果を表す信号AD_L0〜AD_L15を出力する。
出力イネーブル信号OEVは、第2の論理積回路部745に入力され、第2の論理積回路部745からの信号は、第1の論理積回路部743に入力される。図2に示すように、出力イネーブル信号OEVは、アドレス信号ADRの論理の時間長さよりも短いパルス幅を有する。したがって、出力イネーブル信号OEVが、下位4ビットのアドレス信号部のデコード結果を表す信号AD_L0〜AD_L15のそれぞれのグリッジまたはノイズの発生を防止することができる。
また、第2の論理積回路部745は、22個の3入力1出力のAND回路で構成可能であり、22個の3入力1出力のAND回路は、22個の出力イネーブル信号OEV用の2入力1出力のAND回路と22個の下位4ビットのアドレス信号部の一部(2ビット相当)用の2入力1出力のAND回路との組み合わせとして考えることができる。特許文献2の図1または図5のラッチ回路LTのようなラッチ回路を本願の図3の例に適用する場合、24個のラッチ回路が必要になる。1つのラッチ回路は、2入力1出力のAND回路よりも大きいチップサイズを必要とするので、24個のラッチ回路と22個の出力イネーブル信号OEV用の2入力1出力のAND回路とを比較すると、本実施形態は、小型化することが可能となる。
また、第2の論理積回路部745は、22個の3入力1出力のAND回路で構成可能であり、22個の3入力1出力のAND回路は、22個の出力イネーブル信号OEV用の2入力1出力のAND回路と22個の下位4ビットのアドレス信号部の一部(2ビット相当)用の2入力1出力のAND回路との組み合わせとして考えることができる。特許文献2の図1または図5のラッチ回路LTのようなラッチ回路を本願の図3の例に適用する場合、24個のラッチ回路が必要になる。1つのラッチ回路は、2入力1出力のAND回路よりも大きいチップサイズを必要とするので、24個のラッチ回路と22個の出力イネーブル信号OEV用の2入力1出力のAND回路とを比較すると、本実施形態は、小型化することが可能となる。
図6において、第2のデコード部742は、第1のデコード部742と同様の構成を有する。第2のデコード部742は、上位4ビットのアドレス信号部のデコード結果を表す信号AD_H0〜AD_H15を出力する第3の論理積回路部744を有する。第3の論理積回路部744は、24個の論理積回路(たとえば、AND回路)を有する。第2のデコード部742は、上位4ビットのアドレス信号部の一部(2ビット相当)のデコード結果を表す信号を出力する第4の論理積回路部747をさらに有する。第4の論理積回路部747は、22個の論理積回路(たとえば、AND回路)を有する。第2のデコード部742は、上位4ビットのアドレス信号部の残部(2ビット相当)のデコード結果を表す信号を出力する第2の論理回路部748をさらに有する。第2の論理回路部748は、22個の論理積回路(たとえば、AND回路)を有する。
出力イネーブル信号OEVは、第4の論理積回路部747に入力され、第4の論理積回路部747からの信号は、第2の論理積回路部744に入力される。したがって、出力イネーブル信号OEVが、上位4ビットのアドレス信号部のデコード結果を表す信号AD_H0〜AD_H15のそれぞれのグリッジまたはノイズの発生を防止することができる。
出力イネーブル信号OEVは、第4の論理積回路部747に入力され、第4の論理積回路部747からの信号は、第2の論理積回路部744に入力される。したがって、出力イネーブル信号OEVが、上位4ビットのアドレス信号部のデコード結果を表す信号AD_H0〜AD_H15のそれぞれのグリッジまたはノイズの発生を防止することができる。
図7は、図5の第1のデコード部741の変形例(図1の第1のデコード部741のもう1つの具体的な構成例)を示す。
図5の第1の論理回路部746は、下位4ビットのアドレス信号部の残部(2ビット相当)のデコード結果を表す信号を入力する第1のインバータ回路部を有することができる。なお、第1の論理回路部746および第1のインバータ回路部は、NAND回路部を構成する。この場合、第2の論理積回路部745も、下位4ビットのアドレス信号部の一部(2ビット相当)のデコード結果を表す信号を入力する第2のインバータ回路部を有することができる。なお、第2の論理積回路部745および第2のインバータ回路部は、NAND回路部を構成する。また、第1の論理積回路部743は、第1の論理回路部746の第1のインバータ回路部からの信号を入力する第3のインバータ回路部と、第2の論理積回路部745の第2のインバータ回路部からの信号を入力する第4のインバータ回路部と、を有することができる。なお、第1の論理積回路部743、第3のインバータ回路部および第4のインバータ回路部は、NOR回路部を構成する。
図5の第1の論理回路部746は、下位4ビットのアドレス信号部の残部(2ビット相当)のデコード結果を表す信号を入力する第1のインバータ回路部を有することができる。なお、第1の論理回路部746および第1のインバータ回路部は、NAND回路部を構成する。この場合、第2の論理積回路部745も、下位4ビットのアドレス信号部の一部(2ビット相当)のデコード結果を表す信号を入力する第2のインバータ回路部を有することができる。なお、第2の論理積回路部745および第2のインバータ回路部は、NAND回路部を構成する。また、第1の論理積回路部743は、第1の論理回路部746の第1のインバータ回路部からの信号を入力する第3のインバータ回路部と、第2の論理積回路部745の第2のインバータ回路部からの信号を入力する第4のインバータ回路部と、を有することができる。なお、第1の論理積回路部743、第3のインバータ回路部および第4のインバータ回路部は、NOR回路部を構成する。
図8は、図6の第2のデコード部742の変形例(図1の第2のデコード部742のもう1つの具体的な構成例)を示す。
図6の第2のデコード部742は、図7の第1のデコード部741と同様の構成を有する。
図6の第2のデコード部742は、図7の第1のデコード部741と同様の構成を有する。
図9は、デコード回路のもう1つの構成例を示す。図9において、第2のデコード部742は、出力イネーブル信号OEVを入力しない。図1および図9において、第1のデコード部741および第2のデコード部742は、互いに入れ替えてもよい。すなわち、第1のデコード部741は、上位4ビットのアドレス信号部をデコードし、第2のデコード部742は、下位4ビットのアドレス信号部をデコードしてもよい。
2.出力回路
図10は、出力回路の構成例を示す。図10において、出力回路77は、m+nビットのアドレス信号ADRをデコードするデコード回路74と、M個の論理積回路75を有する。図10の例において、7ビットのアドレス信号ADRは、下位4ビットのアドレス信号部と上位3ビットのアドレス信号部とを有する。デコード回路74は、たとえば、図9のデコード回路で構成される。この場合、図10において、上位3ビットのアドレス信号部のデコード結果を表す信号AD_H0〜AD_H7の各々が、出力回路77の出力にグリッジまたはノイズの発生させることも懸念される。しかしながら、出力回路77は、M個の論理積回路75を有するので、第1のデコード部741に入力された出力イネーブル信号OEVが、出力回路77(M個の論理積回路75)の出力のグリッジまたはノイズの発生を防止することができる。デコード回路74の第2のデコード部742が出力イネーブル信号OEVを入力しない場合、出力回路77は、小型化することが可能となる。
図10は、出力回路の構成例を示す。図10において、出力回路77は、m+nビットのアドレス信号ADRをデコードするデコード回路74と、M個の論理積回路75を有する。図10の例において、7ビットのアドレス信号ADRは、下位4ビットのアドレス信号部と上位3ビットのアドレス信号部とを有する。デコード回路74は、たとえば、図9のデコード回路で構成される。この場合、図10において、上位3ビットのアドレス信号部のデコード結果を表す信号AD_H0〜AD_H7の各々が、出力回路77の出力にグリッジまたはノイズの発生させることも懸念される。しかしながら、出力回路77は、M個の論理積回路75を有するので、第1のデコード部741に入力された出力イネーブル信号OEVが、出力回路77(M個の論理積回路75)の出力のグリッジまたはノイズの発生を防止することができる。デコード回路74の第2のデコード部742が出力イネーブル信号OEVを入力しない場合、出力回路77は、小型化することが可能となる。
図10の例において、M個の論理積回路75の各々は、2入力1出力のAND回路である。M個の論理積回路75の各々は、第1のデコード部741からのデコード結果を表す信号のうちの対応する1つの信号を入力する第1の入力部と、第2のデコード部742からのデコード結果を表す信号のうちの対応する1つの信号を入力する第2の入力部と、を有する。M個の論理積回路75の各々は、第1および第2の入力部に入力された信号の論理積演算を実行する。M個の論理積回路75は、7ビットのアドレス信号のデコード結果を表す信号O_0〜O_127を出力する。
なお、7ビットのアドレス信号の場合、論理積回路75の最大の個数Mは、27=128である。仮に、M個の論理積回路75が最大の個数まで必要のない場合、不要な数の論理積回路75を省略することも可能である。たとえば、M=65とすることもできる。
なお、7ビットのアドレス信号の場合、論理積回路75の最大の個数Mは、27=128である。仮に、M個の論理積回路75が最大の個数まで必要のない場合、不要な数の論理積回路75を省略することも可能である。たとえば、M=65とすることもできる。
図11は、図9および図10の例における第2のデコード部742の具体的な構成例を示す。なお、図9および図10の例において、第1のデコード部741は、図3、図5または図7の構成を採用することができる。
図11において、第2のデコード部742は、上位3ビットのアドレス信号部のデコード結果を表す信号AD_H0〜AD_H7を出力する。第2のデコード部は、23個の論理積回路(たとえば、AND回路)を有する。第2のデコード部742の23個の論理積回路の各々は、3入力1出力のAND回路である。第2のデコード部742の23個の論理積回路の各々は、上位3ビットのアドレス信号部のうちの対応する第1の1ビットのアドレス信号部の反転または正転を入力する第1の入力部と、対応する第2の1ビットのアドレス信号部の反転または正転を入力する第2の入力部と、対応する第3の1ビットのアドレス信号部の反転または正転を入力する第3の入力部を有する。第2のデコード部742の23個の論理積回路の各々は、第1、第2および第3の入力部に入力された信号の論理積演算を実行する。第2のデコード部742は、上位3ビットのアドレス信号部のデコード結果を表す信号を出力する。
図11において、第2のデコード部742は、上位3ビットのアドレス信号部のデコード結果を表す信号AD_H0〜AD_H7を出力する。第2のデコード部は、23個の論理積回路(たとえば、AND回路)を有する。第2のデコード部742の23個の論理積回路の各々は、3入力1出力のAND回路である。第2のデコード部742の23個の論理積回路の各々は、上位3ビットのアドレス信号部のうちの対応する第1の1ビットのアドレス信号部の反転または正転を入力する第1の入力部と、対応する第2の1ビットのアドレス信号部の反転または正転を入力する第2の入力部と、対応する第3の1ビットのアドレス信号部の反転または正転を入力する第3の入力部を有する。第2のデコード部742の23個の論理積回路の各々は、第1、第2および第3の入力部に入力された信号の論理積演算を実行する。第2のデコード部742は、上位3ビットのアドレス信号部のデコード結果を表す信号を出力する。
図12は、図11の第2のデコード部742の変形例(図9の第2のデコード部742のもう1つの具体的な構成例)を示す。
図11の第2のデコード部742は、上位3ビットのアドレス信号部のデコード結果を表す信号を入力する第5のインバータ回路部と、第5のインバータ回路部からの信号を入力する第6のインバータ回路部と、を有することができる。なお、第2のデコード部742および第5のインバータ回路部は、NAND回路部を構成する。
図11の第2のデコード部742は、上位3ビットのアドレス信号部のデコード結果を表す信号を入力する第5のインバータ回路部と、第5のインバータ回路部からの信号を入力する第6のインバータ回路部と、を有することができる。なお、第2のデコード部742および第5のインバータ回路部は、NAND回路部を構成する。
図13は、図10の出力回路の変形例を示す。
出力回路77は、レベルシフタ部76を有することができる。レベルシフタ部76は、第1のデコード部741からの信号のレベルをシフトさせる第1のレベルシフタ部L/S(L0〜L15)と、第2のデコード部742からの信号のレベルをシフトさせる第2のレベルシフタ部L/S(H0〜H7)と、を含む。各レベルシフタL/Sは、たとえば、第1または第2のデコード部741、742からの信号の電圧を変化させる。M個の論理積回路75は、レベルシフタ部76を介して第1および第2のデコード部741、742からの信号を入力する。
さらに、M個の論理積回路75の各々は、対応する1つのドライバ回路(駆動回路、バッファ回路)を有することができる。なお、図13(および図10)のデコード回路74は、たとえば、図1のデコード回路で構成してもよい。
出力回路77は、レベルシフタ部76を有することができる。レベルシフタ部76は、第1のデコード部741からの信号のレベルをシフトさせる第1のレベルシフタ部L/S(L0〜L15)と、第2のデコード部742からの信号のレベルをシフトさせる第2のレベルシフタ部L/S(H0〜H7)と、を含む。各レベルシフタL/Sは、たとえば、第1または第2のデコード部741、742からの信号の電圧を変化させる。M個の論理積回路75は、レベルシフタ部76を介して第1および第2のデコード部741、742からの信号を入力する。
さらに、M個の論理積回路75の各々は、対応する1つのドライバ回路(駆動回路、バッファ回路)を有することができる。なお、図13(および図10)のデコード回路74は、たとえば、図1のデコード回路で構成してもよい。
2m+n−1<M≦2m+nを満たすとき、2m−1<M0.5≦2mを満たすことを想定する。m+nビットのアドレス信号は、mビットのアドレス信号部とnビットのアドレス信号部とに分割される。このような条件で、レベルシフタ部76の個数を最小化することが可能となる。たとえば、Mが5〜8のとき、m=2、n=1である。Mが9〜16のとき、m=2、n=2である。Mが17〜32のとき、m=3、n=2である。Mが33〜64のとき、m=3、n=3である。Mが65〜128のとき、m=4、n=3である。Mが129〜256のとき、m=4、n=4である。Mが257〜512のとき、m=4、n=5である。Mが513〜1024のとき、m=5、n=5である。
3.集積回路装置
図14に集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図14に限定されるものではなく、種々の変形実施が可能である。メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。この場合、1画素は例えばR、G、Bの3サブピクセル(3ドット)で構成され、各サブピクセルについて例えば6ビット(nビット)の画像データが記憶される。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。なおメモリセルアレイ22のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
図14に集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図14に限定されるものではなく、種々の変形実施が可能である。メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。この場合、1画素は例えばR、G、Bの3サブピクセル(3ドット)で構成され、各サブピクセルについて例えば6ビット(nビット)の画像データが記憶される。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。なおメモリセルアレイ22のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
ロジック回路40(例えば自動配置配線回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に階調特性(γ特性)の調整データ(γ補正データ)を出力したり、電源回路90の電圧生成を制御する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリに書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。
図14において、ホストインターフェース回路46、RGBインターフェース回路48からは1画素単位でメモリ20へのアクセスが行われる。一方、データドライバ50へは、ホストインターフェース回路46、RGBインターフェース回路48とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。
データドライバ50は表示パネルのデータ線を駆動するための回路であり、図15(A)にその構成例を示す。データラッチ回路52は、メモリ20からのデジタルの画像データをラッチする。D/A変換回路54(電圧選択回路)は、データラッチ回路52にラッチされたデジタルの画像データのD/A変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路110から複数(例えば64段階)の階調電圧(基準電圧)を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路56(駆動回路、バッファ回路)は、D/A変換回路54からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路56の一部(例えば演算増幅器の出力段)をデータドライバ50には含ませずに、他の領域に配置する構成としてもよい。
走査ドライバ70は表示パネルの走査線を駆動するための回路であり、図13の出力回路77を採用することができる。走査アドレス生成回路が走査アドレス信号(ADR)を生成して出力し、アドレスデコーダ74が走査アドレスのデコード処理を行う。そしてこのデコード処理およびM個の論理積回路75により特定された走査線に対して、レベルシフタ76、ドライバ回路DR(駆動回路、バッファ回路)を介して走査電圧が出力される。
電源回路90は各種の電源電圧を生成する回路である。階調電圧生成回路(γ補正回路)110は階調電圧を生成する回路である。
本実施形態では、電気光学材料として液晶を用いる液晶装置に本発明を適用することができる、また、本発明は、エレクトロルミネッセンス、蛍光表示管、プラズマディスプレイ、或いは有機ELなど電気光学効果を利用した電気光学装置にも広く適用できる。
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、(場合によって技術常識を参照することによって、)変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびその変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
10 集積回路装置、20 メモリ、22 メモリセルアレイ、
24 ローアドレスデコーダ、26 カラムアドレスデコーダ、
28 ライト/リード回路、40 ロジック回路、42 制御回路、
44 表示タイミング制御回路、46 ホストインターフェース回路、
48 RGBインターフェース回路、50 データドライバ、52 データラッチ回路、
54 D/A変換回路、56 出力回路、70 走査ドライバ、72 シフトレジスタ、
74 デコード回路、75 論理積回路、ドライバ回路、76 レベルシフタ、
90 電源回路、110 階調電圧生成回路、741、742 デコード部、
743、744、745、747 論理積回路部、 746、748 論理回路部
24 ローアドレスデコーダ、26 カラムアドレスデコーダ、
28 ライト/リード回路、40 ロジック回路、42 制御回路、
44 表示タイミング制御回路、46 ホストインターフェース回路、
48 RGBインターフェース回路、50 データドライバ、52 データラッチ回路、
54 D/A変換回路、56 出力回路、70 走査ドライバ、72 シフトレジスタ、
74 デコード回路、75 論理積回路、ドライバ回路、76 レベルシフタ、
90 電源回路、110 階調電圧生成回路、741、742 デコード部、
743、744、745、747 論理積回路部、 746、748 論理回路部
Claims (12)
- mビットのアドレス信号部とnビットのアドレス信号部とを有するm+nビットのアドレス信号をデコードするデコード回路であって、
前記mビットのアドレス信号部をデコードする第1のデコード部と、
前記nビットのアドレス信号部をデコードする第2のデコード部と、
を含み、
前記第1のデコード部は、前記mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部と、前記mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部と、を有し、
前記第2のデコード部は、前記nビットのアドレス信号部のデコード結果を表す信号を出力する第3の論理積回路部と、前記nビットのアドレス信号部の一部のデコード結果を表す信号を出力する第4の論理積回路部と、を有し、
前記第2の論理積回路部は、前記m+nビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を入力し、
前記第4の論理積回路部は、前記出力イネーブル信号を入力する、デコード回路。 - 請求項1において、
前記第2の論理積回路部は、第1の少なくとも1つの論理積回路を有し、前記第1の少なくとも1つの論理積回路は、前記出力イネーブル信号を入力し、
前記第4の論理積回路部は、第2の少なくとも1つの論理積回路を有し、前記第2の少なくとも1つの論理積回路は、前記出力イネーブル信号を入力する、デコード回路。 - 請求項1において、
前記第2の論理積回路部は、第1の複数の論理積回路を有し、前記第1の複数の論理積回路の各々は、前記出力イネーブル信号を入力し、
前記第4の論理積回路部は、第2の複数の論理積回路を有し、前記第2の複数の論理積回路の各々は、前記出力イネーブル信号を入力する、デコード回路。 - 請求項1乃至3のいずれかにおいて、
前記第1のデコード部は、前記mビットのアドレス信号部の残部のデコード結果を表す信号を出力する第1の論理回路部であって、前記出力イネーブル信号を入力しない第1の論理回路部を、さらに有し、
前記第2のデコード部は、前記nビットのアドレス信号部の残部のデコード結果を表す信号を出力する第2の論理回路部であって、前記出力イネーブル信号を入力しない第2の論理回路部を、さらに有する、デコード回路。 - 出力回路であって、
m+nビットのアドレス信号をデコードするデコード回路と、
M個の論理積回路と、
を含み、
前記デコード回路は、
前記mビットのアドレス信号部をデコードする第1のデコード部と、
前記nビットのアドレス信号部をデコードする第2のデコード部と、
を有し、
前記第1のデコード部は、前記mビットのアドレス信号部のデコード結果を表す信号を出力する第1の論理積回路部と、前記mビットのアドレス信号部の一部のデコード結果を表す信号を出力する第2の論理積回路部と、を有し、
前記M個の論理積回路の各々は、
前記第1のデコード部からの信号および前記第2のデコード部からの信号を入力する、出力回路。 - 請求項5において、
前記第1のデコード部からの信号のレベルをシフトさせる第1のレベルシフタ部と、
前記第2のデコード部からの信号のレベルをシフトさせる第2のレベルシフタ部と、
をさらに含み、
前記M個の論理積回路の各々は、前記第1のデコード部からの信号を前記第1のレベルシフタ部を介して入力し、前記第2のデコード部からの信号を前記第2のレベルシフタ部を介して入力する、出力回路。 - 請求項5または6において、
2m+n−1<M≦2m+nを満たすとき、2m−1<M0.5≦2mを満たす、出力回路。 - 請求項1乃至4のいずれかのデコード回路を含む電気光学装置。
- 請求項5または6の出力回路を含む電気光学装置。
- 請求項1乃至4のいずれかのデコード回路を含む電子機器。
- 請求項5または6の出力回路を含む電子機器。
- デコード方法であって、
m+nビットのアドレス信号を準備し、
前記m+nビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を準備し、
下位nビットの一部のアドレス信号をデコードして第1のデコード結果を生成し、
下位nビットの残部のアドレス信号を前記出力イネーブル信号とともにデコードして第2のデコード結果を生成し、
前記第1のデコード結果と前記第2のデコード結果とをデコードして第3のデコード結果を生成し、
上位mビットのアドレス信号をデコードして第4のデコード結果を生成し、
前記第3のデコード結果と前記第4のデコード結果とをデコードして第5のデコード結果を生成するデコード方法。
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