JP2005326633A - コントローラドライバ及び表示装置 - Google Patents

Abstract

【課題】回路規模、消費電力の増大を抑止しながらオーバードライブ駆動を可能とする駆動装置の提供。
【解決手段】表示用メモリ１０１と、画像描画装置２０から供給される入力画像データを受け取り、表示用メモリ１０１より前記入力画像データの１フレーム前の画像データを読み出すメモリ制御回路１０４と、入力画像データと１フレーム前の読出し画像データとが一致すかを判定する画像データ制御回路１０８と、変換後画像データを出力するＬＵＴ１０９と、入力画像データと読出し画像データとが一致するときは入力画像データ、不一致のときは変換後画像データを出力する転送データ制御回路１１０と、１水平ライン分の画素の画像データをラッチするラッチ回路１０２と、転送される画像データを対応するラッチ回路でラッチするようにラッチ信号を生成出力するシフトレジスタ１０７と、データ線駆動回路１０３とを備えている。
【選択図】 図１

Description

本発明は、表示装置に関し、特に、上位装置と表示部との間に配設され表示部のデータ線の駆動制御を行う装置（「コントローラドライバ」という）及び表示装置に関する。

図１５は、従来のコントローラドライバの典型的な構成の一例を示す図である（例えば後記非特許文献１参照）。図１５を参照すると、このコントローラドライバ１００（表示制御駆動装置）は、上位装置をなすＣＰＵ（中央演算処理装置）等の画像描画装置２０と、表示部３０との間に配設され、画像描画装置２０から表示すべき画像データを受けて表示部３０への表示を制御する装置であって、少なくとも１フレーム分の画像データを蓄積する表示用メモリ１２１（「フレームメモリ」ともいう）と、ラッチ回路１２２と、データ線駆動回路１２３と、メモリ制御回路１２４と、タイミング制御回路１２５と、階調電圧発生回路１２６と、を備えている。なお、図１５に示したコントローラドライバは、例えば半導体装置（ＩＣ）として構成される。

コントローラドライバ１００において、メモリ制御回路１２４は、画像描画装置２０から供給される画像データ（１画素（ピクセル）あたりｋビット）を入力し、表示用メモリ１２１に１フレーム分（水平方向に、Ｈ画素（ピクセル）、垂直方向に、Ｖピクセル、１ピクセルあたりｋビット）の画像データを書き込む。

また、タイミング制御回路１２５は、メモリ制御回路１２４にタイミング制御信号を出力し、ラッチ回路１２２に対してラッチ信号を供給し、ゲート線駆動回路３１に対してゲートスタートパルス信号を供給し、データ線駆動回路１２３にストローブ信号ＳＴＢを供給する。

そして、ラッチ回路１２２は、表示用メモリ１２１から読み出されて出力される１ライン分（Ｈピクセル×ｋビット）のデータを、タイミング制御回路１２５からのラッチ信号に応答してラッチし、データ線駆動回路１２３に供給する。

データ線駆動回路１２３は、階調電圧発生回路１２６からの階調電圧出力（アナログ電圧）を受け、ラッチ回路１２２からのデジタルデータ信号を（ｋビット）受け、該データ信号に対応する階調電圧信号により表示部３０のデータ線を駆動する。データ線駆動回路１２３は、タイミング制御回路１２５からのストローブ信号ＳＴＢによって活性化される。そして、ゲート線駆動回路３１により選択され、活性化されたゲート線に接続する画素スイッチ（不図示）がオンし、該画素スイッチが接続するデータ線からの階調電圧信号が、画素の表示素子（液晶素子の場合、画素電極）に印加され、これにより、１水平ライン分の画素の表示が行われ、以下、同様にして、表示用メモリ１２１から順次、出力されるラインの画素の画像データが、ラッチ回路１２２でラッチされ、データ線駆動回路１２３から階調電圧信号が表示部３０に出力され、ゲート線駆動回路３１により選択された１水平ラインの表示が順次行われ、１フレームを構成するＶライン分の表示が行われる。ゲート線駆動回路３１は、ゲートスタートパルス信号を受けて、選択ラインを１つ進め、対応するゲート線を活性化させる。ゲート線駆動回路３１は、例えばゲートスタートパルス信号をシフトクロックとして受け、活性化するゲート線を順次シフトするシフトレジスタにより構成される。

なお、図１５に示すコントローラドライバ１００において、ラッチ回路１２２は、１ライン分に相当するＨ画素分の画像データ（1画素あたり画像データはｋビット）をそれぞれラッチするＨ個の並置されたラッチ回路（各ラッチ回路は、ｋビットのパラレルデータを入力されるラッチ信号で同時ラッチする）を備えている。同様にして、データ線駆動回路１２３は、Ｈ個のラッチ回路からの出力をそれぞれ受け、Ｈ本のデータ線を駆動するＨ個の並置されたデータ線駆動回路を備えている。また、図１５では、単に、説明の簡単のため、画素の画像データは輝度信号のみのグレイスケール表示としている。１画素のデータとしてＲＧＢデータを具備した場合、１画素あたりの画像データは例えば３×ｋビットとなる。

図１６には、図１５に示した表示装置のタイミング動作の一例が示されている。図１６において、ＣＬＫは、コントローラドライバ１００に供給されるクロック信号、アドレスは、表示用メモリ１２１のアクセスアドレス、ｋビットの入力画像データ［ｋ−１：０］は、画像描画装置２０からコントローラドライバ１００へ供給されるｋビット幅の画像データである。なお、入力画像データ［ｋ−１：０］の［ｋ−１：０］は０ビット目からｋ−１ビット目までのビット幅ｋのパラレルビットデータを表している。表示用メモリ制御信号は、メモリ制御回路１２４から表示用メモリ１２１へ出力され、ラッチ信号は、タイミング制御回路１２５からラッチ回路１２２へ出力される信号である。また、ストローブ信号ＳＴＢは、タイミング制御回路１２５からデータ線駆動回路１２３に供給される信号である。

図１６に示すように、メモリ制御回路１２４の制御のもと、クロック信号ＣＬＫの１サイクル毎に出力される表示用メモリＷＲＩＴＥ信号（パルス信号）に応じて、書き込み画像データが、表示用メモリ１２１の対応するアドレスに、１クロックサイクル毎に順次書き込まれる。すなわち、１水平ラインの画素分の入力画像データとして、表示用メモリ１２１の列方向のアドレスｙが０、行方向のアドレスｘが０〜ｎまでのｎ＋１個（＝Ｈ個）のアドレスに対応して、ｎ＋１画素分の入力画像データが順次入力され、メモリ制御回路１２４は、１クロックサイクル毎に表示用メモリＷＲＩＴＥ信号（パルス信号）を出力し、表示用メモリＷＲＩＴＥ信号に応答して、書き込み画像データは１画素単位で、表示用メモリ１２１に順番に書き込まれる。図１６に示す例では、書き込み画像データＤ０、Ｄ１、Ｄ２、Ｄ３、…、Ｄｎ−１、Ｄｎが、１クロックサイクル毎に活性化される表示用メモリＷＲＩＴＥ信号に応答して、順次、表示用メモリ１２１に書き込まれる。表示用メモリ１２１に格納された画像データは、表示用メモリ１２１から、例えば１ラインごと（Ｈ画素毎）に読み出され、並列に出力された１水平ライン分の画素の画像データは、タイミング制御回路１２５から出力されるラッチ信号に応答して、ラッチ回路１２２のＨ個のラッチ回路でラッチされ、ストローブ信号ＳＴＢに応答して活性化されるデータ線駆動回路１２３より、画像データに対応した階調電圧が、表示部３０のデータ線に出力される。

なお、上記した従来のメモリ内蔵コントローラドライバは、１フレーム分の表示用メモリ１２１を内蔵し、表示画面が切り替らない場合には、画像描画装置（ＣＰＵ）２０からの画像データ転送を止め、表示用メモリ１２１に格納した画像データを、表示部３０に出力するようにしている。また、表示画面が切り替った場合でも、変更された画素のみの画像データを、画像描画装置（ＣＰＵ）２０から転送することにより、消費電力を削減することを目的として表示用メモリ１２１を内蔵している。

ところで、近年、携帯端末においてビデオ、ＴＶ機能等が搭載され、高機能化により、動画を表示させる場合も増えている。１フレームは、６０Ｈｚ（１６．７ｍｓｅｃ）程度である。液晶材料の応答速度は、白表示と黒表示の２値表示で、例えば２０乃至３０ｍｓｅｃ程度であり、中間表示を行う場合には、１００ｍｓｅｃを超える場合もある。

図１７は、液晶パネルの応答例を模式的に示す図である。図１７に示すように、印加電圧の変化に対して、輝度の応答は遅れる。例えば、所望の輝度に達するまでの応答時間として、数フレーム期間を要する場合がある。

この液晶の応答速度を改善する方法として、従来より、オーバードライブ駆動が提案されている。オーバードライブ駆動は、図１８に示すように、画像に変化があった場合に、液晶パネルに、立ち上がり時には、通常より高い電圧を印加し、立ち下がり時には、通常より低い電圧を印加することにより、階調変化時の応答速度を向上させるものである。遷移の方向によりオーバードライブ、アンダードライブが混在するため、オーバードライブ、アンダードライブの代わりに、応答時間補償（ＲＴＣ；Response Time Compensation）という用語が用いられる場合もある（例えば後記非特許文献２）。

図１９は、オーバードライブ駆動を行う構成の一例を示す図である（例えば後記特許文献１参照）。図１９に示すように、この液晶パネル装置は、セグメント電極駆動回路２０４を備えたものであり、表示用デジタル画像を、１フレーム分記憶する画像メモリ２０１と、デジタル画像データと、画像メモリ２０１から１フレーム遅れて読み出される画像データの２入力に対応する画像データのテーブルを記憶したＲＯＭ（読み出し専用メモリ）２０２（「ルックアップテーブル」ともいう）とを備え、画像データが変化した場合には、その変化の方向の度合いに応じて予めＲＯＭ２０２に格納されている最適な画像データを読み出して液晶パネルを駆動し、その光透過率の立ち上がり、立ち下がりを必要十分な範囲で急峻とさせるようにしている。なお、同期制御回路２０３は、画像メモリ２０１への書き込み、読み出し、セグメント電極駆動回路２０４、コモン電極駆動回路２０５へのタイミング信号を供給する。

なお、フレームメモリとルックアップテーブルを用いてオーバードライブを行う液晶パネル駆動装置において、入力データの一部とフレームメモリからの前フレームデータの一部がアドレスとしてルックアップテーブルに与えられ、ルックアップテーブルからの出力データと入力データのアドレスの非利用部分とに基づいてオーバードライブとなるデータを生成する構成とし、ルックアップテーブルのメモリ量を削減しつつ、オーバドライブデータの段差を少なくした構成も知られている（例えば後記特許文献２参照）。

特開平４−３６５０９４号公報（図１） 特開２００４−７８１２９号公報（図１） μＰＤ１６１６２２ データ・シートＳ１５４６９ＪＪＶ０ＤＳ 「ＲＡＭ内蔵３８６出力ＴＦＴ−ＬＣＤ用ソースドライバ」、第２頁、ULR<http://www.necel.com/nesdis/images/S15649JJ2V0DS00.pdf"> Richard I.McCartney,48.3: A Liquid Crystal Display Response Time Compensation Feature Integrated into and LCD Panel Timing Controller", SID 03 DIGEST

ところで、図１９に示した構成を、携帯端末の表示装置のコントローラドライバ（「コントローラドライバＩＣ」ともいう）に適用すると、表示用メモリとは別に、１フレーム前の画像データを格納しておく画像メモリを配設することが必要とされる。このため、回路規模が増大し、消費電力が増大し、また、配線も増える。

この点について、図１５に示したコントローラドライバ１００を例に説明する。図１５に示すように、このコントローラドライバ１００においては、表示用メモリ１２１から読み出された画像データがラッチ回路１２２に転送される構成とされている。かかる構成において、オーバードライブ駆動を実現する場合、入力画像データをオーバードライブ処理し、オーバードライブ後の画像データを表示用メモリ１２１に書き込む必要がある。

前述したように、オーバードライブ処理は、入力画像データと１フレーム前の画像データとに基づき、ルックアップテーブルで決定される。このため、図１５の構成を、オーバードライブ駆動対応とするには、入力画像１フレーム前の画像データを保持しておくためのフレームメモリが別途必要とされる。

そして、オーバドライブ駆動に対応すべく、２フレーム分の画像データを記憶するメモリを用意しておくことは、回路規模の増大、消費電力の増大を招く。このため、低消費電力化、小型化が要請される携帯通信端末等への適用を著しく困難としている。

したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、回路規模の増大を抑止し、消費電力の低減を図りながら、オーバードライブ駆動等の応答時間補償を可能とするドライバ及び表示装置を提供することにある。

本願で開示される発明は、上記目的を達成するため、代表的には概略以下の通りである。

本発明の１つのアスペクト（側面）に係るコントローラドライバ（制御駆動装置）は、少なくとも１フレーム分の画像データを記憶する表示用メモリと、画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、前記入力画像データと前記１フレーム前の読み出し画像データとを入力し、前記入力画像データと前記１フレーム前の読み出し画像データとに基づき決定される変換後画像データを出力する変換回路と、前記入力画像データと前記１フレーム前の読み出し画像データとを比較する回路と、前記入力画像データと前記１フレーム前の読み出し画像データとの比較結果に基づき、前記変換回路による前記変換後画像データ又は前記入力画像データのいずれを出力するか判定し、前記変換後画像データ又は前記入力画像データの一方の画像データを出力する転送データ制御回路と、前記転送データ制御回路から出力される画像データを、直接に又は所定の回路を介して間接に受けとり、入力されるラッチ信号に応答してラッチする複数のラッチ回路と、前記複数のラッチ回路からそれぞれ出力される画像データを入力として受け、前記画像データに応じた出力信号をそれぞれ出力する複数の駆動回路と、を備えている。

本発明の他のアスペクト（側面）に係るコントローラドライバは、少なくとも１フレーム分の画像データを格納する表示用メモリを備え、画像描画装置と表示部との間に設けられるコントローラドライバであって、少なくとも１フレーム分の画像データを格納する表示用メモリを備え、画像描画装置と表示部との間に設けられるコントローラドライバであって、前記画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、前記入力画像データと、前記表示用メモリより読み出された前記１フレーム前の読み出し画像データとを入力し、前記入力画像データと前記読み出し画像データとが一致するか不一致であるかを判定する画像データ制御回路と、前記入力画像データと前記１フレーム前の読み出し画像データとに基づき、変換後画像データを出力する変換回路と、前記画像データ制御回路での判定結果に基づき、前記入力画像データと前記１フレーム前の読み出し画像データとが一致するときは、前記入力画像データを出力し、不一致のときは、前記変換後画像データを出力する転送データ制御回路と、前記転送データ制御回路の出力端とスイッチを介して接続される複数のラッチ回路と、前記複数のラッチ回路のそれぞれに対してラッチ信号を生成して供給するシフト回路と、前記複数のラッチ回路からの出力を受け、対応するデータ線をそれぞれ駆動する複数のデータ線駆動回路と、を備えている。

本発明の他のアスペクト（側面）に係るコントローラドライバは、少なくとも１フレーム分の画像データを格納する表示用メモリを備え、画像描画装置と表示部との間に設けられるコントローラドライバであって、前記画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、前記入力画像データと、前記表示用メモリより読み出された前記１フレーム前の読み出し画像データとを入力し、前記入力画像データと前記読み出し画像データとが一致するか不一致であるかを判定する画像データ制御回路と、前記入力画像データと前記１フレーム前の読み出し画像データとに基づき、変換後画像データを出力する変換回路と、前記画像データ制御回路での判定結果に基づき、前記入力画像データと前記１フレーム前の読み出し画像データとが一致するときは、前記入力画像データを出力し、不一致のときは、前記変換後画像データを出力する転送データ制御回路と、
前記転送データ制御回路から出力される画像データを、順次シフトし、多くとも１ラインまでの複数の画像データを保持するデータシフト回路と、前記データシフト回路の出力端とスイッチを介して接続され、前記スイッチがオンのとき、前記データシフト回路からの複数の画像データをそれぞれ受け、共通のラッチ信号に応答してラッチする複数のラッチ回路と、前記複数のラッチ回路からの出力を受け、対応するデータ線をそれぞれ駆動する複数のデータ線駆動回路と、を備えている。

本発明のさらに他のアスペクト（側面）に係るコントローラドライバは、少なくとも１フレーム分の画像データを格納する表示用メモリを備え、画像描画装置と表示部との間に設けられるコントローラドライバであって、前記画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、前記入力画像データと、前記表示用メモリより読み出された前記１フレーム前の読み出し画像データとを入力し、前記入力画像データと前記読み出し画像データとが一致するか不一致であるかを判定する画像データ制御回路と、前記入力画像データと前記１フレーム前の読み出し画像データとに基づき、変換後画像データを出力する変換回路と、前記画像データ制御回路での判定結果に基づき、前記入力画像データと前記１フレーム前の読み出し画像データとが一致するときは、前記入力画像データを出力し、不一致のときは、前記変換後画像データを出力する転送データ制御回路と、前記転送データ制御回路から出力される画像データを対応するアドレスに格納し、多くとも１ラインまでの複数の画像データを記憶するメモリ回路と、前記メモリ回路の出力端とスイッチを介して接続され、前記スイッチがオンのとき、前記メモリ回路からの複数の画像データをそれぞれ受け、共通のラッチ信号に応答してラッチする複数のラッチ回路と、前記複数のラッチ回路からの出力を受け、対応するデータ線をそれぞれ駆動するデータ線駆動回路と、を備えている。

本発明のさらに他のアスペクト（側面）に係る装置は、フレームメモリとルックアップテーブルとを用いて応答時間の補償を行うコントローラドライバであって、応答時間補償モードのときは、入力データと前記フレームメモリからの１フレーム前のデータを前記ルックアップテーブルに入力し、前記入力データと前記１フレーム前のデータの比較結果に基づき、前記入力データに関して応答時間の補償が必要な場合、前記ルックアップテーブルからのデータを出力する制御回路を備え、前記制御回路からの出力データが対応するラッチ回路でラッチされ、前記ラッチ回路から出力されるデータを受けるデータ線駆動回路が前記データに応じた信号を出力し、前記応答時間補償モードでないときは、前記制御回路の出力は前記ラッチ回路から切り離され、前記フレームメモリから出力されるデータが対応する前記ラッチ回路でラッチされ、前記ラッチ回路から出力されるデータを受ける前記データ線駆動回路が前記データに応じた信号を出力し、１つのフレームメモリを具備することで応答時間の補償を可能としている。

本発明によれば、入力画像データと１フレーム前の読み出し画像データとを比較してオーバードライブ駆動を行うコントローラドライバにおいて、フレームメモリの追加を不要としており、回路の小型化、配線の増大の回避、及び消費電力の低減の実現を図ることができる。

本発明を実施するための最良の形態について説明する。本発明の一実施の形態に係る、表示用の制御駆動装置（コントローラドライバ）は、図１を参照すると、表示用メモリ（１０１）と、画像描画装置（２０）から供給された入力画像データを受け取り、表示用メモリ（１０１）より前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを、書き込み画像データとして、表示用メモリ（１０１）に供給する制御を行うメモリ制御回路（１０４）と、メモリ制御回路（１０４）から入力画像データを受け取って一時的に保持し、メモリ制御回路（１０４）の制御のもと表示用メモリ（１０１）より読み出された１フレーム前の読み出し画像データを一時的に保持し、前記入力画像データと前記１フレーム前の読み出し画像データとが一致するか不一致であるか判定する画像データ制御回路（１０８）と、前記入力画像データと前記１フレーム前の読み出し画像データとに基づき決定される変換後画像データを出力する変換回路（１０９）と、前記入力画像データと前記１フレーム前の読み出し画像データとが一致するときは、前記入力画像データを出力し、不一致のときは、前記変換後画像データを出力する転送データ制御回路（１１０）と、複数画素分（例えば１ライン画素分）の画像データをラッチするラッチ回路群（１０２）と、転送データ制御回路（１１０）から転送スタート信号でオンされるスイッチ（１１１）を介して転送される画像データを、ラッチ回路群（１０２）のうち、対応するラッチ回路でラッチするようにラッチ信号を生成出力するシフトレジスタ回路（１０７）と、ラッチ回路群の各ラッチ回路の出力を受け、対応するデータ線を駆動するデータ線駆動回路群（１０３）とを備えている。

画像データ制御回路（１０８）は、画像描画装置（２０）から動画静止画識別信号を入力し、動画静止画識別信号が静止画を示すときは、前記入力画像データを書き込みデータとして表示用メモリ（１０１）に供給するように制御する。そして、表示用メモリ（１０１）から出力される複数（例えば１ライン分）の画像データがラッチ回路群（１０２）に供給され、前記ラッチ回路群では静止画用のラッチ信号に基づき、表示用メモリ（１０１）から出力される１ライン分の画像データをサンプルしてデータ線駆動回路群（１０３）に出力する。

一方、動画静止画識別信号が動画を示すときは、メモリ制御回路（１０４）の制御のもと、入力画像データの１フレーム前の画像データが、表示用メモリ（１０１）より読み出され、画像データ制御回路（１０８）に一時的に保持されている該入力画像データが、表示用メモリ（１０１）に供給され、対応するアドレスに書き込まれる。そして、画像データ制御回路（１０８）では、入力画像データと１フレーム前の読み出し画像データとが一致するか否か判定し、判定結果に基づき、転送データ制御回路（１１０）から、入力画像データ又は変換後画像データが出力され、オン状態とされたスイッチ（１１１）を介して、ラッチ回路群（１０２）に供給される。そして、シフトレジスタ回路（１０７）から出力されるラッチ信号に応答して、ラッチ回路群（１０２）のうち対応するラッチ回路にて、画像データがサンプルされ、対応するデータ線駆動回路（１０３）に供給される。

本発明の一実施の形態によれば、動画表示時にオーバードライブ駆動を行う際、表示用メモリ（１０１）からの１フレーム前の画像データの読み込みと、現画像データの表示用メモリ（１０１）への書き込みとを、複数画素単位で行うため、少ない表示用メモリ（１０１）のアクセス回数で、動画ボケを抑制することができる。

また、本発明の一実施の形態によれば、変換回路（１０９）でオーバードライブ駆動用に変換された画像データをラッチ回路１０２へ転送する際に、表示用メモリ（１０１）からラッチ回路（１０２）への配線（データバス）１１２を利用しているため、配線数が増加することなく、オーバードライブ駆動を実現することができる。

さらに、本発明の一実施の形態によれば、静止画表示時には、前述した従来技術と同様に、表示用メモリ（１０１）に格納された画像データを１水平ライン（水平画素数）単位で読み出し、ラッチ回路（１０２）を介して表示し、動画表示時には、上記したようにオーバードライブ駆動を行うように表示する。このように、静止画表示時と動画表示時でコントローラドライバの制御の態様を変更することで、静止画表示時、動画表示時に最適な駆動方法を選択することを可能としている。また、静止画表示時、動画表示時のコントローラドライバの制御態様の切り替えは、画像描画装置（ＣＰＵ）（２０）側から、制御駆動装置（コントローラドライバ）に入力される識別信号によって行われる。以下具体的な実施例に即して詳細に説明する。

図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、本実施例において、コントローラドライバ１０は、画像描画装置２０と表示部３０との間に配設されており、表示用メモリ１０１と、ラッチ回路１０２と、データ線駆動回路１０３と、メモリ制御部１０４と、タイミング制御回路１０５と、階調電圧発生回路１０６と、シフトレジスタ１０７と、画像データ制御回路１０８と、ルックアップテーブル１０９と、転送データ制御回路１１０と、スイッチ１１１と、データ転送用の配線１１２を備えている。ここで、画像描画装置２０はＣＰＵ等からなり、表示部３０は、例えばＬＣＤ（Liquid Crystal Display）あるいはＥＬ（Electro Luminescence）ディスプレイ等よりなる。

コントローラドライバ１０において、表示用メモリ１０１は、１フレーム分（Ｈ×Ｖ個の画素）の画像データ（ｋビット）を蓄積する。

メモリ制御回路１０４は、ＣＰＵ等の画像描画装置２０から入力画像データ（１画素あたりｋビット）を入力し、画像描画装置２０からメモリ制御信号を入力し、表示用メモリ制御信号を生成して表示用メモリ１０１に供給する。メモリ制御回路１０４は、図１５に示した構成と同様、タイミング制御回路１０５からタイミング制御信号を受ける。タイミング制御回路１０５は、ゲート線駆動回路３１に対してゲートスタートパルス信号を供給し、データ線駆動回路１０３にストローブ信号ＳＴＢを供給する。

画像データ制御回路１０８は、画像描画装置２０から出力される動画・静止画を識別するための動画静止画識別信号を入力し、メモリ制御回路１０４から入力画像データを入力して入力データレジスタ（不図示）に保持する。画像描画装置２０からコントローラドライバ１０に供給される入力画像データが動画である場合に、動画静止画識別信号は動画を示す値に設定され、入力画像データが静止画である場合、動画静止画識別信号は静止画を示す値に設定される。画像描画装置２０からの入力画像データは、例えばｋビット幅のデータバスを介して、コントローラドライバ１０に、１画素毎に順次供給される。なお、図１等では、説明の簡単のため、画素の画像データ（１画素あたりｋビット）は輝度信号のみのグレイスケール表示としている。１画素のデータとしてＲＧＢデータを具備した場合、１画素あたりの画像データは例えば３×ｋビットとなる。

以下では、本実施例における画像データ制御回路１０８、ルックアップテーブル１０９、転送データ制御回路１１０、シフトレジスタ１０７、メモリ制御回路１０４、タイミング制御回路１０５、ラッチ回路１０２、及びデータ線制御回路１０３について、画像描画装置２０からの動画静止画識別信号が動画である場合におけるデータの流れ及び制御について、その概略を説明する。

すなわち、動画静止画識別信号が動画である場合、画像データ制御回路１０８は、すでに表示用メモリ１０１に書き込まれている１フレーム前の画像データを２画素分、並列して読み出して、該読み出した２画素分の画像データを読み出しデータレジスタ（不図示）に保持する。また、画像データ制御回路１０８からは、２画素分の入力画像データが、２画素分のメモリ書き込み画像データ（ｋビット×２）として出力され、メモリ制御回路１０４の制御のもと、表示用メモリ１０１に書き込まれる。ここで、表示用メモリ１０１に書き込まれる２画素分のメモリ書き込み画像データは、メモリ制御回路１０４の制御のもと、１フレーム前の２画素分のメモリ読み出し画像データが読み出されたアドレスに、該２画素分のメモリ読み出し画像データの読み出しタイミングと時間をずらして書き込まれる。

そして、画像データ制御回路１０８は、メモリ制御回路１０４から受け取った入力画像データ（ｋビット）と、該入力画像データの１フレーム前のメモリ読み出し画像データ（ｋビット）とが不一致であるか否か判定し、判定結果を不一致信号として転送データ制御回路１１０に供給する。

さらに、画像データ制御回路１０８は、メモリ制御回路１０４から受け取った入力画像データ（ｋビット）を転送データ制御回路１１０に供給し、入力画像データと１フレーム前のメモリ読み出し画像データとをルックアップテーブル１０９に供給する。

ルックアップテーブル１０９では、画像データ制御回路１０８から供給された入力画像データ（ｋビット）と、該入力画像データの１フレーム前の画像データ（ｋビット）とを入力し、入力したそれぞれの画像データをアドレスとして読み出される画像データ（オーバードライブ又はアンダードライブ駆動を行うためのデータであり、「変換後画像データ」という）を、転送データ制御回路１１０に出力する。変換後画像データは、入力画像データと１フレーム前のメモリ読み出し画像データに対する変化の方向の度合いに応じて、表示素子の輝度の応答の立ち上がり、立ち下がりを必要十分な範囲で急峻とさせるための信号値に設定されている。

転送データ制御回路１１０は、画像データ制御回路１０８より出力される、不一致信号と入力画像データとを受け取り、ルックアップテーブル１０９から出力される変換後画像データとを受け取り、不一致信号が不一致を示すときには、変換後画像データを選択出力し、不一致信号が一致を示すときには、入力画像データを出力する。

本実施例では、転送データ制御回路１１０は、２画素分の画像データ（ｋビット×２）を並列に出力する。例えば偶数番目のデータを上位ｋビット、奇数番目のデータを下位ｋビットに格納するレジスタを備え、該レジスタから２画素分（ｋビット×２）の画像データを、オン状態に設定されたスイッチ１１１を介して、ラッチ回路１０２（Ｈ個分のラッチ回路）に供給される。

スイッチ１１１は、メモリ制御回路１０４からの転送スタート信号が活性状態の期間、オン状態とされる。

本実施例において、シフトレジスタ１０７は、Ｈ／２段の縦続接続されたフリップフロップよりなり、タイミング制御回路１０５から供給されるラッチ／シフト信号のうちのシフト信号によってシフト駆動され、Ｈ／２個のラッチ信号を、転送データ制御回路１１０から出力される２画素分の画像データに対応して順次活性化して出力する。すなわち、シフトレジスタ１０７は、動画静止画識別信号が動画である場合に、Ｈ／２段のフリップフロップよりそれぞれ出力され、活性化のタイミングが、それぞれ、タイミング制御回路１０５から供給されるシフト信号の周期分ずれているＨ／２個のラッチ信号を出力する。なお、静止画のときのシフトレジスタ１０７の動作については後述する。

ラッチ回路１０２は、１水平ライン分のＨ個の画素に対応してＨ個のラッチ回路が並置されて構成され、Ｈ個のラッチ回路は、それぞれ、１画素ｋビットの画像データをラッチして出力する。Ｈ個のラッチ回路において、２個のラッチ回路は、シフトレジスタ１０７から出力されるラッチ信号を共有している。すなわち、転送データ制御回路１１０から出力された２画素分の画像データ（ｋビット×２）のそれぞれに対応する２つのラッチ回路は、シフトレジスタ１０７から出力される共通のラッチ信号に応答して、該２画素分の画像データをそれぞれラッチし、ラッチした２画素分の画像データをそれぞれに対応する２つのデータ線駆動回路の入力端に供給する。

データ線駆動回路１０３は、入力端が、Ｈ個のラッチ回路の出力端にそれぞれ接続され、出力端がＨ本のデータ線にそれぞれ接続されたＨ個のデータ線駆動回路が並置されて構成される。Ｈ個のデータ線駆動回路は、それぞれ、対応するラッチ回路から出力されるｋビットの画像データを入力し、階調電圧発生回路１０６からの階調電圧を入力し、タイミング制御回路１０５からのストローブ信号ＳＴＢの活性化に応答して、入力された画像データに対応する信号電圧で、表示部３０のデータ線を駆動する。そして、タイミング制御回路１０５からのゲートスタートパルス信号を受けるゲート線駆動回路３１により選択され、活性化されたゲート線に接続する画素スイッチ（不図示）がオンし、該画素スイッチが接続するデータ線からの階調電圧信号が画素の表示素子に印加され、これにより、１水平ライン分の画素の表示が行われる。以下、同様にして、次のラインの画像データについても、転送データ制御回路１１０から順次出力される２画素単位の画像データが、シフトレジスタ１０７から順次出力されるＨ／２本のラッチ信号により、対応する２個のラッチ回路で順次ラッチされ、画像データに対応する階調電圧信号がデータ線駆動回路１０３からＨ本のデータ線に出力され、ゲート線駆動回路３１により選択されたラインの表示が順次行われ、１フレームを構成するＶライン分の表示が行われる。

次に、図１に示す本実施例において、画像描画装置２０からの入力画像データが静止画である場合の動作について説明する。画像データ制御回路１０８は、メモリ制御回路１０４からの入力画像データを、２画素並列のメモリ書き込みデータとして表示用メモリ１０１に書き込む。表示用メモリ１０１から読み出された画像データは、１ライン分、並列に、ラッチ回路１０２に供給される。

動画静止画識別信号が静止画である場合には、シフトレジスタ１０７は、タイミング制御回路１０５からのラッチ／シフト信号のうちラッチ信号に基づき、Ｈ／２個のラッチ信号を共通のタイミングで活性化して出力する制御を行う。Ｈ個のラッチ回路でラッチされた１ライン分の画像データは、データ線駆動回路１０３に並列に供給され、画像データに応じた階調電圧にて、第１乃至第Ｈのデータ線が駆動される。タイミング制御回路１０５からのゲートスタートパルス信号を受けるゲート線駆動回路３１により選択され活性化されたゲート線に接続する画素スイッチ（不図示）がオンし、該画素スイッチが接続するデータ線からの階調電圧信号が、画素（表示素子）に印加され、これにより、１ライン分の表示が行われ、以下、同様にして、表示用メモリ１０１から１ライン毎（Ｈ個）に順次出力されるＨ個の画像データが、Ｈ個のラッチ回路でラッチされ、ラッチ回路からの画像データに対応する階調電圧信号がデータ線駆動回路１０３からＨ本のデータ線に出力され、ゲート線駆動回路３１により選択されたラインの表示が順次行われ、１フレームを構成するＶライン分の表示が行われる。

本実施例においては、表示用メモリ１０１への２画素毎の書き込み画像データの転送、表示用メモリ１０１からの２画素毎の読み出し画像データの転送、２画素毎のラッチ回路への転送において、画像描画装置２０からの入力画像データの転送クロックの２分周クロックを用いて画像データの転送が行われる。このため、転送クロックの周波数を増大させることなく、オーバードライブ駆動を実現することができる。

また、本実施例では、動画静止画識別信号が動画である場合に、転送データ制御回路１１０から出力される画像データのラッチ回路１０２へのデータ転送経路として、動画静止画識別信号が静止画のときにデータ転送経路として用いられる表示用メモリ１０１からラッチ回路１０２への配線（データバス）１１２を利用している。かかる構成の本実施例によれば、オーバードライブ駆動機能を実現した場合にも、ラッチ回路１０２までの配線が増えず、チップ面積の増大を抑止している。すなわち、本実施例において、動画静止画識別信号が動画である場合に、転送データ制御回路１１０の出力を、転送スタート信号が活性状態の期間オン状態とされるスイッチ１１１によってデータ転送用の配線１１２に接続し、転送データ制御回路１１０から出力される画像データを、配線１１２からラッチ回路１０２に転送するようにしている。そして、動画静止画識別信号が静止画である場合には、スイッチ１１１は常時オフ状態とされ、転送データ制御回路１１０の出力を、配線１１２から切り離している。以上説明したように、同一の形態で静止画時は、従来と同様の電力を保ち、動画表示のときのみオーバードライブを行うように切り替えることができる。

なお、図１には、データ線駆動回路１０３は、データ線を電圧駆動する構成が示されているが、表示部３０の画素が電流駆動型の表示素子からなる場合には、階調電圧発生回路１０６は、電流発生回路に置き換えられ、データ線駆動回路１０３のＨ個のデータ線駆動回路は、それぞれ、対応するラッチ回路から出力される画像データに応じた、駆動電流にて、対応するデータ線を駆動する構成とされる。

図２は、図１に示した本発明の第１の実施例において、動画静止画識別信号が動画である場合の動作を説明するためのタイミング図である。図２において、ＣＬＫは、駆動クロック信号である。アドレスは、１ライン分の入力画像データの表示用メモリの格納アドレスである。図２では、１ラインの入力画像データは、ｙアドレス０、ｘアドレスとして、０〜ｎまでのアドレスとされ、ｋビットの入力画像データはＤ０〜Ｄｎとされる。なお、図１では、表示用メモリ１０１の１ラインはＨ画素とされており、Ｈは、図２のアドレス（０，ｎ）のｎと、Ｈ＝ｎ＋１の関係にある。以下、図１及び図２を参照して、本発明の第１の実施例の動作を説明する。

メモリ制御回路１０４は、表示用メモリ制御信号として、表示用メモリＲＥＡＤと表示用メモリＷＲＩＴＥを、クロックサイクル毎、交互に出力している。表示用メモリ１０１へのメモリ書き込み画像データの転送は、２画素（ｋビット×２）毎にパラレルに行われ、表示用メモリ１０１からの読み出されたメモリ読み出し画像データも２画素（ｋビット×２）毎にパラレルに行われ、転送レートは、画像描画装置２０からの入力画像データの半分とされる。

シフトレジスタ１０７は、タイミング制御回路１０５から供給されるシフト信号（クロック信号ＣＬＫの２クロックサイクル周期）に基づき、互いに２クロックサイクル位相がずれたラッチ信号０、ラッチ信号１、…、ラッチ信号（ｎ−２）/２、ラッチ信号（ｎ−１）/２＝Ｈ／２を順次出力する。

タイミング制御回路１０５は、シフトレジスタ１０７からラッチ信号（ｎ−１）/２（パルス信号）が出力され、１ライン分（Ｈ個）の画素の画像データがラッチ回路１０２でラッチされた後、ストローブ信号ＳＴＢ（パルス信号）を生成出力し、該ストローブ信号ＳＴＢをデータ線駆動回路１０３へ供給する。

画像データ制御回路１０８は、メモリ制御回路１０４からの１画素単位（ｋビット）の入力画像データを入力して、２画素分の画素の画像データ（２×ｋビット幅）を出力する入力データレジスタ（図１では不図示、図３の１０８１）と、表示用メモリ１０１からのメモリ読み出し画像データ（２×ｋビット幅）を入力して記憶する読み出しデータレジスタ（図１では不図示、図３の１０８２）を備えている。図２には、入力データレジスタの上位ｋビット［ｋ×２−１：ｋ］と下位ｋビット［ｋ−１：０］、表示用メモリ１０１から読み出された１フレーム前のメモリ読み出し画像データを記憶する読み出しデータレジスタの上位ｋビット［ｋ×２−１：ｋ］と下位ｋビット［ｋ−１：０］の内容の推移が示されている。

画像データ制御回路１０８の入力データレジスタ［ｋ×２−１：ｋ］と入力データレジスタ［ｋ−１：０］には、クロック信号ＣＬＫの２サイクル毎に、偶奇の入力画像データが格納される。すなわち、入力データレジスタ［ｋ×２−１：ｋ］には、２サイクル毎に、メモリ制御回路１０４から、画像データ制御回路１０８に供給される入力画像データＤ０、Ｄ２、Ｄ４、…、Ｄｎ−３、Ｄｎ−１が格納される。また入力データレジスタ［ｋ−１：０］には、２サイクル毎に、メモリ制御回路１０４から画像データ制御回路１０８に供給される入力画像データＤ１、Ｄ３、Ｄ５、…、Ｄｎ−２、Ｄｎが格納される。

画像データ制御回路１０８の入力データレジスタの上位ｋビット［ｋ×２−１：ｋ］と下位ｋビット［ｋ−１：０］の２画素分の画像データが、２クロックサイクル毎に活性化される表示用メモリ制御信号ＷＲＩＴＥ（ハイレベルで活性状態）にしたがって表示用メモリ１０１に書き込まれる。

すなわち、画像データ制御回路１０８の入力データレジスタ［ｋ×２−１：ｋ］と入力データレジスタ［ｋ−１：０］からは、ｋビット×２のメモリ書き込み画像データとして、Ｄ０とＤ１が転送され、活性状態とされた表示用メモリ制御信号ＷＲＩＴＥに応答して、Ｄ０とＤ１が表示用メモリ１０１の対応するアドレス（０，０）、（０，１）に書き込まれる。次に、画像データ制御回路１０８の入力データレジスタ［ｋ×２−１：ｋ］と入力データレジスタ［ｋ−１：０］から、ｋビット×２のメモリ書き込み画像データとしてＤ２とＤ３が転送され、活性状態とされた表示用メモリ制御信号ＷＲＩＴＥに応答して、Ｄ２とＤ３が表示用メモリ１０１の対応するアドレス（０，２）、（０，３）に書き込まれる。同様にして、入力データレジスタから、２画素分の画像データＤｎ−１とＤｎが表示用メモリ１０１に転送され、活性状態とされた表示用メモリ制御信号ＷＲＩＴＥに応答して表示用メモリ１０１の対応するアドレス（０，ｎ−１）、（０，ｎ）に書き込まれる。

画像データ制御回路１０８の読み出しデータレジスタの上位ｋビット［ｋ×２−１：ｋ］、下位ｋビット［ｋ−１：０］には、クロック信号ＣＬＫの２サイクル毎に活性状態とされる表示用メモリ制御信号ＲＥＡＤ（ハイレベルで活性状態）にしたがって表示用メモリ１０１から読み出された２画素分のメモリ読み出し画像データが同時に格納される。すなわち、読み出しデータレジスタ［ｋ×２−１：ｋ］と読み出しデータレジスタ［ｋ−１：０］には、２画素分のメモリ読み出し画像データＤ０’とＤ１’、Ｄ２’とＤ３’、…Ｄｎ−３’とＤｎ−２’、Ｄｎ−１’とＤｎ’が順次格納される。

本実施例において、表示用メモリ制御信号ＲＥＡＤの活性化のタイミングと、表示用メモリ制御信号ＷＲＩＴＥの活性化のタイミングは、互いに、クロック信号ＣＬＫの１サイクル分ずれている。すなわち、活性状態の表示用メモリ制御信号ＲＥＡＤに応答して、表示用メモリ１０１のアドレス（０，０）、（０，１）から２画素分のメモリ読み出し画像データＤ０’とＤ１’が読み出された後に、活性状態の表示用メモリ制御信号ＷＲＩＴＥに応答して、画像データ制御回路１０８の入力データレジスタから２画素分のメモリ書き込み画像データＤ０とＤ１が、アドレス（０，０）、（０，１）に書き込まれる。２画素分のメモリ読み出し画像データＤ０’とＤ１’は、それぞれ２画素分のメモリ書き込み画像データＤ０とＤ１の１フレーム前の画像データである。同様にして、表示用メモリ１０１のアドレス（０，２）、（０，３）から２画素分のメモリ読み出し画像データＤ２’とＤ３’が読み出された後に、２画素分のメモリ書き込み画像データＤ２とＤ３が、アドレス（０，２）、（０，３）に書き込まれ、表示用メモリ１０１のアドレス（０，ｎ−１）、（０，ｎ）から２画素分のメモリ読み出し画像データＤｎ−１’とＤｎ’が読み出された後に、２画素分のメモリ書き込み画像データＤｎ−１とＤｎが、アドレス（０，ｎ−１）、（０，ｎ）に書き込まれる。

画像データ制御回路１０８は、入力画像データと、入力画像データの１フレーム前の画像データとが不一致であるか一致するか判定する検出回路（不図示）を備え、判定結果を不一致信号として出力する。不一致信号は不一致のときハイレベル、一致のとき、ロウレベルとされる。

ところで、図２に示したタイミング図では、画像データ制御回路１０８の入力データレジスタに保持される入力画像データＤ２と、読み出しデータレジスタに保持される１フレーム前の画像データＤ２’、入力画像データＤ７と１フレーム前の画像データＤ７’、入力画像データＤｎ−２と１フレーム前の画像データＤｎ−２’、入力画像データＤｎ−１と１フレーム前の画像データＤｎ−１’が一致している（不一致信号がロウレベル）例が示されている。ルックアップテーブル（ＬＵＴ）１０９は、入力画像データと１フレーム前の画像データから、変換後画像データを出力する。入力画像データと１フレーム前の画像データの対（Ｄ０−Ｄ０’）、（Ｄ１−Ｄ１’）、（Ｄ２−Ｄ２’）、…、（Ｄｎ−１−Ｄｎ−１’）、（Ｄｎ−Ｄｎ’）に対して、変換後画像データＤ０＿Ｏ、Ｄ１＿Ｏ、…、Ｄｎ−１＿Ｏ、Ｄｎ＿Ｏを出力する。ルックアップテーブル１０９は、１クロックサイクルで動作する。

転送データ制御回路１１０は、ｋビット×２の転送データレジスタ（不図示）を有し、不一致信号が不一致を示すとき（ハイレベルのとき）は、ルックアップテーブル１０９から出力される変換後画像データを、不一致信号が一致を示すとき（ロウレベルのとき）は、入力画像データを、転送データレジスタに格納する。そして、転送データ制御回路１１０内の転送データレジスタの２画素分のｋビット×２の画像データは、メモリ制御回路１０４からの転送スタート信号が活性化されたとき、オン状態とされるスイッチ１１１を介してラッチ回路１０２に送出される。

図２に示す例では、転送データ制御回路１１０内の転送データレジスタの上位ビット［ｋ×２−１：ｋ］、下位ビット［ｋ−１：０］には、偶奇の画像データＤ０＿Ｏ、Ｄ１＿Ｏが格納され、メモリ制御回路１０４から出力される転送スタート信号が活性状態のときスイッチ１１１がオンし、Ｄ０＿Ｏ、Ｄ１＿Ｏがラッチ回路１０２に供給される。つづいて、転送データレジスタの上位ビット［ｋ×２−１：ｋ］、下位ビット［ｋ−１：０］には、偶奇の画像データＤ２（入力画像データ）、Ｄ３＿Ｏ（変換後画像データ）が格納され、メモリ制御回路１０４から出力される転送スタート信号が活性状態のときスイッチ１１１がオンし、Ｄ２、Ｄ３＿Ｏがラッチ回路１０２に供給され、同様にして、転送データレジスタの上位ビット［ｋ×２−１：ｋ］、下位ビット［ｋ−１：０］には、偶奇の画像データＤｎ−１、Ｄｎ＿Ｏが格納され、メモリ制御回路１０４から出力される転送スタート信号が活性状態のときスイッチ１１１がオンし、Ｄｎ−１、Ｄｎ＿Ｏがラッチ回路１０２に供給される。メモリ制御回路１０４から表示用メモリ１０１へ供給される表示用メモリ制御信号（表示用メモリＲＥＡＤ信号、表示用メモリＷＲＩＴＥ信号）が活性状態でないとき（すなわち、表示用メモリ１０１からの読み出し、書き込みが行われていない期間）にオンとされるスイッチ１１１を介して、転送データ制御回路１１０からの２画素分の画像データが配線（データバス）１１２を介してラッチ回路１０２へ転送される。メモリ制御回路１０４の制御のもと、表示用メモリ１０１からの読み出し又は書き込みが行われるときは、スイッチ１１１はオフ状態とされ、転送データ制御回路１１０の出力は、配線１１２と切り離される。すなわち、本実施例によれば、ルックアップテーブル１０９による画素データの変換動作を、表示用メモリ１０１からの２画素分の画像データの読み出し、書き込み動作と同時に行っており、表示用メモリ１０１がアクセスされない合間に変換画素データを、ラッチ回路１０２に転送し、対応するラッチ回路でラッチするようにしている。

図３は、図１に示した画像データ制御回路１０８及び転送データ制御回路１１０の構成を説明するための図である。

図３を参照すると、画像データ制御回路１０８は、入力データレジスタ１０８１と、読み出しデータレジスタ１０８２と、不一致のとき論理１を出力する排他的論理和よりなる不一致検出回路１０８３と、スイッチ１０８４を備えている。

入力データレジスタ１０８１は、メモリ制御回路１０４から供給される入力画像データ（ｋビット）を２画素分並列に格納し、メモリ書き込みデータとして出力する。また、入力データレジスタ１０８１は、画像データ（ｋビット）を出力する。

読み出しデータレジスタ１０８２は、表示用メモリ１０１から読み出された、２画素のメモリ読み出し画像データ（入力データレジスタ１０８１に格納される画像データの１フレーム前のデータ）を入力し画像データ（ｋビット）を順次出力する。スイッチ１０８４は、動画静止画識別信号が動画を示すとき導通する。

不一致検出回路１０８３は、スイッチ１０８４からの入力画像データと、読み出しデータレジスタ１０８２からの読み出し画像データ（入力画像データの１フレーム前の画像データ）を比較し、一致するときロウレベルを出力し、不一致のときハイレベルを出力する。

入力データレジスタ１０８１からの入力画像データ（スイッチ１０８４の出力）と、読み出データレジスタ１０８２からの読み出し画像データ（入力画像データの１フレーム前の読み出し画像データ）は、ルックアップテーブル１０９に供給される。

動画静止画識別信号が動画を示すとき、スイッチ１０８４はオンとされ、静止画を示すとき、スイッチ１０８４はオフとされる。

転送データ制御回路１１０は、ルックアップテーブル１０９から出力される変換後画像データ（ｋビット）と、入力データレジスタ１０８１からの入力画像データ（ｋビット）（スイッチ１０８４の出力）とを入力とし、不一致信号を選択制御信号として入力するセレクタ１１０１と、セレクタ１１０１の出力を受け、２画素分の画像データを保持する転送データレジスタ１１０２とを備えている。

転送データレジスタ１１０２から出力される２画素分の画像データ（ｋビット×２）は、メモリ制御回路１０４から出力される転送スタート信号が活性化された期間オン状態とされるスイッチ１１１を介して配線１１２からラッチ回路１０２に供給される。

図４は、図１に示した本発明の第１の実施例のシフトレジスタ１０７の構成を中心に示す図である。

図４を参照すると、シフトレジスタ１０７は、タイミング制御回路１０５からのシフト信号をクロック入力端子に共通に入力とし、縦続形態に接続されたリセット機能付きのＤ型フリップフロップＦＦ０〜ＦＦｍ−１と、Ｄ型フリップフロップＦＦ０〜ＦＦｍ−１に対応して設けられ、一つの入力端子がＤ型フリップフロップＦＦ０〜ＦＦｍ−１のデータ出力端子Ｄにそれぞれ接続され、他の入力端子が、タイミング制御回路１０５からの静止画用ラッチ信号を共通に入力とする２入力ＯＲ回路ＯＲ０〜ＯＲｍ−１を備えている。初段のＤ型フリップフロップＦＦ０のデータ入力端子Ｄには、タイミング制御回路１０５から出力される動画用ラッチ信号（動画のときハイレベル）が入力され、例えばシフト信号の立ち上がりエッジで、Ｄ型フリップフロップＦＦ０にサンプルされてそのデータ出力端子Ｑから出力され（フリップフロップＦＦ０のデータ出力端子Ｑはロウレベルからハイレベルに遷移する）、以降、シフト信号の立ち上がりエッジで、順次、Ｄ型フリップフロップＦＦ１〜ＦＦｍと転送され、Ｄ型フリップフロップＦＦ１〜ＦＦｍ−１のデータ出力端子Ｑは順次、ロウレベルからハイレベルに遷移する。

ＯＲ回路ＯＲ０〜ＯＲｍ−１は、静止画用ラッチ信号がロウレベル（動画）のときは、それぞれフリップフロップＦＦ０〜ＦＦｍ−１の出力を、ラッチ回路１０２に伝達する。

一方、静止画の場合、タイミング制御回路１０５から出力される静止画用ラッチ信号のロウレベルからハイレベルへの遷移に応答して、ラッチ回路１０２は表示用メモリからの１ライン分の画像データをラッチする。静止画用ラッチ信号がハイレベルのとき、ＯＲ回路ＯＲ０〜ＯＲｍ−１は、Ｄ型フリップフロップＦＦ１〜ＦＦｍ−１のデータ出力端子Ｑをマスクする。また、静止画像のときは、タイミング制御回路１０５からの動画用ラッチ信号はロウレベルとされる。タイミング制御回路１０５からのリセット信号は動画像のとき、１ライン分の走査の開始前等に行われる。

メモリ制御回路１０４の制御のもと、表示用メモリ１０１から読み出された２画素分のメモリ読み出し画像データ（ｋビット×２）が並列に、画像データ制御回路１０８の読み出しデータレジスタ１０８２（図３参照）に供給される。また、メモリ制御回路１０４の制御のもと、画像データ制御回路１０８の入力データレジスタ１０８１（図３参照）から並列に表示用メモリ１０１に供給される２画素分のメモリ書き込み画像データ（ｋビット×２）が、表示用メモリ１０１の対応するアドレスに書き込まれる。この場合、メモリ書き込み画像データは、直前に読み出された１フレーム前の画像データと同一アドレスに書き込まれる。表示用メモリ１０１からの読み出し、書き込み時に、スイッチ１１１はオフ状態とされる。なお、図４に示す構成では、例えば、表示用メモリ１０１のラッチ回路１０２側の辺に出力ポート、スイッチ１１１に対向する側の辺に入力ポートを備え、出力ポートと入力ポートは対応する配線（データバス）１１２に接続されている。

表示するフレーム画像が、静止画の場合、表示用メモリ１０１の出力ポートからは、該当するラインの１ライン分の画像データが、並列に、配線１１２からラッチ回路１０２に供給され、ラッチ回路１０２は、前述したように、静止画用ラッチ信号の立ち上がりエッジで、表示用メモリ１０１の出力ポートからＨ（＝２ｍ）本の配線１１２に出力された画像データ信号（ｋビット）を、並列にラッチする。

動画のときは、転送データ制御回路１１０から出力される２画素の画像データ（ｋビット×２）が、活性化された転送スタート信号でオン状態とされるＨ個のスイッチ１１１を通り、Ｈ本の配線１１２を介して、ラッチ回路１０２（Ｈ個のラッチ回路）の入力端に共通に供給され、ＯＲ回路ＯＲ０の出力信号（ラッチ信号０）の立ち上がりエッジで、第１、第２のデータ線に対応する２つのラッチ回路にラッチされる。

次に、転送データ制御回路１１０から出力される２画素の画像データ（ｋビット×２）が、活性化された転送スタート信号でオン状態とされるＨ個のスイッチを通り、Ｈ本の配線１１２を介してラッチ回路１０２（Ｈ個のラッチ回路）の入力端に共通に供給され、ＯＲ回路ＯＲ１の出力信号（ラッチ信号１）の立ち上がりエッジで第３、第４のデータ線に対応する２つのラッチ回路にラッチされる。同様にして、第Ｈ−１、第Ｈ番のデータ線に対応する２つのラッチ回路に、ＯＲ回路ＯＲｍ−１の出力信号（ラッチ信号Ｈ／２）の立ち上がりエッジで２画素分の画像データがラッチされる。以上、説明したように、本実施例においては、動画表示（オーバードライブ処理等）の場合においても、表示用メモリ１０１の読み出し／書き込み動作を、複数画素（本実施例では、２画素）単位で行い、画素の変換動作を、表示用メモリ１０１への読み出し／書き込み動作と同時に行っており、表示用メモリ１０１へのアクセスが行われていない時に、画像データをラッチ回路１０２へ転送しているため、クロックスピードを速めることなく、オーバードライブ処理を行うことができる。

なお、本発明の第１の実施例において、表示する画像が動画の場合、最初のフレーム画像については、１フレーム前の画像データが蓄積されていないため、表示用メモリ１０１に蓄積し、表示用メモリ１０１からラッチ回路１０２に供給する構成としてもよい。本実施例では、転送データ制御回路１１０から出力される画像データをラッチ回路１０２へ供給するとき、メモリ制御回路１０４からの転送スタート信号によってスイッチ１１１をＨ個全て同時にオン状態としているが、Ｈ個全てではなく、転送の対象(ラッチ回路にラッチする画像データ)となるスイッチのみをオン状態にする(すなわち、転送スタート信号をシフトする)構成としてもよい。

本発明の第１の実施例の作用効果について以下に説明する。本発明の第１の実施例によれば、現画像データの表示用メモリ１０１への書き込みを複数画素単位で行うため、表示用メモリ１０１のアクセス回数の増加を抑えながら、動画ボケを抑制することができる。

また、本発明の第１の実施例によれば、オーバードライブ駆動用に変換された画像データをラッチ回路１０２へ転送する際に、表示用メモリ１０１からの画像データをラッチ回路１０２に転送するための配線（データバス）１１２を利用しているため、配線数が増加することなくオーバードライブ駆動を実現することができる。

さらに、本発明の第１の実施例によれば、画像描画装置（ＣＰＵ）２０からコントローラドライバ１０に入力される動画／静止画識別信号に基づき、静止画表示時と動画表示時で、コントローラドライバ１０の制御態様を可変制御することで、静止画表示時、及び動画表示時に最適な駆動の選択を可能としている。

次に、本発明の第２の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図である。なお、図５において、図１と同一又は同等の構成要素には、同一の参照符号が付されている。以下では、本発明の第２の実施例と図１に示した前記第１の実施例との相違点について説明する。

図５を参照すると、本発明の第２の実施例は、転送データ制御回路１１０Ａからの出力を受けてシフトするデータシフト回路１１４を備え、図１のシフトレジスタ１０７が削除されており、データシフト回路１１４の出力と、データ転送用の配線１１２との間にスイッチ１１１が挿入されている。本発明の第２の実施例は、転送データ制御回路１１０Ａがｋビットの画像データ（１画素分のデータ）を出力してデータシフト回路１１４に供給し、データシフト回路１１４が、メモリ制御回路１０４Ａからのシフト信号を受けて、入力した画像データを順次シフトしていき、１ライン分蓄積した段階で、メモリ制御回路１０４Ａが、転送スタート信号を活性化させ、スイッチ１１１をオンとし、データシフト回路１１４から並列に出力される１ライン分（Ｈ個）の画像データがラッチ回路１０２に供給され、ラッチ回路１０２を構成するＨ個のラッチ回路は、タイミング制御回路１０５Ａからの共通のラッチ信号でラッチして、データ線駆動回路１０３に供給する構成とされている。すなわち、前記第１の実施例では、動画像の場合、ラッチ回路１０２の供給するラッチ信号を、シフトレジスタでシフトさせて出力しているが、本実施例では、ラッチ回路１０２のＨ個のラッチ回路には共通のラッチ信号が供給される構成とされている。

図６は、図５に示した本発明の第２の実施例の動作を説明するためのタイミング図である。ＣＬＫ、アドレス、入力画像データは、図２に示したものと同一である。

メモリ制御回路１０４Ａは、前記第１の実施例と同様、表示用メモリ制御信号としてＲＥＡＤとＷＲＩＴＥを２クロック周期で出力している。本実施例では、メモリ制御回路１０４Ａは、シフト信号、転送スタート信号を出力している。タイミング制御回路１０５Ａは、Ｈ個のラッチ回路に対して共通のラッチ信号を出力している。

画像データ制御回路１０８、ルックアップテーブル１０９は、図２と同じ動作とされる。

転送データ制御回路１１０Ａは、ｋビットの転送データを、データシフト回路１１４へ供給し、データシフト回路１１４は、入力された転送データ（画像データ）を、メモリ制御回路１０４Ａから供給されるシフト信号に基づき、順次シフトし、１ライン分の画像データが蓄積される。

なお、図６に示す例では、例えば入力画像データＤ２と、１フレーム前のメモリ読み出し画像データＤ２’とが同一であるため、不一致信号はロウレベルとされ、転送データ制御回路１１０Ａからは、入力画像データＤ２が出力されている。

図７は、本発明の第２の実施例の画像データ制御回路１０８、転送データ制御回路１１０Ａの構成を示す図である。図７に示すように、画像データ制御回路１０８は、図３に示した前記第１の実施例と同一構成とされる。

一方、転送データ制御回路１１０Ａは、図３に示した前記第１の実施例と相違して、セレクタ１１０１のみを備えている。すなわち、セレクタ１１０１は、画像データ制御回路１０８からの不一致信号を選択制御信号として受け、不一致信号が不一致を示すときは、ルックアップテーブル１０９の出力（変換後画像データ）を選択してデータシフト回路１１４に供給し、不一致信号が一致を示すときは、スイッチ１０８４からの入力画像データを選択してデータシフト回路１１４に供給する。

図８は、本発明の第２の実施例のデータシフト回路１１４の構成を中心とした詳細構成を示す図である。図８を参照すると、データシフト回路１１４は、Ｈ段縦続接続されたフリップフロップＤＦ１〜ＤＦＨよりなり、シフト信号により、転送データ制御回路１１０Ａからの画像データが初段のフリップフロップＤＦ１から順次転送される。第１のデータ線のラッチ回路に供給すべき画像データは、フリップフロップＤＦ１から入力されＨ個のシフト信号によってフリップフロップＤＦＨに達する。このとき、フリップフロップＤＦ１には、第Ｈのデータ線のラッチ回路に供給すべき画像データがサンプルされる。

本発明の第２の実施例においても、上記第１の実施例と同様の作用効果を奏する。

次に、本発明の第３の実施例について説明する。図９は、本発明の第３の実施例の構成を示す図である。図９を参照すると、本発明の第３の実施例は、前記第２の実施例のデータシフト回路のかわりに、１ライン分の画像データを蓄積するラインメモリ１１５を備えている。これ以外の構成は、前記第２の実施例と概ね同一とされるが、メモリ制御部１０４Ｂが、ラインメモリ１１５のアクセスアドレス（ラインメモリアドレス）を生成出力する点、転送データ制御回路１１０Ｂに転送データ切替え信号を供給している点が相違している。転送データ制御回路１１０Ｂは、メモリ制御部１０４Ｂからの転送データ切替え信号を受けて動作する。本発明の第３の実施例においては、画像描画装置２０からの入力画像データとともに転送されるアドレスデータによって、メモリ制御回路１０４Ｂは、転送データ切替え信号を生成する。すなわち、画像描画装置２０から転送された入力画像データ以外（転送データ切替え信号が非活性状態を示すとき）、１フレーム前の画像データによって、当該入力画像データを置き換えて出力する制御が行われる。

図１０は、本発明の第３の実施例の動作の一例を示すタイミング図である。ＣＬＫは、駆動用クロックである。アドレスは、１ライン分の入力画像データが格納されるアドレスである。図１０に示す例では、クロックサイクルｔ０、ｔ１、ｔ４、ｔ７、ｔｎ−１において、画像描画装置２０からの入力画像データＤ０、Ｄ１、Ｄ４、Ｄ７、Ｄｎ−１がコントローラドライバ１０Ｂに供給されるが、クロックサイクルｔ２、ｔ３、ｔ５、ｔ６、ｔ８、ｔ９、ｔｎでは、入力画像データは供給されず、転送データ切替え信号はロウレベルとされる。そして、転送データ切替え信号がハイレベルのとき転送された入力画像データＤ０、Ｄ１、Ｄ４、Ｄ７、Ｄｎ−１は、表示用メモリ１０１のアドレス（０，０）、（０，１）、（０，４）、（０，７）（０，ｎ−１）に書き込まれるべきデータである。

メモリ制御回路１０４Ｂは、表示用メモリ制御信号として、２クロックサイクルのＲＥＡＤ、ＷＲＩＴＥ信号を２クロックサイクル分位相をずらして出力する。また、メモリ制御回路１０４Ｂは、転送データ切替え信号を転送データ制御回路１１０Ｂに供給する。

転送データ切替え信号がハイレベルのとき、転送データ制御回路１１０Ｂは、ルックアップテーブル１０９からの変換後画像データ又は画像データ制御回路１０８からの入力画像データを、不一致信号に基づき選択して、１画素の画像データ単位にラインメモリ１１５に出力する。転送データ切替え信号がロウレベルのとき、転送データ制御回路１１０Ｂは、画像データ制御回路１０８から供給されるメモリ読み出し画像データを、ラインメモリ１１５に出力する。

メモリ制御回路１０４Ｂは、ラインメモリＷＲＩＴＥ信号、ラインメモリアドレスをラインメモリに供給し、さらに転送スタート信号をスイッチ１１１に供給し、ラインメモリ１１５から出力される画像データのラッチ回路１０２への転送を制御する。

メモリ制御回路１０４Ｂからの活性化された表示用メモリのＲＥＡＤ信号に対応して読み出しアドレスとして、２つ画素の画像データごとに、アドレス［（０，０）、（０，１）］、［（０，２）、（０，３）］、［（０，４）、（０，５）］、［（０，６）、（０，７）］、［（０，８）、（０，９）］、…、［（０，ｎ−３）、（０，ｎ−２）］，［（０，ｎ−１）、（０，ｎ）］が順次出力される。転送データ切替え信号がハイレベルのときは、２画素分の画像データの読み出しが行われたアドレスに、画像データ制御回路１０８から転送された２画素のメモリ書き込み画像データの書き込みが行われる。一方、転送データ切替え信号がロウレベルのときは、画像描画装置２０からの入力画像データは、コントローラドライバ１０Ｂに供給されないため、表示用メモリＷＲＩＴＥ信号は出力されない。そして、転送データ切替え信号がハイレベルのとき、メモリ制御回路１０４Ｂは、入力画像データに対応する表示用メモリアドレス（０，４）、（０，７）、（０，ｎ−１）が出力し、入力画像データＤ４、Ｄ７、Ｄｎ−１は、それぞれ１画素ごとに該当アドレスに書き込まれる。

画像データ制御回路１０８において、読み出しデータレジスタ［２ｋ−１：ｋ］、［ｋ−１：０］には、２クロックサイクル毎に、Ｄ０’、Ｄ１’、Ｄ２’、Ｄ３’の読み出し画像データが、順次格納される。転送データ切替え信号がハイレベルのとき、入力データレジスタ［２ｋ−１：ｋ］に保持されている入力画像データＤ０と、読み出しデータレジスタ［２ｋ−１：ｋ］に保持されている１フレーム前の読み出し画像データＤ０’とが比較され、この場合、一致するため（不一致信号はロウレベル）、転送データ制御回路１１０Ｂからは入力画像データＤ０がｋビットの転送データとしてラインメモリ１１５に供給され、ラインメモリ１１５のアドレス（０，０）に書き込まれる。

次のクロックサイクルで入力データレジスタ［ｋ−１：０］に保持されている入力画像データＤ１と、読み出しデータレジスタ［ｋ−１：０］に保持されている１フレーム前の読み出し画像データＤ１’とが比較され、この場合、不一致であるため、転送データ制御回路１１０Ｂからは変換後画像データＤ１＿０が選択され、ｋビットの転送データとして、ラインメモリ１１５に供給され、ラインメモリ１１５のアドレス（０，１）に書き込まれる。

つづいて、サイクルｔ２で転送データ切替え信号がロウレベルとなり、転送データ制御回路１１０Ｂは、読み出しデータレジスタ［２×ｋ−１：ｋ］、［ｋ−１：０］の読み出し画像データＤ２’、Ｄ３’を、順次、ｋビットの転送データとして、ラインメモリ１１５に転送し、ラインメモリ１１５のアドレス（０，２）、（０，３）にそれぞれ書き込まれる（サイクルｔ２、ｔ３）。このとき、入力データレジスタ［２×ｋ−１：ｋ］、［ｋ−１：０］は、それぞれ前の値Ｄ０、Ｄ１を保持する。

つづいて、サイクルｔ４で、再び、転送データ切替え信号がハイレベルとなる。画像描画装置２０からの入力画像データＤ４が画像データ制御回路１０８の入力データレジスタ［２×ｋ−１：ｋ］に格納され、入力画像データＤ４と、読み出しデータレジスタ［２×ｋ−１：ｋ］に保持されている１フレーム前の読み出し画像データＤ４’とが比較され、この場合、不一致信号がロウレベル（入力画像データと１フレーム前の画像データが一致）であるため、転送データ制御回路１１０Ｂは、転送データとして、入力画像データＤ４を出力し、ラインメモリ１１５のアドレス（０，４）に書き込まれる。

つづいて、サイクルｔ５で転送データ切替え信号がロウレベルとなるため、画像描画装置２０から入力画像データは供給されず、画像データ制御回路１０８の入力データレジスタ［２×ｋ−１：ｋ］、［ｋ−１：０］には、それぞれ前のデータＤ４、Ｄ１がそのまま保持され、転送データ制御回路１１０Ｂは、画像データ制御回路１０８の読み出しデータレジスタ［ｋ−１：０］の読み出し画像データＤ５’を転送データとして出力し、ラインメモリ１１５のアドレス（０，５）に書き込まれる。これ以降のアドレスについても、同様にして、転送データ切替え信号がロウレベルのときは、画像データ制御回路１０８の読み出しデータレジスタに保持されている１フレーム前の読み出し画像データを、ラインメモリ１１５に供給し、転送データ切替え信号がハイレベルのときは、変換後画像データ又は入力画像データを、ラインメモリ１１５に供給する。

図１１は、本発明の第３の実施例における画像データ制御回路１０８と、ルックアップテーブル１０９と、転送データ制御回路１１０Ｂの構成を示す図である。

図１１を参照すると、画像データ制御回路１０８は、図７に示した構成と同一とされる。転送データ制御回路１１０Ｂは、ルックアップテーブル１０９の出力と、スイッチ１０８４からの入力画像データとを入力し、不一致信号を選択制御信号として入力する第１のセレクタ１１０１と、第１のセレクタ１１０１の出力と、読み出しデータレジスタ１０８２からの読み出し画像データとを入力とし、転送データ切替え信号を選択制御信号として入力とする第２のセレクタ１１０３とを備えている。転送データ切替え信号が論理０（ローレベル）のとき、第２のセレクタ１１０３は、読み出しデータレジスタ１０８２からの読み出し画像データを選択出力する。

図１２は、本発明の第３の実施例のラインメモリ周辺の構成を示す図である。転送データ制御回路１１０Ｂから出力されたｋビットの画像データは、１ライン分のラインメモリ１１５の該当するアドレスに書き込まれ、１ライン分書き込まれた段階で、メモリ制御回路１０４Ｂからの活性化された転送スタート信号によってスイッチ１１１がオンし、ラインメモリ１１５からの１ライン分の画像データが、配線１１２上を転送され、ラッチ回路１０２（Ｈ個のラッチ回路）の入力端にそれぞれ供給される。タイミング制御回路１０５Ａは、共通のラッチ信号をラッチ回路１０２（Ｈ個のラッチ回路）に対して供給し、データ線駆動回路１０３によりデータ信号に対応した階調電圧でデータ線が駆動され、ストローブ信号ＳＴＢにより、選択ゲート線のラインが表示される。

次に、本発明の第４の実施例について説明する。図１３は、本発明の第４の実施例の構成を示す図である。図１３を参照すると、本実施例は、読み出し画像データｋビットと、入力画像データｋビットの一致検出を行うにあたり、ｋビットのうちの上位ｎビット同士が一致するか不一致であるかの判定を不一致検出回路１０８３Ａで行う。

ルックアップテーブル１０９Ａは、読み出し画像データの上位ｎビットと、入力画像データの上位ｎビットを入力し、これら上位ｎビットに基づき、ｎビットの変換後画像データを出力する。

そして、連接処理回路１１０４にて、ルックアップテーブル１０９Ａから出力されるｎビットの変換後画像データと、入力画像データの下位ｋ−ｎビットとの連接処理を行って、ｋビットの変換後画像データを生成し、セレクタ１１０１に供給する。

セレクタ１１０１では、不一致検出回路１０８３Ａからの不一致信号が不一致を示すとき、連接処理回路１１０４からの変換後画像データを選択出力し、一致を示すとき、入力画像データを選択出力する。

本実施例においては、不一致検出回路１０８３Ａがｎビットの一致／不一致を検出し、ルックアップテーブル１０９Ａは、各ｎビットの２画素分の信号を入力し、ｎビットの信号を出力する構成とされている。

本実施例によれば、オーバードライブの有無を、画像データ全ビットではなく、上位ビットの変化で判断している。かかる構成の本実施例によれば、比較ビット数を少なくすることにより、ルックアップテーブルの回路規模の大幅な低減を実現している。

次に本発明の第５の実施例について説明する。図１４は、本発明の第５の実施例の構成を示す図である。図１４において、図１３に示した構成と同一又は同等の要素には同一の参照符号が付されている。以下では、前記第４の実施例との相違点について説明する。図１４に示すように、ルックアップテーブル１０９Ｂは、読み出し画像データの上位ｎビットと、入力画像データの上位ｎビットを入力し、これら上位ｎビットに基づき、ｋビットの変換後画像データを出力する構成としてもよい。この場合、図１３の連接処理回路１１０４は不要とされる。

上記各実施例では、オーバードライブについて説明したが、上記した構成を、γ（ガンマ）補正等に適用しても良い。この場合の動作について、図１を参照して概説しておく。表示用メモリ１０１から複数画素を並列に読み出し、ルックアップテーブル１０９でγ補正した後、表示用メモリ１０１用のデータ転送経路であるデータバス１１２を介して、ラッチ回路１０２へ画像データを転送してデータ線駆動回路１０３から表示部３０のデータ線を駆動して表示させる。ラッチ回路１０２への画像データの転送の仕方は、前記第１の実施例のほか、第２乃至第３の実施例のいずれによっても対応可能である。元の画像データは、表示用メモリ１０１に残っている。なお、図１、図５、図９に示した構成において、コントローラドライバ１０は、ゲート線駆動回路３１を含む構成としてもよい。

上記各実施例では、例えば図１等に示したように、画像データ制御回路１０８において、入力画像データと１フレーム前の画像データとが不一致であるか否か判定し、判定結果である不一致信号を転送データ制御回路１１０へ供給し、転送データ制御回路１１０において、該不一致信号に基づき、入力画像データと、ルックアップテーブル１０９からの変換後画像データの一方を選択出力しているが、変形例として、ルックアップテーブル１０９に入力画像データと１フレーム前の画像データとが一致した場合の画像データを予め設定しておくことで、不一致検出回路（図３の１０８３）及びセレクタ（図３の１１０１）が不要となるような構成も考えられる。この場合、例えば図３において、ルックアップテーブル１０９から出力される変換後画像データ（ｋビット）は転送データレジスタ１１０２に供給され、転送データレジスタ１１０２からオン状態のスイッチ１１１を介して配線（データバス）１１２に転送されラッチ回路１０２（図１参照）に供給される。また、例えば図７に示す構成において、不一致検出回路１０８３及びセレクタ１１０１は不要とされ、ルックアップテーブル１０９から出力される変換後画像データ（ｋビット）はデータシフト回路１１４に入力される。また、図１１に示す構成において、不一致検出回路１０８３及びセレクタ１１０１は不要とされ、ルックアップテーブル１０９から出力される変換後画像データ（ｋビット）はセレクタ１１０３に入力される。さらに図１３に示す構成において、不一致検出回路１０８３Ａ及びセレクタ１１０１は不要とされ、ルックアップテーブル１０９Ａから出力される変換後画像データ（ｋビット）は連接処理回路１１０４を介してデータシフト回路１１４に入力される。同様にして、図１４に示す構成においても、不一致検出回路１０８３Ａ及びセレクタ１１０１は不要とされ、ルックアップテーブル１０９Ｂから出力される変換後画像データ（ｋビット）がデータシフト回路１１４に入力される。

以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の全体構成を示す図である。 本発明の第１の実施例の動作の一例を説明するためのタイミング図である。 本発明の第１の実施例におけるＬＵＴ周辺の回路構成を示す図である。 本発明の第１の実施例におけるシフトレジスタの構成を示す図である。 本発明の第２の実施例の全体構成を示す図である。 本発明の第２の実施例の動作の一例を説明するためのタイミング図である。 本発明の第２の実施例におけるＬＵＴ周辺の回路構成を示す図である。 本発明の第２の実施例におけるデータシフト回路の構成を示す図である。 本発明の第３の実施例の全体構成を示す図である。 本発明の第３の実施例の動作の一例を説明するためのタイミング図である。 本発明の第３の実施例におけるＬＵＴ周辺の回路構成を示す図である。 本発明の第３の実施例におけるラインメモリの構成を示す図である。 本発明の第４の実施例におけるＬＵＴ周辺の回路構成を示す図である。 本発明の第５の実施例におけるＬＵＴ周辺の回路構成を示す図である。 従来のコントローラドライバの典型的な構成を示す図である。 図１５のコントローラドライバの動作の一例を説明するためのタイミング図である。 従来の液晶の応答速度を説明するための図である。 オーバードライブ方式の液晶パネル駆動装置の応答速度を説明するための図である。 従来のオーバードライブ方式の液晶パネル駆動装置の構成を示す図である。

符号の説明

１０、１０Ａ、１０Ｂ、１００ コントローラドライバ
２０ 画像描画装置（ＣＰＵ）
３０ 表示部
３１ ゲート線駆動回路
１０１、１２１ 表示用メモリ
１０２、１２２ ラッチ回路
１０３、１２３ データ線駆動回路
１０４、１０４Ａ、１０４Ｂ、１２４ メモリ制御回路
１０５、１０５Ａ、１２５ タイミング制御回路
１０６、１２６ 階調電圧発生回路
１０７ シフトレジスタ
１０８、１０８Ａ 画像データ制御回路
１０９、１０９Ａ、１０９Ｂ ルックアップテーブル（ＬＵＴ）
１１０、１１０Ａ、１１０Ｂ、１１０Ｃ 転送データ制御回路
１１１ スイッチ
１１２ 配線（データバス）
１１３ メモリ書き込み制御回路
１１４ データシフト回路
１１５ ラインメモリ部
２０１ 画像メモリ
２０２ ＲＯＭ（ＬＵＴ）
２０３ 同期制御回路
２０４ セグメント電極駆動回路
２０５ コモン電極駆動回路
２０６ 表示部
１０８１ 入力データレジスタ
１０８２ 読み出しデータレジスタ
１０８３、１０８３Ａ 不一致検出回路
１０８４ スイッチ
１１０１ セレクタ
１１０２ 転送データレジスタ
１１０３ セレクタ
１１０４ 連接処理回路

Claims (27)

1. 少なくとも１フレーム分の画像データを記憶する表示用メモリと、
   画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、
   前記入力画像データと前記１フレーム前の読み出し画像データとを入力し、前記入力画像データと前記１フレーム前の読み出し画像データとに基づき決定される変換後画像データを出力する変換回路と、
   前記入力画像データと前記１フレーム前の読み出し画像データとを比較する回路と、
   前記入力画像データと前記１フレーム前の読み出し画像データとの比較結果に基づき、前記変換回路による前記変換後画像データ又は前記入力画像データのいずれを出力するか判定し、前記変換後画像データ又は前記入力画像データの一方の画像データを出力する転送データ制御回路と、
   前記転送データ制御回路から出力される画像データを、直接に又は所定の回路を介して間接に受けとり、入力されるラッチ信号に応答してラッチする複数のラッチ回路と、
   前記複数のラッチ回路からそれぞれ出力される画像データを入力として受け、前記画像データに応じた出力信号をそれぞれ出力する複数の駆動回路と、
   を備えている、ことを特徴とするコントローラドライバ。
2. 少なくとも１フレーム分の画像データを記憶する表示用メモリと、
   画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、
   前記メモリ制御回路より前記入力画像データを受けて保持する第１のレジスタと、
   前記表示用メモリより読み出された、前記入力画像データの１フレーム前の読み出し画像データを保持する第２のレジスタと、
   を備え、前記第１のレジスタに保持される前記入力画像データは、前記メモリ制御回路の制御のもと、前記表示用メモリへの書き込み画像データとして前記表示用メモリに供給され、
   前記第１のレジスタに保持される前記入力画像データと、前記第２のレジスタに保持される前記１フレーム前の読み出し画像データとを入力として受け、これらが互いに一致するか不一致であるかを判定する判定回路と、
   前記第１のレジスタの前記入力画像データと、前記第２のレジスタの前記１フレーム前の読み出し画像データとを入力として受け、前記入力画像データと前記１フレーム前の読み出し画像データとに基づき決定される変換後画像データを出力する変換回路と、
   前記変換回路から出力される前記変換後画像データと、前記第１のレジスタの前記入力画像データとを入力として受け、さらに前記判定回路からの判定結果を入力とし、前記判定結果が一致を示す場合には、前記入力画像データを出力し、前記判定結果が不一致を示す場合には、前記変換回路からの変換後画像データを出力する転送データ制御回路と、
   前記転送データ制御回路から出力される画像データを、直接に又は所定の記憶回路を介して、受け取り、入力されるラッチ信号に応答してラッチする複数のラッチ回路と、
   前記複数のラッチ回路から出力される画像データを受け表示部のデータ線をそれぞれ駆動する複数のデータ線駆動回路と、
   を備えている、ことを特徴とするコントローラドライバ。
3. 前記転送データ制御回路から出力される、前記変換後画像データ又は前記入力画像データの一方の画像データが、データ転送線を介して前記複数のラッチ回路の入力端に供給され、
   前記複数のラッチ回路のうち前記画像データに対応するラッチ回路で前記画像データをラッチするように、ラッチ信号を生成し、前記生成したラッチ信号を対応するラッチ回路に供給するシフト回路を備えている、ことを特徴とする請求項１又は２記載のコントローラドライバ。
4. 前記転送データ制御回路と前記複数のラッチ回路との間に、前記転送データ制御回路から出力される、前記変換後画像データ又は前記入力画像データの一方の画像データを受けて順次シフトし、１ライン分の画素の画像データを格納するシフトレジスタを備え、
   前記シフトレジスタから並列に出力される１ライン分の画像データを、データ転送線を介して前記複数の前記ラッチ回路がラッチする、ことを特徴とする請求項１又は２記載のコントローラドライバ。
5. 前記転送データ制御回路と前記複数のラッチ回路との間に、前記転送データ制御回路から出力される、前記変換後画像データ又は前記入力画像データの一方の画像データを受け対応するアドレスに書き込み、１ライン分の画素の画像データを記憶するラインメモリを備え、
   前記ラインメモリから出力される１ライン分の画像データを、データ転送線を介して前記複数の前記ラッチ回路でラッチする、ことを特徴とする請求項１又は２記載のコントローラドライバ。
6. 前記変換後画像データ又は前記入力画像データの一方の画像データを転送する前記データ転送線として、前記表示用メモリからの画像データを前記ラッチ回路に転送するための表示用メモリ用のデータバスが用いられる、ことを特徴とする請求項３乃至５のいずれか一に記載のコントローラドライバ。
7. 前記メモリ制御回路は、前記表示用メモリへの読み出しと書き込みが行われる期間を除く所定のタイミングで、前記表示用メモリからの画像データを前記複数のラッチ回路に転送する表示用メモリ用のデータバスを、前記変換後画像データ又は前記入力画像データの一方の画像データを転送するための前記データ転送用バスとして用いるように切替制御する、ことを特徴とする請求項３乃至５のいずれか一に記載のコントローラドライバ。
8. 前記画像描画装置から供給される制御信号を入力し、前記制御信号が第１の値を示す場合、前記転送データ制御回路の出力と前記複数のラッチ回路間の接続はオフ状態に保たれ、前記入力画像データは前記第１のレジスタから前記表示用メモリに書き込まれ、前記表示用メモリから出力される複数画素分の画像データが、前記表示用メモリからデータ転送線を介して前記複数のラッチ回路に供給され、前記複数のラッチ回路からそれぞれ出力される画像データを受ける前記複数のデータ線駆動回路がデータ線を駆動し、
   前記制御信号が第２の値を示す場合、前記画像描画装置から供給される入力画像データは、前記第１のレジスタに保持され、前記表示用メモリより前記入力画像データの１フレーム前の画像データが読み出され、前記１フレーム前の読み出し画像データが前記第２のレジスタに保持され、
   前記第１のレジスタに保持される前記入力画像データは、前記表示用メモリへの書き込み画像データとして、前記表示用メモリより読み出された前記１フレーム前の読み出し画像データと同一アドレスに、前記１フレーム前の読み出し画像データの読み出しタイミングと時間をずらして書き込む制御が行われ、
   前記判定回路での一致又は不一致に応じて、前記転送データ制御回路から前記入力画像データ又は前記変換後画像データが出力され、
   前記転送データ制御回路の出力と前記複数のラッチ回路間の接続がオン・オフ制御され、前記転送データ制御回路から出力される画像データが、前記データ転送線を介して、複数のラッチ回路に伝達され、前記ラッチ回路から出力される画像データを受ける前記データ線駆動回路が前記表示部のデータ線を駆動する、ことを特徴とする請求項２に記載のコントローラドライバ。
9. 前記第１のレジスタは、前記画像描画装置から供給された複数画素分の入力画像データを保持し、
   前記メモリ制御回路の制御のもと、前記表示用メモリに対して、前記第１のレジスタから複数画素分の入力画像データが並列に転送され、複数画素分の書き込み画像データとして前記表示用メモリへの書き込みが行われ、
   前記第２のレジスタには、前記メモリ制御回路の制御のもと、前記表示用メモリから読み出された、複数画素分の読み出し画像データが並列に転送されて格納され、
   前記表示用メモリからの前記複数画素分の読み出し画像データの読み出しのタイミングと、前記表示用メモリへの前記複数画素分の書き込み画像データの書き込みのタイミングとが、少なくとも、前記入力画像データの１サイクル分互いに時間的にずれている、ことを特徴とする請求項２に記載のコントローラドライバ。
10. 前記判定回路は、前記入力画像データの所定の上位ビットと、前記第２のレジスタの前記１フレーム前の読み出し画像データの所定の上位ビットが互いに一致するか不一致であるかを判定し、
    前記変換回路は、前記入力画像データの所定の上位ビットと、前記１フレーム前の読み出し画像データの所定の上位ビットとを入力として受け、前記入力画像データの所定の上位ビットと、前記１フレーム前の読み出し画像データの所定の上位ビットとに基づき決定される変換後画像データの所定の上位ビット又は全ビットを出力する、ことを特徴とする請求項１又は２記載のコントローラドライバ。
11. 少なくとも１フレーム分の画像データを格納する表示用メモリを備え、画像描画装置と表示部との間に設けられるコントローラドライバであって、
    前記画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、
    前記入力画像データと、前記表示用メモリより読み出された前記１フレーム前の読み出し画像データとを入力し、前記入力画像データと前記読み出し画像データとが一致するか不一致であるかを判定する画像データ制御回路と、
    前記入力画像データと前記１フレーム前の読み出し画像データとに基づき、変換後画像データを出力する変換回路と、
    前記画像データ制御回路での判定結果に基づき、前記入力画像データと前記１フレーム前の読み出し画像データとが一致するときは、前記入力画像データを出力し、不一致のときは、前記変換後画像データを出力する転送データ制御回路と、
    前記転送データ制御回路の出力端とスイッチを介して接続される複数のラッチ回路と、
    前記複数のラッチ回路のそれぞれに対してラッチ信号を生成して供給するシフト回路と、
    前記複数のラッチ回路からの出力を受け、対応するデータ線をそれぞれ駆動する複数のデータ線駆動回路と、
    を備えている、ことを特徴とするコントローラドライバ。
12. 少なくとも１フレーム分の画像データを格納する表示用メモリを備え、画像描画装置と表示部との間に設けられるコントローラドライバであって、
    前記画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、
    前記入力画像データと、前記表示用メモリより読み出された前記１フレーム前の読み出し画像データとを入力し、前記入力画像データと前記読み出し画像データとが一致するか不一致であるかを判定する画像データ制御回路と、
    前記入力画像データと前記１フレーム前の読み出し画像データとに基づき、変換後画像データを出力する変換回路と、
    前記画像データ制御回路での判定結果に基づき、前記入力画像データと前記１フレーム前の読み出し画像データとが一致するときは、前記入力画像データを出力し、不一致のときは、前記変換後画像データを出力する転送データ制御回路と、
    前記転送データ制御回路から出力される画像データを、順次シフトし、多くとも１ラインまでの複数画素分の画像データを保持するデータシフト回路と、
    前記データシフト回路の出力端とスイッチを介して接続され、前記スイッチがオンのとき、前記データシフト回路からの複数の画素分の画像データをそれぞれ受け、共通のラッチ信号に応答してラッチする複数のラッチ回路と、
    前記複数のラッチ回路からの出力を受け、対応するデータ線をそれぞれ駆動する複数のデータ線駆動回路と、
    を備えている、ことを特徴とするコントローラドライバ。
13. 少なくとも１フレーム分の画像データを格納する表示用メモリを備え、画像描画装置と表示部との間に設けられるコントローラドライバであって、
    前記画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、
    前記入力画像データと、前記表示用メモリより読み出された前記１フレーム前の読み出し画像データとを入力し、前記入力画像データと前記読み出し画像データとが一致するか不一致であるかを判定する画像データ制御回路と、
    前記入力画像データと前記１フレーム前の読み出し画像データとに基づき、変換後画像データを出力する変換回路と、
    前記画像データ制御回路での判定結果に基づき、前記入力画像データと前記１フレーム前の読み出し画像データとが一致するときは、前記入力画像データを出力し、不一致のときは、前記変換後画像データを出力する転送データ制御回路と、
    前記転送データ制御回路から出力される画像データを対応するアドレスに格納し、多くとも１ラインまでの複数画素分の画像データを記憶するメモリ回路と、
    前記メモリ回路の出力端とスイッチを介して接続され、前記スイッチがオンのとき、前記メモリ回路からの複数画素分の画像データをそれぞれ受け、共通のラッチ信号に応答してラッチする複数のラッチ回路と、
    前記複数のラッチ回路からの出力を受け、対応するデータ線をそれぞれ駆動するデータ線駆動回路と、
    を備えている、ことを特徴とするコントローラドライバ。
14. 前記画像描画装置から動画静止画識別信号を入力し、前記動画静止画識別信号が静止画を示すときは、前記スイッチはオフ状態とされ、前記入力画像データを書き込みデータとして前記表示用メモリに書き込み、前記表示用メモリから出力される１ライン分の画像データを受ける前記複数のラッチ回路が、共通のラッチ信号に応答してラッチして前記複数のデータ線駆動回路に供給し、
    一方、前記動画静止画識別信号が動画を示すときは、前記画像データ制御回路において、前記入力画像データと前記入力画像データの１フレーム前の読み出し画像データとが一致するか否かの判定が行われ、前記転送データ制御回路から出力される変換後画像データ又は入力画像データが、オン状態とされた前記スイッチを介して、対応する前記ラッチ回路の入力に供給され、前記ラッチ回路の出力が対応する前記データ線駆動回路に供給される、ことを特徴とする請求項１１乃至１３のいずれか一に記載のコントローラドライバ。
15. 前記画像データ制御回路が、前記画像描画装置から供給される前記入力画像データを少なくとも１つ記憶し、前記表示用メモリに対して書き込み画像データとして供給する入力データレジスタと、
    前記表示用メモリから読み出された読み出し画像データを少なくとも１つ格納する読み出しデータレジスタと、
    前記入力データレジスタの出力に入力端が接続され、前記画像描画装置から供給される動画静止画識別信号が動画を示すとき、オン状態に設定される制御スイッチと、
    一つの入力端が、前記制御スイッチの出力端に接続され、他の入力端が前記読み出しデータレジスタに接続され、前記入力画像データと、前記入力画像データの１フレーム前の読み出し画像データとが互いに一致するか否か判定し判定結果信号を出力する判定回路と、
    を備え、
    前記変換回路は、前記制御スイッチの出力端から出力される前記入力画像データと、前記読み出しデータレジスタからの前記１フレーム前の読み出し画像データとを入力して前記変換後画像データを出力し、
    前記転送データ制御回路が、前記変換回路から出力される前記変換後画像データと、前記制御スイッチの出力端からの入力画像データとを入力とし、前記判定結果信号が不一致を示すとき、前記変換後画像データを選択して出力し、前記判定結果信号が一致を示すとき、前記入力画像データを出力するセレクタと、
    前記セレクタの出力を受けて、前記ラッチ回路に転送する画像データを出力保持する転送データレジスタと、
    を備えている、ことを特徴とする請求項１１に記載のコントローラドライバ。
16. 前記画像データ制御回路が、前記画像描画装置から供給される前記入力画像データを少なくとも１つ記憶し、前記表示用メモリに対して書き込み画像データとして供給する入力データレジスタと、
    前記表示用メモリから読み出された読み出し画像データを少なくとも１つ格納する読み出しデータレジスタと、
    前記入力データレジスタの出力に入力端が接続され、前記画像描画装置から供給される動画静止画識別信号が動画を示すとき、オン状態に設定される制御スイッチと、
    一つの入力端が、前記制御スイッチの出力端に接続され、他の入力端が前記読み出しデータレジスタに接続され、前記入力画像データと、前記入力画像データの１フレーム前の読み出し画像データとが互いに一致するか否か判定し判定結果信号を出力する判定回路と、
    を備え、
    前記変換回路は、前記制御スイッチの出力端から出力される前記入力画像データと、前記読み出しデータレジスタからの前記１フレーム前の読み出し画像データとを入力して前記変換後画像データを出力し、
    前記転送データ制御回路が、前記変換回路から出力される前記変換後画像データと、前記制御スイッチの出力端からの入力画像データとを入力とし、前記判定結果信号が不一致を示すとき、前記変換後画像データを選択して出力し、前記判定結果信号が一致を示すとき、前記入力画像データを出力するセレクタと、
    を備え、
    前記セレクタの出力が前記データシフト回路に供給される、ことを特徴とする請求項１２に記載のコントローラドライバ。
17. 前記画像データ制御回路が、前記画像描画装置から供給される前記入力画像データを少なくとも１つ記憶し、前記表示用メモリに対して書き込み画像データとして供給する入力データレジスタと、
    前記表示用メモリから読み出された読み出し画像データを少なくとも１つ格納する読み出しデータレジスタと、
    前記入力データレジスタの出力に入力端が接続され、前記画像描画装置から供給される動画静止画識別信号が動画を示すとき、オン状態に設定される制御スイッチと、
    一つの入力端が、前記制御スイッチの出力端に接続され、他の入力端が、前記読み出しデータレジスタに接続され、前記入力画像データと、前記入力画像データの１フレーム前の読み出し画像データとが一致するか否か判定し判定結果信号を出力する判定回路と、
    を備え、
    前記変換回路は、前記制御スイッチの出力端から出力される前記入力画像データと、前記読み出しデータレジスタからの前記１フレーム前の読み出し画像データとを入力して前記変換後画像データを出力し、
    前記転送データ制御回路が、前記変換回路から出力される前記変換後画像データと、前記制御スイッチの出力端からの入力画像データとを入力とし、前記判定結果信号が不一致を示すとき、前記変換後画像データを選択して出力し、前記判定結果信号が一致を示すとき、前記入力画像データを出力する第１のセレクタと、
    前記第１のセレクタの出力と、前記読み出しデータレジスタからの読み出し画像データとを受け、前記画像描画装置からの前記入力画像データとともに転送されるアドレスデータによって、前記メモリ制御回路が生成する転送データ切り替え信号が活性状態のときは、前記第１のセレクタの出力を選択し、前記転送データ切り替え信号が非活性状態のときには、前記読み出しデータレジスタからの読み出し画像データを選択出力する第２のセレクタと、
    を備え、
    前記第２のセレクタの出力が、前記メモリ回路に供給される、ことを特徴とする請求項１３に記載のコントローラドライバ。
18. 前記画像データ制御回路が、前記画像描画装置から供給される前記入力画像データを少なくとも１つ記憶し、前記表示用メモリに対して書き込み画像データとして供給する入力データレジスタと、
    前記表示用メモリから読み出された読み出し画像データを少なくとも１つ格納する読み出しデータレジスタと、
    前記入力データレジスタの出力に入力端が接続され、前記画像描画装置から供給される動画静止画識別信号が動画を示すとき、オン状態に設定される制御スイッチと、
    一つの入力端が、前記制御スイッチの出力端に接続され、他の入力端が、前記読み出しデータレジスタに接続され、入力画像データ（ｋビットとする）の上位ｎビット（ただしｎはｋより小の所定の正整数）と読み出し画像データの上位ｎビットが一致するか否か判定し判定結果信号を出力する判定回路と、
    を備え、
    前記変換回路は、前記制御スイッチの出力端から出力される入力画像データの上位ｎビットと、前記読み出しデータレジスタからの読み出し画像データの上位ｎビットとを入力し、対応する前記変換後画像データの上位ｎビットを出力し、
    前記転送データ制御回路が、前記変換回路から出力される前記変換後画像データの上位ｎビットと、前記入力画像データの下位（ｋ−ｎ）ビットとを連接して、ｋビットの変換後画像データを生成する連接回路と、
    前記連接回路から出力される画像データと、前記制御スイッチから出力される前記入力画像データとを入力とし、前記判定結果信号が不一致を示すとき、前記連接回路から出力される変換後画像データを選択して出力し、前記判定結果信号が一致を示すとき、前記入力画像データを出力するセレクタと、
    を備えている、ことを特徴とする請求項１１乃至１３のいずれか一に記載のコントローラドライバ。
19. 前記画像データ制御回路が、前記画像描画装置から供給される前記入力画像データを少なくとも１つ記憶し、前記表示用メモリに対して書き込み画像データとして供給する入力データレジスタと、
    前記表示用メモリから読み出された読み出し画像データを少なくとも１つ格納する読み出しデータレジスタと、
    前記入力データレジスタの出力に入力端が接続され、前記画像描画装置から供給される動画静止画識別信号が動画を示すとき、オン状態に設定される制御スイッチと、
    一つの入力端が、前記制御スイッチの出力端に接続され、他の入力端が、前記読み出しデータレジスタに接続され、入力画像データ（ｋビットとする）の上位ｎビット（ただしｎはｋより小の所定の正整数）と読み出し画像データの上位ｎビットが一致するか否か判定し判定結果信号を出力する判定回路と、
    を備え、
    前記変換回路は、前記制御スイッチの出力端から出力される入力画像データの上位ｎビットと、前記読み出しデータレジスタからの読み出し画像データの上位ｎビットとを入力し、ｋビットの前記変換後画像データを出力し、
    前記変換後画像データと、前記制御スイッチから出力される前記入力画像データとを入力とし、前記判定結果信号が不一致を示すとき、前記変換後画像データを選択して出力し、前記判定結果信号が一致を示すとき、前記入力画像データを出力するセレクタと、
    を備えている、ことを特徴とする請求項１１乃至１３のいずれか一に記載のコントローラドライバ。
20. タイミング制御回路を備え、
    前記シフト回路が、前記タイミング制御回路から出力される動画用ラッチ信号を初段に受け、前記タイミング制御回路から入力されるシフト信号に基づき、前記動画用ラッチ信号を順次転送するフリップフロップを縦続接続してなるシフトレジスタと、
    それぞれが、前記各段のフリップフロップの出力と、前記タイミング制御回路からの静止画用ラッチ信号を受け、前記静止画用ラッチ信号が非活性状態のときは、前記フリップフロップを出力し、前記静止画用ラッチ信号が活性状態のときは、前記静止画用ラッチ信号を出力する複数の論理ゲートと、
    を備え、
    前記複数の論理ゲートの出力から、前記複数のラッチ回路にラッチ信号が供給される、ことを特徴とする請求項１１に記載のコントローラドライバ。
21. 前記表示用メモリには、１画素の画像データの転送単位のクロックの周波数を分周した周波数で複数の書き込み画像データが転送され、
    動画像の場合、複数画素分の画像データの読み出しと複数画素分の画像データの書き込みとが、時間的にずれて交互に行われ、前記表示用メモリにおいて１つの画素の書き込み画像データは、前記１つの画素の書き込み画像データの１フレーム前の画素の読み出し画像データと同じアドレスに書き込まれる、ことを特徴とする請求項１１乃至１３のいずれか一記載のコントローラドライバ。
22. 少なくとも１フレーム分の画像データを記憶する表示用メモリと、
    画像描画装置から供給される入力画像データを受け取り、前記表示用メモリより前記入力画像データの１フレーム前の画像データを読み出し、さらに、前記入力画像データを書き込み画像データとして前記表示用メモリに書き込む制御を行うメモリ制御回路と、
    前記入力画像データと前記１フレーム前の読み出し画像データとを入力し、前記入力画像データと前記１フレーム前の読み出し画像データとに基づき決定される変換後画像データを出力する変換回路と、
    前記変換回路から出力される変換後画像データを、直接に又は所定の回路を介して間接に受けとり、入力されるラッチ信号に応答してラッチする複数のラッチ回路と、
    前記複数のラッチ回路からそれぞれ出力される画像データを入力として受け、前記画像データに応じた出力信号をそれぞれ出力する複数の駆動回路と、
    を備えている、ことを特徴とするコントローラドライバ。
23. 前記変換回路は、前記変換後画像データとして、オーバードライブ駆動のための画像データを出力する、ことを特徴とする請求項１乃至２２のいずれか一記載のコントローラドライバ。
24. 前記変換回路は、前記変換後画像データとして、ガンマ補正用の画像データを出力する、ことを特徴とする請求項１乃至２２のいずれか一記載のコントローラドライバ。
25. 半導体基板上に、請求項１乃至２４のいずれか一に記載の前記コントローラドライバを備えた半導体装置。
26. 請求項１乃至２４のいずれか一に記載の前記コントローラドライバと、前記表示部とを備えた表示装置。
27. フレームメモリとルックアップテーブルとを用いて応答時間の補償を行うコントローラドライバであって、
    応答時間補償モードのときは、入力データと前記フレームメモリからの１フレーム前のデータを前記ルックアップテーブルに入力し、前記入力データと前記１フレーム前のデータの比較結果に基づき、前記入力データに関して応答時間の補償が必要な場合、前記ルッックアップテーブルからのデータを出力する制御回路を備え、前記制御回路からの出力データが対応するラッチ回路でラッチされ、前記ラッチ回路から出力されるデータを受けるデータ線駆動回路が前記データに応じた信号を出力し、
    前記応答時間補償モードでないときは、前記制御回路の出力は前記ラッチ回路から切り離され、前記フレームメモリから出力されるデータが対応する前記ラッチ回路でラッチされ、前記ラッチ回路から出力されるデータを受ける前記データ線駆動回路が前記データに応じた信号を出力し、１つのフレームメモリを具備することで応答時間の補償を可能としてなる、ことを特徴とするコントローラドライバ。

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