JP2005189447A - 表示装置用の駆動回路 - Google Patents
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Abstract
【解決手段】 フレームメモリ10から1ライン分の画像データを記憶するラインメモリとしての第1及び第2のデータラッチ回路5,6と、デコード回路7と階調電圧選択回路8と出力回路9を設ける。第1データラッチ回路5からの画像データを用いて階調の使用・不使用を一斉に判定する判定回路1を設け、不使用と判定された階調に係る階調アンプ回路4内の階調アンプ4aの動作を停止することにより、消費電力低減を図る。
【選択図】 図1
Description
複数の走査線と複数のデータ線とがマトリクス状に配置された表示装置を駆動するための駆動回路であって、
所望の画像データから1ライン分の画像データを保持する第1データラッチ回路と、
前記第1データラッチ回路に保持された画像データを保持する第2データラッチ回路と、
前記第2データラッチ回路に保持された画像データをデコードするデコード回路と、
複数の階調電圧をそれぞれ増幅あるいはバッファリングして出力する複数の階調アンプを備えた階調アンプ回路と、
前記階調アンプ回路から出力される複数の前記階調電圧の中から表示に必要なものを選択して出力回路に向けて出力する階調電圧選択回路と、
前記第1データラッチ回路あるいは前記第2データラッチ回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する判定回路と、
前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止するイネーブル・ディセーブル回路とを備えたことを特徴とする。
複数の走査線と複数のデータ線とがマトリクス状に配置された表示装置を駆動するための駆動回路であって、
所望の画像データから1ライン分の画像データを保持する第1データラッチ回路と、
前記第1データラッチ回路に保持された画像データを保持する第2データラッチ回路と、
前記第2データラッチ回路に保持された画像データをデコードするデコード回路と、
複数の階調電圧をそれぞれ増幅あるいはバッファリングして出力する複数の階調アンプを備えた階調アンプ回路と、
前記階調アンプ回路から出力される複数の前記階調電圧の中から表示に必要なものを選択して出力回路に向けて出力する階調電圧選択回路と、
前記階調電圧選択回路で選択された前記階調電圧を増幅あるいはバッファリングして出力する複数のアンプと、
前記第1データラッチ回路あるいは前記第2データラッチ回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する判定回路と、
前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止するイネーブル・ディセーブル回路とを備えたことを特徴とする。
図2は、本発明が適用される液晶表示装置の全体構成を示すブロック図である。
次に、本発明の第1実施形態に係るデータ線駆動回路51について、図1を参照しながら詳細に説明する。図1(a)はデータ線駆動回路51の構成を示す機能ブロック図、図1(b)はデータ線駆動回路51で使用されている階調アンプ回路の内部構成を示す機能ブロック図である。
次に、データ線駆動回路51に使用された判定回路1の構成と動作を図4を参照しながら説明する。
次に、データ線駆動回路51の動作を図3に示すタイミング・チャートにしたがって説明する。なお、表示を簡単にするため、図3(a)では出力端子Snに関連する波形のみを示してある。位置Aは判定回路1の出力端、位置Bは階調アンプ回路4の出力端の電圧レベルを示す(図1を参照)。
図5は、本発明の第2実施形態に係るデータ線駆動回路に使用される判定回路1の構成示す。
図6は、本発明の第3実施形態に係るデータ線駆動回路の構成を示す。この第3実施形態のデータ線駆動回路は、判定回路1に取り込む階調データを第2データラッチ回路6の中から得るようにしたものであり、その他の構成は第1実施形態のそれと同じである。よって、同一の要素には図1と同一符号を付して、それらの詳細な説明を省略する。
図8は、本発明の第4実施形態に係るデータ線駆動回路の構成を示す。この第4実施形態のデータ線駆動回路は、上述した第1〜第3実施形態では「スイッチ駆動」が採用されていたのに対し、「アンプ駆動」を採用した点が異なっている。その他の構成は第1実施形態のそれを同じであるから、同一の要素には図1と同一符号を付して、それらの詳細な説明を省略する。
図9は、本発明の第5実施形態に係るデータ線駆動回路の構成を示す。この第5実施形態のデータ線駆動回路は、判定回路1に取り込む階調データを、レベルシフト+デコード回路7の中から得るようにしたものであり、その他の構成は第1実施形態のそれと同じである。よって、同一の要素には図1と同一符号を付して、それらの詳細な説明を省略する。なお、第5実施形態も「スイッチ駆動」である。
図10は、本発明の第6実施形態に係るデータ線駆動回路の動作を示すタイミング・チャートである。
上述した実施形態は本発明を具体化した例を示すものであり、したがって本発明はこの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上記実施形態では、本発明を液晶表示装置に適用しているが、本発明はこれに限定されるものではない。他の任意の表示装置にも適用可能である。また、上記実施形態では、RAMを内蔵した表示装置に本発明を適用した例について説明しているが、本発明はRAMを内蔵しない表示装置に対しても適用可能である。
2 イネーブル・ディセーブル回路
3 階調電圧発生回路
4、4A 階調アンプ回路
4a 階調アンプ
5 第1データラッチ回路
6 第2データラッチ回路
7レベルシフト+デコード回路
8 階調電圧選択回路
9 出力回路
10 RAM(フレームメモリ)
11、11A 階調データ判定回路
11a、11Aa 比較回路
11b、11Ab 論理和回路
11c 比較器
11Ac デコーダ回路
12 判定結果処理回路
13 アンプ回路
15 シフトレジスタ
16 基準カウンタ
50 液晶表示装置
51 データ線駆動回路
511 フレームメモリ
517 データ判定回路
52 CPU
53 インターフェイス回路
54 RAM制御回路
55 コマンド制御回路
56 タイミング制御回路
57 走査線駆動回路
58 発振回路
59 タイミング発生回路
60 電源回路
61 Vcom回路
Claims (8)
- 複数の走査線と複数のデータ線とがマトリクス状に配置された表示装置を駆動するための駆動回路であって、
所望の画像データから1ライン分の画像データを保持する第1データラッチ回路と、
前記第1データラッチ回路に保持された画像データを保持する第2データラッチ回路と、
前記第2データラッチ回路に保持された画像データをデコードするデコード回路と、
複数の階調電圧をそれぞれ増幅あるいはバッファリングして出力する複数の階調アンプを備えた階調アンプ回路と、
前記階調アンプ回路から出力される複数の前記階調電圧の中から表示に必要なものを選択して出力回路に向けて出力する階調電圧選択回路と、
前記第1データラッチ回路あるいは前記第2データラッチ回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する判定回路と、
前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止するイネーブル・ディセーブル回路と
を備えたことを特徴とする表示装置用の駆動回路。 - 複数の走査線と複数のデータ線とがマトリクス状に配置された表示装置を駆動するための駆動回路であって、
所望の画像データから1ライン分の画像データを保持する第1データラッチ回路と、
前記第1データラッチ回路に保持された画像データを保持する第2データラッチ回路と、
前記第2データラッチ回路に保持された画像データをデコードするデコード回路と、
複数の階調電圧をそれぞれ増幅あるいはバッファリングして出力する複数の階調アンプを備えた階調アンプ回路と、
前記階調アンプ回路から出力される複数の前記階調電圧の中から表示に必要なものを選択して出力回路に向けて出力する階調電圧選択回路と、
前記階調電圧選択回路で選択された前記階調電圧を増幅あるいはバッファリングして出力する複数のアンプと、
前記第1データラッチ回路あるいは前記第2データラッチ回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する判定回路と、
前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止するイネーブル・ディセーブル回路と
を備えたことを特徴とする表示装置用の駆動回路。 - 前記所望の画像データを1フレーム分保持するフレームメモリをさらに有している請求項1または2に記載の表示装置用の駆動回路。
- 前記判定回路が、互いに同じ構成を持つと共に縦続接続された複数の比較回路を有する階調データ判定回路と、基準カウンタ及びシフトレジスタを有する判定結果処理回路とを備えており、
複数の前記比較回路の各々では、対応する前記階調データを前記基準カウンタから送られるカウント値と比較し、その比較結果を対応する前記論理和回路に入力して論理和出力を得た後、こうして得られた論理和出力を縦続接続された前記比較回路についてさらに論理和をとり、さらに、その論理和をとる動作を、前記カウント値を所定範囲内で変えながら繰り返すことにより、前記シフトレジスタ内に判定結果データを得る請求項1〜3のいずれか1項に記載の表示装置用の駆動回路。 - 前記判定回路が、互いに同じ構成を持つと共に縦続接続された複数の比較回路を有する階調データ判定回路を備えており、
複数の前記比較回路の各々では、対応する前記階調データをデコードした後、前記階調データの中の1ビット分だけについて階調の選択・非選択を決定し、
複数の前記論理和回路によって、階調の選択・非選択の前記決定結果を複数の前記比較回路にわたって論理和をとることにより、階調の使用・不使用を判定する請求項1〜3のいずれか1項に記載の表示装置用の駆動回路。 - 前記判定回路が、前記第1データラッチ回路に保持された前記画像データを用いて表示に必要な階調の使用・不使用を判定する請求項1〜5のいずれか1項に記載の表示装置用の駆動回路。
- 前記判定回路が、前記第2データラッチ回路に保持された前記画像データを用いて表示に必要な階調の使用・不使用を判定する請求項1〜5のいずれか1項に記載の表示装置用の駆動回路。
- 前記判定回路が、前記デコード回路によってデコードされた前記画像データを用いて表示に必要な階調の使用・不使用を判定する請求項1〜5のいずれか1項に記載の表示装置用の駆動回路。
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