JP2008197653A - 組み込みメモリ装置を利用した液晶表示装置の応答速度補償システム及び映像フレームデータの制御方法 - Google Patents

組み込みメモリ装置を利用した液晶表示装置の応答速度補償システム及び映像フレームデータの制御方法 Download PDF

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Abstract

【課題】組み込みメモリ装置を利用した液晶表示装置の応答速度補償システム及び映像フレームデータの制御方法を提供する。
【解決手段】現在映像フレームデータと以前映像フレームデータとの電圧差を比較し、比較結果に基づき現在映像フレームデータの階調電圧を変換する応答速度補償回路と、制御信号に応答して現在映像フレームデータを保存し以前映像フレームデータを出力しＮ個のサブフレームメモリを有する内部フレームメモリと、現在映像フレームデータを内部フレームメモリに保存するか以前映像フレームデータを内部フレームメモリから出力させる制御信号を生成しＮ個のサブフレームメモリ制御器を有するフレームメモリ制御器と、現在映像フレームデータをフレームメモリ制御器に伝達し以前映像フレームデータを応答速度補償回路に伝達するＮ個の記録ＦＩＦＯ回路とＮ個の読取ＦＩＦＯ回路を備える。
【選択図】図４

Description

本発明は、液晶表示装置に係り、特に、外部フレームメモリではない組み込みフレームメモリを使用して液晶の応答速度を改善できる応答速度補償システム及び映像フレームデータの制御方法に関する。
最近、液晶表示装置（Ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）は、パソコンだけでなく高画質ＴＶのディスプレイ装置で広く使われる。したがって、液晶表示装置がマルチメディア環境でよく動作するためには、印加される映像データ電圧によって反応する液晶の応答速度が速い必要がある。
しかし、ほとんどの液晶は、１フレームの映像データが入力される速度より速い応答速度を有する。例えば、１秒間に６０フレームのデータが画面にディスプレイされると仮定するとき、液晶パネルが映像データ電圧に相応する液晶状態に変化するまでは、１６．６ｍｓ以上の時間がかかる。前記のような問題点のために、応答速度補償回路が使われる。
応答速度補償回路としては、ＤＣＣ（Ｄｙｎａｍｉｃ Ｃａｐａｃｉｔａｎｃｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）回路が一般的に使われる。前記ＤＣＣ回路は、現在映像フレームデータと以前映像フレームデータとの電圧差を比較し、前記比較結果によって現在映像フレームデータより大きいか小さい階調電圧レベルを有する映像フレームデータを出力することで、液晶の反応速度を改善する装置である。
図１は、従来の一般的な応答速度補償システムを示すブロック図である。
従来の一般的な応答速度補償システム１００は、フレームメモリ制御器１１０、フレームメモリ１２０、及び応答速度補償回路１３０を備える。
フレームメモリ制御器１１０は、外部グラフィックソース（図示せず）から現在映像Ｆｎを入力されて、フレームメモリ１２０に伝達する。また、フレームメモリ制御器１１０は、フレームメモリ１２０から以前映像Ｆｎ−１を入力されて応答速度補償回路１３０に伝達する。
フレームメモリ１２０は、フレームメモリ制御器１１０によって制御され、フレームメモリ制御器１１０から入力された現在映像Ｆｎを保存し、フレームメモリ制御器１１０に保存された以前映像Ｆｎ−１を出力する。現在映像Ｆｎと以前映像Ｆｎ−１とは、時間的の差のみを有する映像である。
フレームメモリ１２０は、以前映像Ｆｎ−１を応答速度補償回路１３０に供給するために存在し、フレームメモリ制御器１１０及び応答速度補償回路１３０を構成するチップ（チップＡ）とは異なるチップチップＢから構成される。
応答速度補償回路１３０は、外部グラフィックソースから現在映像Ｆｎを入力され、フレームメモリ制御器１１０から以前映像Ｆｎ−１を入力される。応答速度補償回路１３０は、入力された現在映像Ｆｎと以前映像Ｆｎ−１との電圧差を比較し、前記比較結果に基づいて液晶の応答速度を補償する。
応答速度補償回路１３０は、ＤＣＣ回路から構成され、前記現在映像の階調電圧を変換させるためのルックアップテーブルを有する。
液晶表示装置は、現在映像の入力速度によってデータを処理する。一方、現在映像の解像度が高くなるほどデータの入力速度が速くなるので、解像度が高くなるほど応答速度補償回路１３０の処理速度も速くならなければならない。したがって、解像度が高くなるほどフレームメモリ１２０の動作速度及び容量が増大しなければならない。これを解決するために、圧縮／復元方式を利用した応答速度補償システムが開発された。
図２は、従来の圧縮／復元方式を利用した応答速度補償システムを示すブロック図である。
従来の圧縮／復元方式を利用した応答速度補償システム２００は、フレームメモリ制御器２１０、フレームメモリ２２０、応答速度補償回路２３０、エンコーダ２４０、第１デコーダ２５０、第２デコーダ２６０、及び以前映像復元回路２７０を備える。
エンコーダ２４０は、外部グラフィックソース（図示せず）から受信された現在映像Ｆｎを圧縮して、圧縮された現在映像Ｆ’ ｎを生成する。第１デコーダ２５０は、エンコーダ２４０から受信された圧縮された現在映像Ｆ’ ｎを復元して、復元された現在映像Ｆ’’ ｎを生成する。
フレームメモリ制御器２１０は、エンコーダ２４０から受信された圧縮された現在映像Ｆ’ ｎをフレームメモリ２２０に伝送し、フレームメモリ２２０から受信された圧縮された以前映像Ｆ’ ｎ−１を第２デコーダ２６０に伝送する。
第２デコーダ２６０は、フレームメモリ制御器から受信された圧縮された以前映像Ｆ’ ｎ−１を復元して、復元された以前映像Ｆ’’ ｎ−１を生成する。
以前映像復元回路２７０は、現在映像Ｆｎ、復元された現在映像Ｆ’’ ｎ、及び復元された以前映像Ｆ’’ ｎ−１を受信して、類似以前映像Ｆ’’’ ｎ−１を生成する。類似以前映像Ｆ’’’ ｎ−１は、復元された以前映像Ｆ’’ ｎ−１のノイズが除去された値である。
応答速度補償回路２３０は、現在映像Ｆｎと類似以前映像Ｆ’’’ ｎ−１との電圧差を比較し、前記比較結果によって現在映像Ｆｎの階調電圧を変換して出力する。
一方、圧縮／復元方式を利用すれば、同じデータバス幅を通じて伝送できる映像データの数が増加するため、フレームメモリ２２０の動作速度を上げることができる。また、圧縮されたデータをフレームメモリ２２０に保存するので、メモリ容量も増やすことができる。また、フレームメモリ２２０を複数個のサブフレームメモリ２２０＿１、・・・２２０＿Ｎから構成すれば、メモリ容量を一層増大することができる。
しかし、従来の圧縮／復元方式を利用した応答速度補償システム２００は、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）方式ではない別途のチップから構成された外部フレームメモリ１２０を使用するので、サブフレームメモリ２２０＿１、・・・２２０＿Ｎの数が増加するほど、必要なデータバスピンの数も増加する。
データバスピンの数が増加すれば、全体システムの面積が増大し、バスラインの間またはバスラインとピンとの間に発生するロードキャップ（Ｌｏａｄ ｃａｐ）の増加によるＲＣ遅延が増加するという問題点がある。
本発明が解決しようとする技術的課題は、組み込みメモリを応答速度補償システムで必要なフレームメモリとして使用することによって、映像の解像度上昇に柔軟に対処できる応答速度補償システムを提供するところにある。
本発明が解決しようとする他の技術的課題は、応答速度補償システムで使われる組み込みメモリに映像フレームデータを効率的に記録し、読み取るための映像フレームデータの制御方法を提供するところにある。
前記技術的課題を解決するための本発明の一実施形態による応答速度補償システムは、応答速度補償回路、内部フレームメモリ、フレームメモリ制御器、及びデータフロー制御器を備える。
前記応答速度補償回路は、外部ソースから入力される現在映像フレームデータと以前映像フレームデータとの電圧差を比較し、その比較結果に基づいて前記現在映像フレームデータの階調電圧を変換して出力する。
前記内部フレームメモリは、制御信号に応答して前記現在映像フレームデータを保存し、前記以前映像フレームデータを出力し、前記応答速度補償回路と共に一つのチップで具現されたＮ（Ｎは自然数）個のサブフレームメモリを有する。
前記フレームメモリ制御器は、前記現在映像フレームデータを前記内部フレームメモリに保存するか、または前記以前映像フレームデータを前記内部フレームメモリから出力するための前記制御信号を生成し、それぞれのサブフレームメモリに対応するＮ個のサブフレームメモリ制御器を有する。
前記データフロー制御器は、前記現在映像フレームデータを前記フレームメモリ制御器に伝達し、前記以前映像フレームデータを前記応答速度補償回路に伝達し、それぞれのサブフレームメモリに対応するＮ個の記録ＦＩＦＯ回路とＮ個の読み取りＦＩＦＯ回路とを備える。
また、前記現在映像フレームデータを圧縮して、圧縮された現在映像フレームデータを生成するエンコーダ、及び圧縮された以前映像フレームデータを復元して、復元された以前映像フレームデータを生成する第１デコーダをさらに備えることが望ましい。
前記エンコーダと第１デコーダとを備える場合、前記内部フレームメモリ、前記フレームメモリ制御器、及び前記データフロー制御器に入力される前記現在映像フレームデータは、前記圧縮された現在映像フレームデータであり、前記内部フレームメモリ、前記フレームメモリ制御器、及び前記データフロー制御器から出力される以前映像フレームデータは、前記圧縮された以前映像フレームデータである。
また、前記データフロー制御器は、前記圧縮された現在映像フレームデータがバスラインを介して前記データフロー制御器に入力される順序によって、前記圧縮された現在映像フレームデータを複数個のデータグループに分割し、それぞれのデータグループを前記記録ＦＩＦＯ回路に順次に入力させるためのＦＩＦＯイネーブル信号を生成する圧縮データ順序指定回路をさらに備えることが望ましい。
また、前記圧縮データ順序指定回路は、前記データフロー制御器に入力される前記圧縮された現在映像フレームデータのデータバス幅を基準に、前記圧縮された現在映像フレームデータを前記複数個のデータグループに分割することが望ましい。ここで、前記データバス幅は、３２ビットまたは６４ビットでありうる。
また、前記データフロー制御器は、前記記録ＦＩＦＯ回路に保存された圧縮された現在映像データが所定の値を超える場合、対応するサブフレームメモリ制御器に出力することが望ましい。
また、前記記録ＦＩＦＯ回路は、前記圧縮された現在映像フレームデータを保存するＳＲＡＭ、前記データグループの入力回数をカウントする第１カウンター、前記データグループの出力回数をカウントする第２カウンター、前記入力回数と前記出力回数との差を基準値と比較する比較器、及び前記比較結果に基づいて前記ＳＲＡＭの動作を制御するＳＲＡＭ制御器を備えることが望ましい。ここで、前記基準値は、前記ＳＲＡＭに前記データグループが保存される最大保存回数の１／２でありうる。
また、前記データフロー制御器は、前記Ｎ個の読み取りＦＩＦＯ回路から出力される前記圧縮された以前映像フレームデータを入力され、出力データ選択信号によって前記圧縮された以前映像フレームデータを前記バスを介して順次に出力するマルチプレクサ、及び外部から印加される制御信号によって前記マルチプレクサに入力される前記圧縮された以前映像フレームデータの出力順序を指定し、前記出力順序に相応する前記出力データ選択信号を生成する復元データ順序指定回路をさらに備えることが望ましい。
また、前記フレームメモリ制御器は、前記サブフレームメモリに対応するＮ（Ｎは自然数）個のサブフレームメモリ制御器から構成されうる。また、前記応答速度補償回路は、ＤＣＣ回路でありうる。
前記技術的課題を解決するための本発明の一実施形態による映像フレームデータの制御方法は、現在映像フレームデータを記録ＦＩＦＯ回路に保存する段階、現在映像フレームデータをフレームメモリに保存する段階、及び以前映像フレームデータを出力する段階を含む。
前記現在映像フレームデータを記録ＦＩＦＯ回路に保存する段階は、現在映像フレームデータをバスラインを介して同時に入力されるデータビットを基準に、複数個のデータグループに分割し、互いに並列に連結されたＮ（Ｎは自然数）個の記録ＦＩＦＯ回路に保存する段階である。
前記現在映像フレームデータをフレームメモリに保存する段階は、前記記録ＦＩＦＯ回路に保存された現在映像データが所定の値を超える場合、前記記録ＦＩＦＯ回路から前記現在映像データを出力して、Ｎ（Ｎは自然数）個のサブフレームメモリのうち対応するサブフレームメモリに保存する段階である。
前記以前映像フレームデータを出力する段階は、前記Ｎ個のサブフレームメモリから以前映像フレームデータを出力して、互いに並列に連結されたＮ個の読み取りＦＩＦＯ回路に保存し、出力データ選択信号によって前記以前映像フレームデータを出力する段階である。
また、前記対応するサブフレームメモリに保存する段階は、それぞれの記録ＦＩＦＯ回路に対応するＮ個のサブフレームメモリ制御器を通じて行われうる。また、前記記録ＦＩＦＯ回路に保存する段階は、それぞれのデータグループが保存される記録ＦＩＦＯ回路を指定する段階、及びＦＩＦＯイネーブル信号を利用して、前記記録ＦＩＦＯ回路に前記データグループを順次に保存する段階を含みうる。
また、前記記録ＦＩＦＯ回路に保存されるデータグループの回数（Ａ）をカウントする段階、前記記録ＦＩＦＯ回路から出力されるデータグループの回数（Ｂ）をカウントする段階、前記保存回数（Ａ）と前記出力回数（Ｂ）との差が所定の基準値Ｃより大きいか否かを判断する段階、及び前記判断結果に基づいて前記記録ＦＩＦＯ回路に保存された前記データグループを出力するか否かを決定する段階をさらに含みうる。
また、前記データグループを出力するか否かを決定する段階は、前記保存回数（Ａ）と前記出力回数（Ｂ）との差が前記所定の基準値Ｃ以下である場合、前記記録ＦＩＦＯ回路に前記データグループを保存する段階、及び前記保存回数（Ａ）と前記出力回数（Ｂ）との差が前記所定の基準値Ｃを超える場合、前記記録ＦＩＦＯ回路に保存されたデータグループを出力する段階を含みうる。
また、前記記録ＦＩＦＯ回路に保存された複数個のデータグループが所定の値を超える場合、前記対応するサブフレームメモリに前記データグループを記録するための準備が完了したことを示す記録準備信号を出力する段階、及び前記記録準備信号に応答して前記対応するサブフレームメモリに前記データグループを記録できるか否かを示す記録承認信号を出力する段階を含みうる。
また、前記記録承認信号が活性化された場合、前記記録ＦＩＦＯ回路に前記データグループを保存せず、前記記録ＦＩＦＯ回路に保存されたデータグループを出力する段階、及び前記記録承認信号が非活性化の場合、前記記録ＦＩＦＯ回路に保存されたデータグループを出力せず、前記記録ＦＩＦＯ回路に前記データグループを保存する段階をさらに含みうる。
また、それぞれのサブフレームメモリに保存された前記以前映像データを読み取るための準備が完了したことを示す読み取り準備信号を出力する段階、及び前記読み取り準備信号に応答して、前記サブフレームメモリから前記以前映像データを読み取ることができるか否かを示す読み取り承認信号を出力する段階をさらに含みうる。
また、前記読み取り承認信号が活性化された場合、前記サブフレームメモリに保存された以前映像データを対応する読み取りＦＩＦＯ回路に出力する段階、及び前記読み取り承認信号が非活性化の場合、前記サブフレームメモリに保存された前記以前映像データを出力せず、前記読み取り準備信号を出力する段階をさらに含みうる。
また、前記読み取りＦＩＦＯ回路に保存されるデータグループの回数（Ａ）をカウントする段階、前記読み取りＦＩＦＯ回路から出力されるデータグループの回数（Ｂ）をカウントする段階、前記保存回数（Ａ）と前記出力回数（Ｂ）との差が所定の基準値Ｃより大きいか否かを判断する段階、及び前記判断結果に基づいて前記サブフレームメモリに保存された前記データグループを出力するか否かを決定する段階をさらに含みうる。
また、前記データグループを出力するか否かを決定する段階は、前記保存回数（Ａ）と前記出力回数（Ｂ）との差が前記所定の基準値Ｃ以下である場合、前記読み取りＦＩＦＯ回路に前記データグループを保存する段階、及び前記保存回数（Ａ）と前記出力回数（Ｂ）との差が前記所定の基準値Ｃを超える場合、前記読み取り準備信号を非活性化させ、前記読み取りＦＩＦＯ回路に保存されたデータグループをマルチプレクサに出力する段階を含みうる。
また、外部から印加される制御信号によって、前記マルチプレクサに入力される前記データグループの出力順序を指定する段階、前記指定された出力順序に相応する前記出力データ選択信号を生成する段階、及び前記出力データ選択信号によって前記マルチプレクサに入力される前記データグループを出力する段階をさらに含みうる。
本願発明による応答速度補償システムは、組み込みメモリを内部フレームメモリとして使用するので、バスライン及びピンの数を減少することが可能であり、応答速度補償システムの動作速度を改善できる。
また、本願発明による映像フレームデータの制御方法は、効率的にフレームメモリに映像データを入力するか、またはフレームメモリから映像データを出力できるので、フレームメモリ増設が簡便である。
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を示す添付図面及びそれに記載された内容を参照する。
以下、添付された図面を参照して本発明の望ましい実施形態を詳細に説明する。本発明を説明するに当たって、関連した公知の構成または機能に関する具体的な説明が本発明の要旨を不要にあいまいにすると判断される場合には、その詳細な説明を省略する。
図３は、本発明の一実施形態による応答速度補償システムを示すブロック図である。
本発明の一実施形態による応答速度補償システム３００は、データフロー制御器３１０、フレームメモリ制御器３２０、内部フレームメモリ３３０、以前映像復元回路３４０、応答速度補償回路３５０、エンコーダ３６０、第１デコーダ３７０、及び第２デコーダ３８０を備える。
データフロー制御器３１０は、エンコーダ３６０から受信された圧縮された現在映像フレームデータＦ’ ｎをフレームメモリ制御器３２０に伝送し、フレームメモリ制御器３２０から受信された圧縮された以前映像フレームデータ Ｆ’ ｎ−１を第２デコーダ３８０に伝送する。
データフロー制御器３１０は、複数個の記録ＦＩＦＯ回路と複数個の読み取りＦＩＦＯ回路とから構成される。一つの記録ＦＩＦＯ回路と一つの読み取りＦＩＦＯ回路とは、対をなす。前記記録ＦＩＦＯ回路と読み取りＦＩＦＯ回路の数は、内部フレームメモリ３３０に存在するフレームメモリの数に相当する。
内部フレームメモリ３３０は、フレームメモリ制御器３２０及び応答速度補償回路３５０と同じチップ上に具現される。すなわち、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）方式で具現される。内部フレームメモリは、フレームメモリ制御器３２０と同じチップに具現されるので、必要なバスラインとピンの数も大きく減らすことができる。
以前映像復元回路３４０、応答速度補償回路３５０、エンコーダ３６０、第１デコーダ３７０、及び第２デコーダ３８０は、図２に示す構成と同じ機能及び作用を行うので、具体的な説明は省略する。
図４は、本発明の一実施形態によるデータフロー制御器を示すブロック図である。
本発明の一実施形態によるデータフロー制御器４１０は、Ｎ（Ｎは自然数）個の記録ＦＩＦＯ回路４１１＿１，・・・，４１１＿Ｎ、Ｎ個の読み取りＦＩＦＯ回路４１２＿１，・・・，４１２＿Ｎ、及びマルチプレクサ４１３を備える。
記録ＦＩＦＯ回路４１１＿１と読み取りＦＩＦＯ回路４１２＿１とは、一つの対をなし、対応する第１サブフレームメモリ制御器４２０＿１に電気的に接続される。同様に、記録ＦＩＦＯ回路４１１＿Ｎと読み取りＦＩＦＯ回路４１２＿Ｎとは、一つの対をなし、対応する第Ｎサブフレームメモリ制御器４２０＿Ｎに電気的に接続される。
記録ＦＩＦＯ回路４１１＿１は、圧縮された現在映像フレームデータＦ’ ｎを入力されて、対応する第１サブフレームメモリ制御器４２０＿１に伝送する。同様に、記録ＦＩＦＯ回路４１１＿Ｎは、圧縮された現在映像フレームデータＦ’ ｎを入力されて、対応する第１サブフレームメモリ制御器４２０＿Ｎに伝送する。
記録ＦＩＦＯ回路４１１＿１，・・・，４１１＿Ｎは、圧縮された現在映像フレームデータのうち一部映像データを連続的に入力されて保存し、保存した映像データが所定の値を超える場合に、対応する第１ないし第Ｎサブフレームメモリ制御器４２０＿１，・・・，４２０＿Ｎに出力する。
記録ＦＩＦＯ回路４１１＿１，・・・，４１１＿Ｎは、互いに並列に連結され、所定の制御信号によってその動作が制御される。したがって、サブフレームメモリ（図示せず）の増設が便利である。また、それぞれのサブフレームメモリ制御器４２０＿１，・・・，４２０＿Ｎは、互いに独立して動作するので、映像データの制御が便利である。
マルチプレクサ４１３は、読み取りＦＩＦＯ回路４１２＿１，・・・，４１２＿Ｎから出力される圧縮された以前映像フレームデータ Ｆ’ ｎ−１を入力され、データ出力選択信号（図示せず）に応答して圧縮された以前映像フレームデータ Ｆ’ ｎ−１を選択的に出力する。
図５Ａは、本発明の他の実施形態によるデータフロー制御器を示すブロック図である。
本発明の他の実施形態によるデータフロー制御器５００ａは、圧縮データ順序指定回路５１０、及びＮ個の記録ＦＩＦＯ回路５２０＿１，・・・，５２０＿Ｎを備える。
圧縮データ順序指定回路５１０は、圧縮された現在映像フレームデータＦ’ ｎを入力されて、記録ＦＩＦＯ回路５２０＿１，・・・，５２０＿Ｎに配分する。前記配分は、外部グラフィックソース（図示せず）と応答速度補償システム５００ａとのバス幅を単位にして行われる。例えば、バス幅が３２ｂｉｔまたは６４ｂｉｔである場合、現在映像フレームデータを３２ｂｉｔまたは６４ｂｉｔに分割して、順次に記録ＦＩＦＯ回路５２０＿１，・・・，５２０＿Ｎに入力させる。
さらに具体的に説明するために、バス幅が３２ｂｉｔであり、記録ＦＩＦＯ回路が５つが存在すると仮定する。圧縮データ順序指定回路５１０は、バスラインを介して入力される１番目の３２ｂｉｔを第１記録ＦＩＦＯ回路５２０＿１に入力させ、圧縮データ順序指定回路５１０は、バスラインを介して入力される５番目の３２ｂｉｔを第５記録ＦＩＦＯ回路５２０＿Ｎに入力させる。また、圧縮データ順序指定回路５１０は、バスラインを介して入力される６番目の３２ｂｉｔをさらに第１記録ＦＩＦＯ回路５２０＿１に入力させる。
ここで、前記バスラインを介して同時に入力されるデータビットを一つのグループと仮定するとき、圧縮された現在映像フレームデータは、（１フレームデータ）／（バス幅）に該当する数のグループから構成される。例えば、１フレームのデータが１００Ｍ ｂｙｔｅであり、バス幅が４ｂｙｔｅである場合、前記グループの数は、２５×１０６となる。したがって、記録ＦＩＦＯ回路が５個である場合、一つの記録ＦＩＦＯ回路には、５×１０６個のデータグループが一定の時間間隔で入力される。
しかし、データフロー制御器５００ａは、エンコーダ（図示せず）から入力される圧縮された現在映像フレームデータＦ’ ｎをフレームメモリ（図示せず）に伝達する機能のみを行うので、前記のように大きな容量を有するメモリを利用することはできない。したがって、圧縮データ順序指定回路５１０は、記録ＦＩＦＯ回路５２０＿１，・・・，５２０＿Ｎに一定大きさ以上の映像データが保存されれば、ＦＩＦＯイネーブル信号を利用して、保存された映像データをフレームメモリ制御器（図示せず）に出力する。詳細な説明は後述する。
図５Ｂは、本発明のさらに他の実施形態によるデータフロー制御器を示すブロック図である。
本発明のさらに他の実施形態によるデータフロー制御器５００ｂは、復元データ順序指定回路５３０、Ｎ個の読み取りＦＩＦＯ回路５４０＿１，・・・，５４０＿Ｎ、及びマルチプレクサ５５０を備える。
それぞれの読み取りＦＩＦＯ回路５４０＿１，・・・，５４０＿Ｎには、フレームメモリ（図示せず）から出力された圧縮された以前映像データ Ｆ’ ｎ−１が入力される。圧縮された以前映像データ Ｆ’ ｎ−１は、それぞれの読み取りＦＩＦＯ回路５４０＿１，・・・，５４０＿Ｎに対応するサブフレームメモリ（図示せず）から出力されるデータである。読み取りＦＩＦＯ回路５４０＿１，・・・，５４０＿Ｎから出力された圧縮された以前映像フレームデータは、マルチプレクサ５５０に入力される。
一つの読み取りＦＩＦＯ回路５４０＿１に入力される圧縮された以前映像データの大きさは、一つのフレームメモリ制御器（図示せず）によって制御される。記録ＦＩＦＯ回路（図示せず）と同様に、読み取りＦＩＦＯ回路５４０＿１のメモリ容量が大きくないため、フレームメモリ制御器（図示せず）は、一定大きさの以前映像データだけを読み取りＦＩＦＯ回路５４０＿１に印加する。
その後、一つの読み取りＦＩＦＯ回路５４０＿１に保存された以前映像データが出力されれば、対応するサブフレームメモリ制御器（図示せず）は、読み取りＦＩＦＯ回路５４０＿１に新たな以前映像データを印加する。このような動作は、マルチプレクサ５５０に入力された以前映像データが出力されたか否かを確認した後に行われる。詳細な事項は後述する。
復元データ順序指定回路５３０は、外部から制御信号を印加されて選択信号ＳＥＬを生成し、生成された選択信号ＳＥＬを利用して、マルチプレクサ５５０の動作を制御する。前記選択信号ＳＥＬは、それぞれの読み取りＦＩＦＯ回路５４０＿１，・・・，５４０＿Ｎから出力された圧縮された以前映像データの出力順序を指定する信号である。
図６は、本発明の一実施形態による記録ＦＩＦＯ回路を示すブロック図である。
本発明の一実施形態による記録ＦＩＦＯ回路６００は、ＳＲＡＭ ６１０、第１カウンター６２０、比較器６３０、ＳＲＡＭ制御器６４０、及び第２カウンター６５０を備える。
ＳＲＡＭ ６１０は、ＦＩＦＯイネーブル信号に応答して、複数個のグループから構成された圧縮された現在映像フレームデータＦ’ ｎのうち一部データを保存する。ＦＩＦＯイネーブル信号は、一つのデータグループがＳＲＡＭ ６１０に入力される度に活性化する信号である。ＳＲＡＭ ６１０は、ＳＲＡＭ制御器６４０から出力される制御信号ＳＣＲＬに応答して、前記保存された一部データを出力する。
第１カウンター６２０は、ＦＩＦＯイネーブル信号が活性化される区間の数を計数して比較器６３０に出力する。第２カウンター６５０は、制御信号ＳＣＲＬが活性化される区間の数を計数して比較器６３０に出力する。
それぞれのデータグループは、ＦＩＦＯイネーブル信号が活性化される区間でＳＲＡＭ ６１０に入力されるため、第１カウンター６２０は、ＳＲＡＭ ６１０に保存されるデータグループの数を計数する。また、それぞれのデータグループは、制御信号ＳＣＲＬが活性化される区間でＳＲＡＭ ６１０から出力されるため、第２カウンター６５０は、ＳＲＡＭ ６１０から出力されるデータグループの数を計数する。
比較器６３０は、第１カウンター６２０から出力された第１計数値Ａと第２カウンター６５０から出力された第２計数値Ｂとの差を基準値Ｃと比較する。基準値Ｃは、ＳＲＡＭ ６１０に保存できる適切なデータグループの数を示すものであり、前記データグループがＳＲＡＭ ６１０に保存できる最大データグループ数の１／２であることが望ましい。
ＳＲＡＭ制御器６４０は、比較器６３０の出力信号に基づいてＳＲＡＭ ６１０を制御する。ＳＲＡＭ制御器６４０は、第１計数値Ａと第２計数値Ｂとの差が基準値Ｃ以下である場合、非活性化の制御信号ＳＣＲＬを出力し、第１計数値Ａと第２計数値Ｂとの差が基準値Ｃを超える場合には、活性化された制御信号ＳＣＲＬを出力する。
図７は、本発明の一実施形態による映像フレームデータの記録動作を制御する方法を示すフローチャートである。
外部グラフィックソースから現在映像フレームデータを入力される（Ｓ７０５）。前記現在映像フレームデータは、外部グラフィックソースからデータバスラインを介して入力されたデータである。したがって、データバス幅単位で入力されるデータである。以下、一つのデータバス幅単位で入力されるデータを一つのデータグループという。
現在映像フレームデータの順序を指定する（Ｓ７１０）。前記順序は、前記データグループの入力順序を示す。したがって、現在映像フレームデータが１００Ｍ ｂｙｔｅであると仮定するとき、最後のデータグループの順序は、数百万番目でありうる。
それぞれのデータグループの順序を定めれば、前記データグループが保存される記録ＦＩＦＯ回路を指定する。例えば、５個の記録ＦＩＦＯ回路があると仮定すれば、第１記録ＦＩＦＯ回路に保存されるデータグループとして第１，２，・・・，Ｍデータグループを指定できる。
その後、記録ＦＩＦＯイネーブル信号を生成する（Ｓ７１５）。前記記録ＦＩＦＯイネーブル信号は、それぞれの記録ＦＩＦＯ回路に前記データグループが入力される時間を制御する信号である。前記記録ＦＩＦＯイネーブル信号の活性化によって、特定データグループが特定記録ＦＩＦＯ回路に入力される（Ｓ７２０）。
一つのデータグループが特定記録ＦＩＦＯ回路に入力された場合、記録アドレス値を１増加させる（Ｓ７２５）。前記記録アドレス値は、前記記録ＦＩＦＯ回路に保存される現在映像データの大きさを示す。
記録アドレス値ＷＡと読み取りアドレス値ＲＡとの差が基準値を超えるか否かを判断する（Ｓ７３０）。読み取りアドレス値ＲＡは、０とセットされている。前記基準値は、前記記録ＦＩＦＯ回路のメモリ容量を基準に決定される値である。
記録アドレス値ＷＡと読み取りアドレス値ＲＡとの差が前記基準値以下であれば、前記記録ＦＩＦＯ回路に現在映像データを保存する。記録アドレス値ＷＡと読み取りアドレス値ＲＡとの差が前記基準値を超えれば、前記記録ＦＩＦＯ回路に保存された現在映像データを出力するための記録準備信号を出力する（Ｓ７３５）。
前記記録準備信号は、前記記録ＦＩＦＯ回路に特定値以上のデータグループが保存された場合に、前記フレームメモリに保存されたデータグループを記録するための準備が完了したことを示す信号である。
前記記録準備信号に応答して、前記現在映像データを前記フレームメモリに記録できるか否かを示す記録承認信号を出力する（Ｓ７４０）。特定記録ＦＩＦＯ回路にデータグループを保存するためには、順番が来るまでの待機時間が必要なため、保存されたデータグループを出力するためにも、順番が来るまでの待機時間が必要である。
非活性化の記録承認信号が出力されれば、前記記録ＦＩＦＯ回路は、入力された現在映像データを保存する。活性化された記録承認信号が出力されれば、前記記録ＦＩＦＯ回路は、保存された現在映像データを出力する（Ｓ７４５）。
一つのデータグループが特定記録ＦＩＦＯ回路から出力された場合、読み取りアドレス値を１増加させる（Ｓ７５０）。前記出力されたデータグループは、前記記録ＦＩＦＯ回路に対応するサブフレームメモリに保存される（Ｓ７５５）。１フレームに相当する現在映像フレームデータがフレームメモリに全て保存されるまで、前記動作は繰り返される（Ｓ７６０）。
図８は、本発明の一実施形態による映像フレームデータの読み取り動作を制御する方法を示すフローチャートである。
フレームメモリに保存されたデータを読み取るための準備が完了したことを示す読み取り準備信号を出力する（Ｓ８０５）。前記読み取り準備信号に応答して、前記以前映像データを読み取ることができるか否かを示す読み取り承認信号を出力する（Ｓ８１０）。
非活性化の読み取り承認信号が出力されれば、前記読み取り準備信号を続けて出力する。活性化された読み取り承認信号が出力されれば、フレームメモリに保存された以前映像データを対応する読み取りＦＩＦＯ回路に出力し（Ｓ８１５）、記録アドレス値を１増加させる（Ｓ８２０）。
記録アドレス値ＷＡと読み取りアドレス値ＲＡとの差が基準値を超えるか否かを判断する（Ｓ８２５）。読み取りアドレス値ＲＡは、０にセットされている。前記基準値は、前記読み取りＦＩＦＯ回路のメモリ容量を基準に決定される値である。
記録アドレス値ＷＡと読み取りアドレス値ＲＡとの差が前記基準値以下であれば、前記読み取りＦＩＦＯ回路に以前映像データを保存する。記録アドレス値ＷＡと読み取りアドレス値ＲＡとの差が前記基準値を超えれば、読み取り準備信号を非活性化させる（Ｓ８３０）。
その後、所定の制御信号によってマルチプレクサから出力される前記以前映像データの出力順序を指定する（Ｓ８３５）。前記指定された出力順序によって生成された出力データ選択信号を出力する（Ｓ８４０）。前記出力データ選択信号によって、以前映像フレームデータを出力する（Ｓ８４５）。
前記以前映像フレームデータを構成するそれぞれのデータグループが出力される度に、記録アドレス値ＲＡを１増加させる（Ｓ８５０）。１フレームに相当する以前映像フレームデータがフレームメモリから全て出力されるまで、前記動作は繰り返される（Ｓ８５５）。
以上、図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的として使われたものに過ぎず、意味限定や特許請求の範囲上に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決定されなければならない。
本発明は、液晶表示装置関連の技術分野に好適に用いられる。
従来の一般的な応答速度補償システムを示すブロック図である。 従来の圧縮／復元方式を利用した応答速度補償システムを示すブロック図である。 本発明の一実施形態による応答速度補償システムを示すブロック図である。 本発明の一実施形態によるデータフロー制御器を示すブロック図である。 本発明の他の実施形態によるデータフロー制御器を示すブロック図である。 本発明のさらに他の実施形態によるデータフロー制御器を示すブロック図である。 本発明の一実施形態による記録ＦＩＦＯ回路を示すブロック図である。 本発明の一実施形態による映像フレームデータの記録動作を制御する方法を示すフローチャートである。 本発明の一実施形態による映像フレームデータの読み取り動作を制御する方法を示すフローチャートである。
符号の説明
３００ 応答速度補償システム
３１０ データフロー制御器
３２０ フレームメモリ制御器
３３０ 内部フレームメモリ
３４０ 以前映像復元回路
３５０ 応答速度補償回路
３６０ エンコーダ
３７０ 第１デコーダ
３８０ 第２デコーダ
４１０ データフロー制御器
４１１＿１，・・・，４１１＿Ｎ 記録ＦＩＦＯ回路
４１２＿１，・・・，４１２＿Ｎ 読み取りＦＩＦＯ回路
４１３ マルチプレクサ
４２０＿１，・・・，４２０＿Ｎ サブフレームメモリ制御器
Ｆ’ ｎ 現在映像フレームデータ
Ｆ’ ｎ−１ 以前映像フレームデータ

Claims (25)

  1. 外部ソースから入力される現在映像フレームデータと以前映像フレームデータとの電圧差を比較し、その比較結果に基づいて前記現在映像フレームデータの階調電圧を変換して出力する応答速度補償回路と、
    制御信号に応答して前記現在映像フレームデータを保存し、前記以前映像フレームデータを出力し、前記応答速度補償回路と共に一つのチップで具現されたＮ（Ｎは自然数）個のサブフレームメモリを有する内部フレームメモリと、
    前記現在映像フレームデータを前記内部フレームメモリに保存するか、または前記以前映像フレームデータを前記内部フレームメモリから出力するための前記制御信号を生成し、それぞれのサブフレームメモリに対応するＮ個のサブフレームメモリ制御器を有するフレームメモリ制御器と、
    前記現在映像フレームデータを前記フレームメモリ制御器に伝達し、前記以前映像フレームデータを前記応答速度補償回路に伝達し、それぞれのサブフレームメモリに対応するＮ個の記録ＦＩＦＯ回路とＮ個の読み取りＦＩＦＯ回路とを備えるデータフロー制御器と、を備えることを特徴とする応答速度補償システム。
  2. 前記現在映像フレームデータを圧縮して、圧縮された現在映像フレームデータを生成するエンコーダと、
    圧縮された以前映像フレームデータを復元して、復元された以前映像フレームデータを生成する第１デコーダとをさらに備え、
    前記内部フレームメモリ、前記フレームメモリ制御器、及び前記データフロー制御器に入力される前記現在映像フレームデータは、前記圧縮された現在映像フレームデータであり、
    前記内部フレームメモリ、前記フレームメモリ制御器、及び前記データフロー制御器から出力される以前映像フレームデータは、前記圧縮された以前映像フレームデータであることを特徴とする請求項１に記載の応答速度補償システム。
  3. 前記データフロー制御器は、
    前記圧縮された現在映像フレームデータがバスラインを介して前記データフロー制御器に入力される順序によって、前記圧縮された現在映像フレームデータを複数個のデータグループに分割し、それぞれのデータグループを前記記録ＦＩＦＯ回路に順次に入力させるためのＦＩＦＯイネーブル信号を生成する圧縮データ順序指定回路をさらに備えることを特徴とする請求項２に記載の応答速度補償システム。
  4. 前記圧縮データ順序指定回路は、
    前記データフロー制御器に入力される前記圧縮された現在映像フレームデータのデータバス幅を基準に、前記圧縮された現在映像フレームデータを前記複数個のデータグループに分割することを特徴とする請求項３に記載の応答速度補償システム。
  5. 前記データバス幅は、
    ３２ビットまたは６４ビットであることを特徴とする請求項４に記載の応答速度補償システム。
  6. 前記データフロー制御器は、
    前記記録ＦＩＦＯ回路に保存された圧縮された現在映像データが所定の値を超える場合、対応するサブフレームメモリ制御器に出力することを特徴とする請求項３に記載の応答速度補償システム。
  7. 前記記録ＦＩＦＯ回路は、
    前記圧縮された現在映像フレームデータを保存するＳＲＡＭと、
    前記データグループの入力回数をカウントする第１カウンターと、
    前記データグループの出力回数をカウントする第２カウンターと、
    前記入力回数と前記出力回数との差を基準値と比較する比較器と、
    前記比較結果に基づいて前記ＳＲＡＭの動作を制御するＳＲＡＭ制御器と、を備えることを特徴とする請求項３に記載の応答速度補償システム。
  8. 前記基準値は、
    前記ＳＲＡＭに前記データグループが保存できる最大保存回数の１／２であることを特徴とする請求項７に記載の応答速度補償システム。
  9. 前記データフロー制御器は、
    前記Ｎ個の読み取りＦＩＦＯ回路から出力される前記圧縮された以前映像フレームデータを入力され、出力データ選択信号によって前記圧縮された以前映像フレームデータを前記バスを介して順次に出力するマルチプレクサと、
    外部から印加される制御信号によって、前記マルチプレクサに入力される前記圧縮された以前映像フレームデータの出力順序を指定し、前記出力順序に相応する前記出力データ選択信号を生成する復元データ順序指定回路と、をさらに備えることを特徴とする請求項３に記載の応答速度補償システム。
  10. 前記エンコーダから出力される前記圧縮された現在映像フレームデータを復元して、復元された現在映像フレームデータを出力する第２デコーダと、
    前記現在映像フレームデータ、前記復元された現在映像フレームデータ、及び前記復元された以前映像フレームデータを利用して、類似以前映像フレームデータを生成する以前映像復元回路とをさらに備え、
    前記応答速度補償回路は、
    前記現在映像フレームデータと前記類似以前映像フレームデータとの電圧差を比較することを特徴とする請求項２に記載の応答速度補償システム。
  11. 前記フレームメモリ制御器は、
    前記サブフレームメモリに対応するＮ（Ｎは自然数）個のサブフレームメモリ制御器から構成されることを特徴とする請求項１に記載の応答速度補償システム。
  12. 前記応答速度補償回路は、
    ＤＣＣ（Ｄｙｎａｍｉｃ Ｃａｐａｃｉｔａｎｃｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）回路であることを特徴とする請求項１に記載の応答速度補償システム。
  13. 前記ＤＣＣ回路は、
    前記比較結果に基づいて、前記現在映像フレームデータを変換して出力するためのルックアップテーブルを備えることを特徴とする請求項９に記載の応答速度補償システム。
  14. 現在映像フレームデータを複数個のデータグループに分割して、互いに並列に連結されたＮ（Ｎは自然数）個の記録ＦＩＦＯ回路に保存する段階と、
    前記記録ＦＩＦＯ回路に保存された現在映像データが、所定の値を超える場合、前記記録ＦＩＦＯ回路から前記現在映像データを出力して、Ｎ（Ｎは自然数）個のサブフレームメモリのうち対応するサブフレームメモリに保存する段階と、
    前記Ｎ個のサブフレームメモリに保存された以前映像データが所定の値を超える場合、前記Ｎ個のサブフレームメモリから前記以前映像データを出力して、互いに並列に連結されたＮ個の読み取りＦＩＦＯ回路に保存する段階と、
    前記Ｎ個の読み取りＦＩＦＯ回路に保存された以前映像データを、出力データ選択信号によって応答速度補償回路に出力する段階と、を含むことを特徴とする映像フレームデータの制御方法。
  15. 前記サブフレームメモリに保存する段階は、
    それぞれの記録ＦＩＦＯ回路に対応するＮ個のサブフレームメモリ制御器を通じて行われることを特徴とする請求項１４に記載の映像フレームデータの制御方法。
  16. 前記記録ＦＩＦＯ回路に保存する段階は、
    それぞれのデータグループが保存される記録ＦＩＦＯ回路を指定する段階と、
    ＦＩＦＯイネーブル信号を利用して、前記記録ＦＩＦＯ回路に前記データグループを順次に保存する段階と、を含むことを特徴とする請求項１４に記載の映像フレームデータの制御方法。
  17. 前記記録ＦＩＦＯ回路に保存されるデータグループの回数（Ａ）をカウントする段階と、
    前記記録ＦＩＦＯ回路から出力されるデータグループの回数（Ｂ）をカウントする段階と、
    前記保存回数（Ａ）と前記出力回数（Ｂ）との差が所定の基準値Ｃより大きいか否かを判断する段階と、
    前記判断結果に基づいて、前記記録ＦＩＦＯ回路に保存された前記データグループを出力するか否かを決定する段階と、をさらに含むことを特徴とする請求項１６に記載の映像フレームデータの制御方法。
  18. 前記データグループを出力するか否かを決定する段階は、
    前記保存回数（Ａ）と前記出力回数（Ｂ）との差が前記所定の基準値Ｃ以下である場合、前記記録ＦＩＦＯ回路に前記データグループを保存する段階と、
    前記保存回数（Ａ）と前記出力回数（Ｂ）との差が前記所定の基準値Ｃを超える場合、前記記録ＦＩＦＯ回路に保存されたデータグループを出力する段階と、を含むことを特徴とする請求項１７に記載の映像フレームデータの制御方法。
  19. 前記記録ＦＩＦＯ回路に保存された複数個のデータグループが所定の値を超える場合、前記対応するサブフレームメモリに前記データグループを記録するための準備が完了したことを示す記録準備信号を出力する段階と、
    前記記録準備信号に応答して、前記対応するサブフレームメモリに前記データグループを記録できるか否かを示す記録承認信号を出力する段階と、をさらに含むことを特徴とする請求項１４に記載の映像フレームデータの制御方法。
  20. 前記記録承認信号が活性化された場合、前記記録ＦＩＦＯ回路に前記データグループを保存せず、前記記録ＦＩＦＯ回路に保存されたデータグループを出力する段階と、
    前記記録承認信号が非活性化の場合、前記記録ＦＩＦＯ回路に保存されたデータグループを出力せず、前記記録ＦＩＦＯ回路に前記データグループを保存する段階と、をさらに含むことを特徴とする請求項１９に記載の映像フレームデータの制御方法。
  21. それぞれのサブフレームメモリに保存された前記以前映像データを読み取るための準備が完了したことを示す読み取り準備信号を出力する段階と、
    前記読み取り準備信号に応答して、前記サブフレームメモリから前記以前映像データを読み取ることができるか否かを示す読み取り承認信号を出力する段階と、をさらに含むことを特徴とする請求項１４に記載の映像フレームデータの制御方法。
  22. 前記読み取り承認信号が活性化された場合、前記サブフレームメモリに保存された以前映像データを対応する読み取りＦＩＦＯ回路に出力する段階と、
    前記読み取り承認信号が非活性化の場合、前記サブフレームメモリに保存された前記以前映像データを出力せず、前記読み取り準備信号を出力する段階と、をさらに含むことを特徴とする請求項２１に記載の映像フレームデータの制御方法。
  23. 前記読み取りＦＩＦＯ回路に保存されるデータグループの回数（Ａ）をカウントする段階と、
    前記読み取りＦＩＦＯ回路から出力されるデータグループの回数（Ｂ）をカウントする段階と、
    前記保存回数（Ａ）と前記出力回数（Ｂ）との差が所定の基準値Ｃより大きいか否かを判断する段階と、
    前記判断結果に基づいて、前記サブフレームメモリに保存された前記データグループを出力するか否かを決定する段階と、をさらに含むことを特徴とする請求項２２に記載の映像フレームデータの制御方法。
  24. 前記データグループを出力するか否かを決定する段階は、
    前記保存回数（Ａ）と前記出力回数（Ｂ）との差が前記所定の基準値Ｃ以下である場合、前記読み取りＦＩＦＯ回路に前記データグループを保存する段階と、
    前記保存回数（Ａ）と前記出力回数（Ｂ）との差が前記所定の基準値Ｃを超える場合、前記読み取り準備信号を非活性化させ、前記読み取りＦＩＦＯ回路に保存されたデータグループをマルチプレクサに出力する段階と、を含むことを特徴とする請求項２３に記載の映像フレームデータの制御方法。
  25. 外部から印加される制御信号によって、前記マルチプレクサに入力される前記データグループの出力順序を指定する段階と、
    前記指定された出力順序に相応する前記出力データ選択信号を生成する段階と、
    前記出力データ選択信号によって、前記マルチプレクサに入力される前記データグループを出力する段階と、をさらに含むことを特徴とする請求項２４に記載の映像フレームデータの制御方法。
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