JP5584294B2 - プラズマディスプレイパネル用集積回路、アクセス制御方法及びプラズマディスプレイシステム - Google Patents

プラズマディスプレイパネル用集積回路、アクセス制御方法及びプラズマディスプレイシステム Download PDF

Info

Publication number
JP5584294B2
JP5584294B2 JP2012522439A JP2012522439A JP5584294B2 JP 5584294 B2 JP5584294 B2 JP 5584294B2 JP 2012522439 A JP2012522439 A JP 2012522439A JP 2012522439 A JP2012522439 A JP 2012522439A JP 5584294 B2 JP5584294 B2 JP 5584294B2
Authority
JP
Japan
Prior art keywords
shared memory
data
unit
subfield
decoder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012522439A
Other languages
English (en)
Other versions
JPWO2012001886A1 (ja
Inventor
昌樹 前田
尚毅 大谷
督三 清原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2012522439A priority Critical patent/JP5584294B2/ja
Publication of JPWO2012001886A1 publication Critical patent/JPWO2012001886A1/ja
Application granted granted Critical
Publication of JP5584294B2 publication Critical patent/JP5584294B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/293—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/10—Special adaptations of display systems for operation with variable images
    • G09G2320/103—Detection of image changes, e.g. determination of an index representative of the image change
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Description

本発明はプラズマディスプレイの発光制御のためのデータの生成、取得に係るメモリアクセスのピークデータ転送量を抑制する技術に関する。
従来、動画像を転送する際または記録媒体に記録する際には、ＭＰＥＧ(Moving Picture Experts Group)規格、例えば、非特許文献１に示されるＭＰＥＧ２ビデオ規格や、非特許文献２に示されるＭＰＥＧ４ＡＶＣ（Advanced Video Coding）規格に従った圧縮を施す技術が知られており、また、これらの規格に従って圧縮された画像を復号する動画デコーダも知られている。
このような動画デコーダは、大容量のＤＲＡＭ（Dynamic Random Access Memory）等のメモリに取り込んだ圧縮画像に係る可変長符号化されたストリームの復号を、そのストリームをメモリから読み出して可変長復号して動きベクトルやブロックデータ等をブロック毎に抽出し、メモリ内の、動きベクトルに応じて特定される参照画像を参照して、所謂動き推定の逆処理に相当する補償処理を行い、当該補償処理の結果として得られる復号画像をメモリに記録するという手順で実行する。ここで、復号されメモリに格納された復号画像群は、後続の圧縮画像の復号の際に参照画像群として、またディスプレイなどへの表示用画像群として利用される。
この、動画像の復号処理では、メモリアクセスに高いデータ転送量を必要とすることが一般的に知られている。この動画像復号器、画像表示器を含むシステムにおいて、高いデータ転送量の抑制を実現するためには、処理全体としてデータ転送量のピークを抑制する方法と、高いデータ転送量を有するメモリシステムを用いる方法が挙げられる。このうち、処理全体としてデータ転送量のピークを抑制する一手法が特許文献１に開示されている。
特許文献１には、音声復号器と、動画デコーダと、画像表示器を備えた装置で、動画デコーダのブランキング期間に、音声復号器のデータ転送量の大きな処理を行い、動画デコーダのデータ転送期間に、音声復号器のデータ転送量の小さな処理を行うことにより、データ転送量のピークを抑制している（図１１参照）。なお、図１１において、横線部分の領域が動画デコーダによるデータ転送を、斜線部分の領域が音声復号器によるデータ転送を示している。
特許第３５３２７９６号
ISO/IEC 13818-2 International Standard MPEG-2 Video ISO/IEC 14496-10 International Standard Information technology - Coding of Audio-Visual Objects-Part 10: Advanced Video Coding 監修 篠田博「プラズマディスプレイ材料技術の応用」株式会社シーエムシー出版、2007年10月31日(p.41-p.44)
ところで、プラズマディスプレイパネルにおいて、装置の小型化等を実現すべく、動画デコーダと、プラズマディスプレイに特有の制御であるサブフィールド変換を実行する変換部、そして、変換後のサブフィールドデータをメモリから読み出して出力する読出部とを１チップに実装することが考えられる。
しかしながら、画像表示器がＡＤＳ(Address Display Separated)駆動方式のプラズマディスプレイ表示処理部（非特許文献３参照）の場合、それらのデータ転送のピークが異なることにより、上記特許文献１に開示されている方式では、上述の動画デコーダと読出部とによるデータ転送のピークを抑制できないという課題がある。
そこで、本発明は、上記課題に鑑みてなされたものであり、動画デコーダと読出部とをワンチップ化し、メモリを共有する場合のピークデータ転送量を抑制するシステム及び方法を提供することを目的とする。
上記課題を解決するため、本発明に係るプラズマディスプレイ用集積回路は、共有メモリから符号化された動画データを読み出してデコードし、デコードして得られるデコードデータを当該共有メモリに格納するデコーダと、前記デコードデータを前記共有メモリから読み出して、サブフィールド用のサブフィールドデータに変換し、前記共有メモリに格納する変換部と、前記サブフィールドデータを前記共有メモリから読み出す読出部と、前記読出部が前記共有メモリから前記サブフィールドデータを読み出している場合に前記デコーダの前記共有メモリへのアクセスを抑制するアクセス制御部とを備えることを特徴としている。
上述のような構成によって、読出部がデータを読み出している場合には、動画デコーダに対して共有メモリへのアクセスを制限できるので、ピークデータ転送量を抑制することができる。
実施の形態１に係るプラズマディスプレイシステムの機能構成を示した機能ブロック図である。 ８サブフィールド用の制御用テーブルの構成例を示すデータ概念図である。 共有メモリへのアクセスに係る動作を示すフローチャートである。 動画デコーダとＳＦ読出部とのメモリアクセスの様子を示した図である。 実施の形態２に係るプラズマディスプレイシステムの機能構成を示した機能ブロック図である。 １０サブフィールド用の制御用テーブルの構成例を示すデータ概念図である。 実施の形態２に係るサブフィールド数に応じた共有メモリへのアクセス制御動作を示すフローチャートである。 実施の形態３に係るプラズマディスプレイシステムの機能構成を示した機能ブロック図である。 実施の形態３に係るパターンデータを示す図である。 実施の形態３に係るプラズマディスプレイ用集積回路の動作を示すフローチャートである。 従来技術におけるビデオデータとオーディオデータの読み出し制御におけるデータ転送量の時間推移を示すグラフである。
以下、本発明の一実施形態であるプラズマディスプレイ用集積回路を含むプラズマディスプレイシステムについて図面を用いて説明する。
＜実施の形態１＞
＜構成＞
図１は、プラズマディスプレイシステムの構成を示す機能ブロック図である。
プラズマディスプレイシステムは、プラズマディスプレイ用集積回路１００と、表示処理部１２０と、ＰＤＰ１３０と、共有メモリ１４０とを含んで構成される。
プラズマディスプレイ用集積回路１００は、所謂ＬＳＩ（Large Scale Integration）と呼称される半導体集積回路である。プラズマディスプレイ用集積回路１００は、共有メモリ１４０内のＭＰＥＧ４ＡＶＣ規格で圧縮されたビットストリームから、８つのサブフィールド（以下、「ＳＦ」という）の画素ごとの点灯・非点灯のデータ（以下、「ＳＦ画素データ」という）を生成する機能を有する。また、プラズマディスプレイ用集積回路１００は、ＡＤＳ駆動方式のアドレス期間のタイミングで、表示処理部１２０にＳＦ画素データを送出する機能も有する。
プラズマディスプレイ用集積回路１００は、具体的には、動画デコーダ１０１と、ＳＦ変換部１０２と、ＳＦ読出部１０３と、制御部１０４とを含んで構成される。
動画デコーダ１０１は、制御部１０４からの指示に従い、順次、共有メモリ１４０内のＭＰＥＧ４ＡＶＣ規格で圧縮されたビットストリーム（動画データ）と参照画像とを読み出して、ＭＰＥＧ４ＡＶＣ規格に従って画像の復号（デコード）を行い、復号して得られる復号画像（デコードデータ）を共有メモリ１４０に格納する機能を有する。
ＳＦ変換部１０２は、動画デコーダ１０１が復号して格納した共有メモリ１４０内の復号画像を読み出して、ＳＦ画素データに変換し、変換して得られたＳＦ画素データを共有メモリ１４０に格納する機能を有する。ＳＦ画素データへの変換については、従来からも行われていることであり、ここでは、簡単にその一例を説明する。
ＳＦ変換部１０２が共有メモリ１４０から読み出す復号画像の１画素分のデータは、８ｂｉｔのデータ（２５６階調の何れかの階調を示す数値）である。
ＳＦ変換部１０２は、この数値に基づき、どのサブフィールドで画素に対応するセルを点灯するのかを決定する。つまり、各画素についての１ＴＶフィールド分のデータごとに、当該１ＴＶフィールドに属する各サブフィールドで点灯非点灯を示す情報に変換される。例えば、１画素（赤、青、緑の何れかの色）についての８ビットのデータが「０１００１０１０」で表現された場合、サブフィールドデータに変換した場合、（ＳＦ１ＸＹ、ＳＦ２ＸＹ、ＳＦ３ＸＹ、ＳＦ４ＸＹ、ＳＦ５ＸＹ、ＳＦ６ＸＹ、ＳＦ７ＸＹ、ＳＦ８ＸＹ）＝（０、１、０、１、０、０、１、０）となる。つまり、元の復号画像において座標（Ｘ、Ｙ）にある画素の８ビットデータについて、０ビット目の値が、サブフィールド１のＳＦ画素データになり、１ビット目の値が、サブフィールド２のＳＦ画素データになり、２ビット目の値がサブフィールド３のＳＦ画素データになり、・・・、７ビット目の値がサブフィールド８のＳＦ画素データとなる。なお、ＳＦＮＸＹは、座標（Ｘ、Ｙ）で示されるセルについて、Ｎ番目のサブフィールドのＳＦ画素データを意味する。ＳＦ画素データは１ビットのデータであり、「１」が点灯、「０」が非点灯を示す。
ＳＦ読出部１０３は、制御部１０４からの指示に従い、共有メモリ１４０にアクセスして、ＳＦ変換部が格納したＳＦ画素データを読み出し、表示処理部１３０に出力する機能を有する。
制御部１０４は、動画デコーダ１０１とＳＦ読出部１０３の共有メモリへのアクセスに係る制御を実行する機能を有する。
表示処理部１２０は、ＰＤＰ１３０をＡＤＳ駆動方式で駆動する。表示処理部１２０は、リセット期間にＰＤＰ１３０の全セルを同時に放電し、壁電荷を揃える機能を有する。
表示処理部１２０は、アドレス期間にＰＤＰ１３０の点灯セルに壁電荷を蓄積させる。セルの点灯・非点灯は、表示処理部１２０から送出されるＳＦ画素データにより決定される。各セルと対となるＳＦ画素データが０の場合、そのセルは非点灯セルとなり、各セルと対になるＳＦ画素データが１の場合、そのセルは点灯セルとなる。
表示処理部１２０は、維持放電期間に、ＰＤＰ１３０の点灯セルのみで、放電を発生させる。８つのＳＦで、ＳＦ１の放電回数をα（αは１以上の自然数）とした場合に、ＳＦ２の放電回数をα×２とし、ＳＦ３の放電回数をα×２＾２、・・・、ＳＦ８の放電回数をα×２＾７とする。即ち、ＳＦ Ｎ（Ｎ＝ＳＦ番号：１〜８）の放電回数はα×２＾（Ｎ−１）とする。なお、ここで「＾」はべき乗演算を示す記号であり、２＾（Ｎ−１）（Ｎは１以上の自然数）は、２の（Ｎ−１）乗を意味する。
これらの制御により、ＰＤＰ１３０のセル毎に放電回数を合計２＾８（＝２５６）パターンに制御する。つまり、１ＴＶフィールド期間ごとに、各画素について、各ＳＦにおける点灯、非点灯を実行することにより、２５６階調の表現を実現する。
ＰＤＰ１３０は、表示処理部１２０からの指示に従って各セルを放電させて、映像を表示する機能を有する。
共有メモリ１４０は、プラズマディスプレイ用集積回路１００が動作上必要とする各種データを記憶するＲＡＭ（Random Access Memory）である。共有メモリ１４０は、ＭＰＥＧ４ＡＶＣ規格で圧縮されたビットストリームと、動画デコーダ１０１が復号した復号画像と、復号画像を変換したＳＦ画素データとを保持する。
＜データ＞
ここで、制御用テーブル記憶部１１０が保持する８ＳＦ制御用テーブル１１１について説明する。制御用テーブルは、各サブフィールド番号２０１に、ＳＦ画素データ転送期間（アドレス期間）２０２と、維持放電期間２０３とを対応付けた情報である。制御用テーブルは、サブフィールド数が８の場合を示す情報である。
サブフィールド番号２０１は、サブフィールドそれぞれを識別する番号である。
ＳＦ画素データ転送期間２０２は、ＳＦ読出部１０３が共有メモリ１４０からＳＦ画素データを読み出して、発光セルを設定するのに要する時間を示している。当該設定は、画面の全画素を走査しながら設定していくので、ＳＦ画素データ転送期間（アドレス期間）は、全サブフィールドに共通して、０．７８ｍｓｅｃ必要となる。
維持放電期間２０３は、各サブフィールドの画素それぞれで放電を維持するべき期間を示しており、動画デコーダ１０１が共有メモリ１４０にアクセスできる時間を示している。例えば、サブフィールド番号４（ＳＦ４）の維持放電期間は、１．１２ｍｓｅｃである。
制御部１０４は当該８ＳＦ制御用テーブル１１１を用いて、動画デコーダ１０１及びＳＦ読出部１０３の共有メモリ１４０へのメモリアクセスの制御を実行する。
＜動作＞
次に、本実施の形態におけるプラズマディスプレイ用集積回路１００の動作を図３に示すフローチャートを用いて説明する。
図３は、１ＴＶフィールドにおける制御部１０４による共有メモリへのアクセス制御を示す動作である。当該フローの開始時点においては、動画デコーダ１０１は、共有メモリ１４０へのアクセスを禁止されている状態にあるものとする。
まず、制御部１０４は、変数Ｎを８に設定する（ステップＳ３０１）。当該Ｎは、同時にサブフィールド数を示す数でもある。
制御部１０４は、８ＳＦ制御用テーブル１１１を参照して、変数Ｎの数値で定まるサブフィールド番号２０１に対応するＳＦ画素データ転送期間２０２の秒数と、維持放電期間２０３の秒数とを読み出す。
制御部１０４は、ＳＦ ＮのＳＦ画素データの読み出しをＳＦ読出部１０３に指示する（ステップＳ３０２）。
制御部１０４は、読み出したＳＦ画素データ転送期間の秒数の間、待機する（ステップＳ３０３）。
次に、制御部１０４は、読み出したＳＦ画素データ転送期間の秒数が経過すると、動画デコーダ１０１に共有メモリ１４０へのアクセスを許可する（ステップＳ３０４）。なお、ここで、動画デコーダ１０１が復号する復号画像は、ＳＦ読出部１０３が読み出しているＳＦ画素データが属するフレーム以降のフレームのものである。
そして、制御部１０４は、読み出した維持放電期間の秒数だけ待機する（ステップＳ３０５）。
維持放電期間待機した制御部１０４は、動画デコーダ１０１に対して共有メモリ１４０へのアクセスを禁止する（ステップＳ３０６）。
制御部１０４は、変数Ｎを１デクリメントし（ステップＳ３０７）、デクリメント後のＮが０であるか否かを判定する（ステップＳ３０８）。
Ｎが０でなかった場合には（ステップＳ３０８のＮＯ）、ステップＳ３０２に戻り、Ｎが０であった場合には（ステップＳ３０８のＹＥＳ）、全てのサブフィールドについての処理を終えていることになるので、１ＴＶフィールド分のサブフィールドの処理を終了する。
図３に示した制御が、再生制御の間繰り返されて、動画等の表示処理が行われることとなる。
当該制御による動画デコーダ１０１とＳＦ読出部１０３の共有メモリへのアクセスのイメージを図４に示した。図４は横軸を時間軸としている。
図４を見れば分かるように、制御部１０４の制御に従い、０ｍｓｅｃから０．７８ｍｓｅｃの間は、ＳＦ読出部１０３が共有メモリ１４０にアクセスして、ＳＦ８（８番目のサブフィールド）のＳＦ画素データの読み出しを実行し、読み出したＳＦ画素データを表示処理部１２０に伝達する。この間、動画デコーダ１０１は、共有メモリ１４０にアクセスしない。
０．７８ｍｓｅｃから３．０２ｍｓｅｃまでは、動画デコーダ１０１は、共有メモリ１４０にアクセスして、格納されているビットストリーム及び参照画像の読み出しを実行するとともに、復号画像の格納を実行する。この間は、維持放電期間中なので、ＳＦ読出部１０３は共有メモリ１４０にアクセスしない。
３．０２ｍｓｅｃから３．８０ｍｓｅｃまでは、再びＳＦ読出部１０３が共有メモリ１４０にアクセスしてＳＦ７のＳＦ画素データの読み出しを実行し、読み出したＳＦ画素データを表示処理部１２０に伝達する。この間、動画デコーダ１０１は、共有メモリ１４０にアクセスしない。
３．８０ｍｓｅｃから５．７６ｍｓｅｃまでは、動画デコーダ１０１は、共有メモリ１４０にアクセスして、格納されているビットストリーム及び参照画像の読み出しを実行するとともに、復号画像の格納を実行する。この間は、維持放電期間中なので、ＳＦ読出部１０３は共有メモリ１４０にアクセスしない。
以下、これを繰り返し、１６．０４ｍｓｅｃから１６．３２ｍｓｅｃにおいて、動画デコーダ１０１が、共有メモリ１４０にアクセスして、格納されているビットストリーム及び参照画像の読み出しを実行するとともに、復号画像の格納を実行して、１ＴＶフィールド分のアクセス制御が終了する。
これによって、動画デコーダ１０１とＳＦ読出部１０３とが同時に共有メモリにアクセスすることによって、データ転送量のピークが大きくなることを防ぐことができる。ＳＦ読出部１０３が読み出すＳＦ画素データは、発光させるセルを特定するためのものであるので、維持放電期間中は、ＳＦ画素データを読み出さずともよい。そのため、維持放電期間中はＳＦ読出部１０３は共有メモリ１４０にアクセスしなくともよいので、その間に動画デコーダ１０１に共有メモリ１４０にアクセスさせる。また、ＳＦ読出部１０３がアドレス設定のためのＳＦ画素データを読み出しているときには、動画デコーダ１０１には、共有メモリ１４０にはアクセスさせない。つまり、動画デコーダ１０１とＳＦ読出部１０３とが同時に共有メモリ１４０にアクセスする状況を回避し、これによって、データ転送量におけるピークを抑制することができる。
＜実施の形態２＞
上記実施の形態１においては、サブフィールド数が８の場合を例に説明した。しかし、近年画像の高画質化に伴い、２５６階調では、その表現が追いつかないため、１０２４階調まで表現すべくサブフィールド数を１０としているプラズマディスプレイもある。
そこで、実施の形態２においては、サブフィールド数が１０の場合、そして、サブフィールド数が８の場合とのいずれかを選択して動作するプラズマディスプレイ用集積回路の動作を説明する。
なお、実施の形態２においては、実施の形態１と異なる構成についてのみ説明するものとし、実施の形態１と共通する点については、その説明を割愛する。
＜構成＞
図５は、実施の形態２に係るプラズマディスプレイ用集積回路２００を含むプラズマディスプレイシステムの機能構成を示す機能ブロック図である。プラズマディスプレイ用集積回路２００は、実施の形態１に示したプラズマディスプレイ用集積回路１００と異なり、制御部１０４に換えて制御部２０４を、制御用テーブル記憶部１１０に換えて制御用テーブル記憶部２１０を備え、また、設定部２０１を備える。
設定部２０１は、映像の表示の際のサブフィールドについて、１ＴＶフィールド期間に８サブフィールドを用いるのか、１０サブフィールドを用いるのかを示す設定情報を保持する機能を有する。
制御用テーブル記憶部２１０は、８ＳＦ制御用テーブル１１１と、１０サブフィールド用の制御用テーブルである１０ＳＦ制御用テーブル１１２を保持している。８ＳＦ制御用テーブル１１１は、実施の形態１に示したものと同一のものである。１０ＳＦ制御用テーブル１１２の詳細については、後述する。
制御部２０４は、実施の形態１に示した制御部１０４が保持する機能に加え、設定部２０１に設定されているサブフィールド数の設定が８か１０かに応じて御用テーブルを読み出し、読み出した制御用テーブルに従って、動画デコーダ１０１とＳＦ読出部１０３との共有メモリ１４０へのアクセスを制御する機能を有する。
＜データ＞
制御用テーブル記憶部２１０は、実施の形態１に示した８サブフィールド用の制御用テーブルに加え、１０サブフィールド用の制御用テーブルを記憶している。
図６に示すように１０ＳＦ制御用テーブル１１２は、８ＳＦ制御用テーブル１１１と同様に、サブフィールド番号６０１に、ＳＦ画素データ転送時間（アドレス期間）６０２と、維持放電期間６０３とが対応付けられたデータである。
１０ＳＦ制御用テーブル１１２が８ＳＦ制御用テーブル１１１と異なるのは、サブフィールド番号数が１０まである点と、各サブフィールドの維持放電期間が異なることにある。
例えば、１０ＳＦ制御用テーブル１１２では、サブフィールド番号１（ＳＦ１）に対する維持放電期間は、０．１６ｍｓｅｃとなっている。
１ＴＶフィールド期間は、８サブフィールドであろうと、１０サブフィールドであろうと、共に同一で１６．７ｍｓｅｃであり、また各サブフィールドにおけるアドレス期間は、０．７８ｍｓｅｃから変更できない（アドレス設定のために必ず０．７８ｍｓｅｃ要する）ので、１０サブフィールドに分けた場合、その維持放電期間は８サブフィールドの場合よりも短くせざるを得ない。そのため、１０サブフィールドに分ける場合には、各サブフィールドの維持放電期間も短くせざるを得ないが、１０サブフィールドに分けることにより、より細やかな映像表現を実現できる。
＜動作＞
実施の形態２に係るプラズマディスプレイ用集積回路２００の動作について図７のフローチャートに従って説明する。
プラズマディスプレイシステムは、表示処理を開始する（ステップＳ７０１）。
制御部２０４は、設定部２０１から、サブフィールド数の設定値を読み出す（ステップＳ７０２）。
制御部２０４は、設定部２０１から読み出したサブフィールド数の設定値が８であるか否かを判定する（ステップＳ７０３）。
サブフィールド数の設定値が８である場合に（ステップＳ７０３のＹＥＳ）、制御部２０４は、制御用テーブル記憶部２１０から８ＳＦ制御用テーブル１１１を読み出す（ステップＳ７０４）。
そして、読み出した８ＳＦ制御用テーブル１１１に従って、図３のフローチャートに示した制御を繰り返す（ステップＳ７０５）。
制御部２０４は、表示処理が終了するか否かを判定する（ステップＳ７０６）。当該判定は、例えば、ユーザによるリモコン操作（図示せず）による表示処理終了の指示入力を受け付けたか否かにより判定できる。
表示処理を終了しない場合には（ステップＳ７０６のＮＯ）、ステップＳ７０５に戻り、表示処理を終了する場合には（ステップＳ７０６のＹＥＳ）、制御部２０４はアクセス制御を終了し、プラズマディスプレイシステムは表示処理を終了する。
サブフィールド数の設定値が８でない場合に（ステップＳ７０３のＮＯ）、制御部２０４は、制御用テーブル記憶部２１０から１０ＳＦ制御用テーブル１１２を読み出す（ステップＳ７０７）。
そして、読み出した１０ＳＦ制御用テーブル１１２に従って、図３のフローチャートに示した制御を、ステップＳ３０１におけるＮを１０にして、繰り返す（ステップＳ７０８）。
制御部２０４は、表示処理が終了するか否かを判定する（ステップＳ７０９）。当該判定は、例えば、ユーザによるリモコン操作（図示せず）による表示処理終了の指示入力を受け付けたか否かにより判定できる。
表示処理を終了しない場合には（ステップＳ７０９のＮＯ）、ステップＳ７０７に戻り、表示処理を終了する場合には（ステップＳ７０９のＹＥＳ）、制御部２０４はアクセス制御を終了し、プラズマディスプレイシステムは表示処理を終了する。
これにより、制御部２０４は、設定部２０１に設定されているサブフィールド数に応じての、アクセス期間を変更しながら、動画デコーダ１０１とＳＦ読出部１０３との共有メモリ１４０へのアクセス制御を実行できる。
なお、サブフィールド数が１０の場合の制御部２０４による動画デコーダ１０１とＳＦ読出部１０３との共有メモリ１４０へのアクセスの制御は、図３に示したフローチャートのステップＳ３０１におけるＮを８ではなく、１０に設定することと、制御の参照対象が１０ＳＦ制御用テーブル１１２であることのみであるので、その動作の詳細説明はここでは割愛する。
＜実施の形態３＞
上記実施の形態１では、ＳＦ読出部１０３が逐次毎フレーム、毎ＳＦ画素データの共有メモリ１４０からの読み出しを実行する構成を示した。本実施の形態３においては、ＳＦ画素データの共有メモリからの読み出しを抑制できる構成を示す。
なお、実施の形態３においては、実施の形態１と異なる構成についてのみ説明するものとし、実施の形態１と共通する点については、その説明を割愛する。
＜構成＞
図８は、実施の形態３に係るプラズマディスプレイ用集積回路３００を含むプラズマディスプレイシステムの機能構成を示す機能ブロック図である。
ＳＦ変換部３０２は、実施の形態１に示したＳＦ変換部１０２の機能に加えて以下の機能も有する。ＳＦ変換部３０２は、判定部３２１と通知部３２２とを含んで構成される。
判定部３２１は、ＳＦ変換部３０２が変換したＳＦ画素データについて、ある１ＴＶフィールドについてのフレームにおけるＳＦ画素データが特定のパターンを有するか否かを判定する機能を有する。パターンデータの一例については後述する。
通知部３２２は、判定部３２１が変換して得られたＳＦ画素データが特定のパターンを有すると判定した場合に、ＳＦ読出部３０３にその特定のパターンを通知する。このとき、通知部３２２は、どのフレームのどのサブフィールドがこの特定のパターンに対応しているのかも通知する。つまり、フレーム番号とサブフィールド番号とを通知する。
また、通知部３２２は、制御部３０４に対しても特定のパターンが検出されたことを、その特定のパターンが検出されたフレーム番号とサブフィールド番号とを通知する機能を有する。
ＳＦ読出部３０３は、ＳＦ読出部１０３が保持する機能に加え、通知部３２２からサブフィールド番号とパターンデータの通知を受け付けた場合に、そのサブフィールド番号で示されるＳＦ画素データの共有メモリ１４０からの読み出しを実行せずに、当該パターンデータに従ったＳＦ画素データを表示処理部１２０に通知する機能を有する。例えばパターンデータが、全ての画素が１という内容であったなら、全画素についてＳＦ画素データが１である旨（具体的には、サブフィールド番号で示されるサブフィールドの全画素について、１を示すＳＦ画素データ）を表示処理部１２０に通知する。
制御部３０４は、制御部１０４が有する機能に加え、通知部３２２から、特定パターンが検出されたことを通知された場合に、そのフレーム番号とサブフィールド番号に対応する、本来であればＳＦ読出部３０３がＳＦ画素データを読み出すべきタイミングにおいて、動画デコーダ１０１に共有メモリ１４０へのアクセスを許可する機能を有する。
＜データ＞
ここで、ＳＦ変換部３０２の判定部３２１が保持し、ＳＦ画素データのパターンに一致するか否かの判定に用いるパターンデータについて説明する。
図９は、パターンデータの一構成例を示すデータ概念図である。
パターンデータ９００は、パターン番号９０１と、パターンデータ内容９０２とが対応付けられた情報である。
パターン番号９０１は、ＳＦ変換部３２１がパターンデータを区別、管理するための識別子である。
パターンデータ内容は、１サブフィールドデータのＳＦ画素データの特定のパターンを示す情報であり、１サブフィールドデータにおける全画素の値（０か１）を定めた情報である。なお、図９においては、図面のスペースの問題上、その一部のみを記載することとしている。また、当該内容は、パターン番号００１などのように全ての画素が１であることを示す場合には、各画素についてのデータを保持するのではなく、全画素が１であるという情報を保持する形であってもよい。また、パターン番号００３などの場合には、パターンデータ内容は、このパターンが繰り返されることを示す情報であってもよい。
＜動作＞
実施の形態３に係るプラズマディスプレイ用集積回路３００の動作を図１０のフローチャートに基づいて説明する。当該フローは、ＳＦ変換部３０２が１枚のサブフィールドについての変換を終えるごとに実行される。
ＳＦ変換部３０２は共有メモリ１４０から動画デコーダ１０１がデコードして格納したデコードデータをＳＦ画素データに変換する（ステップＳ１００１）。
判定部３２１は、変換後のＳＦ画素データが記憶しているパターンデータ内容のいずれかに一致するか否かを判定する（ステップＳ１００２）。当該判定は、パターンデータ内容で示される画素データとＳＦ画素データの完全一致であるか否かによって行われる。
判定部３２１が一致していないと判定した場合には（ステップＳ１００２のＮＯ）、当該制御フローを終了する。
判定部３２１が一致したと判定した場合には（ステップＳ１００２のＹＥＳ）、通知部３２２は、その一致したパターンデータとその一致したサブフィールドの番号及び当該サブフィールドを含むフレーム番号をＳＦ読出部３０４に通知する。これによって、ＳＦ読出部３０３は、当該フレーム番号の当該サブフィールド番号のＳＦ画素データを共有メモリ１４０にアクセスせずに取得し、表示処理部１２０に伝達する。また、通知部３２２は、制御部３０４にもフレーム番号とサブフィールド番号と、パターンデータが一致したことを示す情報とを通知する（ステップＳ１００３）。
当該通知を受けて、制御部３０４は、通知されたフレーム番号のサブフィールド番号で示されるサブフィールドのアドレス期間と維持放電期間の間のみ、動画デコーダ１０１に共有メモリ１４０へのアクセスを許可して（ステップＳ１００４）処理を終了する。
これによって、ＳＦ画素データが簡単な特定パターンを有する場合に、ＳＦ画素データの読み出しを実行させないことで、共有メモリ１４０へのＳＦ読出部３０３によるアクセスを抑制できるとともに、動画デコーダ１０１の共有メモ１４０へのアクセス量を多くすることができる。
＜補足１＞
上記実施の形態において、本発明の実施の手法について説明してきたが、本発明の実施の形態がこれに限られないことは勿論である。以下、上記実施の形態以外に本発明として含まれるその他の各種変形例について説明する。
（１）上記実施の形態においては、ＳＦ読出部１０３が共有メモリ１４０からＳＦ画素データを読み出しているときに、制御部１０４は、動画デコーダ１０１に共有メモリ１４０へのアクセスを禁止することとした。
しかし、当該動画デコーダ１０１の共有メモリ１０１へのアクセスの禁止という制御は、動画デコーダ１０１、ＳＦ読出部１０３と共有メモリ１０１間のデータ転送量のピークを抑制できるものであれば、禁止に限るものではない。
例えば、動画デコーダ１０１と、ＳＦ読出部１０３と、共有メモリ１４０とは、複数の信号線からなるバスラインに接続されてなる構成をとり、それぞれに、当該バスへのメモリアクセス幅が設定されているものとする。
そして、制御部１０４は、ＳＦ読出部１０３がＳＦ画素データを読み出している場合には、動画デコーダ１０１に設定されているメモリアクセス幅を、完全に０（禁止）にするのではなく、低減する（例えば、６４Mbit/secから１６Mbit/secにする）。
制御部１０４による動画デコーダ１０１の共有メモリ１４０へのアクセス制限は、このような構成による制限であってもよい。維持放電期間中に動画のデコードが間に合わなくなるような事態において当該構成は有効である。
（２）上記実施の形態１においては、図３に示した制御用テーブルを用いて、アクセスの制御を実行することとしたが、プログラムで、当該制御用テーブルで示すタイミングを指定しての抑制の切り替えを実行してもよい。こうすると、制御用テーブルを保持するためのメモリ領域を空けることができる。
（３）上記実施の形態においては、動画デコーダ１０１は、ＭＰＥＧ４ＡＶＣ規格に従うデコーダとして説明したが、動画デコーダ１０１は、ＭＰＥＧ４ＡＶＣ規格に従ったデコーダに限るものではない。動画デコーダ１０１は、ＭＰＥＧ２規格、あるいは、ＭＰＥＧ４ＳＰ規格に従って動作するものであってもよいし、その他の規格に従って圧縮されたストリームデータを復号するものであってもよい。
（４）上記実施の形態３において示した構成は実施の形態１に示した構成に追加する形で説明した。しかし、当然に上記実施の形態３に示した構成は実施の形態２に示したプラズマディスプレイ用集積回路２００も備えていてもよい。
（５）上記実施の形態に示したプラズマディプレイ用集積回路１００を集積回路として説明したが、これは、同等の機能を有する符号化されたデータを受け付けてサブフィールドデータを出力する装置乃至専用回路などであってもよい。
（６）上記実施の形態２においては、サブフィールド数が８の場合と１０の場合とを説明したが、サブフィールド数はこれに限るものではなく、階調表現数に応じてその他の数であってもよい。
つまり、制御用テーブル記憶部２１０は、その他の数（８、１０以外）のサブフィールドに対応した制御用テーブルを保持し、制御部２０４は設定部２０１に設定されたサブフィールド数に応じて対応する制御用テーブルを読み出し、その制御用テーブルに基づくアクセス制御を実行する構成としてもよい。
（７）上記実施の形態においては、ＳＦ変換部１０２、３０２の共有メモリ１４０へのアクセスタイミングについては特に詳細には説明しなかったが、これは、動画デコーダ１０１とＳＦ読出部１０３（３０３）による共有メモリ１４０へのアクセス制御だけで、ピークデータ転送量を抑制できたためである。これは、実際には、ＳＦ変換部１０２（３０２）は、ＳＦ読出部１０３（３０３）が次のサブフィールドのＳＦ画素データを読み出すのに間に合うように逐次共有メモリ１４０へのアクセスを実行して、復号画像の読み出し、及び、ＳＦ画素データの格納を実行している。ＳＦ変換部１０２（３０２）による共有メモリ１４０へのアクセスは、動画デコーダ１０１、ＳＦ読出部１０３（３０３）が共有メモリ１４０へのアクセスを行う合間に実行する構成であってもよいし、動画デコーダ１０１、ＳＦ変換部１０２（３０２）、ＳＦ読出部１０３（３０３）には、それぞれ共有メモリ１４０へのアクセスのメモリバンド幅が定められ、そのメモリバンド幅内でアクセスを実行する形式であってもよい。
（８）上記実施の形態３においては、あるサブフィールドについて、その画素がデータパターンに一致するか否かに応じて、制御部３０４は、そのサブフィールドにおける動画デコーダ１０１の共有メモリにアクセスする許可を与える制御を実行した。
しかし、当該制御は一つのサブフィールド単位での制御に限るものではない。例えば、１ＴＶフィールドについての全てのサブフィールドのＳＦ画素データがパターンデータに一致するかに応じて、その１ＴＶフィールドの表示期間における動画デコーダ１０１に共有メモリへのアクセス許可を与えても良いし、逆にサブフィールドよりも小さい単位、即ち、あるサブフィールドの１ライン分がパターンデータに一致するかどうかに応じて、あるいは、あるサブフィールドのあるマクロブロックもしくは予め定めた所定範囲の広さの領域における画素がパターンデータに一致するかどうかに応じて、動画デコーダ１０１の共有メモリ１４０へのアクセス許可を与える構成としてもよい。
なお、ライン単位、あるいはブロック単位での制御を行う場合には、通知部３２２は、そのラインあるいはブロックの情報（ライン番号や範囲を示す座標値）を通知する構成を備えることとなる。
（９）上記実施の形態においては、ＳＦ読出部１０３は、ＳＦ８の画素データから順にＳＦ１までの画素データを読み出すことを繰り返すこととしたが、これは、この順序に限るものではなく、例えば、逆にＳＦ１の画素データから順にＳＦ８までの画素データを読み出す構成としてもよい。
（１０）上記実施の形態においては、特に記載していないが、各サブフィールドの維持放電期間は、以下のようにして算出される。１ＴＶフィールドは、１６．７ｍｓｅｃで固定であり、また、アドレス期間もいずれのサブフィールドであっても０．７８ｍｓｅｃ必要で、固定である。よって、維持放電期間に使用できる秒数は、１６．７ｍｓｅｃから、０．７８×サブフィールド数分の秒数を減算して得られる値が１ＴＶフィールド期間における維持放電期間の総計となる。そして、各サブフィールドの秒数が、１低いサブフィールドの秒数の倍となるように（例えばＳＦ２の維持放電期間がＳＦ１のものの２倍、ＳＦ３の維持放電期間がＳＦ２のものの２倍）、かつ、維持放電期間の合計が上記総計内に収まるように設定する。具体的には２の等比級数演算により算出できる。
なお、１ＴＶフィールドの期間の秒数や、アドレス期間の秒数はこれに限るものではない。１ＴＶフィールドの期間の秒数は、例えば放送局からの指定により、また、アドレス期間の秒数は、プラズマディスプレイ用集積回路のアドレス設定の処理性能により変化し得る。その場合、維持放電期間の秒数は、与えられた１ＴＶフィールドの期間の秒数と、アドレス期間の秒数とサブフィールド数より、上述の手法を用いての算出が可能である。つまり、仮に、与えられた１ＴＶフィールドの期間の秒数をＸ秒、アドレス期間の秒数をＹ秒、サブフィールド数をＺとすると、維持放電期間に使用できる秒数は、Ｘ−Ｙ×Ｚとなる。そして、ＳＦ１の維持放電期間を仮にｔとすると、ｔ＋２ｔ＋２ｔ２＋・・・＋２ｔＺ−１＝Ｘ−Ｙ×Ｚを満たすｔを求めて各サブフィールドに対応する維持放電期間の秒数を決定すればよい。
（１１）上記実施の形態におけるプラズマディスプレイ用集積回路１００、２００、３００は所謂ＬＳＩであるとして説明したが、これは、集積度の違いにより、ＩＣ（Integrated Circuit）、システムＬＳＩ、ＳＬＳＩ（Super Large Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ(Ultra Large Scale Integration)などと呼称されることもある。
更には、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、当該技術を用いて、プラズマディスプレイ用集積回路の機能ブロックの集積化を実現してもよい。当該技術としては、バイオ技術の適応等が可能性としてありえる。
（１２）上記実施の形態におけるプラズマディスプレイシステムは、プラズマディスプレイ用集積回路を含み、プラズマディスプレイ用集積回路は、動画デコーダとＳＦ変換部とＳＦ読出部とを含む構成となっていたが、これは、動画デコーダとＳＦ読出部とが同一の共有メモリにアクセスし、そのアクセスが制御部により制御されている構成になっていれば、動画デコーダとＳＦ変換部と、ＳＦ読出部とは一つの集積回路として構成されていなくともよい。
（１３）上述の実施形態で示したメモリアクセスに係る動作、アクセス制限処理等（図３、図７、図１０等参照）をＰＤＰやあるいはＰＤＰ用の再生装置等のプロセッサ、及びそのプロセッサに接続された各種回路に実行させるためのプログラムコードからなる制御プログラムを、記録媒体に記録すること、又は各種通信路等を介して流通させ頒布させることもできる。このような記録媒体には、ＩＣカード、ハードディスク、光ディスク、フレキシブルディスク、ＲＯＭ等がある。流通、頒布された制御プログラムはプロセッサに読み出され得るメモリ等に格納されることにより利用に供され、そのプロセッサがその制御プログラムを実行することにより、実施形態で示したような各種機能が実現されるようになる。
＜補足２＞
以下に本発明に係るプラズマディスプレイ用集積回路の実施態様と、その効果について記載する。
本発明に係るプラズマディスプレイ用集積回路は、共有メモリから符号化された動画データを読み出してデコードし、デコードして得られるデコードデータを当該共有メモリに格納するデコーダと、前記デコードデータを前記共有メモリから読み出して、サブフィールド用のサブフィールドデータに変換し、前記共有メモリに格納する変換部と、前記サブフィールドデータを前記共有メモリから読み出す読出部と、前記読出部が前記共有メモリから前記サブフィールドデータを読み出している場合に前記デコーダの前記共有メモリへのアクセスを抑制するアクセス制御部とを備えることを特徴としている。
また、本発明に係るアクセス制御方法は、符号化された動画データをデコードしてデコードデータを共有メモリに格納する動画デコーダと、デコードデータをサブフィールドデータに変換して前記共有メモリに格納する変換部と、サブフィールドデータを共有メモリから読み出す読出部とを備えたプラズマディスプレイ用集積回路における共有メモリへのアクセス制御方法であって、前記動画デコーダが共有メモリから動画データを読み出して、デコードデータに変換して共有メモリに格納するデコードステップと、前記変換部が前記共有メモリからデコードデータを読み出して、サブフィールドデータに変換して前記共有メモリに格納する変換ステップと、前記読出部がサブフィールドデータを読み出す読出ステップと、前記読出ステップによりサブフィールドデータが読み出されている場合に、前記デコードステップによる共有メモリへのアクセスを抑制する抑制ステップとを含むことを特徴としている。
また、本発明に係るプラズマディスプレイシステムは、共有メモリと、共有メモリから符号化された動画データを読み出してデコードし、デコードして得られるデコードデータを当該共有メモリに格納するデコーダと、前記デコードデータを前記共有メモリから読み出して、サブフィールド用のサブフィールドデータに変換し、前記共有メモリに格納する変換部と、前記サブフィールドデータを前記共有メモリから読み出す読出部と、前記読出部が前記共有メモリから前記サブフィールドデータを読み出している場合に前記デコーダの前記共有メモリへのアクセスを抑制するアクセス制御部と、前記読出部が読み出したサブフィールドデータに基づく表示処理を実行する表示処理部とを備えることを特徴としている。
ここで、動画デコーダがデコードして得るデコードデータは、変換部が変換しているデコードデータよりも後のフレームのものである。また、変換部が変換して得るサブフィールドデータは、読出部が読み出すサブフィールドデータが対応するサブフィールドよりも後のサブフィールドのものである。
これにより、動画デコーダと読出部とによる共有メモリへのアクセスにおけるピークデータ転送量を抑制することができる。
維持放電期間中では、読出部はサブフィールドデータを読み出す必要がないため、その期間は読出部は共有メモリにアクセスしない。その期間を主として動画デコーダが共有メモリにアクセスする期間と定めることにより、動画デコーダと読出部とが略同時に共有メモリにアクセスすることがなくなるので、プラズマディスプレイ用集積回路と共有メモリ間のピークデータ転送量を抑制することができる。これにより、データ転送に伴う発熱等も抑制することができるので、プラズマディスプレイ用集積回路の信頼性を高めることができる。
また、上記プラズマディスプレイ用集積回路において、前記集積回路は、前記動画データの１ＴＶフィールドに対する前記サブフィールド数に応じて前記読出部が前記サブフィールドデータを読み出すべきタイミングを定めた制御用テーブルを記憶する記憶手段を備え、前記制御部は、前記制御用テーブルで定められるタイミングに基づいて、前記デコーダの前記共有メモリへのアクセスを抑制することとしてもよい。
当該制御用テーブルを備えることにより、制御部は、正確に読出部と動画デコーダのアクセスの制御を実行することができる。
また、上記プラズマディスプレイ用集積回路において、前記集積回路は、更に、前記動画データの１ＴＶフィールドに対して設定されるサブフィールド数を設定する設定手段を備え、前記記憶手段は、１ＴＶフィールドごとに割り当てられるサブフィールド数ごとの前記読出部の前記サブフィールドデータを読み出すべきタイミングを定めた制御用テーブルを記憶し、前記制御部は、前記設定手段で設定されたサブフィールド数に応じた制御用テーブルを読み出して前記デコーダの前記共有メモリへのアクセスを抑制することとしてもよい。
これにより、プラズマディスプレイ用集積回路は、プラズマディスプレイがその表現の度合いに応じてサブフィールド数を変更する場合にも対応し、サブフィールド数に応じた共有メモリへのアクセスを制御できる。
また、上記プラズマディスプレイ用集積回路において、前記変換部は、変換したサブフィールドデータが所定のデータパターンを有するかどうかを判定する判定部と、前記判定部が前記サブフィールドデータは所定のデータパターンを有すると判定した場合に、前記読出部に当該データパターンを通知する通知部とを備え、前記読出部は前記通知部から前記データパターンの通知を受け付けている場合に、前記共有メモリへのアクセスを行わず、当該データパターンに従って発光させるセルを特定することとしてもよい。
これにより、あるサブフィールドについて、変換後のサブフィールドデータについて各画素が特定のパターンを有する場合にサブフィールドデータを読み出さずとも、発光セルを特定できるのでその場合読出部は共有メモリにアクセスしなくともよくなるので、その分、動画デコーダが共有メモリにアクセスしてデコードを実行できるようになり、処理効率を上げることができる。
また、上記プラズマディスプレイ用集積回路において、前記制御部による前記抑制は、前記デコーダの前記共有メモリへのアクセスを禁止することによって行われることとしてもよい。
これにより、読出部が共有メモリにアクセスしているときには、動画デコーダは共有メモリへのアクセスが禁止されるので、読出部と動画デコーダの共有メモリへのアクセスが完全に重複することがなくなり、プラズマディスプレイ用集積回路と共有メモリとの間のピークデータ転送量を抑制することができる。
また、上記プラズマディスプレイ用集積回路において、前記制御部による前記抑制は、前記読出部が前記共有メモリから前記サブフィールドデータを読み出しているときの前記デコーダの前記共有メモリへのアクセスの際に用いる最大メモリバンド幅を、前記読出部が前記共有メモリから前記サブフィールドデータを読み出していないときの前記デコーダの前記共有メモリへのアクセスの際に用いる最大メモリバンド幅よりも低く設定することにより行われることとしてもよい。
これにより、読出部が共有メモリにアクセスしている間、動画デコーダの共有メモリへのアクセスを実行させる余地を残しているので、例えば、読出部が共有メモリにアクセスしているときに動画デコーダの共有メモリへのアクセスが禁止される場合に比して、動画デコーダの処理量を多くすることができるので、動画デコーダによるデコードが表示に追いつかなくなるといった事態を回避できる。
本発明に係るＰＤＰ表示システムは、共有メモリへのメモリアクセスのピークデータ転送量を抑制できるシステムとして、ＰＤＰや再生装置等に活用することができる。
１００、２００、３００ プラズマディスプレイ用集積回路
１０１ 動画デコーダ
１０２、３０２ ＳＦ変換部
１０３、３０３ ＳＦ読出部
１０４、２０４、３０４ 制御部
１１０、２１０ 制御用テーブル記憶部
１２０ 表示処理部
１３０ ＰＤＰ
１４０ 共有メモリ
２０１ 設定部
３２１ 判定部
３２２ 通知部

Claims (8)

  1. 共有メモリから圧縮された動画データを読み出してデコードし、デコードして得られるデコードデータを当該共有メモリに格納するデコーダと、
    前記デコードデータを前記共有メモリから読み出して、サブフィールド用のサブフィールドデータに変換し、前記共有メモリに格納する変換部と、
    前記サブフィールドデータを前記共有メモリから読み出す読出部と、
    前記読出部が前記共有メモリから前記サブフィールドデータを読み出している場合に前記デコーダの前記共有メモリへのアクセスを抑制するアクセス制御部と、
    前記動画データの１ＴＶフィールドに対する前記サブフィールドの数に応じて前記読出部が前記サブフィールドデータを読み出して発光させるセルを特定する第１の期間および前記サブフィールドの数の画素それぞれで前記発光させるセルの放電を維持する第２の期間を予め記憶する記憶部を備え、
    前記アクセス制御部は、前記記憶部から読み出した前記第１の期間に基づいて、前記デコーダの前記共有メモリへのアクセスを抑制し、前記記憶部から読み出した前記第２の期間に基づいて、前記デコーダの前記共有メモリへのアクセスを許可する
    ことを特徴とするプラズマディスプレイパネル用集積回路。
  2. 前記記憶部は、前記動画データの１ＴＶフィールドに対する前記サブフィールドの数に応じた前記第１の期間および前記第２の期間を含む制御用テーブルを記憶し、
    前記アクセス制御部は、前記サブフィールドの数に対応する前記制御用テーブルに含まれる前記第１の期間で定められるタイミングに基づいて、前記デコーダの前記共有メモリへのアクセスを抑制する
    ことを特徴とする請求項１記載のプラズマディスプレイパネル用集積回路。
  3. 前記集積回路は、更に、前記動画データの１ＴＶフィールドに対して設定されるサブフィールドの数を設定する設定手段を備え、
    前記記憶部は、１ＴＶフィールドごとに割り当てられる前記サブフィールドの数に応じた制御用テーブルを記憶し、
    前記アクセス制御部は、前記設定手段で設定されたサブフィールドの数に応じた制御用テーブルを読み出し、前記第１の期間に基づいて前記デコーダの前記共有メモリへのアクセスを抑制する
    ことを特徴とする請求項２記載のプラズマディスプレイパネル用集積回路。
  4. 前記変換部は、変換したサブフィールドデータが所定のデータパターンを有するかどうかを判定する判定部と、
    前記判定部が前記サブフィールドデータは所定のデータパターンを有すると判定した場合に、前記読出部に当該データパターンを通知する通知部とを備え、
    前記読出部は前記通知部から前記データパターンの通知を受け付けている場合に、前記共有メモリへのアクセスを行わず、当該データパターンに従って発光させるセルを特定する
    ことを特徴とする請求項３記載のプラズマディスプレイパネル用集積回路。
  5. 前記アクセス制御部による前記抑制は、前記デコーダの前記共有メモリへのアクセスを禁止することによって行われる
    ことを特徴とする請求項１記載のプラズマディスプレイパネル用集積回路
  6. 前記アクセス制御部による前記抑制は、前記読出部が前記共有メモリから前記サブフィールドデータを読み出しているときの前記デコーダの前記共有メモリへのアクセスの際に用いる最大メモリバンド幅を、前記読出部が前記共有メモリから前記サブフィールドデータを読み出していないときの前記デコーダの前記共有メモリへのアクセスの際に用いる最大メモリバンド幅よりも低く設定することにより行われる
    ことを特徴とする請求項１記載のプラズマディスプレイパネル用集積回路。
  7. 圧縮された動画データをデコードしてデコードデータを共有メモリに格納する動画デコーダと、デコードデータをサブフィールドデータに変換して前記共有メモリに格納する変換部と、サブフィールドデータを共有メモリから読み出す読出部とを備えたプラズマディスプレイパネル用集積回路における共有メモリへのアクセス制御方法であって、
    前記動画デコーダが共有メモリから動画データを読み出して、デコードデータに変換して共有メモリに格納するデコードステップと、
    前記変換部が前記共有メモリからデコードデータを読み出して、サブフィールドデータに変換して前記共有メモリに格納する変換ステップと、
    前記読出部がサブフィールドデータを読み出す読出ステップと、
    前記読出ステップによりサブフィールドデータが読み出されている場合に、前記デコードステップによる共有メモリへのアクセスを抑制する抑制ステップとを含み、
    前記抑制ステップは、前記動画データの１ＴＶフィールドに対する前記サブフィールドの数に応じて前記読出ステップが前記サブフィールドデータを読み出して発光させるセルを特定する第１の期間および前記サブフィールドの数の画素それぞれで前記発光させるセルの放電を維持する第２の期間を前記プラズマディスプレイパネル用集積回路が備える記憶部から読み出し、前記第１の期間に基づいて、前記デコーダの前記共有メモリへのアクセスを抑制し、前記第２の期間に基づいて前記デコーダの前記共有メモリへのアクセスを許可する
    ことを特徴とするアクセス制御方法。
  8. 共有メモリから圧縮された動画データを読み出してデコードし、デコードして得られるデコードデータを当該共有メモリに格納するデコーダと、
    前記デコードデータを前記共有メモリから読み出して、サブフィールド用のサブフィールドデータに変換し、前記共有メモリに格納する変換部と、
    前記サブフィールドデータを前記共有メモリから読み出す読出部と、
    前記読出部が前記共有メモリから前記サブフィールドデータを読み出している場合に前記デコーダの前記共有メモリへの アクセスを抑制するアクセス制御部と、
    前記動画データの１ＴＶフィールドに対する前記サブフィールドの数に応じて前記読出部が前記サブフィールドデータを読み出して発光させるセルを特定する第１の期間および前記サブフィールドの数の画素それぞれで前記発光させるセルの放電を維持する第２の期間を予め記憶する記憶部を備え、
    前記アクセス制御部は、前記記憶部から読み出した前記第１の期間に基づいて、前記デコーダの前記共有メモリへのアクセスを抑制し、前記記憶部から読み出した前記第２の期間に基づいて、前記デコーダの前記共有メモリへのアクセスを許可する
    ことを特徴とするプラズマディスプレイシステム。
JP2012522439A 2010-06-28 2011-06-09 プラズマディスプレイパネル用集積回路、アクセス制御方法及びプラズマディスプレイシステム Expired - Fee Related JP5584294B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012522439A JP5584294B2 (ja) 2010-06-28 2011-06-09 プラズマディスプレイパネル用集積回路、アクセス制御方法及びプラズマディスプレイシステム

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010146466 2010-06-28
JP2010146466 2010-06-28
PCT/JP2011/003281 WO2012001886A1 (ja) 2010-06-28 2011-06-09 プラズマディスプレイパネル用集積回路、アクセス制御方法及びプラズマディスプレイシステム
JP2012522439A JP5584294B2 (ja) 2010-06-28 2011-06-09 プラズマディスプレイパネル用集積回路、アクセス制御方法及びプラズマディスプレイシステム

Publications (2)

Publication Number Publication Date
JPWO2012001886A1 JPWO2012001886A1 (ja) 2013-08-22
JP5584294B2 true JP5584294B2 (ja) 2014-09-03

Family

ID=45401634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012522439A Expired - Fee Related JP5584294B2 (ja) 2010-06-28 2011-06-09 プラズマディスプレイパネル用集積回路、アクセス制御方法及びプラズマディスプレイシステム

Country Status (4)

Country Link
US (1) US9189989B2 (ja)
JP (1) JP5584294B2 (ja)
CN (1) CN102483895B (ja)
WO (1) WO2012001886A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0916142A (ja) * 1995-06-30 1997-01-17 Fujitsu Ltd 表示装置
JPH11175024A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd プラズマディスプレイ装置
JP2003528517A (ja) * 2000-03-22 2003-09-24 トムソン ライセンシング ソシエテ アノニム 表示装置に表示するためのビデオ画像データ処理方法及び装置
JP2004309846A (ja) * 2003-04-08 2004-11-04 Seiko Epson Corp 電気光学装置及びその駆動方法、並びに電子機器
JP2005017725A (ja) * 2003-06-26 2005-01-20 Nec Plasma Display Corp 表示装置及び表示装置用画像信号処理方法
JP2005338123A (ja) * 2004-05-24 2005-12-08 Matsushita Electric Ind Co Ltd 画像信号処理装置
JP2007079292A (ja) * 2005-09-15 2007-03-29 Toshiba Corp 画像表示方法および装置
JP2008197653A (ja) * 2007-02-09 2008-08-28 Samsung Electronics Co Ltd 組み込みメモリ装置を利用した液晶表示装置の応答速度補償システム及び映像フレームデータの制御方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532796B2 (ja) 1999-06-30 2004-05-31 株式会社東芝 単一の外部記憶メモリを備えたマルチメディア復号化装置
FR2800551B1 (fr) * 1999-11-03 2002-01-04 St Microelectronics Sa Decodeur mpeg utilisant une memoire partagee
JP4337081B2 (ja) * 2002-11-15 2009-09-30 パナソニック株式会社 フレームメモリアクセス方法及び回路
KR100726938B1 (ko) * 2004-09-30 2007-06-14 엘지전자 주식회사 데이터 제어방법 및 장치
US20070205969A1 (en) * 2005-02-23 2007-09-06 Pixtronix, Incorporated Direct-view MEMS display devices and methods for generating images thereon
WO2008027508A2 (en) * 2006-08-30 2008-03-06 Broadcom Corporation Framebuffer sharing for video processing
JP2009290389A (ja) 2008-05-28 2009-12-10 Hitachi Ltd 画像処理装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0916142A (ja) * 1995-06-30 1997-01-17 Fujitsu Ltd 表示装置
JPH11175024A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd プラズマディスプレイ装置
JP2003528517A (ja) * 2000-03-22 2003-09-24 トムソン ライセンシング ソシエテ アノニム 表示装置に表示するためのビデオ画像データ処理方法及び装置
JP2004309846A (ja) * 2003-04-08 2004-11-04 Seiko Epson Corp 電気光学装置及びその駆動方法、並びに電子機器
JP2005017725A (ja) * 2003-06-26 2005-01-20 Nec Plasma Display Corp 表示装置及び表示装置用画像信号処理方法
JP2005338123A (ja) * 2004-05-24 2005-12-08 Matsushita Electric Ind Co Ltd 画像信号処理装置
JP2007079292A (ja) * 2005-09-15 2007-03-29 Toshiba Corp 画像表示方法および装置
JP2008197653A (ja) * 2007-02-09 2008-08-28 Samsung Electronics Co Ltd 組み込みメモリ装置を利用した液晶表示装置の応答速度補償システム及び映像フレームデータの制御方法

Also Published As

Publication number Publication date
JPWO2012001886A1 (ja) 2013-08-22
US9189989B2 (en) 2015-11-17
CN102483895B (zh) 2015-05-27
CN102483895A (zh) 2012-05-30
WO2012001886A1 (ja) 2012-01-05
US20120154414A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
JP5155157B2 (ja) 動画像復号化装置
EP1775961B1 (en) Video decoding device and method for motion compensation with sequential transfer of reference pictures
US8194739B2 (en) Trick play using temporal layering
CN106105177A (zh) 变换方法及变换装置
US20090103630A1 (en) Image processing device
JP4889573B2 (ja) 画像処理装置
US9509992B2 (en) Video image compression/decompression device
US20090310678A1 (en) Image encoding apparatus, method of controlling the same and computer program
JP5156655B2 (ja) 画像処理装置
JPWO2008120434A1 (ja) 復号化回路、復号化方法、符号化回路及び符号化方法
JP5526641B2 (ja) メモリコントローラ
JP5584294B2 (ja) プラズマディスプレイパネル用集積回路、アクセス制御方法及びプラズマディスプレイシステム
US20110051815A1 (en) Method and apparatus for encoding data and method and apparatus for decoding data
CA2350588A1 (en) Method and electronic device for decoding compressed image data and auxiliary recording device
JP2015159519A (ja) 符号化装置、符号化方法および符号化プログラム
KR19980084048A (ko) Mpeg 비디오 압축 기술을 이용한 멀티 카메라 보안 시스템
JP2010141775A (ja) 表示装置駆動回路及び表示装置
JP2013219611A (ja) 符号化装置および符号化方法、ならびに、復号装置および復号方法
JP2007288443A (ja) 画像データ復号装置
JP2011223056A (ja) 動画再生方法
JPH08294117A (ja) 画像復号化装置
JP2005269283A (ja) ディジタル画像の再生方法及び再生装置
JP2001296847A (ja) 動画再生システム及び表示制御装置
JP2006086692A (ja) 映像ダビング装置
JP2005229423A (ja) 逆直交変換装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140522

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20140606

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140624

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140717

LAPS Cancellation because of no payment of annual fees