JP4902116B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置および対向電圧生成方法に係り、特に、オーバードライブ用のメモリを削減する技術、およびフリッカが最小となる対向電圧を生成する技術に関する。

近年、液晶テレビなどの液晶表示装置の動画性能向上のため、液晶応答速度を擬似的に高速化するオーバードライブ処理が実行されている。
オーバードライブ処理では、現フレームと前フレームの同一画素の画像データの比較結果に基づき、当該画素のオーバードライブ量が決定されるため、前フレームの画像データを格納するためのフレームメモリが必要となる。なお、このフレームメモリには、通常、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が使用される。
今、仮に、液晶表示パネルの解像度が、ＷＸＧＡ（１２８０×７６８）で、画像データが８ｂｉｔの場合、１フレームのデータ量は、１２８０×７６８×３×８＝２３．６Ｍｂｉｔとなる。さらに、フレーム連続処理のためダブルバッファ制御が必要である。
そのため、従来は、このフレームメモリとして、図１７に示すように、６４ＭｂｉｔのＳＤＲＡＭが２チップ使用されていた。
なお、図１７において、１２０は後述するタイミングコントローラ、２００はメモリ制御回路、２５０はＳＤＲＡＭ、２６０はオーバードライブ制御回路である。
また、液晶表示パネルは、良く知られているように、画素電極に印加する階調電圧と、対向電極（コモン電極ともいう）に印加する対向電圧（コモン電圧ともいう）との間の電圧差に基づいて、液晶分子の配向方向を変化させて画像を表示する。
図１８は、従来の液晶表示装置の対向電圧発生回路を示す回路図である。図１８に示すように、従来は、可変抵抗器（ＲＤ）を用いて分圧回路を形成し、この分圧回路の出力をアンプ回路（ＡＭＰ）に入力し、アンプ回路（ＡＭＰ）の出力を対向電圧（Ｖｃｏｍ）として出力していた。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００３−８４７３６号公報 特開２００４−７８１２９号公報 特開平６−２２２３２８号公報

前述したように、従来の液晶表示装置では、オーバードライブ処理に必要となる前フレームの画像データを格納するためのフレームメモリ（ＳＤＲＡＭ）として、６４ＭｂｉｔのＳＤＲＡＭを２チップ使用する必要があった。
これは、コントロール基板の総部品費の２０％程度を占めることとなり、コストアップの大きな要因となっていた。また消費電流、配線数といった課題も多かった。
なお、前述の特許文献１には、フレームメモリの記憶容量を縮減するために、画像データのビット数を削減することが開示されている。
しかしながら、この特許文献１に記載された手法では、縮減されるデータ量は、たかだか５／８程度であり、それ以上データ量を削減することは記載されていない。
一方、対向電極に印加する対向電圧が最適な電圧値でないと、画素電極に正極性のＫ階調の階調電圧を印加するときと、画素電極に負極性のＫ階調の階調電圧を印加するときとで、画素電極と対向電極との間の電位差が変化し、液晶表示パネルにフリッカと呼ばれるちらつきが生じる。
そのため、従来の液晶表示装置では、作業者が、可変抵抗器（ＲＤ）を手動で調整することにより、目視でフリッカが最小になるように、対向電圧（Ｖｃｏｍ）を調整していた。
このため、固定費（人件費）がかかるばかりか、調整ばらつきや、人為的ミスも発生する可能性があるという問題点があった。
なお、前述の特許文献３には、対向電圧（Ｖｃｏｍ）を自動的に調整する技術が開示されているが、この特許文献３には、フリッカが最小になるように対向電圧（Ｖｃｏｍ）を自動的に調整することは記載されていない。

本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、１フレームの画像データ量を半分以下に圧縮し、オーバードライブ処理に必要となるフレームメモリのメモリ容量を大幅に削減することが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置および対向電圧生成方法において、フリッカが最小になるように対向電圧を自動的に調整することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の目的を達成するために、本発明は、液晶表示パネルと、前記液晶表示パネルを制御・駆動する駆動手段とを備え、前記駆動手段は、オーバードライブ処理手段を有する液晶表示装置において、前記オーバードライブ処理手段は、前フレームの画像データを格納するメモリと、前記メモリを制御するメモリ制御回路とを有し、前記メモリ制御回路は、入力される画像データのデータ量を削減し圧縮画像データを生成する第１のデータ削減回路と、前記第１のデータ削減回路から出力される圧縮画像データを格納するライトバッファ回路と、前記メモリから読み出した圧縮画像データを格納するリードバッファ回路と、前記リードバッファ回路から出力される圧縮画像データから再生画像データを再生する第１のデータ再生回路と、前記ライトバッファ回路に格納された圧縮画像データを前記メモリに書き込み、前記メモリから圧縮画像データを読み出し前記リードバッファ回路に入力するタイミング制御回路とを有することを特徴とする。

また、本発明は、液晶表示パネルのフリッカが最小となる対向電圧を生成するために、前記液晶表示パネルにフリッカ検出用のパターンを表示し、前記液晶表示パネルに表示されたフリッカ検出用のパターンの輝度を測定し、前記測定した輝度に基づき対向電圧を制御する制御値を生成し、前記制御値をＤＡ変換して対向電圧を生成し、前述の処理を繰り返し前記液晶表示パネルのフリッカが最小となる制御値を求めた後、当該求めた制御値を不揮発性メモリに格納することを特徴とする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の液晶表示装置によれば、１フレームの画像データ量を半分以下に圧縮し、オーバードライブ処理に必要となるフレームメモリのメモリ容量を大幅に削減することが可能となる。
また、本発明の液晶表示装置および対向電圧生成方法によれば、フリッカが最小になるように対向電圧を自動的に調整することが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例のＴＦＴ方式の液晶表示モジュールの回路構成を示すブロック図である。
本実施例の液晶表示モジュールは、液晶表示パネル１００と、ＴＣＯＮボード１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とで構成される。
図２は、図１に示す液晶表示パネル１００の一例の等価回路を示す図である。
図２に示すように、液晶表示パネル１００は、マトリクス状に形成される複数の画素を有する。
各画素は薄膜トランジスタ（ＴＦＴ）を有し、各画素の薄膜トランジスタ（ＴＦＴ）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）と共通電極（対向電極、またはコモン電極ともいう）（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）と共通電極（ＩＴＯ２）との間には、画素容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ）のソース電極と共通電極（ＩＴＯ２）との間には、蓄積容量（ＣS）が接続される。
図２に示す液晶表示パネル１００において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞれドレイン線（映像線ともいう）Ｄに接続され、各ドレイン線Ｄは、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれゲート線（走査線ともいう）Ｇに接続され、各ゲート線Ｇは、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。

図１に示すＴＣＯＮボード１１０は、タイミングコントローラ（以下、ＴＣＯＮという）１２０と、マイコン１２１とを有する。
ＴＣＯＮ１２０は、外部から入力されるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
また、ＴＣＯＮ１２０には、オーバードライブ処理に使用される前フレームの画像データを格納するメモリ（ＳＤＲＡＭ；Synchronous Dynamic Random Access Memory）２５０が接続され、ＴＣＯＮ１２０は、後述するオーバードライブ処理を実行する。
マイコン１２１には、不揮発性メモリ１２２が接続されるとともに、マイコン１２１はデジタル・アナログ変換器（以下、ＤＡＣという）（１２３，１２４）に制御電圧を供給する。
ＤＡＣ１２３は、マイコン１２１から入力される制御電圧を、デジタル・アナログ変換して、階調基準電圧（ＶＲＥＦ）を生成し、液晶表示パネル１００に供給する。
同様に、ＤＡＣ１２４は、マイコン１２１から入力される制御電圧を、デジタル・アナログ変換して、対向電圧（Ｖｃｏｍ）を生成し、液晶表示パネル１００に供給する。

また、図１において、１２５は、外部から入力されるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）の入力端子、１２６は通信用入出力端子、１２７は出力端子である。
ゲートドライバ１４０は、ゲート線Ｇに対して、１水平走査ライン毎に、１水平走査時間、薄膜トランジスタ（ＴＦＴ）をオンとする走査電圧を順次供給して、薄膜トランジスタ（ＴＦＴ）をオンとする。
また、ドレインドライバ１３０は、ドレイン線Ｄに対して映像電圧を供給し、オンとされた薄膜トランジスタ（ＴＦＴ）を介して画素電極（ＩＴＯ１）に映像電圧を印加し、各画素に映像電圧を書き込み、画素電極（ＩＴＯ１）と共通電極（ＩＴＯ２）との間の画素容量（ＣLC）を所定の電圧に充電する。
この充電電圧に基づき、各画素の液晶分子の配向方向を変化させて画像を表示する。
以上の動作により、液晶表示パネル１００に画像が表示される。

本発明の実施例の液晶表示モジュールは、図１に示すＴＣＯＮ１２０がオーバードライブ処理を実行する。
次に、図３、図４を用いてオーバードライブ処理の原理について説明する。
図３の上側に示すように、通常駆動では、入力データがそのまま表示データとなる。
このとき、図４の実線に示す波形で電圧駆動すると、輝度の応答、すなわち、液晶応答時間が１フレーム期間（１６．６ｍｓ）より遅いため、映像変化に追従できず尾引きを生じる。
そこで、図４の破線に示す波形のように、映像が変化したフレームについてオーバードライブ電圧をかけることで輝度の応答を速めることができ、尾引きを軽減することができる。
これは、図３の下側の方法で実現できる。
１フレーム遅延回路１１１で前フレームデータを作る。次に、データ比較回路１１２で、現フレームデータと前フレームデータとを比較する。このデータ比較回路１１２での比較結果に応じて、データ操作回路１１３が、入力データを適度に操作して表示データを得る。
具体回路例としては、１フレーム遅延回路１１１は、フレームメモリ（通常、ＳＤＲＡＭ）およびメモリ制御回路で構成され、データ比較回路１１２は、引き算回路、データ操作回路１１３は、前記引き算結果に係数を乗じる乗算回路とこの乗算結果を入力データに加える加算回路で構成される。

図５は、本発明の実施例のオーバードライブ処理におけるフレームメモリ構成を示す図である。
図５に示すように、本実施例では、前フレームの画像データを格納するメモリ２５０として、１６ＭｂｉｔのＳＤＲＡＭ１チップ構成とする。
図６は、図５に示すメモリ制御回路２００の概略構成を示す機能ブロック図である。
図６に示すように、図５に示すメモリ制御回路２００は、データ削減回路２０１と、ライト用ラインバッファ２０２と、ＳＤＲＡＭ制御回路２０３と、リード用ラインバッファ２０４と、データ再生回路２０５と、タイミング制御回路２０６とを有する。
データ削減回路２０１は、現フレームの各画素の画像データを半分に削減（間引き）し、更に、ＲＧＢ×８ｂｉｔの画像データを、１６ｂｉｔの画像データにｂｉｔ削減する回路である。
例えば、ＷＸＧＡの場合、１２８０×７６８×１／２×１６＝７．９Ｍｂｉｔとなり、１６Ｍｂｉｔのメモリ（ＳＤＲＡＭ）２５０に十分収められる。
なお、１６ｂｉｔにｂｉｔ削減する理由は、１６ＭｂｉｔのＳＤＲＡＭのビット幅が１６ｂｉｔのためである。

以下、データ削減回路２０１の処理内容について説明する。
初めに、画素間引き部２１１において、画素の間引きを行う。画素の間引きパターンは縦横状の人工画像に対する考慮から、ドット市松状に間引いて画素数を半分にする。
続いて、ｂｉｔ削減部２１２において、ｂｉｔ削減を行う。ＲＧＢ×８ｂｉｔを下位側３ｂｉｔ切り捨て、ＲＧＢ×５ｂｉｔの計１５ｂｉｔにする。
これは前述のオーバードライブ原理で説明したデータ操作回路１１３において、現フレームデータと前フレームデータの差分に乗じる係数が通常０．１〜０．３程度であり、結果的に下位ｂｉｔの有用性はあまり無く、実用上の影響は無視できる。
前述の処理と平行して、画素再生用フラグ生成部２１３において、１ｂｉｔの再生用フラグを生成する。この再生用フラグは、次の２つを考慮して生成する。
１つは人間の眼が色より輝度に敏感であること、２つ目はアニメなどの人工画像ではエッジが鮮明であり、間引いた全ての画素を隣接画素で平均補間しただけでは再生誤差が大きくなってしまうことである。
そこで、以下に説明する方法で再生用フラグを生成する。

図７は、図６に示す画素再生用フラグ生成部２１３の概略構成を示すブロック図である。 まず、輝度計算部３０１において、ＲＧＢの画像データから輝度（Ｙ）データを計算で求める。
この輝度（Ｙ）データを基に、比較判定部３０５において、１画素遅延素子３０２で遅延された間引き画素の輝度値と、１画素遅延素子３０２と１画素遅延素子３０３とで遅延された間引き画素の前の画素の輝度値と、平均計算部３０４で計算された隣接画素（間引き画素の前後の画素）の平均の輝度値の３つを比較する。
比較判定部３０５は、間引き画素の輝度値に対して、間引き画素の前の画素の輝度値の方が近い場合は、再生用フラグ「０」とし、隣接画素の平均の輝度値の方が近ければ再生用フラグを「１」とする。
再生用フラグ「１」は、再生時に平均補間とし、再生用フラグ「０」は、前画素リピートとして作用させる。
具体例として、図７に示すデータ例で説明する。
１０，１１，１２番目の画素に着目すると、１１番目が間引き画素で輝度値が１００、１０番目が間引き画素の前の画素で輝度値１００、１０番目と１２番目の隣接画素の平均の輝度値は１５０（＝（１００＋２００）／２）となり、再生用フラグは「０」となる。
同様に、１２，１３，１４番目の画素では、１３番目の間引き画素の輝度値が１４０に対して、１２番目の間引き画素の前の画素の輝度値が２００、１２番目と１４番目の隣接画素の平均の輝度値は１５０（＝（２００＋１００）／２）なので、再生用フラグは「１」となる。
なお、間引き画素の前の画素の輝度値と、隣接画素の平均の輝度値とが同じ場合には、再生用フラグは、「０」であっても、「１」であってもよく、いずれか一方の値に設定すればよい。

前述のｂｉｔ削減部２１２から出力されるＲＧＢ×５ｂｉｔと再生用フラグの１ｂｉｔで１６ｂｉｔデータとし、例えば、図８に示すようなビット配置にする。
このようにして、削減（あるいは圧縮）されたデータを、ライト用ラインバッファ２０２に供給する。
図６に示すデータ再生回路２０５は、ｂｉｔ付加と間引き画素を再生する回路である。
まず、ビット付加部２４１において、ＲＧＢ×５ｂｉｔの下位側に３ｂｉｔの１００（１０進で４）を付加して、ＲＧＢ×８ｂｉｔにする。
これを、間引き画素再生処理部２４２において、再生用フラグに応じた方法で間引き画素を再生する。
図９に具体例を示す。図９の上側がｂｉｔ付加されたＲＧＢデータで、破線部が間引き画素である。
今、１０，１１，１２番目の画素に着目すると、１０番目の画素の再生用フラグが「０」なので、１１番目の間引き画素は１０番目の画素でリピート再生する。
次に、１２，１３，１４番目の画素では、１２番目の画素の再生用フラグが「１」なので、１２番目と１４番目の画素の平均で１３番目の間引き画素を補間再生する。このようにして、前フレームの近似データを出力する。

図６に示すライト用ラインバッファ２０２と、リード用ラインバッファ２０４は、それぞれ２つのラインメモリ（２２２，２２３，２３２，２３３）と２つのセレクタ（２２１，２２４，２３１，２３４）から構成される。
ＳＤＲＡＭ制御回路２０３は、メモリ（ＳＤＲＡＭ）２５０に対するコマンド指示と、ライト用ラインバッファ２０２からメモリ（ＳＤＲＡＭ）２５０へのライトデータ転送、およびメモリ（ＳＤＲＡＭ）２５０からリード用ラインバッファ２０４へのリードデータ転送を行う。
前述の処理は、タイミング制御回路２０６により、図１０に示すタイミングチャートで実行される。
メモリ（ＳＤＲＡＭ）２５０へのライトデータは、セレクタ２２１により、１Ｈ毎に切替えながら、ラインメモリ１（２２２）とラインメモリ２（２２３）に入力される。
メモリ（ＳＤＲＡＭ）２５０へのライトデータは、データ削減回路２０１によって、データが半分に間引かれているので、セレクタ２２４により、１Ｈ後の後半期間に、ラインメモリ１（２２２）またはラインメモリ２（２２３）から出力し、ＳＤＲＡＭ制御回路２０３を介してメモリ（ＳＤＲＡＭ）２５０に書き込む。
前フレームデータは、１Ｈ前の前半期間に、メモリ（ＳＤＲＡＭ）２５０からＳＤＲＡＭ制御回路２０３を介してリード用ラインバッファ２０４に供給され、上述のライトとは逆の動作を行ってメモリ（ＳＤＲＡＭ）２５０のリードデータを得る。
以上の処理により、毎フレーム連続してリードライトできるため、ＳＤＲＡＭ１チップ化が可能となる。

以上説明したように、本実施例によれば、画素間引きと、ｂｉｔ削減によるデータ削減手段と、再生精度を高める再生用フラグ手段などの簡単な構成で、従来のオーバードライブ特性を維持しつつ、フレームメモリのメモリ容量を大幅（例えば、１／３）に削減することができる。
これにより、ＴＣＯＮボード１１０における、オーバードライブ用フレームメモリの部品費比率を５％以下に低減することが可能となり、更に、低消費電流化、基板の小型化により製品全体のコスト低減にも寄与することができる。
なお、前述の再生用フラグの生成過程において、輝度の高いＧ画素のみとか、Ｒ画素とＧ画素の加算値で、再生用フラグを生成（判定）するようにしてもよい。この場合には、輝度計算回路を省くことができ、半導体チップの小型化を図ることが可能となる。
また、図３において、現フレームデータをデータ比較回路１１２に直接入力するのではなく、図１１に示すように、データ削減回路２０１と、データ再生回路２０５を通すことで、静止画において比較誤差を「０」にすることができ、誤ったオーバードライブがかかるのを防ぐことができる。
また、再生用フラグの使用方法を変えてもよい。例えば、間引き画素の輝度値が、隣接画素の平均の輝度値より上か下かを判断し、再生時に隣接画素間の３／４と１／４で補間再生させることもできる。これは補間重視の映像に適している。
さらに、映像シーンの検出手段を設け、映像に応じて再生用フラグの使用方法を切替えてもよい。

以下、本実施例の対向電圧（Ｖｃｏｍ）の生成方法について説明する。
図１２は、本実施例の対向電圧発生回路の原理を説明するための図である。
図１２に示すように、通信手段３１０、制御回路３１１、不揮発性メモリ３１３、ＤＡＣ３１２からなる対向電圧発生回路を構成する。
図１３は、本実施例の対向電圧（Ｖｃｏｍ）の自動調整システムの原理を説明するための図である。
図１２に示す対向電圧発生回路を搭載した液晶表示装置３２１、およびこの液晶表示装置３２１にフリッカ検出用テスト信号を供給する信号発生器３２０、更にフリッカ量を測定し液晶表示装置３２１にフィードバックする光学検出装置３２３により、対向電圧自動調整システムを構成し、対向電圧調整の自動化を実現する。
対向電圧（Ｖｃｏｍ）に対するフリッカ量は、図１４に示すように２次曲線となり、フリッカ最小値Ｆｍｉｎにおけるコモン電圧最適値ＶＣＯＭはこの２次曲線の頂点となる。すなわちコモン電圧を最適値にすれば、フリッカを最小にすることができる。
本実施例によれば、前述した簡単な構成でコモン電圧の自動化が実現でき、固定費（人件費）の削減および表示品質の安定化に寄与することができる。

図１５に、本実施例の対向電圧自動調整システムの概略構成を示す。
図１５では、図１３の光学検出装置３２３に輝度計３３２を用い、輝度計３３２と液晶表示装置３２１との間にパソコン３３１を接続している。
信号発生器３２０により、フリッカ検出用テスト信号を液晶表示装置３２１に入力する（図１５の１）。液晶表示装置３２１に表示された画像を輝度計３３２で測定し（図１５の１）、輝度データをパソコン３３１に自動転送する。（図１５の３）
ここで、フリッカ検出用テスト信号としては、例えば、中間調ドット市松パターンのような信号が使用される。
パソコン３３１には、フリッカ収束プログラムがインストールされ、フリッカ最小値Ｆｍｉｎを検索するためのアルゴリズムが実行される。
そして、パソコン３３１は、コモン電圧制御命令を液晶表示装置３２１に対して発行する。（図１５の４）
図１において、図１２に示す通信手段３１０と制御回路３１１をマイコン１２１が担っており、先のコモン電圧制御命令（図１５の４）をマイコン１２１の通信機能が受信すると、マイコン１２１はＤＡＣ１２４を制御してコモン電圧を移動させる。これによりフリッカ特性が変化する。
図１５の２，３，４のフィードバック制御を繰り返し、フリッカ最小値Ｆｍｉｎに収束させる。このときのＤＡＣ設定データを不揮発性メモリ１２２に保存する。

通常動作では、電源投入直後に不揮発性メモリ１２２からＤＡＣ設定データを読み込んだ後、ＤＡＣ１２４を設定してコモン電圧最適値ＶＣＯＭを得るようにする。
なお、本実施例では、マイコン１２１の負担を軽減するためにパソコン３３１を導入し、フリッカ収束プログラムを実行させているが、マイコン１２１に余裕があれば、図１３に示すシステムでも実現可能であり、ライン設備を簡素化できる。
図１６は、図１に示すＴＣＯＮボード１１０の変形例を示す図である。
この図１６に示すＴＣＯＮボード１１０は、ＡＳＩＣ技術を活用し、図１に示すＴＣＯＮ１２０、メモリ（ＳＤＲＡＭ）２５０、マイコン１２１、不揮発性メモリ１２２を、１つの半導体チップ（ＴＣＯＮ１５０）に集約して、ＴＣＯＮボード１１０の小型化と、低コスト化を図ったものである。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例のＴＦＴ方式の液晶表示モジュールの回路構成を示すブロック図である。 図１に示す液晶表示パネルの一例の等価回路を示す図である。 オーバードライブ処理の原理を説明するための図である。 オーバードライブ処理の原理を説明するための図である。 本発明の実施例のオーバードライブ処理におけるフレームメモリ構成を示す図である。 図５に示すメモリ制御回路の概略構成を示す機能ブロック図である。 図６に示す画素再生用フラグ生成部の概略構成を示すブロック図である。 図５に示すメモリ（ＳＤＲＡＭ）に格納される、削減（あるいは圧縮）されたデータのビット配置の一例を示す図である。 図６に示すデータ再生回路を説明するための具体例を示す図である。 図６に示すライト用ラインバッファからメモリ（ＳＤＲＡＭ）へのライトデータ転送、およびメモリ（ＳＤＲＡＭ）からリード用ラインバッファへのリードデータ転送のタイムチャートを示す図である。 本発明の実施例のＴＦＴ方式の液晶表示モジュールのオーバードライブ処理の変形例を示す図である。 本発明の実施例のＴＦＴ方式の液晶表示モジュールの対向電圧発生回路の原理を説明するための図である。 本発明の実施例のＴＦＴ方式の液晶表示モジュールの対向電圧（Ｖｃｏｍ）の自動調整システムの原理を説明するための図である。 対向電圧（Ｖｃｏｍ）に対するフリッカ量を示すグラフである。 本発明の実施例のＴＦＴ方式の液晶表示モジュールの対向電圧自動調整システムの概略構成を示す。 図１に示すＴＣＯＮボードの変形例を示す図である。 従来のオーバードライブ処理におけるフレームメモリ構成を示す図である。 従来の液晶表示装置の対向電圧発生回路を示す回路図である。

符号の説明

１００ 液晶表示パネル
１１０ ＴＣＯＮボード
１１１ １フレーム遅延回路
１１２ データ比較回路
１１３ データ操作回路
１２０，１５０ タイミングコントローラ（ＴＣＯＮ）
１２１ マイコン
１２２，３１３ 不揮発性メモリ
１２３，１２４，３１２ デジタル・アナログ変換器（ＤＡＣ）
１２５，１２６，１２７ 端子
１３０ ドレインドライバ
１４０ ゲートドライバ
２００ メモリ制御回路
２０１ データ削減回路
２０２ ライト用ラインバッファ
２０３ ＳＤＲＡＭ制御回路
２０４ リード用ラインバッファ
２０５ データ再生回路
２０６ タイミング制御回路
２１１ 画素間引き部
２１２ ｂｉｔ削減部
２１３ 画素再生用フラグ生成部
２５０ メモリ（ＳＤＲＡＭ；Synchronous Dynamic Random Access Memory）
２６０ オーバードライブ制御回路
３０１ 輝度計算部
３０２，３０３ １画素遅延素子
３０４ 平均計算部
３０５ 比較判定部
３１０ 通信手段
３１１ 制御回路
３２０ 信号発生器
３２１ 液晶表示装置
３２３ 光学検出装置
３３１ パソコン
３３２ 輝度計
ＲＤ 可変抵抗器
ＡＭＰ アンプ回路
Ｄ ドレイン線
Ｇ ゲート線
ＴＦＴ 薄膜トランジスタ
ＩＴＯ１ 画素電極
ＩＴＯ２ 共通電極（対向電極、またはコモン電極）
ＣLC 画素容量
ＣS 蓄積容量

Claims (9)

1. 液晶表示パネルと、
   前記液晶表示パネルを制御・駆動する駆動手段とを備え、
   前記駆動手段は、オーバードライブ処理手段を有し、
   前記オーバードライブ処理手段は、前記液晶表示パネルに表示すべきフレーム単位の画像データを格納するメモリと、
   前記メモリを制御するメモリ制御回路とを有し、
   前記メモリ制御回路は、前記メモリに入力される画像データのデータ量を削減し圧縮画像データを生成するデータ削減回路と、
   前記データ削減回路から出力される圧縮画像データを格納するライトバッファ回路と、
   前記メモリから読み出した圧縮画像データを格納するリードバッファ回路と、
   前記リードバッファ回路から出力される圧縮画像データから再生画像データを再生するデータ再生回路と、
   前記ライトバッファ回路に格納された圧縮画像データを前記メモリに書き込み、前記メモリから圧縮画像データを読み出し前記リードバッファ回路に入力するタイミング制御回路とを有し、
   前記データ削減回路は、当該データ削減回路に入力された画像データ中の画素数を所定数削減する画素削減回路と、
   前記画素削減回路から出力される１画素データの下位ビットを削減するビット削減回路と、
   当該データ削減回路に入力された画像データに基づき再生フラグを生成する再生フラグ生成回路とを備え、
   前記データ再生回路は、前記リードバッファ回路から出力される各画素の圧縮画素データに所定数の下位ビットを付加するビット付加回路と、
   前記ビット付加回路から出力される画素データと、前記再生フラグに基づき、前記所定数削減された画素の画像データを再生する画素再生回路とを有し、
   前記再生フラグ生成回路は、削減した画素の輝度、前記削減した画素の前の画素の輝度、および、前記削減した画素の前後の画素の平均輝度を比較し、前記削減した画素の輝度が前記削減した画素の前の画素の輝度に近い場合には、再生フラグを「０」とし、前記削減した画素の輝度が前記削減した画素の前後の画素の平均輝度に近い場合には、再生フラグを「１」とし、
   前記画素再生回路は、前記再生フラグが「０」の場合に、前記削減された画素の画像データを、前記削減された画素の前の画素の画像データを複製して再生し、前記再生フラグが「１」の場合に、前記削減された画素の画像データを、前記削減された画素の前後の画素の画像データ間の１／２として補間再生することを特徴とする液晶表示装置。
2. 液晶表示パネルと、
   前記液晶表示パネルを制御・駆動する駆動手段とを備え、
   前記駆動手段は、オーバードライブ処理手段を有し、
   前記オーバードライブ処理手段は、前記液晶表示パネルに表示すべきフレーム単位の画像データを格納するメモリと、
   前記メモリを制御するメモリ制御回路とを有し、
   前記メモリ制御回路は、前記メモリに入力される画像データのデータ量を削減し圧縮画像データを生成するデータ削減回路と、
   前記データ削減回路から出力される圧縮画像データを格納するライトバッファ回路と、
   前記メモリから読み出した圧縮画像データを格納するリードバッファ回路と、
   前記リードバッファ回路から出力される圧縮画像データから再生画像データを再生するデータ再生回路と、
   前記ライトバッファ回路に格納された圧縮画像データを前記メモリに書き込み、前記メモリから圧縮画像データを読み出し前記リードバッファ回路に入力するタイミング制御回路とを有し、
   前記データ削減回路は、当該データ削減回路に入力された画像データ中の画素数を所定数削減する画素削減回路と、
   前記画素削減回路から出力される１画素データの下位ビットを削減するビット削減回路と、
   当該データ削減回路に入力された画像データに基づき再生フラグを生成する再生フラグ生成回路とを備え、
   前記データ再生回路は、前記リードバッファ回路から出力される各画素の圧縮画素データに所定数の下位ビットを付加するビット付加回路と、
   前記ビット付加回路から出力される画素データと、前記再生フラグに基づき、前記所定数削減された画素の画像データを再生する画素再生回路とを有し、
   前記再生フラグ生成回路は、削減した画素の輝度、および、前記削減した画素の前後の画素の平均輝度を比較し、前記削減した画素の輝度が前記削減した画素の前後の画素の平均輝度より低い場合には、再生フラグを「０」とし、前記削減した画素の輝度が前記削減した画素の前後の画素の平均輝度より高い場合には、再生フラグを「１」とし、
   前記画素再生回路は、前記再生フラグが「０」の場合に、前記削減された画素の画像データを、前記削減された画素の前後の画素の画像データ間の１／４として補間再生し、前記再生フラグが「１」の場合に、前記削減された画素の画像データを、前記削減された画素の前後の画素の画像データ間の３／４として補間再生することを特徴とする液晶表示装置。
3. 前記画素削減回路は、１フレームの画像データの画素を市松状に削減し、１フレームの画像データの画素を半分に削減することを特徴とする請求項１または請求項２に記載の液晶表示装置。
4. 前記画像データの画素のビット数は８ビットであり、
   前記ビット削減回路は、下位３ビットを削減し、８ビットの画像データを５ビットの画像データに変更することを特徴とする請求項１または請求項２に記載の液晶表示装置。
5. 前記再生フラグ生成回路は、削減した画素の輝度、前記削減した画素の前の画素の輝度、および、前記削減した画素の前後の画素の平均輝度を比較する代わりに、１画素中のＧのサブピクセルのデータを比較して再生フラグを生成することを特徴とする請求項１に記載の液晶表示装置。
6. 前記再生フラグ生成回路は、削減した画素の輝度、および、前記削減した画素の前後の画素の平均輝度を比較する代わりに、１画素中のＧのサブピクセルのデータを比較して再生フラグを生成することを特徴とする請求項２記載の液晶表示装置。
7. 前記再生フラグ生成回路は、削減した画素の輝度、前記削減した画素の前の画素の輝度、および、前記削減した画素の前後の画素の平均輝度を比較する代わりに、１画素中のＲとＢのサブピクセルのデータを加算したデータを比較して再生フラグを生成することを特徴とする請求項１に記載の液晶表示装置。
8. 前記再生フラグ生成回路は、削減した画素の輝度、および、前記削減した画素の前後の画素の平均輝度を比較する代わりに、１画素中のＲとＢのサブピクセルのデータを加算したデータを比較して再生フラグを生成することを特徴とする請求項２に記載の液晶表示装置。
9. 前記ライトバッファ回路およびリードバッファ回路は、一対のセレクタと、
   前記一対のセレクタ間に設けられる第１および第２のラインメモリを有することを特徴とする請求項１または請求項２に記載の液晶表示装置。

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