KR101607293B1 - 데이터 처리 방법 및 이를 수행하기 위한 표시 장치 - Google Patents

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Abstract

표시 장치는 표시 패널, 타이밍 제어부 및 데이터 구동부를 포함한다. 표시 패널은 N개(N은 자연수)의 표시영역으로 분할된다. 타이밍 제어부는 병렬적으로 수신된 N개의 데이터를 직렬화하여 N번째 프레임 데이터를 생성하는 직렬화부, 수신된 데이터의 정상 여부에 따라서 N번째 프레임 데이터 및 기 저장된 이전 프레임 데이터 중 어느 하나를 선택하고, 선택된 프레임 데이터를 보상하여 보상 프레임 데이터를 생성하는 과구동부, 및 보상 프레임 데이터를 분할하여 N개의 보상 데이터를 출력하는 인터페이스부를 포함한다. 데이터 구동부는 N개의 보상 데이터에 해당하는 데이터 구동 전압을 발생하여 N개의 표시영역에 출력하는 N개의 데이터 구동회로를 포함한다.

Description

데이터 처리 방법 및 이를 수행하기 위한 표시 장치{METHOD OF PROCESSING DATA, AND DISPLAY APPARATUS PERFORMING FOR THE METHOD}

본 발명은 데이터 처리 방법 및 이를 수행하기 위한 표시 장치에 관한 것으로, 보다 상세하게는 균일한 표시화면을 출력하기 위한 데이터 처리 방법 및 이를 수행하기 위한 표시 장치에 관한 것이다.

일반적으로 액정 표시장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있으므로, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시장치는 액정의 광투과율의 변화를 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정 표시패널과 전기적으로 연결되어 상기 액정 표시패널을 제어하는 구동부를 포함한다.

최근 기술의 발달로 액정표시장치(Liquid Crystal Display)의 해상도가 점차적으로 증가하는 추세이다. 최근 1920×1080의 해상도를 갖는 FHD(Full High Definition)급 고해상도의 액정표시장치가 개발된바 있다.

액정표시장치를 고해상도로 구현하기 위해서는, 프레임 레이트 제어 기술을 이용하여 기존 60Hz의 주파수를 갖는 신호를 프레임 레이트를 120Hz, 240Hz, 또는 480Hz의 고주파수로 변환하여야 한다. 이와 같이 고속 프레임 구동을 위해서는 입력 영상의 프레임 레이트를 변환하는 프레임 레이트 제어기를 2개 이상 사용하는 멀티-칩 구조를 사용하게 된다. 상기와 같이 멀티-칩 구조을 채용하는 경우, 동일한 칩이라고 하더라도 칩들 간에 편차가 발생하며, 상기 편차로 인해 상기 구동부로 입력되는 신호들간에 스큐(skew)가 발생하게 된다. 상기 스큐로 인해 상기 액정 표시패널에 비정상적인 영상이 디스플레이 된다.

상기 비정상적인 영상이 표시되는 것을 방지하기 위해 상기 신호들간에 발생하는 스큐가 설정범위를 벗어나는 비정상적 입력으로 판단하여 미리 설정된 특정 패턴이 디스플레이 되도록 처리하고 있다. 이와 같이 비정상적인 입력시 특정 패턴을 출력하게 되므로 정상적인 화면들 사이에 특정 패턴이 디스플레이 되는 현상이 발생하게 된다. 이러한 현상으로 화면 깜빡임이 발생할 수 있으며, 이는 화면 시청에 있어 사용자에게 불편함을 줄 수 있다.

이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 비정상적인 영상 입력시 이전 영상을 출력하도록 하기 위한 데이터 처리 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 데이터 처리 방법을 수행하기 위한 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위하여 일 실시예에 따른 데이터 처리 방법은, 병렬적으로 수신된 N개의 데이터를 직렬화하여 N번째 프레임 데이터를 생성한다. 상기 수신된 데이터의 정상 여부에 따라서 상기 N번째 프레임 데이터 및 기 저장된 이전 프레임 데이터 중 어느 하나를 선택한다. 상기 선택된 프레임 데이터를 보상하여 보상 프레임 데이터를 생성한다. 상기 보상 프레임 데이터를 N개의 보상 데이터로 분할한다.

상기한 본 발명의 다른 목적을 실현하기 위하여 일 실시예에 따른 표시 장치는, 표시 패널, 타이밍 제어부 및 데이터 구동부를 포함한다. 상기 표시 패널은 N개(N은 자연수)의 표시영역으로 분할된다. 상기 타이밍 제어부는 직렬화부, 과구동부 및 인터페이스부를 포함한다. 상기 직렬화부는 병렬적으로 수신된 N개의 데이터를 직렬화하여 N번째 프레임 데이터를 생성한다. 상기 과구동부는 상기 수신된 데이터의 정상 여부에 따라서 상기 N번째 프레임 데이터 또는 기 저장된 이전 프레임 데이터를 선택하고, 상기 선택된 프레임 데이터를 보상하여 보상 프레임 데이터를 생성한다. 상기 인터페이스부는 상기 보상 프레임 데이터를 분할하여 N개의 보상 데이터를 출력한다. 상기 데이터 구동부는 상기 N개의 보상 데이터에 해당하는 데이터 구동 전압을 발생하여 상기 N개의 표시영역에 출력하는 N개의 데이터 구동회로를 포함한다.

이러한 데이터 처리 방법 및 이를 수행하기 위한 표시 장치에 의하면, 비정상적인 프레임 데이터 입력시 이전 프레임 데이터가 표시되도록 함으로써, 번쩍거림 없이 균일한 표시 화면을 얻을 수 있으므로 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 실시예 1에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 타이밍 제어부의 블록도이다.
도 3은 도 2의 모드 판단부의 동작을 설명하기 위한 파형도이다.
도 4는 도 2에 도시된 과구동부의 상세한 블록도이다.
도 5는 도 2에 도시된 타이밍 제어부의 구동 방법을 설명하기 위한 흐름도이다.
도 6은 본 발명의 실시예 2에 따른 타이밍 제어부의 블록도이다.
도 7은 도 6에 도시된 타이밍 제어부의 구동 방법을 설명하기 위한 흐름도이다.

이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시예 1

도 1은 본 발명의 실시예 1에 따른 표시 장치의 블록도이다.

도 1을 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100), 타이밍 제어부(200) 및 데이터 구동부(300)를 포함할 수 있다.

상기 표시 패널(100)은 (n×i)×(n×j)의 해상도를 가질 수 있다. 여기서, n은 1 이상의 자연수이고, i는 1024이고, j는 1080일 수 있다. 즉, 상기 표시 패널(100)은 FHD(Full High definition)급 이상의 해상도를 가질 수 있다. 상기 표시 패널(100)은 N개의 표시영역으로 나누어질 수 있다. 본 실시예에서는 상기 표시 패널(100)이 2개의 표시영역(DA1, DA2)로 나누어진 경우를 예로 들어 설명한다. 상기 표시 패널(100)이 상기 FHD급 해상도를 갖는 경우, 제1 표시영역(DA1) 및 제2 표시영역(DA2)은 각각 960 X 1080의 해상도를 갖는다.

상기 표시 패널(100)은 2개의 기판과, 상기 기판들 사이에 개재된 액정층을 포함할 수 있다. 상기 표시 패널(100)은 영상을 표시하는 복수의 화소들을 포함한다. 각 화소는 서로 교차하는 게이트 라인과 데이터 라인에 전기적으로 연결된 스위칭 소자, 상기 스위칭 소자에 전기적으로 연결된 액정 커패시터를 포함할 수 있다. 상기 각 화소는 상기 스위칭 소자에 전기적으로 연결된 스토리지 커패시터를 더 포함할 수 있다.

상기 타이밍 제어부(200)는 외부에 구비된 비디오 시스템(600)으로부터 N번째(N은자연수) 프레임 동안 병렬적으로 수신된 N개의 데이터를 직렬화하여 N번째 프레임 데이터를 생성한다. 상기 타이밍 제어부(200)는 상기 N개의 데이터의 정상 여부에 따라서 상기 N번째 프레임 데이터 또는 프레임 메모리(미도시)에 저장된 이전 프레임 데이터를 선택하고, 선택된 프레임 데이터를 보상하여 보상 프레임 데이터를 생성한다. 상기 타이밍 제어부(200)는 상기 보상 프레임 데이터를 N개의 보상 데이터로 분할하여 상기 데이터 구동부(300)에 병렬적으로 출력한다. 상기 타이밍 제어부(200)에 대한 상세한 설명은 후술하기로 한다.

상기 비디오 시스템(600)은 외부로부터 외부로부터 저전압 차동신호(Low Voltage Differential Signaling : LVDS) 방식으로 전송되는 프레임 영상을 수신하여 상기 타이밍 제어부(200)에 전송한다.

상기 비디오 시스템(600)은 데이터 처리부(610), 제1 프레임 레이트 제어부(620) 및 제2 프레임 레이트 제어부(630)를 포함할 수 있다.

상기 데이터 처리부(610)는 상기 외부로부터 수신된 프레임 영상의 해상도를 상기 표시 패널(100)의 해상도에 맞게 포맷 변환한다. 상기 데이터 처리부(610)는 상기 프레임 영상을 상기 제1 표시영역(DA1)에 대응하는 제1 영상 신호와 상기 제2 표시영역(DA2)에 대응하는 제2 영상 신호로 분리하여 상기 제1 및 제2 프레임 레이트 제어부 (620, 630) 각각에 출력한다.

상기 제1 및 제2 프레임 레이트 제어부 (620, 630)은 각각 상기 데이터 처리부(610)로부터 수신된 상기 제1 및 제2 영상 신호의 프레임 주파수를 상기 표시 패널(100)의 프레임 주파수에 맞게 변환시킨다. 예를 들면, 상기 제1 및 제2 프레임 레이트 제어부(620, 630)은 각각 60Hz로 입력되는 프레임 영상의 1/2에 해당하는 영상 데이터에 대하여 240Hz의 프레임 레이트로 변환하여 출력한다. 상기 제1 및 제2 프레임 레이트 제어부(620, 630)의 구동주파수는 각각 240Hz일 수 있다.

상기 데이터 구동부(300)는 제1 데이터 구동회로(310) 및 제2 데이터 구동회로(330)를 포함한다.

상기 제1 데이터 구동회로(310)는 상기 타이밍 제어부(200)로부터 수신된 상기 제1 표시영역(DA1)에 대응하는 제1 보상 데이터(300a)에 해당하는 제1 데이터 구동 전압을 발생하여 상기 제1 표시영역(DA1)에 제공한다. 상기 제1 보상 데이터(300a)는 960×1080개의 영상 데이터를 포함할 수 있다. 상기 제1 데이터 구동회로(310)는 상기 제1 보상 데이터(300a)의 데이터를 240Hz의 프레임 주파수로 출력할 수 있다.

상기 제2 데이터 구동회로(330)는 상기 타이밍 제어부(200)로부터 수신된 상기 제2 표시영역(DA2)에 대응하는 제2 보상 데이터(300b)에 해당하는 제2 소스 구동 전압을 발생하여 상기 제2 표시영역(DA2)에 제공한다. 상기 제2 보상 데이터(300b)는 960×1080개의 영상 데이터를 포함할 수 있다. 상기 제2 데이터 구동회로(330)는 상기 제2 보상 데이터(300b)의 데이터를 240Hz의 프레임 주파수로 출력할 수 있다. 따라서 상기 표시 패널(100)은 920×1080의 해상도를 갖는 프레임 영상을 240Hz의 프레임 주파수로 표시한다.

도 2는 도 1에 도시된 타이밍 제어부의 블록도이다.

도 1 및 도 2를 참조하면, 상기 타이밍 제어부(200)는 LVDS 수신부(210), 직렬화부(220), 모드 판단부(230), 신호 발생부(240), 제1 선택부(250), 제2 선택부(260), 색보정부(270), 과구동부(280) 및 인터페이스부(290)를 포함한다.

상기 LVDS 수신부(210)는 상기 제1 및 제2 프레임 레이트 제어부(620, 630) 각각으로부터 프레임 레이트가 변환된 제1 및 제2 영상신호 (200a, 200b)을 수신한다.

상기 LVDS 수신부(210)는 디코딩부(212), 스큐 보상부(214) 및 위상 고정 루프(Phase Locked Loop, PLL)(216)를 포함할 수 있다.

상기 디코딩부(212)는 상기 제1 및 제2 영상신호 (200a, 200b)을 디코딩하여 클럭신호, 상기 제1 표시영역(DA1)에 대응하는 제1 데이터(220a) 및 제1 데이터 인에이블 신호(DE1), 상기 제2 표시영역(DA2)에 대응하는 제2 데이터(220b) 및 제2 데이터 인에이블 신호(DE2)를 출력한다.

상기 스큐 보상부(214)는 상기 제1 및 제2 데이터 인에이블 신호(DE1, DE2)에 기초하여 상기 제1 및 제2 데이터(220a, 220b) 사이에 발생되는 스큐(SKEW)를 보상한다. 상기 스큐 보상부(214)는 상기 스큐 보상을 위해 라인 버퍼 메모리(미도시)를 포함한다. 예를 들면, 상기 스큐 보상을 위해 약 8 라인 버퍼 메모리를 포함할 수 있다.

상기 PLL(216)은 상기 클럭신호를 수신한다. 상기 PLL(216)은 입력 클럭신호와 출력 클럭신호의 위상을 일정하게 유지시킨다. 상기 PLL(216)은 클럭 판단신호(clk_fail)를 발생하여 상기 모드 판단부(230)에 전송한다. 상기 PLL(216)은 상기 클럭신호가 비정상인 경우 하이 레벨(high level)의 클럭 판단신호(clk_fail)를 출력하고, 상기 클럭신호가 정상인 경우 로우 레벨(low level)의 클럭 판단신호(clk_fail)를 출력한다. 일 예로, 상기 PLL(216)은 상기 클럭신호의 개수가 설정 범위를 벗어나는 경우 상기 클럭신호가 비정상이라고 판단할 수 있다.

상기 직렬화부(220)는 상기 LVDS 수신부(210)로부터 상기 제1 및 제2 데이터 (220a, 220b)를 직렬화하여 상기 N번째 프레임 데이터(Fn)를 생성한다. 상기 N번째 프레임 데이터(Fn)는 상기 제1 선택부(250)로 전송된다.

상기 모드 판단부(230)는 상기 제1 및 제2 데이터 인에이블 신호(DE1, DE2) 및 상기 클럭 판단신호(clk_fail)를 기초로 상기 제1 및 제2 데이터들(220a, 220b)의 정상 여부를 판단할 수 있다.

일 예로서, 상기 모드 판단부(230)는 상기 PLL(216)로부터 상기 로우 레벨의 클럭 판단신호(clk_fail)가 수신되는 경우 상기 제1 및 제2 데이터(220a, 220b)가 정상이라고 판단하고, 상기 하이 레벨의 클럭 판단신호(clk_fail)가 수신되는 경우 상기 제1 및 제2 데이터(220a, 220b)가 비정상이라고 판단한다.

다른 예로서, 상기 모드 판단부(230)는 상기 제1 데이터 인에이블 신호(DE1)와 상기 제2 데이터 인에이블 신호(DE2) 사이의 지연차가 설정 범위를 벗어나는 경우 상기 제1 및 제2 데이터(220a, 220b)가 비정상이라고 판단한다. 예를 들면, 상기 제1 및 제2 데이터 그룹 (220a, 220b) 사이의 스큐가 상기 스큐 보상부(214)에 할당된 상기 라인 버퍼 메모리 이상 발생하는 경우 상기 제1 및 제2 데이터(220a, 220b)가 비정상이라고 판단한다.

또 다른 예로서, 상기 모드 판단부(230)는 상기 제1 및 제2 데이터 인에이블 신호(DE1, DE2) 각각의 펄스 구간이 설정 범위를 벗어나는 경우 상기 제1 및 제2 데이터(220a, 220b)가 비정상이라고 판단한다. 예를 들면, 상기 제1 및 제2 데이터 인에이블 신호(DE1, DE2) 각각에서 각 라인 데이터에 대응하는 펄스 구간이 설정 범위를 벗어나거나, 또는 한 프레임 데이터에 대응하는 펄스 구간이 설정 범위를 벗어나는 경우 상기 제1 및 제2 데이터(220a, 220b)가 비정상이라고 판단한다.

도 3은 도 2의 모드 판단부의 동작을 설명하기 위한 파형도이다.

도 3을 참조하면, 상기 모드 판단부(230)는 제1 데이터 인에이블 신호(DE1)에서 1라인의 수평 데이터에 대응하는 펄스 구간(H_DATA)을 카운팅한 개수가 설정 범위를 벗어나는 경우, 즉 미리 설정된 최소값보다 작거나 최대값보다 큰 경우 상기 제1 및 제2 데이터(220a, 220b)가 비정상이라고 판단한다. 또한, 상기 모드 판단부(230)는 상기 제1 데이터 인에이블 신호(DE1)에서 1라인의 수평 데이터에 해당하는 펄스 구간(H_DATA)과 수평 블랭크 구간(H_BLANK)을 합한 펄스 구간(H_TOTAL)을 카운팅한 개수가 설정범위를 벗어나는 경우에 상기 제1 및 제2 데이터 (220a, 220b)가 비정상이라고 판단한다.

상기 모드 판단부(230)는 한 프레임의 수직 데이터에 대응하는 펄스 구간(V_DATA)을 카운팅한 개수가 설정범위를 벗어나거나, 또는 상기 한 프레임 수직 데이터에 대응하는 펄스 구간(V_DATA)과 기 설정된 수직 블랭킹 구간(V_BLANK)을 합한 펄스 구간(V_TOTAL)을 카운팅한 개수가 설정범위를 벗어나는 경우 상기 제1 및 제2 데이터 그룹(220a, 220b)이 비정상이라고 판단한다.

상기 모드 판단부(230)는 상기 제1 및 제2 데이터(220a, 220b)가 정상인 경우 로우 레벨의 모드 판단신호(Fail_gen)를 발생하고, 상기 제1 및 제2 데이터(220a, 220b)가 비정상인 경우 하이 레벨의 모드 판단신호(Fail_gen)를 발생한다. 상기 모드 판단신호(Fail_gen)는 상기 신호 발생부(240), 상기 제1 선택부(250) 및 상기 과구동부(280)로 출력된다.

상기 신호 발생부(240)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 비정상 모드용 데이터 인에이블 신호(Fail_DE) 및 기 설정된 테스트 패턴(Tp)을 발생한다. 상기 비정상 모드용 데이터 인에이블 신호(Fail_DE)는 상기 제1 선택부(250)로 전송되고, 상기 테스트 패턴(Tp)은 상기 제2 선택부(260)로 전송된다.

상기 제1 선택부(250)는 상기 모드 판단부(230)로부터 수신되는 상기 모드 판단신호(Fail_gen)에 따라 상기 비정상 모드용 데이터 인에이블 신호(Fail_DE) 또는 정상 모드용 데이터 인에이블 신호(Nor_DE)를 선택적으로 출력한다. 여기서, 상기 정상 모드용 데이터 인에이블 신호(Nor_DE)는 상기 제1 및 제2 데이터 인에이블 신호(DE1, DE2) 중 어느 하나 일 수 있다. 상기 제2 선택부(260)는 상기 하이 레벨의 모드 판단신호(Fail_gen)가 수신되면 상기 비정상 모드용 데이터 인에이블 신호(Fail_DE)를 출력하고, 상기 로우 레벨의 모드 판단신호(Fail_gen)가 되는 경우 상기 정상 모드용 데이터 인에이블 신호(Nor_DE)를 출력한다.

상기 제2 선택부(260)는 상기 모드 판단부(230)로부터 수신되는 상기 모드 판단신호(Fail_gen)에 따라 상기 직렬화부(220)에서 출력되는 N번째 프레임 데이터(Fn) 또는 상기 신호 발생부(240)에서 출력되는 상기 테스트 패턴(Tp)을 선택한다. 예를 들면, 상기 제1 선택부(250)는 상기 로우 레벨의 모드 판단신호(Fail_gen)가 수신되면 상기 N번째 프레임 데이터(Fn)를 선택하고, 상기 하이 레벨의 모드 판단신호(Fail_gen)가 수신되면 상기 테스트 패턴(Tp)을 선택한다.

상기 색보정부(270)는 색 특성(또는 감마 특성)을 보상하기 위하여 기 저장된 색보정 데이터를 이용하여 상기 제1 선택부(250)에서 선택된 선택 프레임 데이터(Fn 또는 Tp)를 보상하여 색보정 프레임 데이터(CFn)를 생성한다.

상기 과구동부(280)는 상기 색보정 프레임 데이터(CFn)를 수신한다. 상기 과구동부(280)는 상기 모드 판단신호(Fail_gen)에 따라 상기 색보정 프레임 데이터(CFn) 또는 프레임 메모리에 저장된 상기 이전 프레임 데이터(Fn-1)를 선택하고, 선택된 프레임 데이터를 보상하여 보상 프레임 데이터(Fn)를 생성한다.

도 4는 도 2에 도시된 과구동부의 상세한 블록도이다.

도 2 및 도 4를 참조하면, 상기 과구동부(280)는 버퍼(281), 메모리 제어부(283), 프레임 메모리(285), 제3 선택부(287) 및 데이터 보상부(289)를 포함한다.

상기 버퍼(281)는 상기 색보정부(270)에서 출력되는 색보정 프레임 데이터(CFn)를 임시 저장한다. 상기 버퍼(281)에 저장된 상기 색보정 프레임 데이터(CFn)는 상기 프레임 메모리(285) 및 상기 제3 선택부(287)로 전송된다.

상기 메모리 제어부(283)는 상기 제1 선택부(250)에 의해 선택된 데이터 인에이블 신호를 기초로 상기 프레임 메모리(285)의 읽기 및 쓰기 동작을 제어하기 위한 읽기 제어신호 및 쓰기 제어신호를 생성한다. 또한, 상기 메모리 제어부(283)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 프레임 메모리(285)의 쓰기 동작을 제한하기 위한 쓰기 방지신호를 생성한다.

상기 프레임 메모리(285)는 상기 메모리 제어부(283)로부터 수신되는 상기 읽기 제어신호 및 상기 쓰기 제어신호에 따라 상기 색보정 프레임 데이터(CFn)에 대한 쓰기 동작 및 기 저장된 상기 이전 프레임 데이터(Fn-1)에 대한 읽기 동작을 수행한다. 상기 프레임 메모리(285)는 상기 메모리 제어부(283)로부터 상기 쓰기 방지신호가 수신되는 경우 상기 색보정 프레임 데이터(CFn)에 대한 쓰기 동작을 제한한다. 따라서, 상기 프레임 메모리(285)에 저장된 상기 이전 프레임 데이터(Fn-1)는 상기 N번째 프레임 데이터(Fn)가 수신되기 전에 수신된 데이터로, 에러 없이 정상적으로 수신된 데이터이다.

상기 제3 선택부(287)는 상기 버퍼(281)에서 출력되는 상기 색보정 프레임 데이터(CFn) 및 상기 프레임 메모리(285)에서 출력되는 상기 이전 프레임 데이터(Fn-1)를 수신한다. 상기 제3 선택부(287)는 상기 모드 판단신호(Fail_gen)에 따라 상기 색보정 프레임 데이터(CFn) 또는 상기 이전 프레임 데이터(Fn-1)를 선택한다. 예를 들면, 상기 제3 선택부(287)는 상기 로우 레벨의 모드 판단신호(Fail_gen)가 수신되면 상기 색보정 프레임 데이터(CFn)를 선택하고, 상기 하이 레벨의 모드 판단신호(Fail_gen)가 수신되면 상기 이전 프레임 데이터(Fn-1)를 선택한다.

상기 데이터 보상부(289)는 상기 제3 선택부(287)에 의해 선택된 선택 프레임 데이터(CFn 또는 Fn-1)와 상기 프레임 메모리(285)에서 출력된 상기 이전 프레임 데이터(Fn-1)에 기초하여 상기 보상 프레임 데이터(Fn)를 생성한다. 예를 들면, 상기 선택 프레임 데이터와 상기 이전 프레임 데이터(Fn-1)에 계조 변화가 있으면, 액정의 응답속도 보상을 위해 기 저장된 보상 데이터를 이용하여 상기 선택 프레임 데이터를 보상한다. 이와 달리, 상기 선택 프레임 데이터와 상기 이전 프레임 데이터(Fn-1)가 동일한 경우에는 보상을 하지 않는다. 상기 선택 프레임 데이터가 상기 이전 프레임 데이터(Fn-1)인 경우, 상기 보상 프레임 데이터(Fn)는 상기 이전 프레임 데이터(Fn-1)가 된다.

상기 인터페이스부(290)는 상기 보상 프레임 데이터(Fn)를 상기 제1 및 제2 보상 데이터(300a, 300b)로 분할하여 상기 제1 및 제2 데이터 구동회로(310, 330) 각각에 전송한다.

도 5는 도 2에 도시된 타이밍 제어부의 구동 방법을 설명하기 위한 흐름도이다.

도 2, 도 4 및 도 5를 참조하면, 상기 직렬화부(220)는 상기 N번째 프레임 동안 상기 LVDS 수신부(210)로부터 수신된 상기 제1 및 제2 데이터(220a, 220b)을 직렬화하여 상기 N번째 프레임 데이터(Fn)를 생성한다(단계 S110).

상기 모드 판단부(230)는 상기 LVDS 수신부(210)로부터 수신된 상기 제1 및 제2 데이터 인에이블 신호(DE1, DE2) 및 상기 클럭 판단신호(clk_fail)를 이용하여 상기 제1 및 제2 데이터 그룹(220a, 220b)의 정상 여부를 판단한다(단계 S120).

상기 모드 판단부(230)는 상기 제1 및 제2 데이터(220a, 220b)가 정상이면 상기 로우 레벨의 모드 판단신호(Fail_gen)를 출력하고, 상기 제1 및 제2 데이터(220a, 220b)가 비정상이면 상기 하이 레벨의 모드 판단신호(Fail_gen)를 출력한다.

상기 제1 및 제2 데이터(220a, 220b)가 정상이면 상기 N번째 프레임 데이터(Fn)가 선택되고(단계 S130), 상기 제1 및 제2 데이터(220a, 220b)가 비정상이면 상기 이전 프레임 데이터(Fn-1)가 선택된다(단계 S140).

먼저, 상기 제1 및 제2 데이터(220a, 220b)가 정상인 경우의 동작에 대해 자세히 설명한다.

상기 제1 선택부(250)는 상기 로우 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 직렬화부(220)에서 출력되는 상기 N번째 프레임 데이터(Fn)를 선택한다. 상기 제2 선택부(260)는 상기 로우 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 정상 모드용 데이터 인에이블 신호(Nor_DE)를 선택한다.

상기 색보정부(270)는 상기 색보정 데이터를 이용하여 상기 N번째 프레임 데이터(Fn)를 보상하여 N번째 색보정 프레임 데이터(CFn)를 생성한다(단계 S132).

상기 메모리 제어부(283)는 상기 N번째 색보정 프레임 데이터(CFn)에 대한 쓰기 동작 및 상기 이전 프레임 데이터(Fn-1)에 대한 읽기 동작을 수행하도록 상기 프레임 메모리(285)를 제어한다. 상기 프레임 메모리(285)는 상기 메모리 제어부(283)의 제어에 따라 상기 이전 프레임 데이터(Fn-1)를 독출하여 상기 제3 선택부(287) 및 상기 데이터 보상부(289)에 출력하고, 상기 버퍼(281)로부터 입력되는 상기 N번째 색보정 프레임 데이터(Fn-1)를 저장한다(단계 S134).

상기 제3 선택부(287)는 상기 로우 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 N번째 색보정 프레임 데이터(CFn)를 선택한다(단계 S136).

상기 제1 및 제2 데이터(220a, 220b)가 비정상인 경우의 동작을 자세히 설명한다.

상기 신호 발생부(240)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 테스트 패턴(Tp)을 생성한다(단계 S142).

상기 제1 선택부(250)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 신호 발생부(240)에서 출력되는 테스트 패턴(Tp)을 선택한다. 상기 제2 선택부(260)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 비정상 모드용 데이터 인에이블 신호(Fail_DE)를 선택한다.

상기 색보정부(270)는 상기 색보정 데이터를 이용하여 상기 테스트 패턴(Tp)을 보상하여 색보정 테스트 패턴을 생성한다(단계 S144).

상기 메모리 제어부(283)는 상기 이전 프레임 데이터(Fn-1)에 대한 읽기 동작을 수행하도록 상기 읽기 제어신호를 발생하고, 상기 색보정 테스트 패턴에 대한 쓰기 동작을 제한하도록 상기 쓰기 방지신호를 발생한다.

상기 프레임 메모리(285)에 상기 쓰기 방지신호에 따라 상기 색보정 테스트 패턴에 대한 쓰기 동작을 제한 한다(단계 S146). 상기 프레임 메모리(285)는 상기 읽기 제어신호에 따라 상기 이전 프레임 데이터(Fn-1)를 독출하여 상기 제3 선택부(287)에 출력한다.

상기 제3 선택부(287)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 이전 프레임 데이터(Fn-1)를 선택한다(단계 S148).

상기 데이터 보상부(289)는 상기 단계 S136 및 상기 단계 S148 단계에서 선택된 선택 프레임 데이터(CFn 또는 Fn-1)를 보상하여 상기 보상 프레임 데이터(Fn)를 생성한다(단계 S150). 상기 데이터 보상부(289)는 상기 선택 프레임 데이터와 상기 이전 프레임 데이터(Fn-1)가 동일하면 보상하지 않는다. 이와 달리, 상기 선택 프레임 데이터와 상기 이전 프레임 데이터(Fn-1)가 다르면, 기 저장된 상기 보상 데이터를 이용하여 상기 선택 프레임 데이터를 보상한다.

상기 인터페이스부(290)는 상기 보상 프레임 데이터(Fn)를 상기 제1 및 제2 보상 데이터(300a, 300b)로 분할하여 상기 제1 및 제2 데이터 구동회로(310, 330) 각각에 출력한다(단계 S160).

본 실시예에 따르면, 상기 N번째 프레임 동안 수신된 상기 제1 및 제2 데이터(220a 및 220b)가 비정상적인 경우 상기 프레임 메모리(285)에 저장된 상기 이전 프레임 데이터(Fn-1)가 출력된다. 따라서 정상적인 영상들 사이에 비정상적인 영상 또는 특정 패턴의 영상이 표시됨에 따라 나타나는 급격한 화면 변화를 방지할 수 있다.

실시예 2

도 6은 본 발명의 실시예 2에 따른 타이밍 제어부의 블록도이다.

본 실시예에 따른 타이밍 제어부(400)는 직렬화부(220)와 색보정부(270) 사이에 구비된 제2 선택부(260)가 제거된 것을 제외하고는, 도 2를 참조하여 설명한 실시예 1에 따른 타이밍 제어부(200)와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.

도 1, 도 4 및 도 6을 참조하면, 상기 타이밍 제어부(400)는 LVDS 수신부(210), 직렬화부(220), 모드 판단부(230), 신호 발생부(240), 제1 선택부(250), 색보정부(270), 과구동부(280) 및 인터페이스부(290)를 포함한다.

상기 모드 판단부(230)는 상기 LVDS 수신부(210)로부터 수신된 제1 및 제2 데이터 인에이블 신호(DE1, DE2) 및 클럭 판단신호(clk_fail)를 이용하여 N번째 프레임 동안 수신된 제1 및 제2 데이터(220a, 220b)의 정상여부를 판단한다. 상기 모드 판단부(230)는 상기 제1 및 제2 데이터(220a, 220b가 정상이면 하이 레벨의 모드 판단신호(Fail_gen)를 출력하고, 상기 제1 및 제2 데이터(220a, 220b)가 비정상이면 로우 레벨의 모드 판단신호(Fail_gen)를 출력한다.

상기 신호 발생부(240)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 비정상 모드용 데이터 인에이블 신호(Fail_DE)를 생성하여 상기 제1 선택부(250)에 출력한다.

상기 제1 선택부(250)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 비정상 모드용 데이터 인에이블 신호(Fail_DE)를 선택하여 상기 과구동부(280)에 출력한다.

상기 색보정부(270)는 기 저장된 색보정 데이터를 이용하여 상기 직렬화부(220)에서 직렬화된 N번째 프레임 데이터(Fn)를 색보정하여 N번째 색보정 프레임 데이터(CFn)를 출력한다.

상기 과구동부(280)는 도 4에 도시된 바와 같이, 버퍼(281), 메모리 제어부(283), 프레임 메모리(285), 제3 선택부(287) 및 데이터 보상부(289)를 포함한다.

상기 제3 선택부(287)는 상기 모드 판단부(230)로부터 상기 로우 레벨의 모드 판단신호(Fail_gen)가 수신되면 상기 버퍼(281)에서 출력되는 상기 N번째 색보정 프레임 데이터(CFn)를 선택하고, 상기 하이 레벨의 모드 판단신호(Fail_gen)가 수신되면 상기 프레임 메모리(285)에서 출력되는 이전 프레임 데이터(Fn-1)를 선택한다.

상기 데이터 보상부(289)는 상기 제3 선택부(287)에서 선택된 선택 프레임 데이터(CFn 또는 Fn-1)와 상기 이전 프레임 데이터(Fn-1)를 비교하여 동일하면 보상하지 않고, 다르면 상기 선택 프레임 데이터(CFn 또는 Fn-1)를 보상하여 보상 프레임 데이터(Fn)를 생성한다.

상기 인터페이스부(290)는 상기 보상 프레임 데이터(Fn)를 제1 및 제2 보상 데이터(300a, 300b)로 분할하여 상기 제1 및 제2 데이터 구동 회로(310, 330) 각각에 출력한다.

도 7은 도 6에 도시된 타이밍 제어부의 구동 방법을 설명하기 위한 흐름도이다.

도 4, 6 및 도 7을 참조하면, 상기 직렬화부(220)는 상기 N번째 프레임 동안상기 LVDS 수신부(210)로부터 수신된 상기 제1 및 제2 데이터(220a, 220b)을 직렬화하여 상기 N번째 프레임 데이터(Fn)를 생성한다(단계 S210).

상기 모드 판단부(230)는 상기 LVDS 수신부(210)로부터 수신된 상기 제1 및 제2 데이터 인에이블 신호(DE1, DE2) 및 상기 클럭 판단신호(clk_fail)를 이용하여 상기 제1 및 제2 데이터(220a, 220b)의 정상 여부를 판단한다(단계 S220). 상기 모드 판단부(230)는 상기 제1 및 제2 데이터(220a, 220b)가 정상이면 상기 로우 레벨의 모드 판단신호(Fail_gen)를 출력하고, 상기 제1 및 제2 데이터 (220a, 220b)가 비정상이면 상기 하이 레벨의 모드 판단신호(Fail_gen)를 출력한다.

상기 제1 및 제2 데이터(220a, 220b)가 정상이면 N번째 색보정 프레임 데이터(CFn)가 선택되고(단계 S230), 상기 제1 및 제2 데이터(220a, 220b)가 비정상이면 이전 프레임 데이터(Fn-1)가 선택된다(단계 S240).

먼저, 상기 N번째 색보정 프레임 데이터(CFn)가 선택되는 과정에 대해 자세히 설명한다.

상기 제1 선택부(250)는 상기 로우 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 정상 모드용 데이터 인에이블 신호(Nor_DE)를 선택하여 상기 메모리 제어부(283)에 출력한다.

상기 색보정부(270)는 상기 색보정 데이터를 이용하여 상기 N번째 프레임 데이터(Fn)를 보상하여 N번째 색보정 프레임 데이터(CFn)를 생성한다(단계 S232).

상기 메모리 제어부(283)는 상기 N번째 색보정 프레임 데이터(CFn)에 대한 쓰기 동작 및 상기 이전 프레임 데이터(Fn-1)에 대한 읽기 동작을 수행하도록 상기 프레임 메모리(285)를 제어한다. 상기 프레임 메모리(285)는 상기 메모리 제어부(283)의 제어에 따라 기 저장된 상기 이전 프레임 데이터(Fn-1)를 독출하여 상기 제3 선택부(287) 및 상기 데이터 보상부(289)에 출력하고, 상기 버퍼(281)로부터 입력되는 상기 N번째 색보정 프레임 데이터(CFn)를 저장한다(단계 S234).

상기 제3 선택부(287)는 상기 로우 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 N번째 색보정 프레임 데이터(CFn)를 선택한다(단계 S236).

상기 이전 프레임 데이터(Fn-1)가 선택되는 과정을 자세히 설명한다.

상기 신호 발생부(240)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 비정상모드용 데이터 인에이블 신호(Fail_DE)을 생성한다. 상기 제1 선택부(250)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 비정상 모드용 데이터 인에이블 신호(Fail_DE)를 선택하여 메모리 제어부(283)에 출력한다.

상기 색보정부(270)는 상기 색보정 데이터를 이용하여 상기 N번째 프레임 데이터(Fn)를 보상하여 N번째 색보정 프레임 데이터(CFn)를 생성한다(단계 S242).

상기 메모리 제어부(283)는 상기 이전 프레임 데이터(Fn-1)에 대한 읽기 동작을 수행하도록 상기 읽기 제어신호를 발생하고, 상기 N번째 색보정 프레임 데이터(CFn)에 대한 쓰기 동작을 제한하도록 상기 쓰기 방지신호를 발생한다.

상기 프레임 메모리(285)에 상기 쓰기 방지신호에 따라 상기 N번째 색보정 프레임 데이터(CFn)에 대한 쓰기 동작을 제한 한다(단계 S244). 상기 프레임 메모리(285)는 상기 읽기 제어신호에 따라 상기 이전 프레임 데이터(Fn-1)를 독출하여 상기 제3 선택부(287)에 출력한다.

상기 제3 선택부(287)는 상기 하이 레벨의 모드 판단신호(Fail_gen)에 응답하여 상기 이전 프레임 데이터(Fn-1)를 선택한다(단계 S246).

상기 데이터 보상부(289)는 상기 단계 S236 또는 상기 단계 S246 단계에서 선택된 선택 프레임 데이터(Fn 또는 Fn-1)를 보상하여 보상 프레임 데이터(Fn)를 생성한다(단계 S250).

상기 인터페이스부(290)는 상기 보상 프레임 데이터(Fn)를 상기 제1 및 제2 보상 데이터(300a, 300b)로 분할하여 상기 제1 및 제2 데이터 구동회로(310, 330) 각각에 출력한다(단계 S260).

이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 비정상적인 영상 입력시 기 저장된 이전 프레임 영상이 표시되도록 제어함으로써, 정상적인 영상들 사이에 비정상적인 영상 또는 특정 패턴의 영상이 디스플레이는 경우 급격한 화면 변화로 인해 화면 깜빡임이 발생하는 현상을 방지할 수 있다. 따라서 표시 품질을 향상시킬 수 있다.

이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 패널 200 : 타이밍 제어부
210 : LVDS 수신부 220 : 직렬화부
230 : 모드 판단부 240 : 신호 발생부
250 : 제1 선택부 260 : 제2 선택부
270 : 색보정부 280 : 과구동부
290 : 인터페이스부 300 : 데이터 구동부
310 : 제1 데이터 구동회로
320 : 제2 데이터 구동회로

Claims (20)

  1. 병렬적으로 수신된 N개의 데이터를 직렬화하여 N번째 프레임 데이터를 생성하는 단계;
    상기 수신된 데이터의 정상 여부를 판단하는 단계;
    상기 수신된 데이터가 정상이면 상기 N번째 프레임 데이터를 선택하고 상기 수신된 데이터가 비정상이면 기 저장된 이전 프레임 데이터를 선택하는 단계;
    상기 선택된 프레임 데이터를 보상하여 보상 프레임 데이터를 생성하는 단계; 및
    상기 보상 프레임 데이터를 N개의 보상 데이터로 분할하는 단계를 포함하는 데이터 처리 방법.
  2. 제1항에 있어서, 상기 정상 여부를 판단하는 단계는
    상기 수신된 데이터에 대응하는 동기신호를 이용하여 상기 수신된 데이터의 정상 여부를 판단하는 것을 특징으로 하는 데이터 처리 방법.
  3. 제2항에 있어서, 상기 동기신호는 클럭신호 및 상기 수신된 데이터에 대응하는 N개의 데이터 인에이블 신호를 포함하는 것을 특징으로 하는 데이터 처리 방법.
  4. 제3항에 있어서, 상기 정상 여부를 판단하는 단계는
    상기 N개의 데이터 인에이블 신호 사이의 지연차가 설정범위를 벗어나는 경우 비정상으로 판단하는 것을 특징으로 하는 데이터 처리 방법.
  5. 제3항에 있어서, 상기 정상 여부를 판단하는 단계는
    상기 N개의 데이터 인에이블 신호의 펄스 구간이 설정 범위를 벗어나는 경우 비정상으로 판단하는 것을 특징으로 하는 데이터 처리 방법.
  6. 제3항에 있어서, 상기 정상 여부를 판단하는 단계는
    상기 클럭신호의 개수가 설정 범위를 벗어나는 경우 비정상으로 판단하는 것을 특징으로 하는 데이터 처리 방법.
  7. 삭제
  8. 제1항에 있어서, 상기 수신된 데이터가 비정상이면 쓰기 방지신호를 이용해 프레임 메모리에 상기 N번째 프레임 데이터에 대한 쓰기 동작을 제한하는 것을 특징으로 하는 데이터 처리 방법.
  9. N개(N은 자연수)의 표시영역으로 분할된 표시 패널;
    병렬적으로 수신된 N개의 데이터를 직렬화하여 N번째 프레임 데이터를 생성하는 직렬화부, 상기 수신된 데이터의 정상 여부를 판단하는 모드 판단부, 상기 수신된 데이터가 정상이면 상기 N번째 프레임 데이터를 선택하고 상기 수신된 데이터가 비정상이면 기 저장된 이전 프레임 데이터를 선택하고, 상기 선택된 프레임 데이터를 보상하여 보상 프레임 데이터를 생성하는 과구동부, 및 상기 보상 프레임 데이터를 분할하여 N개의 보상 데이터를 출력하는 인터페이스부를 포함하는 타이밍 제어부; 및
    상기 N개의 보상 데이터에 해당하는 데이터 구동 전압을 발생하여 상기 N개의 표시영역에 출력하는 N개의 데이터 구동회로를 포함하는 데이터 구동회로를 포함하는 표시 장치.
  10. 제9항에 있어서, 상기 모드 판단부는 상기 수신된 데이터에 대응하는 동기신호를 이용하여 상기 수신된 데이터의 정상 여부를 판단하고, 비정상이면 하이 레벨의 모드 판단신호를 출력하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 동기신호는 클럭신호 및 상기 수신된 데이터에 대응하는 N개의 데이터 인에이블 신호를 포함하는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 모드 판단부는 상기 N개의 데이터 인에이블 신호 사이의 지연차가 설정범위를 벗어나는 경우 비정상으로 판단하는 것을 특징으로 하는 표시 장치.
  13. 제11항에 있어서, 상기 모드 판단부는 상기 N개의 데이터 인에이블 신호의 펄스 구간이 설정 범위를 벗어나는 경우 비정상으로 판단하는 것을 특징으로 하는 표시 장치.
  14. 제11항에 있어서, 상기 모드 판단부는 상기 클럭신호의 개수가 설정 범위를 벗어나는 경우 비정상으로 판단하는 것을 특징으로 하는 표시 장치.
  15. 제10항에 있어서, 상기 과구동부는
    상기 이전 프레임 데이터를 저장하는 프레임 메모리;
    상기 하이 레벨의 모드 판단신호에 응답하여 상기 이전 프레임 데이터를 선택하는 제1 선택부; 및
    상기 선택된 프레임 데이터와 상기 이전 프레임 데이터를 비교하여 상기 보상 프레임 데이터를 생성하는 데이터 보상부를 포함하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 과구동부는 상기 수신된 데이터가 비정상인 경우 쓰기 방지신호를 생성하여 상기 프레임 메모리의 쓰기 동작을 제한하는 메모리 제어부를 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서, 상기 타이밍 제어부는 병렬로 수신된 N개의 영상신호를 디코딩하여 상기 N개의 데이터, N개의 데이터 인에이블 신호 및 클럭신호를 출력하는 신호 수신부를 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제16항에 있어서, 상기 타이밍 제어부는 기 저장된 색보정 데이터를 이용하여 상기 N번째 프레임 데이터를 보상하는 색보정부를 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 타이밍 제어부는
    상기 수신된 데이터가 비정상인 경우 비정상 모드용 데이터 인에이블 신호를 생성하는 신호 발생부; 및
    상기 하이 레벨의 모드 판단신호에 응답하여 상기 비정상 모드용 데이터 인에이블 신호를 선택하여 상기 과구동부에 출력하는 제2 선택부를 더 포함하는 것을 특징으로 하는 표시 장치.
  20. 제18항에 있어서, 상기 타이밍 제어부는
    상기 수신된 데이터가 비정상인 경우 비정상 모드용 데이터 인에이블 신호 및 기 설정된 테스트 패턴을 생성하는 신호 발생부;
    상기 하이 레벨의 모드 판단신호에 응답하여 상기 비정상 모드용 데이터 인에이블 신호를 선택하여 상기 과구동부에 출력하는 제2 선택부; 및
    상기 하이 레벨의 모드 판단신호에 응답하여 상기 테스트 패턴을 선택하여 상기 색보정부에 출력하는 제3 선택부를 더 포함하는 것을 특징으로 하는 표시 장치.
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