JP4890756B2 - 信号処理装置及び方法 - Google Patents

Description

本発明は信号処理装置及び方法に関し、特に、複数のフレームのデータを記憶するためにメモリを利用する信号処理装置及び方法に関し、その信号処理装置を含む表示装置に関する。

一般的な液晶表示装置は、画素電極及び共通電極が備えられた二枚の表示板、及びその間に充填されている誘電率異方性（dielectric anisotropy）を有する液晶層を含む。画素電極は行列形態に配列されており、薄膜トランジスタ（TFT）などのスイッチング素子に連結されて一行ずつ順次にデータ電圧の印加を受ける。共通電極は表示板の全面に形成されており、共通電圧の印加を受ける。画素電極と共通電極及びその間の液晶層は回路的に見ると液晶蓄電器を構成し、液晶蓄電器は、これに連結されたスイッチング素子と共に画素を構成する基本単位となる。

このような液晶表示装置では、二つの電極に電圧を印加して液晶層に電界を生成し、この電界の強度を調節して液晶層を透過する光の透過率を調節することによって、所望の映像を得る。この時、液晶層に一方向の電界が長時間印加されることによって発生する劣化現象を防止するために、フレーム別、行別、またはドット別に共通電圧に対するデータ電圧の極性を反転させる。

このような液晶表示装置は、携帯が簡便な平板表示装置（FPD）の中の代表的なものであって、この中でも薄膜トランジスタ（TFT）をスイッチング素子として利用したTFT-LCDが主に利用されている。

現在、TFT-LCDの大型化及び高輝度化に相応して、動映像表示品質に対する重要性が台頭しており、特に、応答速度の改善が即急な問題となっている。

つまり、液晶分子の応答速度が遅いために液晶蓄電器に充電される電圧（以下、“画素電圧”と言う）が目標電圧、つまり所望の輝度が得られる電圧まで到達するにはある程度の時間がかかり、この時間は液晶蓄電器に直前に充電されていた電圧との差によって変化する。したがって、例えば目標電圧と直前の電圧との差が大きい場合、最初から目標電圧のみを印加するとスイッチング素子が導通している間に目標電圧に到達することができない可能性もある。

したがって、液晶の物性的な変化なく駆動的な方法でこれを改善するために、DCC（dynamic capacitance compensation）方式が提案された。つまり、DCC方式は、液晶蓄電器の両端にかかった電圧が大きいほど充電速度が速くなるという点を利用したもので、当該画素に印加するデータ電圧（実際にはデータ電圧と共通電圧との差であるが、便宜上、共通電圧を０と仮定する）を目標電圧より高くして、画素電圧が目標電圧まで到達するのにかかる時間を短縮する。

このようなDCC方式ではフレームメモリが必要である。フレームメモリは、１フレームのデータを記憶するメモリである。通常、１フレームのデータを記憶するために一つのフレームメモリを使用する。つまり、２フレームのデータを記憶するために二つのフレームメモリが必要であり、３フレームのデータを記憶するために三つのフレームメモリが必要である。DCC方式によれば、フレームメモリに記憶されている２フレームのデータを比較し、その比較結果によって補正された映像データを算出する。

しかし、このようにフレームメモリを使用すると、それだけ原価が上昇し、制御ボードの実装面積が増大するという問題が発生する。

本発明が目的とする技術的課題は、一つのフレームメモリを使用して２フレームのデータを記憶する信号処理装置及び方法を提供し、その信号処理装置を含む表示装置を提供することにある。

このような技術的課題を構成するための本願第１発明の一実施例による信号処理装置は、
２フレームのデータを記憶するフレームメモリ、そして
外部装置から１行の入力データが入力される期間に相当する時間の間に、２行の入力データを前記フレームメモリに書き込んだり前記フレームメモリに記憶されている２行の記憶データを前記フレームメモリから読み取る信号処理部を含み、
前記信号処理部は、行メモリを含み、
前記信号処理部は、
現在のフレームの奇数番目の行データが入力される間に、前記現在のフレームの奇数番目の行データを前記行メモリに書き込み、前記フレームメモリに記憶されている直前のフレームの奇数番目の行データ及び偶数番目の行データを読み取って前記行メモリに書き込み、
前記現在のフレームの偶数番目の行データが入力される間に、前記現在のフレームの偶数番目の行データを前記行メモリに書き込み、前記行メモリに記憶されている前記現在のフレームの奇数番目の行データ及び偶数番目の行データを読み取って前記フレームメモリに書き込む。

これにより、一つのフレームメモリを使用して２フレームのデータを記憶することができるので、フレームメモリが占める実装面積を減少させることができ、原価も節減することができる。よって、一つのフレームメモリを使用して現在のフレームのデータ及び直前のフレームのデータを共に処理することができる。

本願第２発明は、第１発明において、前記フレームメモリに前記２行の入力データを書き込む動作及び前記フレームメモリから前記２行の記憶データを読み取る動作は交互に行われるのが好ましい。例えば、信号処理部は、１フレームの間にフレームメモリに現在のフレームNのデータD(N)を書き込み、フレームメモリから直前のフレーム（N-１）のデータD（N-１）を読み取ることができ、現在のフレームのデータ及び直前のフレームのデータを比較して補正された映像データを生成することができる。

本願第３発明は、第２発明において、前記信号処理部は、外部装置から前記２行の入力データを受信して前記行メモリに書き込み、前記フレームメモリから前記２行の記憶データを読み取って前記行メモリに書き込むのが好ましい。

本願第４発明は、第３発明において、前記信号処理部は、前記行メモリに記憶されている前記２行の入力データを前記フレームメモリに書き込むのが好ましい。

本願第５発明は、第４発明において、前記２行の入力データは現在のフレームのデータであり、前記２行の記憶データは直前のフレームのデータであるのが好ましい。

本願第６発明は、第５発明において、前記行メモリは、FIFO（first-in-first-out）またはデュアルポートラム（dual port RAM）からなるのが好ましい。

本願第７発明は、第６発明において、
前記フレームメモリ内の１のアドレスにより特定される記憶領域に記憶可能なビット数は、１画素の入力データの記憶に必要なビット数よりも大きく、
前記信号処理部は、１のアドレスにより特定される記憶領域には、データストリーム上の第１の画素の入力データの少なくとも一部を記憶させるとともに、さらに、前記データストリーム上において前記第１の画素の入力データに隣接して伝送される前記第２の画素の入力データの少なくとも一部を記憶させるのが好ましい。

本願第８発明は、第７発明において、前記信号処理部は、前記行メモリに記憶されている前記現在のフレームのデータ及び前記行メモリに記憶されている前記直前のフレームのデータを比較し、比較結果によって前記現在のフレームのデータを補正して出力するのが好ましい。

本願第９発明は、第２発明において、１クロック当り２個のデータを前記フレームメモリに書き込んだり、前記フレームメモリから読み取ることができる。

本願第１０発明は、第９発明において、前記フレームメモリは、DDR SDRAM（double data rate synchronous dynamic RAM）であるのが好ましい。

本願第１１発明は、第２発明において、前記信号処理部は、前記入力データのビット数を所定のビット数に変換し、前記入力データの動作周波数を所定の周波数に変換することによって前記入力データを変換し、前記変換された入力データを前記フレームメモリに書き込むのが好ましい。

本願第１２発明は、第１１発明において、前記所定のビット数は３２ビットであるのが好ましい。
本願第１３発明は、第１乃至１２発明において、本発明の他の実施例による表示装置は、前記信号処理装置を含む。

本願第１４発明は、本発明の他の実施例による信号処理方法は、
外部装置から入力データを受信する段階、
１行の入力データが入力される期間に相当する時間の間に、フレームメモリに２行の入力データを書き込む段階と、
１行の入力データが入力される期間に相当する時間の間に、前記フレームメモリに記憶されている２行の記憶データを前記フレームメモリから読み取る段階と、を含み、
前記信号処理部は、
現在のフレームの奇数番目の行データが入力される間に、前記現在のフレームの奇数番目の行データを前記行メモリに書き込み、前記フレームメモリに記憶されている直前のフレームの奇数番目の行データ及び偶数番目の行データを読み取って前記行メモリに書き込み、
前記現在のフレームの偶数番目の行データが入力される間に、前記現在のフレームの偶数番目の行データを前記行メモリに書き込み、前記行メモリに記憶されている前記現在のフレームの奇数番目の行データ及び偶数番目の行データを読み取って前記フレームメモリに書き込む。

本願第１５発明は、第１４発明において、前記データを書き込む段階での前記２行の入力データは現在のフレームのデータであり、前記データを読み取る段階での前記２行の記憶データは直前のフレームのデータであるのが好ましい。

本願第１６発明は、第１５発明において、前記データを書き込む段階及び前記データを読み取る段階は行単位で交互に行われるのが好ましい。

本願第１７明は、第１６発明において、前記現在のフレームのデータ及び前記直前のフレームのデータを比較し、比較結果によって前記現在のフレームのデータを補正して出力する段階をさらに含むことができる。

本願第１８明は、第１７発明において、前記入力データのビット数を所定のビット数に変換し、前記入力データの動作周波数を所定の周波数に変換することによって前記入力データを変換する段階、そして前記変換された入力データを前記フレームメモリに書き込む段階をさらに含むことができる。

本発明の実施例によれば、フレームメモリとしてDDR SDRAMを使用し、入力される映像データのビット数及びクロック周波数を調整することによって、一つのフレームメモリを使用しても２フレームのデータを記憶することができ、したがって、フレームメモリが占める実装面積を減少させることができ、原価も節減することができる。

添付した図面を参照して、本発明の実施例について、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。

図面では、多様な層及び領域を明確に表現するために厚さを拡大して示した。明細書全体で類似した部分については、同一な図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは、他の部分“直上”にある場合だけでなく、その中間に他の部分がある場合も含む。これに対し、ある部分が他の部分の“直上”にあるとする時、これは、中間に他の部分がないことを意味する。

以下、本発明の実施例による信号処理装置及び方法が適用される液晶表示装置について、図面を参照して詳細に説明する。

図１は本発明の一実施例による液晶表示装置のブロック図であり、図２は本発明の一実施例による液晶表示装置の一つの画素に対する等価回路図である。

図１に示したように、本発明の一実施例による液晶表示装置は、液晶表示板組立体３００、液晶表示板組立体３００に連結されたゲート駆動部４００、データ駆動部５００、データ駆動部５００に連結された階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。

液晶表示板組立体３００は、等価回路で見る時、複数の表示信号線G₁-G_n、D₁-D_m、及びこれに連結されてほぼ行列形態に配列された複数の画素を含む。

表示信号線G₁-G_n、D₁-D_mは、ゲート信号（“走査信号”とも言う）を伝達する複数のゲート線G₁-G_n及びデータ信号を伝達するデータ信号線またはデータ線D₁-D_mを含む。ゲート線G₁-G_nはほぼ行方向にのびていて互いにほぼ平行であり、データ線D₁-D_mはほぼ列方向にのびていて互いにほぼ平行である。

各画素は、表示信号線G₁-G_n、D₁-D_mに連結されたスイッチング素子Q、及びこれに連結された液晶蓄電器C_LC及び維持蓄電器C_STを含む。維持蓄電器C_STは必要に応じて省略することができる。

スイッチング素子Qは下部表示板１００に備えられ、三端子素子であり、その制御端子及び入力端子は各々ゲート線G₁-G_n及びデータ線D₁-D_mに連結されており、出力端子は液晶蓄電器C_LC及び維持蓄電器C_STに連結されている。

液晶蓄電器C_LCは下部表示板１００の画素電極１９０及び上部表示板２００の共通電極２７０を二端子とし、二つの電極１９０、２７０の間の液晶層３は誘電体として機能する。画素電極１９０はスイッチング素子Qに連結され、共通電極２７０は上部表示板２００の全面に形成されて、共通電圧V_comの印加を受ける。図２とは異なって、共通電極２７０が下部表示板１００に形成される場合もあり、この時には二つの電極１９０、２７０が全て線状または棒状に形成される。そして、線状または棒状に形成された二つの電極１９０、２７０に電圧が印加されることで、液晶分子が傾斜する。

維持蓄電器C_STは下部表示板１００に備えられた別個の信号線（図示せず）及び画素電極１９０が重なって構成され、この別個の信号線には共通電圧V_comなどの決められた電圧が印加される。しかし、維持蓄電器C_STは画素電極１９０が絶縁体を媒介として直上の前端ゲート線と重なって構成することもできる。

一方、色表示を実現するためには各画素が色相を表示しなければならないが、これは画素電極１９０に対応する領域に赤色、緑色、または青色の色フィルター２３０を備えることによって可能である。図２では色フィルター２３０が上部表示板２００の当該領域に形成されているが、これとは異なって、下部表示板１００の画素電極１９０の上または下に形成することもできる。

液晶表示板組立体３００の二枚の表示板１００、２００のうちの少なくとも一枚の外側面には、光を偏光させる偏光子（図示せず）が付着されている。

階調電圧生成部８００は画素の透過率と関係のある二対の複数階調電圧を生成する。二対のうちの一対は共通電圧V_comに対して正の値を有し、他の一対は負の値を有する。

ゲート駆動部４００は液晶表示板組立体３００のゲート線G₁-G_nに連結され、外部からのゲートオン電圧V_on及びゲートオフ電圧V_offの組み合わせからなるゲート信号をゲート線G₁-G_nに印加し、通常、複数の集積回路からなる。

データ駆動部５００は液晶表示板組立体３００のデータ線D₁-D_mに連結され、階調電圧生成部８００からの階調電圧を選択してデータ信号として画素に印加し、通常、複数の集積回路からなる。

複数のゲート駆動集積回路またはデータ駆動集積回路はTCP（図示せず）に実装してTCPを液晶表示板組立体３００に付着することもでき、TCPを使用せずにガラス基板上にこれら集積回路を直接付着することもでき（chip on glass、COG実装方式）、これら集積回路と同一な機能をする回路を液晶表示板組立体３００に直接実装することもできる。

信号制御部６００はゲート駆動部４００及びデータ駆動部５００などの動作を制御する制御信号を生成して、各相当する制御信号をゲート駆動部４００及びデータ駆動部５００に提供する。

以下で、このような液晶表示装置の表示動作について、より詳細に説明する。

信号制御部６００は、外部のグラフィック制御機（図示せず）からRGB映像信号（R、G、B）及びその表示を制御する入力制御信号、例えば垂直同期信号V_sync及び水平同期信号H_sync、メーンクロックMCLK、データイネーブル信号DEなどの提供を受ける。信号制御部６００は、入力映像信号（R、G、B）及び入力制御信号に基づいて映像信号（R、G、B）を液晶表示板組立体３００の動作条件に合うように適切に処理して、ゲート制御信号CONT１及びデータ制御信号CONT２などを生成した後、ゲート制御信号CONT１をゲート駆動部４００へ出力し、データ制御信号CONT２及び処理した映像信号（R´、G´、B´）をデータ駆動部５００に出力する。

ゲート制御信号CONT１は、ゲートオンパルス（ゲート信号の高区間）の出力開始を指示する垂直同期開始信号STV、ゲートオンパルスの出力時期を制御するゲートクロック信号CPV、及びゲートオンパルスの幅を限定する出力イネーブル信号OEなどを含む。

データ制御信号CONT２は、映像データ（R´、G´、B´）の入力開始を指示する水平同期開始信号STH、及びデータ線D₁-D_mに当該データ電圧を印加することを命令するロード信号LOAD、共通電圧V_comに対するデータ電圧の極性（以下、“共通電圧に対するデータ電圧の極性”を“データ電圧の極性”と言う）を反転させる反転信号RVS、及びデータクロック信号HCLKなどを含む。

データ駆動部５００は、信号制御部６００からのデータ制御信号CONT２によって一つの行の画素に対応する映像データ（R´、G´、B´）を順次に受信し、階調電圧生成部８００からの階調電圧のうちの各映像データ（R´、G´、B´）に対応する階調電圧を選択することによって、映像データ（R´、G´、B´）を当該データ電圧に変換する。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号CONT１によってゲートオン電圧V_onをゲート線G₁-G_nに印加して、このゲート線G₁-G_nに連結されたスイッチング素子Qを導通させる。

一つのゲート線G₁-G_nにゲートオン電圧V_onが印加されて、これに連結された一つの行のスイッチング素子Qが導通されている間（この期間を“１H”または“１水平周期と言い、水平同期信号Hsync、データイネーブル信号DE、ゲートクロックCPVの一周期と同一である。）に、データ駆動部５００は、各データ電圧を当該データ線D₁-D_mに供給する。データ線D₁-D_mに供給されたデータ電圧は、導通したスイッチング素子Qを通じて当該画素に印加される。

このような方式で、１フレームの間に全てのゲート線G₁-G_nに対して順次にゲートオン電圧V_onを印加して、全ての画素にデータ電圧を印加する。１フレームが終われば次のフレームが始まり、各画素に印加されるデータ電圧の極性が直前のフレームでの極性と反対になるように、データ駆動部５００に印加される反転信号RVSの状態が制御される（“フレーム反転”）。この時、１フレーム内でも反転信号RVSの特性によって一つのデータ線を通じて流れるデータ電圧の極性が変化したり（“ライン反転”）、一つの画素行に印加されるデータ電圧の極性も互いに異なることがある（“ドット反転”）。

一般に、液晶表示装置での映像データは、赤色（R）、緑色（G）、青色（B）を各８ビットずつで２４ビットを一束として動作する。そのため、外部からの映像データ（R、G、B）も２４ビットまたはその倍数である４８ビットを基本データとして液晶表示装置に入力される。本発明の実施例で、外部からの映像データ（R、G、B）は、５４Mhzのクロック周波数を有し、４８ビットを一束とすると仮定する。しかし、クロック周波数及び入力データのビット数は表示装置の解像度によって多様な変化が可能であり、これにより本発明も多様な変化が可能である。

次に、このような液晶表示装置に適用される本発明の実施例による信号処理装置について、図３を参照して詳細に説明する。

図３は本発明の実施例による信号処理装置４０のブロック図である。この信号処理装置４０は、一つのフレームメモリ４４に直前のフレームのデータG_n-1及び現在のフレームのデータG_nの２フレームのデータを記憶させ、２フレームのデータを比較して、比較結果によって現在のフレームのデータG_nを補正したデータGn´を出力する。

図３に示したように、本発明の実施例による信号処理装置４０は、信号処理部４２及び信号処理部４２に連結されたフレームメモリ４４を含む。信号処理部４２の入力端及び出力端は、本実施例の信号処理装置４０の入力端及び出力端である。

信号処理部４２は、データ変換部４６、データ変換部４６に連結された行メモリ４７、行メモリ４７に連結され、出力が信号処理装置４０の出力であるデータ補正部４８を含む。

データ変換部４６は、外部装置から、５４MHzのクロック周波数を有して４８ビットである現在のフレームのデータG_nを受信し、入力された４８ビットの現在のフレームのデータG_nを２４ビットのデータに変換する。変換された２４ビットのデータは１０８Mhzのクロック周波数を有する。

行メモリ４７は、映像データを行単位に複数個記憶するメモリである。行メモリ４７は、データ変換部４６からデータのビット数またはクロック周波数が変換された現在のフレームのデータG_nを受信して記憶する。また、行メモリ４７は、フレームメモリ４４からフレームメモリ４４に記憶されている直前のフレームのデータG_n-1を受信して記憶する。

フレームメモリ４４は、行メモリ４７から行メモリ４７に記憶されている現在のフレームのデータGnを受信して記憶する。フレームメモリ４４は、直前のフレームのデータG_n-1及び現在のフレームのデータG_nを記憶する。

データ補正部４８は、行メモリ４７から行メモリ４７に記憶されている直前のフレームのデータG_n-1及び現在のフレームのデータG_nを受信して両データを比較し、比較結果によって演算処理して、補正されたデータGn’を生成して出力する。補正された映像データGn’はデータ駆動部５００に伝送される。

本発明の実施例による信号処理装置４０は、前記信号制御部６００に含まれることもでき、そのうちの信号処理部４２のみが含まれることもできる。

図４乃至図６を参照して、信号処理部４２及びフレームメモリ４４で処理されるデータの波形を説明する。

図４は本発明の実施例による信号処理部４２に入力されるデータの波形を示しており、図５は本発明の実施例によるデータ変換部４６の出力データの波形を示しており、図６は本発明の実施例による行メモリ４７及びフレームメモリ４４の間で入出力されるデータの波形を示している。

図４に示したように、信号処理部４２に入力される４８ビットのデータは、２個の２４ビットデータストリーム（data_in[４７:２４]、data_in[２３:０]）からなり、このデータストリーム（data_in[４７:２４]、data_in[２３:０]）は、入力クロックCLOCK１に同期する。“２T”は周波数５４Mhzに相当する入力クロックCLOCK１の周期である。

図５に示したように、データ変換部４６は、入力される４８ビットのデータを１個の２４ビットデータストリーム（data１[２３:０]）に変換する。データ変換部４６は、マルチプレクサーを利用して簡単に実現することができる。例えば、データ変換部４６は、マルチプレクサーに入力される入力クロックCLOCK１の高レベルで入力データストリーム（data_in[４７:２４]）を選択し、低レベルで入力データストリーム（data_in[２３:０]）を選択して、周期“T”に相当する周波数１０８MHzを有するクロックCLOCK２に同期するデータストリーム（data１[２３:０]）を生成する。

行メモリ４７の入力端には図５のデータストリーム（data１[２３:０]）が入力され、出力端からは図６のデータストリーム（data２[２３:０]）が出力される。行メモリ４７に入出力されるデータの内容は同一であるが、データの変動周期は互いに異なる。行メモリ４７はFIFOまたはデュアルポートラムを使用して実現することができる。FIFO及びデュアルポートラムは入力端及び出力端が分離されていて、入力端及び出力端で互いに異なる周波数クロックに同期させて互いに異なるタイミングでデータを入出力することができる。

FIFOは互いに速度の異なる二つのシステムのインターフェースに主に使用されるが、アドレスバスはなく、入力及び出力専用データバスが二つある。入力データバスにデータを書き込むと、このデータはチップの内部で直前に入力されたデータの直後に置かれる。そして、その次に入力されるデータは再びその下に置かれて、入力された順に配列される。出力データバスからデータを読み取る時には、入力データバスでデータが入力された順にデータが読み取られる。入力及び出力データバスは互いに同時に使用されることもでき、もし入力されたデータが全て読み取られてそれ以上入力データがなければ、出力側にFIFO-empty信号が発生して、さらに読み取るのを防止する。それと反対に、入力データバス側からデータを入力し続けるのに、出力側で読み取る速度が遅かったり読み取らなければ、メモリチップが一杯になる場合が発生するが、この場合には入力側にFIFO-full信号が発生して、データをそれ以上書き込まないようにする。

一方、デュアルポートラムは、アドレスバス及びデータバスが二つのラムである。一般のラムはアドレスバス及びデータバスが一つしかないため、一つの時点に一つの動作しか行えない。しかし、デュアルポートラムは、データを書き込むピン及び読み取るピンが別に備えられているので、一側にはデータをメモリ内に書き込み、同時に他側からはデータを読み取ることができる。

行メモリ４７としてFIFOまたはデュアルポートラムを使用する場合には、行メモリ４７の出力端に入力端クロックCLOCK２の周波数の２倍の周波数を有するクロックが必要である。一方、行メモリ４７は二つのシングルポートラム（single port RAM）及びマルチプレクサーを含んで実現することもできる。この場合には、行メモリ４７の出力端に行メモリに入力されるクロックCLOCK２と同一なクロックを使用することができる。

フレームメモリ４４は、DDR SDRAM（double data rate synchronous dynamic RAM）からなる。DDR SDRAMはDDR RAMとも呼ばれ、メモリに印加されるクロックの上昇エッジ及び下降エッジで各々読み取りまたは書き込み動作を行うことができる。これに反し、SDR SDRAM（single data rate synchronous dynamic RAM）またはSDRAMはクロックの上昇エッジのみまたは下降エッジのみで読み取りまたは書き込み動作を行うことができる。したがって、DDR SDRAMはSDR SDRAMに比べて２倍速い速度を出すことができる。言い換えると、DDR SDRAMはSDR SDRAMに比べて同量のデータを半分の時間で記憶することができる。

図６に示したように、２４ビットデータストリーム（data２[２３:０]）はクロックCLOCK２の上昇エッジ及び下降エッジで各々データを読み取ったり書き込むことができる形態になっている。図５のデータストリーム（data１[２３:０]）の各２４ビットのデータは１クロック単位で処理されるので、８T時間に８個のデータ（１〜８）が処理されるが、図６のデータストリーム（data２[２３:０]）の各２４ビットのデータは半クロック単位で処理されるので、４T時間の間に８個のデータ（１〜８）が処理される。このようにDDR SDRAMを使用してデータ処理時間を半分に減少させることにより、１フレームのデータが入力される間に２フレームのデータを処理することができる。

もし、１フレームの画素数が１２８０×１０２４で示されるSXGAである場合、一つの画素当り２４ビットの映像データが必要であるので、１フレームの全データ量は１，２８０×１，０２４×２４＝３１，４５７，２８０ビットとなる。しかし、一つのアドレス当り３２ビットのデータを記憶することができるフレームメモリで２４ビットのデータのみを使用すれば、一つのアドレス当り８ビットの記憶空間は使用されなくなり、実際にフレームメモリで１フレームのデータが占める記憶空間は１，２８０×１，０２４×３２＝４１，９４３，０４０ビットとなる。したがって、解像度がSXGAである場合には、１２８Mbitの大きさのDDR SDRAMを使用すれば、一つのフレームメモリに２フレームのデータを記憶することができる。

現在一般に使用されているメモリのデータバスは１６ビットまたは３２ビットである。しかし、液晶表示装置で動作する映像データのビット数、つまり２４ビットに合せてメモリを使用すれば、メモリの効率が低下する。言い換えると、メモリの一つの記憶場所で記憶することができるデータは全３２ビットであるが、一つの記憶場所で２４ビットの映像データのみを記憶すれば、結局、一つの記憶場所で全８ビットは使用されなくなる。したがって、本発明の他の実施例では、外部からの映像データをメモリの入出力データのビット数と同じ３２ビットに変換して映像データを処理する。その結果、メモリの効率を極大化することができ、メモリの大きさを減少させることができる。

以下では、本発明の他の実施例による信号処理装置４０における信号処理部４２及びフレームメモリ４４の動作、及びこの動作によるデータの波形を、図７a乃至７c、図８及び図９を参照して説明する。

図７a乃至７cは本発明の他の実施例によるデータ変換部４６でのデータ変換過程を示す波形図であり、図８は本発明の他の実施例によるデータ変換部４６の出力データの波形を示しており、図９は本発明の他の実施例による行メモリ４７及びフレームメモリ４４の間で入出力されるデータの波形を示している。

本実施例での信号処理部４２は、５４MHz周波数クロックに同期されて入力されるデータのビット数を４８ビットから３２ビットに変換し、変換されたデータを８１MHz周波数クロックに同期させてフレームメモリ４４に伝達する。

まず、データ変換部４６は、図４の入力データ（data_in[４７:２４]、data_in[２３:０]）を前記実施例のように図５のデータストリーム（data１[２３:０]）に変換する。図７aに示すデータは図５のデータストリーム（data１[２３:０]）を８ビットの映像データ（R、G、B）で表現したものである。

データ変換部４６は、図７aでの映像データ（R、G、B）を図７bでのデータストリームのように変換する。つまり、データ変換部４６は、第１クロックの映像データ（R１、G１、B１）及び第２クロックの映像データ（R２）を合せて３２ビットの映像データ（R１、G１、B１、R２）を生成し、生成された３２ビットの映像データ（R１、G１、B１、R２）をデータ変換部４６に含まれている臨時記憶場所（図示せず）の第１アドレスに記憶させ、第２クロックの映像データ（G２、B２）及び第３クロックの映像データ（R３、G３）を合せて３２ビットの映像データ（G２、B２、R３、G３）を生成し、生成された３２ビットの映像データ（G２、B２、R３、G３）を臨時記憶場所の第２アドレスに記憶させ、第３クロックCLOCK２の映像データ（B３）及び第４クロックCLOCK２の映像データ（R４、G４、B４）を合せて３２ビットの映像データ（B３、R４、G４、B４）を生成し、生成された３２ビットの映像データ（B３、R４、G４、B４）を２クロックに相当する時間に臨時記憶場所の第３アドレスに記憶させる。その結果、４クロックに相当する時間 （４T）にデータ変換部４６に入力された４８ビットの映像データ（R１〜B４）の数及び臨時記憶場所に記憶される３２ビットの映像データ（R１〜B４）の数が同一になる。続けて、同じ方式で２４ビットの入力データを変換し、３２ビットの映像データを生成して、臨時記憶場所に記憶させる。

ここで、臨時記憶場所は、前記FIFOまたはデュアルポートラムを使用する。臨時記憶場所の出力端に印加されるクロック周波数は周期“４T/３”に相当する８１MHzである。図７cは臨時記憶場所に記憶されている３２ビットの映像データが８１MHzに同期して出力される波形を示す。

図８でのデータ変換部４６の出力データストリーム（data３[３１:０]）は、図７cでの映像データ（R、G、B）を３２ビット単位で表現したものである。８T時間の間に入力される６個の３２ビットのデータ（１’〜６’）の数は図５での同一な時間の間に入力される８個の２４ビットのデータ（１〜８）の数と同一である。

行メモリ４７の入力端には図８のデータストリーム（data３[３１:０]）が入力され、出力端からは図９のデータストリーム（data４[３１:０]）が出力される。行メモリ４７は、前記実施例のように、FIFO、デュアルポートラム、または二つのシングルポートラム及びマルチプレクサーを使用して実現することができる。

フレームメモリ４４も、前記実施例と同様に、DDR SDRAMを使用して実現する。つまり、図９に示したように、フレームメモリ４４は、入力クロックCLOCK３の上昇エッジ及び下降エッジで各々読み取りまたは書き込み動作を行う。したがって、１クロック当り一つの読み取りまたは書き込み動作を行うのに比べて、半クロック当り一つの読み取りまたは書き込み動作を行うので、データ処理時間が半分に減少して、１フレームのデータが入力される間に２フレームのデータを処理することができる。

もし、１フレームの画素数が１９２０×１２００で表現されるWUXGAである場合、１フレームの全データ量は１，９２０×１，２００×２４＝５５，２９６，０００ビットとなる。しかし、映像データを３２ビットに変換してフレームメモリに記憶させるため、前記実施例と異なって、一つのアドレスに対して３２ビットを全て使用するので、フレームメモリで１フレームのデータが占める記憶空間は１フレームの全データ量と同一である。したがって、解像度がWUXGAである場合、１２８Mbitの大きさのDDR SDRAMを一つだけ使用しても２フレームのデータを記憶することができる。

本発明の他の実施例では、臨時記憶場所は行メモリ４７と別個のものであると記載したが、臨時記憶場所が行メモリ４７に含まれることもでき、または臨時記憶場所の役割を行メモリ４７が行うこともできる。

次に、データ補正部４８が直前のフレームのデータG_n-1及び現在のフレームのデータG_nを比較するために、信号処理部４２が行メモリ４７及びフレームメモリ４４に直前のフレームのデータG_n-1及び現在のフレームのデータG_nを書き込んだり、行メモリ４７及びフレームメモリ４４から直前のフレームのデータG_n-1及び現在のフレームのデータG_nを読み取る動作について、図１０を参照して説明する。

図１０は本発明の実施例による信号処理部４２及びフレームメモリ４４のN番目のフレームでの動作を示している。

説明の便宜のために、図６及び図９のように、ビット数及びクロック周波数が変換された現在のフレームNの映像データをD(N)とし、D(N)のうちのi番目の行の映像データをD(N)iとし、i番目の行及び（i+１）番目の行の映像データを合せてD(N)_i、_i+1とし、m番目の行を一フレームの最後の行とする。

図１０に示したように、信号処理部４２は、２行に相当する変換された映像データを“１H”周期で処理する。つまり、信号処理部４２は“１H”周期で交互にフレームメモリ４４に２行のデータを書き込んだりフレームメモリ４４から２行のデータを読み取る。

まず、第１行で、信号処理部４２は、入力される現在のフレームNの第１行データD(N)₁を行メモリ４７に記憶させ、フレームメモリ４４に記憶されている直前のフレーム（N-１）の第１及び第２行データD（N-１）₁及びD（N-１）₂を読み取って行メモリ４７に記憶させる。前記のように、行メモリ４７及びフレームメモリ４４は１クロック当り２個のデータを処理することができるので、“１H”周期の間に２行の映像データを処理することができる。

第２行において、信号処理部４２は、行メモリ４７に記憶されているD(N)₁をフレームメモリ４４に書き込み、入力される現在のフレームNの第２行データD(N)₂を行メモリに記憶させながら、フレームメモリ４４に書き込む。そして、信号処理部４２は、映像データの補正のために、現在のフレームN及び直前のフレーム（N-１）の映像データを互いに比較する。信号処理部４２は、行メモリ４７に記憶されているD(N)₁及びD（N-１）₁を順次に読み取って比較し、補正された映像データを算出する。

第３行において、信号処理部４２は、入力される現在のフレームNの第３行データD(N)₃を行メモリ４７に記憶させ、フレームメモリ４４に記憶されている直前のフレーム（N-１）の第３及び第４行データD（N-１）₃及びD（N-１）₄を読み取って行メモリ４７に記憶させる。そして、信号処理部４２は、行メモリ４７に記憶されているD(N)₂及びD（N-１）₂を順次に読み取って比較し、補正された映像データを算出する。

第４行において、信号処理部４２は、行メモリ４７に記憶されているD(N)₃をフレームメモリ４４に書き込み、入力される現在のフレームNの第４行データD(N)₄を行メモリ４７に記憶させながら、フレームメモリ４４に書き込む。そして、信号処理部４２は、行メモリ４７に記憶されているD(N)₃及びD（N-１）₃を順次に読み取って比較し、補正映像データを算出する。

同じ方式で、第５行からm番目の行まで繰り返す。

フレームメモリ４４は、行メモリ４７からの映像データを２フレーム単位で記憶するので、フレームメモリ４４に直前のフレームの映像データ及び現在のフレームの映像データが記憶されていれば、次のフレーム（N+１）の映像データD（N+１）は直前のフレームの映像データが記憶されている記憶空間に先に記憶される。

このようにすれば、信号処理部４２は、１フレームの間にフレームメモリ４４に現在のフレームNのデータD(N)を書き込み、フレームメモリ４４から直前のフレーム（N-１）のデータD（N-１）を読み取ることができ、現在のフレームのデータ及び直前のフレームのデータを比較して補正された映像データを生成することができる。結果的に、本発明によれば、一つのフレームメモリ４４を使用して現在のフレームのデータ及び直前のフレームのデータを共に処理することができる。

以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も本発明の権利範囲に属する。

添付した図面を参照して本発明の実施例について詳細に説明することによって、本発明の多様な効果を明らかにする。
本発明の一実施例による液晶表示装置のブロック図である。 本発明の一実施例による液晶表示装置の一つの画素に対する等価回路図である。 本発明の実施例による信号処理装置のブロック図である。 本発明の実施例による信号処理部に入力されるデータの波形図である。 本発明の実施例によるデータ変換部の出力データの波形図である。 本発明の実施例による行メモリ及びフレームメモリの間で入出力されるデータの波形図である。 本発明の他の実施例によるデータ変換部におけるデータ変換過程を示す波形図である。 本発明の他の実施例によるデータ変換部におけるデータ変換過程を示す波形図である。 本発明の他の実施例によるデータ変換部におけるデータ変換過程を示す波形図である。 本発明の他の実施例によるデータ変換部の出力データの波形図である。 本発明の他の実施例による行メモリ及びフレームメモリの間で入出力されるデータの波形図である。 本発明の実施例による信号処理部及びフレームメモリのN番目のフレームでの動作を示す図面である。

符号の説明

３ 液晶層
４０ 信号処理装置
４２ 信号処理部
４４ フレームメモリ
４６ データ変換部
４７ 行メモリ
４８ データ補正部
１００ 下部表示板
１９０ 画素電極
２００ 上部表示板
２３０ 色フィルター
２７０ 共通電極
３００ 液晶表示板組立体
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
８００ 階調電圧生成部
C_LC 液晶蓄電器
CLOCK1 入力クロック
C_ST 維持蓄電器
D₁-D_m、G₁-G_n 表示信号線
H_sync 水平同期信号
MCLK メインクロック
CONT1 ゲート制御信号
ONT2 データ制御信号
CPV ゲートクロック
DE データイネーブル信号
HCLK データクロック信号
LOAD ロード信号
OE 出力イネーブル信号
RVS 反転信号
STH 水平同期開始信号
SPV ゲートクロック信号
STV 垂直同期開始信号
V_com 共通電圧
V_on ゲートオン電圧
V_sync 垂直同期信号
Q スイッチング素子

Claims (18)

1. ２フレームのデータを記憶するフレームメモリ、そして
   外部装置から１行の入力データが入力される期間に相当する時間の間に、２行の入力データを前記フレームメモリに書き込んだり前記フレームメモリに記憶されている２行の記憶データを前記フレームメモリから読み取る信号処理部を含み、
   前記信号処理部は、行メモリを含み、
   前記信号処理部は、
   現在のフレームの奇数番目の行データが入力される間に、前記現在のフレームの奇数番目の行データを前記行メモリに書き込み、前記フレームメモリに記憶されている直前のフレームの奇数番目の行データ及び偶数番目の行データを読み取って前記行メモリに書き込み、
   前記現在のフレームの偶数番目の行データが入力される間に、前記現在のフレームの偶数番目の行データを前記行メモリに書き込み、前記行メモリに記憶されている前記現在のフレームの奇数番目の行データ及び偶数番目の行データを読み取って前記フレームメモリに書き込む、信号処理装置。
2. 前記フレームメモリに前記２行の入力データを書き込む動作及び前記フレームメモリから前記２行の記憶データを読み取る動作は交互に行われる、請求項１に記載の信号処理装置。
3. 前記信号処理部は、外部装置から前記２行の入力データを受信して前記行メモリに書き込み、前記フレームメモリから前記２行の記憶データを読み取って前記行メモリに書き込む、請求項２に記載の信号処理装置。
4. 前記信号処理部は、前記行メモリに記憶されている前記２行の入力データを前記フレームメモリに書き込む、請求項３に記載の信号処理装置。
5. 前記２行の入力データは現在のフレームのデータであり、前記２行の記憶データは直前のフレームのデータである、請求項４に記載の信号処理装置。
6. 前記行メモリは、FIFO（first-in-first-out）またはデュアルポートラム（dual port RAM）からなる、請求項５に記載の信号処理装置。
7. 前記フレームメモリ内の１のアドレスにより特定される記憶領域に記憶可能なビット数は、１画素の入力データの記憶に必要なビット数よりも大きく、
   前記信号処理部は、１のアドレスにより特定される記憶領域には、データストリーム上の第１の画素の入力データの少なくとも一部を記憶させるとともに、さらに、前記データストリーム上において前記第１の画素の入力データに隣接して伝送される前記第２の画素の入力データの少なくとも一部を記憶させる、請求項１に記載の信号処理装置。
8. 前記信号処理部は、前記行メモリに記憶されている前記現在のフレームのデータ及び前記行メモリに記憶されている前記直前のフレームのデータを比較し、比較結果によって前記現在のフレームのデータを補正して出力する、請求項１に記載の信号処理装置。
9. １クロック当り２個のデータを前記フレームメモリに書き込んだり、前記フレームメモリから読み取る、請求項２に記載の信号処理装置。
10. 前記フレームメモリは、DDR SDRAM（double data rate synchronous dynamic RAM）である、請求項９に記載の信号処理装置。
11. 前記信号処理部は、前記入力データのビット数を所定のビット数に変換し、前記入力データの動作周波数を所定の周波数に変換することによって前記入力データを変換し、前記変換された入力データを前記フレームメモリに書き込む、請求項２に記載の信号処理装置。
12. 前記所定のビット数は３２ビットである、請求項１１に記載の信号処理装置。
13. 請求項１乃至１２のうちのいずれか一項に記載の信号処理装置を含む表示装置。
14. 請求項１〜１２のいずれかに記載の信号処理装置における信号処理方法であって、
    外部装置から入力データを受信する段階、
    １行の入力データが入力される期間に相当する時間の間に、フレームメモリに２行の入力データを書き込む段階と、
    １行の入力データが入力される期間に相当する時間の間に、前記フレームメモリに記憶されている２行の記憶データを前記フレームメモリから読み取る段階と、を含み、
    前記信号処理部は、
    現在のフレームの奇数番目の行データが入力される間に、前記現在のフレームの奇数番目の行データを前記行メモリに書き込み、前記フレームメモリに記憶されている直前のフレームの奇数番目の行データ及び偶数番目の行データを読み取って前記行メモリに書き込み、
    前記現在のフレームの偶数番目の行データが入力される間に、前記現在のフレームの偶数番目の行データを前記行メモリに書き込み、前記行メモリに記憶されている前記現在のフレームの奇数番目の行データ及び偶数番目の行データを読み取って前記フレームメモリに書き込む、信号処理方法。
15. 前記データを書き込む段階での前記２行の入力データは現在のフレームのデータであり、前記データを読み取る段階での前記２行の記憶データは直前のフレームのデータである、請求項１４に記載の信号処理方法。
16. 前記データを書き込む段階及び前記データを読み取る段階は行単位で交互に行われる、請求項１５に記載の信号処理方法。
17. 前記現在のフレームのデータ及び前記直前のフレームのデータを比較し、比較結果によって前記現在のフレームのデータを補正して出力する段階をさらに含む、請求項１６に記載の信号処理方法。
18. 前記入力データのビット数を所定のビット数に変換し、前記入力データの動作周波数を所定の周波数に変換することによって前記入力データを変換する段階、そして
    前記変換された入力データを前記フレームメモリに書き込む段階をさらに含む、請求項１７に記載の信号処理方法。

Images