KR100968570B1

KR100968570B1 - 신호 처리 장치

Info

Publication number: KR100968570B1
Application number: KR1020030073148A
Authority: KR
Inventors: 권수현
Original assignee: 삼성전자주식회사
Priority date: 2003-10-20
Filing date: 2003-10-20
Publication date: 2010-07-08
Also published as: KR20050037868A

Abstract

본 발명은 신호 처리 장치에 관한 것으로, 이 신호 처리 장치는 외부 장치로부터 데이터를 받아 데이터를 메모리에 기억시키고 기억된 데이터를 읽어들여 연산 처리하여 보정된 데이터를 출력하는 신호 처리부, 신호 처리부와 메모리 사이에서 데이터를 입출력하며 신호 처리부를 구동하는 소정 주기의 클록에 따라 동작하는 데이터 입력부 및 데이터 출력부, 그리고 데이터를 기억하는 메모리를 포함한다. 이와 같이, 본 발명에 따른 신호 처리 장치의 데이터 출력부 및 데이터 입력부는 신호 처리부의 클록 주파수와 동일한 주파수의 클록을 사용하여 신호 처리부와 DDR 메모리의 데이터를 처리하므로 전력 소비가 적고, EMI도 저감되며, 높은 주파수 클록을 생성하지 않아도 되므로 생산 단가도 낮아진다.

신호 처리 장치, 액정 표시 장치, DDR 메모리, 멀티플렉서, 플립플롭, 클록, 주파수

Description

신호 처리 장치 {APPARATUS FOR PROCESSING SIGNALS}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 3은 데이터 출력부를 포함하는 신호 처리 장치의 블록도이다.

도 4는 도 3의 신호 처리 장치의 각 부분에서의 파형도이다.

도 5는 데이터 입력부를 포함하는 신호 처리 장치의 블록도이다.

도 6은 도 5의 신호 처리 장치의 각 부분에서의 파형도이다.

도 7은 본 발명의 한 실시예에 따른 데이터 출력부를 포함하는 신호 처리 장치의 블록도이다.

도 8은 도 7의 신호 처리 장치의 각 부분에서의 파형도이다.

도 9는 본 발명의 다른 실시예에 따른 데이터 입력부를 포함하는 신호 처리 장치의 블록도이다.

도 10은 도 9의 신호 처리 장치의 각 부분에서의 파형도이다.

본 발명은 신호 처리 장치에 관한 것으로서, 특히 복수의 프레임 데이터를 기억하기 위하여 메모리를 이용하는 신호 처리 장치에 관한 것이고, 동 신호 처리 장치를 포함하는 액정 표시 장치에 관한 것이다.

일반적인 액정 표시 장치는 화소 전극 및 공통 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 화소 전극은 행렬의 형태로 배열되어 있고 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압을 인가 받는다. 공통 전극은 표시판의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다. 화소 전극과 공통 전극 및 그 사이의 액정층은 회로적으로 볼 때 액정 축전기를 이루며, 액정 축전기는 이에 연결된 스위칭 소자와 함께 화소를 이루는 기본 단위가 된다.

이러한 액정 표시 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이때, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임별로, 행별로, 또는 도트별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.

이러한 액정 표시 장치는 휴대가 간편한 평판 표시 장치(flat panel display, FPD) 중에서 대표적인 것으로서, 이 중에서도 박막 트랜지스터(thin film transistor, TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.

현재 TFT-LCD의 대형화와 고휘도화에 부응하여 동영상 표시 품위에 대한 중 요성이 대두되고 있으며 특히 응답 속도의 개선이 시급한 문제로 부상하고 있다.

즉, 액정 분자의 응답 속도가 느리기 때문에 액정 축전기에 충전되는 전압(이하 "화소 전압"이라 함)이 목표 전압, 즉 원하는 휘도를 얻을 수 있는 전압까지 도달하는 데는 어느 정도의 시간이 소요되며, 이 시간은 액정 축전기에 이전에 충전되어 있던 전압과의 차에 따라 달라진다. 따라서 예를 들어 목표 전압과 이전 전압의 차가 큰 경우 처음부터 목표 전압만을 인가하면 스위칭 소자가 턴온되어 있는 시간 동안 목표 전압에 도달하지 못할 수 있다.

이에 따라 액정의 물성적인 변화 없이 구동적인 방법으로 이를 개선하기 위하여 DCC(dynamic capacitance compensation) 방식이 제안되었다. 즉, DCC 방식은 액정 축전기 양단에 걸린 전압이 클수록 충전 속도가 빨라진다는 점을 이용한 것으로서 해당 화소에 인가하는 데이터 전압(실제로는 데이터 전압과 공통 전압의 차이지만 편의상 공통 전압을 0으로 가정한다)을 목표 전압보다 높게 하여 화소 전압이 목표 전압까지 도달하는 데 걸리는 시간을 단축한다.

이러한 DCC 방식에서는 프레임 메모리(frame memory)가 필요하다. 프레임 메모리는 한 프레임 전체의 데이터를 기억하는 메모리이다. 통상 한 프레임 전체의 데이터를 기억하기 위하여 하나의 프레임 메모리를 사용한다. 즉, 2 프레임의 데이터를 기억하기 위하여 2개의 프레임 메모리가 필요하고, 3 프레임의 데이터를 기억하기 위하여 3개의 프레임 메모리가 필요하다. DCC 방식에 의하면 프레임 메모리에 기억되어 있는 2 프레임의 데이터 또는 3 프레임의 데이터를 비교하고, 그 비교 결과에 따라 보정된 영상 데이터를 산출한다.

한편 프레임 메모리를 사용하면 그만큼 원가가 상승하고 제어 보드의 실장 면적이 증대된다는 문제가 발생한다. 따라서 이러한 문제를 해결하기 위하여 프레임 메모리로서 DDR 메모리를 사용하는 것이 제안되어 있다. 그런데, DDR 메모리를 구동하기 위하여 DDR 메모리의 구동 주파수보다 높은 주파수로 데이터를 처리하여야 하는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 DDR 메모리를 사용하면서도 DDR 메모리의 구동 주파수와 같은 주파수로 데이터를 처리할 수 있는 신호 처리 장치를 제공하고, 동 신호 처리 장치를 포함하는 표시 장치를 제공하는 것이다.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 신호 처리 장치는, 외부 장치로부터 데이터를 받아 상기 데이터를 2개의 데이터로 분할하고 소정 주기의 클록에 동기시켜 상기 분할된 데이터를 각각 출력하는 신호 처리부, 상기 소정 주기의 클록에 따라 동작하며, 상기 신호 처리부로부터 상기 분할된 2개의 데이터를 받아 상기 소정 주기에 해당하는 시간 동안 상기 분할된 2개의 데이터를 각각 하나씩 출력하여 상기 분할된 2개의 데이터를 합성하는 데이터 출력부, 그리고 상기 데이터 출력부로부터의 상기 합성 데이터를 받아 기억하는 메모리를 포함한다.

상기 데이터 출력부는, 상기 분할된 데이터 중 어느 하나를 받아 상기 클록의 상승 에지에서 래치하는 제1 플립플롭, 상기 분할된 데이터 중 다른 하나를 받아 상기 클록의 하강 에지에서 래치하는 제2 플립플롭, 그리고 상기 제1 플립플롭 의 상기 래치된 데이터 및 상기 제2 플립플롭의 상기 래치된 데이터를 상기 클록의 하이 구간과 로우 구간에서 번갈아 출력하는 멀티플렉서를 포함하는 것이 바람직하다.

상기 데이터 출력부는 상기 클록을 소정 시간 지연 시켜 지연 클록을 생성하는 클록 지연부를 더 포함하며, 상기 메모리는 상기 지연 클록에 따라 동작한다.

상기 메모리는 1 클록 당 상기 합성 데이터 2개를 쓸 수 있는 DDR SDRAM(double data rate SDRAM)인 것이 바람직하다.

본 발명의 다른 실시예에 따른 신호 처리 장치는, 소정 주기의 제1 클록의 상승 에지와 하강 에지에 동기하여 기억되어 있는 데이터를 출력하는 메모리, 상기 소정 주기의 제2 클록에 따라 동작하며, 상기 메모리로부터 상기 데이터를 받아 상기 상승 에지에 동기되어 출력된 제1 데이터와 상기 하강 에지에 동기되어 출력된 제2 데이터로 분할하여 출력하는 데이터 입력부, 그리고 상기 데이터 입력부로부터 상기 분할된 제1 및 제2 데이터를 받아 연산 처리하여 보정된 데이터를 출력하는 신호 처리부를 포함한다.

상기 데이터 입력부는, 상기 제1 데이터를 받아 상기 제2 클록의 상승 에지에서 래치하여 출력하는 제1 플립플롭, 그리고 상기 제2 데이터를 받아 상기 제2 클록의 하강 에지에서 래치하여 출력하는 제2 플립플롭을 포함하는 것이 바람직하다.

상기 데이터 입력부는 상기 제2 클록을 소정 시간 지연시켜 제1 클록을 생성하는 클록 지연부를 더 포함할 수 있다.

상기 메모리는 1 클록 당 상기 합성 데이터 2개를 출력할 수 있는 DDR SDRAM인 것이 바람직하다.

본 발명의 다른 실시예에 따른 신호 처리 장치는, 외부 장치로부터 데이터를 받아 상기 데이터를 2개의 데이터로 분할하고 소정 주기의 제1 클록에 동기시켜 상기 분할된 데이터를 각각 출력하는 신호 처리부, 상기 제1 클록에 따라 동작하며, 상기 신호 처리부로부터 상기 분할된 2개의 데이터를 받아 상기 소정 주기에 해당하는 시간 동안 상기 분할된 2개의 데이터를 각각 하나씩 출력하여 상기 분할된 2개의 데이터를 합성하는 데이터 출력부, 상기 소정 주기의 제2 클록에 따라 동작하며, 상기 데이터 출력부로부터의 합성 데이터를 받아 기억하고 상기 제2 클록의 상승 에지와 하강 에지에 동기하여 기억되어 있는 상기 합성 데이터를 출력하는 메모리, 그리고 상기 제1 클록에 따라 동작하며, 상기 메모리로부터 상기 합성 데이터를 받아 상기 상승 에지에 동기되어 출력된 제1 데이터와 상기 하강 에지에 동기되어 출력된 제2 데이터로 분할하여 출력하는 데이터 입력부를 포함하며, 상기 신호 처리부는 상기 데이터 입력부로부터 상기 분할된 제1 및 제2 데이터를 받아 연산 처리하여 보정된 데이터를 출력한다.

상기 데이터 출력부는, 상기 분할된 데이터 중 어느 하나를 받아 상기 제1 클록의 상승 에지에서 래치하는 제1 플립플롭, 상기 분할된 데이터 중 다른 하나를 받아 상기 제1 클록의 하강 에지에서 래치하는 제2 플립플롭, 그리고 상기 제1 플립플롭의 상기 래치된 데이터 및 상기 제2 플립플롭의 상기 래치된 데이터를 상기 제1 클록의 하이 구간과 로우 구간에서 번갈아 출력하는 멀티플렉서를 포함하는 것 이 바람직하다.

상기 데이터 입력부는, 상기 제1 데이터를 받아 상기 제1 클록의 상승 에지에서 래치하여 출력하는 제1 플립플롭, 그리고 상기 제2 데이터를 받아 상기 제1 클록의 하강 에지에서 래치하여 출력하는 제2 플립플롭을 포함하는 것이 바람직하다.

상기 데이터 입력부는 상기 제1 클록을 소정 시간 지연시켜 제2 클록을 생성하는 클록 지연부를 더 포함할 수 있다.

상기 메모리는 1 클록 당 상기 합성 데이터 2개를 쓰거나 출력할 수 있는 DDR SDRAM인 것이 바람직하다.

본 발명의 또 다른 실시예에 따른 액정 표시 장치는 상기 신호 처리 장치를 포함한다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 신호 처리 장치가 적용되는 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G₁-G_n, D₁-D_m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.

표시 신호선(G₁-G_n, D₁-D_m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선(D₁-D_m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.

각 화소는 표시 신호선(G₁-G_n, D₁-D_m)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G₁-G_n) 및 데이터선(D₁-D _m)에 연결되어 있으며, 출력 단자는 액정 축전기(C_LC) 및 유지 축전기(C_ST)에 연결되어 있다.

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.

유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200) 의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.

액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.

계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(V_com)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G₁-G_n)에 연결되어 외부로부터의 게이트 온 전압(V_on)과 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_n)에 인가하며 통상 복수의 집적 회로로 이루어진다.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.

복수의 게이트 구동 집적 회로 또는 데이터 구동 집적 회로는 TCP(tape carrier package)(도시하지 않음)에 실장하여 TCP를 액정 표시판 조립체(300)에 부착할 수도 있고, TCP를 사용하지 않고 유리 기판 위에 이들 집적 회로를 직접 부착할 수도 있으며(chip on glass, COG 실장 방식), 이들 집적 회로와 같은 기능을 수 행하는 회로를 액정 표시판 조립체(300)에 직접 실장할 수도 있다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(V_sync)와 수평 동기 신호(H_sync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.

게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.

데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하 는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(V_com)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(V_on)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G ₁-G_n)에 연결된 스위칭 소자(Q)를 턴온시킨다.

하나의 게이트선(G₁-G_n)에 게이트 온 전압(V_on)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴 온되어 있는 동안[이 기간을 "1H" 또는 "1 수평 주기(horizontal period)"이라고 하며 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이터선(D₁-D_m)에 공급한다. 데이터선(D₁-D_m)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.

이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(V_on)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전").

앞서 설명한 것처럼, 액정 표시 장치의 응답 속도를 개선하기 위하여 2개의 프레임 데이터를 기초로 하여 보정된 영상 데이터를 산출하는 DCC 방식이 개발되어 있다. 그러나 액정 표시 장치의 응답 속도를 더욱 개선하고 보다 고품위의 액정 표시 장치를 제공하기 위하여 3개의 프레임 데이터를 기초로 하여 영상 데이터를 보정하는 기술이 현재 개발되고 있다. 3개의 프레임 데이터를 비교하기 위하여 3 프레임의 데이터를 기억해야 하는데 이를 위하여 일반적으로 3개의 프레임 메모리를 사용할 수 있다.

3개의 프레임 메모리를 사용하는 방법으로, 입력되는 48비트의 영상 데이터를 24비트 영상 데이터로 변환하고 프레임 메모리의 동작 주파수를 108Mhz로 변환하여 SDRAM(synchronous dynamic RAM) 3개를 사용하거나, 입력되는 48비트의 영상 데이터를 24비트의 영상 데이터로 변환하고 프레임 메모리의 동작 주파수는 54Mhz 로 유지하여 DDR RAM(double data rate RAM) 3개를 사용하거나, 입력되는 48비트의 영상 데이터를 32비트의 영상 데이터로 변환하고 프레임 메모리의 동작 주파수를 81Mhz로 변환하여 SDRAM 3개를 사용하는 방법을 고려할 수 있다. 그러나 이와 같은 방법은 메모리가 많이 사용되어 원가가 상승하기 때문에 바람직하지 않다.

따라서 프레임 데이터를 기억하기 위하여 입력되는 48비트의 영상 데이터를 32비트의 영상 데이터로 변환하고 프레임 메모리의 동작 주파수를 81MHz로 변환하여 DDR RAM 2개를 사용한다. 그러면 메모리의 수효를 최소한으로 줄일 수 있으며, 메모리 칩의 핀 수효도 줄일 수 있으며, EMI도 저감되는 효과가 있다.

DDR RAM는 DDR 메모리 또는 DDR SDRAM이라고도 부르는데 메모리에 인가되는 클록의 상승 에지와 하강 에지 모두에서 읽기/쓰기 동작을 할 수 있는 메모리이고, 클록의 상승 에지에서만 또는 하강 에지에서만 읽기/쓰기 동작을 할 수 있는 SDRAM에 비하여 두 배 빠른 속도를 낼 수 있다. 다시 말하면, DDR 메모리는 SDRAM에 비하여 같은 량의 데이터를 절반의 시간에 기억할 수 있다.

그러면 하나의 비교예로서 DDR 메모리를 구동하는 신호 처리 장치에 대하여 도 3 내지 도 6을 참고로 하여 설명한다.

도 3은 데이터 출력부(64)를 포함하는 신호 처리 장치의 블록도이고, 도 4는 도 3의 신호 처리 장치의 각 부분에서의 파형도이다. 도 5는 데이터 입력부(65)를 포함하는 신호 처리 장치의 블록도이고, 도 6은 도 5의 신호 처리 장치의 각 부분에서의 파형도이다.

우선 신호 처리부(60)가 영상 데이터를 데이터 출력부(64)를 통하여 DDR 메 모리(62)에 전송하는 과정에 대하여 설명한다. 도 3에 보이는 것처럼, 신호 처리 장치는 신호 처리부(60), 데이터 출력부(64), 그리고 DDR 메모리(62)를 포함하고, 데이터 출력부(64)는 제1 멀티플렉서(642)와 제1 플립플롭(644)을 포함한다.

신호 처리부(60)로부터 출력되는 32비트의 각 영상 데이터(data1[31:0], data2[31:0])는 제1 멀티플렉서(642)의 입력단(D0, D1)에 각각 입력된다. 소정 주기(T)의 제1 클록(clock)이 제1 멀티플렉서(642)의 선택 단자(S)에 입력되고, 제1 멀티플렉서(642)는 제1 클록(clock)에 따라 입력단(D0, D1)에 입력되는 영상 데이터 중 하나를 출력단(Q)에 출력한다. 즉, 제1 멀티플렉서(642)는 제1 클록(clock)이 하이 레벨이면 입력단(D0)의 영상 데이터(data1[31:0])를 출력하고 제1 클록(clock)이 로우 레벨이면 입력단(D1)의 영상 데이터(data2[31:0])를 출력한다. 도 4에 보이는 것처럼, 제1 멀티플렉서(642)는 신호 처리부(60)로부터의 영상 데이터(data1[31:0], data2[31:0])를 번갈아 합성하여 입력 데이터(data1[31:0], data2[31:0])의 반주기(0.5T)에 해당하는 출력 데이터(data_OUT1[31:0])를 생성한다. 생성된 출력 데이터(data_OUT1[31:0])는 제1 플립플롭(644)에 입력된다. 제1 플립플롭(644)은 제2 클록(clock2)의 상승 에지에 의하여 입력단(D)의 영상 데이터(data_OUT1[31:0])를 제1 플립플롭(644)의 출력단(Q)에 출력한다. 출력된 영상 데이터(data_OUT2[31:0])는 DDR 메모리(62)에 입력되고 제1 클록(clock)에 동기되어 기억된다. 여기서 도 4에 보이는 것처럼, 데이트 출력부(64)에서 사용되는 제2 클록(clock2)의 주파수(2/T)는 DDR 메모리에서 사용되는 제1 클록(clock)의 주파수(1/T)의 2배이다.

다음으로 DDR 메모리(62)로부터의 영상 데이터(DDR_data)가 데이터 입력부(65)를 통하여 신호 처리부(60)에 입력되는 과정에 대하여 설명한다. 도 5에 보이는 것처럼, 신호 처리 장치는 신호 처리부(60), 데이터 입력부(65), 그리고 DDR 메모리(62)를 포함하고, 데이터 입력부(65)는 제2 및 제3 멀티플렉서(654, 655)와 제2 내지 제4 플립플롭(652, 656, 657)을 포함한다.

DDR 메모리(62)로부터의 영상 데이터(DDR_data)는 제2 플립플롭(652)에 입력되고 제2 클록(clock2)의 상승 에지에 의하여 입력단의 영상 데이터(data[31:0])는 제2 플립플롭(652)의 출력단(Q)으로 출력된다. 제2 플립플롭(652)의 출력 데이터(data_IN[31:0])는 제2 멀티플렉서(654)의 입력단(D0) 및 제3 멀티플렉서(655)의 입력단(D1)에 입력된다. 제2 멀티플렉서(654)의 입력단(D1)은 그 출력단(Q)에 연결되고 제3 멀티플렉서(655)의 입력단(D0)은 그 출력단(Q)에 연결되어 있어서, 제2 및 제3 멀티플렉서(654, 655)는 제2 멀티플렉서(654)의 입력단(D0) 및 제3 멀티플렉서(655)의 입력단(D1)에 입력되는 0.5T 주기의 영상 데이터(data_IN[31:0])를 T주기의 영상 데이터로 만들어 출력한다. DDR 메모리의 동작 클록(DDR_clock)과 동일한 제1 클록(clock)이 제2 및 제3 멀티플렉서(654, 655)의 선택 단자(S)에 입력되고, 제1 클록에 따라 제2 멀티플렉서(654)는 영상 데이터(data_IN[31:0]) 중 홀수 번째 영상 데이터(data1_IN[31:0])를 출력하고, 제3 멀티플렉서(655)는 짝수 번째 영상 데이터(data2_IN[31:0])를 출력한다. 영상 데이터(data1_IN[31:0], data2_IN[31:0])는 제3 및 제4 플립플롭을 통하여 신호 처리부(60)에 입력된다. 앞에서의 데이터 출력부(64)에서와 같이, 도 6에 보이는 것 처럼, 데이트 입력부(65)에서 사용되는 제2 클록(clock2)의 주파수(2/T)는 DDR 메모리에서 사용되는 제1 클록(clock)의 주파수(1/T)의 2배이다.

이제 본 발명에 따른 DDR 메모리를 구동하는 신호 처리 장치에 대하여 도 7 내지 도 10을 참고로 하여 상세하게 설명한다.

도 7은 본 발명의 한 실시예에 따른 데이터 출력부(66)를 포함하는 신호 처리 장치의 블록도이고, 도 8은 도 7의 신호 처리 장치의 각 부분에서의 파형도이다. 도 9는 본 발명의 다른 실시예에 따른 데이터 입력부(67)를 포함하는 신호 처리 장치의 블록도이고, 도 10은 도 9의 신호 처리 장치의 각 부분에서의 파형도이다.

우선 신호 처리부(60)가 영상 데이터를 데이터 출력부(66)를 통하여 DDR 메모리(62)에 전송하는 과정에 대하여 설명한다. 도 7에 보이는 것처럼, 본 발명의 한 실시예에 따른 신호 처리 장치는 신호 처리부(60), 신호 처리부(60)에 연결되어 입력되는 영상 데이터를 합성하는 데이터 출력부(66), 그리고 데이터 출력부(66)에 연결되어 있는 DDR 메모리(62)를 포함한다.

데이터 출력부(64)는 신호 처리부(60)에 각각 연결되어 있는 제5 및 제6 플립플롭(661, 662), 입력단이 제5 및 제6 플립플롭(661, 662)에 연결되어 있고 출력단이 DDR 메모리(62)에 연결되어 있는 제4 멀티플렉서(663), 그리고 제5 및 제6 플립플롭(661, 662)과 제4 멀티플렉서(663)에 입력되는 소정 주기(T)의 입력 클록(clock)을 소정 시간(dT) 지연시킨 지연 클록(DDR_clock1)을 생성하여 DDR 메모리(62)에 입력하는 클록 지연부(664)를 포함한다.

그러면 본 발명의 한 실시예에 따른 신호 처리 장치의 동작을 도 8을 참조로 하여 설명한다.

신호 처리부(60)는 신호 처리부(60)는 외부 장치로부터 영상 데이터를 받아 2개의 데이터로 분할하고 소정 주기의 입력 클록(clock)에 동기시켜 분할된 데이터를 각각 출력한다. 본 실시예에서 신호 처리부(60)는 32비트의 홀수 번째 영상 데이터(data1[31:0])를 제5 플립플롭(661)의 입력단으로 출력하고, 짝수 번째 영상 데이터(data2[31:0])를 제6 플립플롭(662)의 입력단으로 출력한다.

제5 플립플롭(661)은 입력 클록(clock)의 상승 에지에 동기하여 입력 영상 데이터(data1[31:0])를 출력단으로 래치하고, 제6 플립플롭(662)은 입력 클록(clock)의 하강 에지에 동기하여 입력 영상 데이터(data2[31:0])를 출력단으로 래치한다. 그러면 도 8에 도시한 바와 같이, 제5 플립플롭(661)의 출력 영상 데이터(data3[31:0])와 제6 플립플롭(662)의 출력 영상 데이터(data4[31:0])는 서로 클록(clock)의 반주기(0.5T)씩 엇갈린 형태로 출력된다.

각 영상 데이터(data3[31:0], data4[31:0])는 제4 멀티플렉서(663)의 입력단(D0, D1)에 각각 입력된다. 입력 클록(clock)이 제4 멀티플렉서(663)의 선택 단자(S)에 입력되고, 제4 멀티플렉서(663)는 입력 클록(clock)에 따라 입력단(D0, D1)에 입력되는 영상 데이터 중 하나를 출력단(Q)에 출력한다. 즉, 제4 멀티플렉서(663)는 입력 클록(clock)이 하이 레벨이면 입력단(D0)의 영상 데이터(data3[31:0])를 출력하고 입력 클록(clock)이 로우 레벨이면 입력단(D1)의 영상 데이터(data4[31:0])를 출력한다. 도 8에 보이는 것처럼, 제4 멀티플렉서(663)는 제5 및 제6 플립플롭(661, 662)으로부터의 출력 영상 데이터(data3[31:0], data4[31:0])를 번갈아 출력하는 방식으로 합성하여 입력 데이터(data1[31:0], data2[31:0])의 변동 주기(T)에 비하여 그 반에 해당하는 주기(0.5T)로 변동하는 출력 데이터(data_OUT[31:0])를 생성한다.

생성된 출력 데이터(data_OUT[31:0])는 DDR 메모리(62)에 입력된다. DDR 메모리(62)는 클록 지연부(664)로부터의 지연 클록(DDR_clock1)의 상승 에지 및 하강 에지에서 해당 주소에 영상 데이터(data_OUT[31:0])를 쓴다. DDR 메모리(62)가 영상 데이터(data_OUT[31:0])를 정상적으로 처리할 수 있도록 영상 데이터(data_OUT[31:0])가 셋업 시간(setup time) 및 홀드 시간(hold time)의 여유(margin)를 갖게 지연 클록(DDR_clock1)의 지연 시간(dT)을 설정한다.

본 실시예에서는 도 8에 보이는 것처럼, 데이트 출력부(66)에서 사용되는 입력 클록(clock)의 주파수(1/T)와 DDR 메모리(62)에서 사용되는 지연 클록(DDR_clock1)의 주파수(1/T)는 동일하다.

다음으로 DDR 메모리(62)로부터의 영상 데이터(DDR_data)가 데이터 입력부(67)를 통하여 신호 처리부(60)에 입력되는 과정에 대하여 설명한다. 도 9에 보이는 것처럼, 본 발명의 다른 실시예에 따른 신호 처리 장치는 영상 데이터를 기억하는 DDR 메모리(62), DDR 메모리(62)에 연결되어 DDR 메모리(62)로부터의 영상 데이터를 분할하는 데이터 입력부(67), 그리고 데이터 입력부(67)에 연결되어 있는 신호 처리부(60)를 포함한다.

데이터 입력부(67)는 각각 입력단이 DDR 메모리(62)에 연결되어 있고 출력단 이 신호 처리부(60)에 연결되어 있는 제7 및 제8 플립플롭(672, 673), 그리고 제7 및 제8 플립플롭(672, 673)에 입력되는 소정 주기(T)의 입력 클록(clock)을 소정 시간(dT) 지연시킨 지연 클록(DDR_clock1)을 생성하여 DDR 메모리(62)에 입력하는 클록 지연부(671)를 포함한다.

그러면 본 발명의 다른 실시예에 따른 신호 처리 장치의 동작을 도 10을 참고로 하여 설명한다.

DDR 메모리(62)는 지연 클록(DDR_clock1)의 상승 에지 및 하강 에지에 동기하여 0.5T 주기로 변동하는 DDR 메모리(62)에 기억되어 있는 영상 데이터(DDR_data)를 출력한다. 출력된 영상 데이터(DDR_data)는 제7 및 제8 플립플롭(672, 673)에 각각 입력된다.

제7 플립플롭(672)은 입력 클록(clock)의 상승 에지에 동기하여 영상 데이터(DDR_data) 중 홀수 번째 데이터(data3_IN[31:0])를 출력하고, 제8 플립플롭(673)은 입력 클록(clock)의 하강 에지에 동기하여 영상 데이터(DDR_data) 중 짝수 번째 데이터(data4_IN[31:0])를 출력한다. 여기서 홀수 번째 데이터(data3_IN[31:0]) 및 짝수 번째 데이터(data4_IN[31:0])는 T 주기로 변동하는 영상 데이터로서 신호 처리부(60)에 각각 입력된다.

신호 처리부(60)는 제7 및 제8 플립플롭(672, 673)로부터의 영상 데이터를 받아 연산 처리, 예를 들어, 동적 캐패시턴스 보상(DCC)을 적용하여 보정된 데이터를 출력한다.

한편 DDR 메모리(62)와 제7 및 제8 플립플롭(672, 673)이 타이밍에 맞게 영상 데이터를 처리하여 신호 처리부(60)에 입력할 수 있도록 입력 클록(clock)에 대 한 지연 클록(DDR_clock1)의 시간 지연(dT)을 설정한다.

먼저의 실시예에서와 같이 본 실시예에서도 도 10에 보이는 것처럼, 데이트 입력부(67)에서 사용되는 입력 클록(clock)의 주파수(1/T)와 DDR 메모리(62)에서 사용되는 지연 클록(DDR_clock1)의 주파수(1/T)는 동일하다.

한편 본 발명의 다른 실시예에 따른 신호 처리 장치는 데이터 출력부(66)와 데이터 입력부(67)를 모두 포함할 수 있다. 그리고 신호 처리부(60)가 데이터 출력부(66) 및/또는 데이터 입력부(67)를 포함할 수도 있다.

이와 같이, 앞의 비교예에서는 데이터 출력부(64) 및 데이터 입력부(65)가 2/T 주파수의 클록을 사용하나, 본 발명의 실시예에 따른 데이터 출력부(66) 및 데이터 입력부(67)는 신호 처리부의 클록(clock) 주파수와 동일한 1/T 주파수의 클록을 사용한다. 따라서 본 발명에 의한 신호 처리 장치는 비교예의 신호 처리 장치에 비하여 전력 소비가 적고, EMI도 저감되며, 2배의 주파수 클록을 생성하지 않아도 되어 생산 공정이 덜 세밀하여도 되므로 생산 단가도 낮아진다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

본 발명에 따른 신호 처리 장치의 데이터 출력부 및 데이터 입력부는 신호 처리부의 클록 주파수와 동일한 주파수의 클록을 사용하여 신호 처리부와 DDR 메모 리의 영상 데이터를 처리하므로 전력 소비가 적고, EMI도 저감되며, 2배의 주파수 클록을 생성하지 않아도 되어 생산 공정이 덜 세밀하여도 되므로 생산 단가도 낮아진다.

Claims

외부 장치로부터 데이터를 받아 상기 데이터를 2개의 데이터로 분할하고 제1 주기의 클록에 동기시켜 상기 분할된 데이터를 각각 출력하는 신호 처리부,

상기 제1 주기의 클록에 따라 동작하며, 상기 신호 처리부로부터 상기 분할된 2개의 데이터를 받아 상기 제1 주기에 해당하는 시간 동안 상기 분할된 2개의 데이터를 각각 하나씩 출력하여 상기 분할된 2개의 데이터를 합성하는 데이터 출력부, 그리고

상기 데이터 출력부로부터의 상기 합성 데이터를 받아 기억하는 메모리

를 포함하는 신호 처리 장치.
제1항에서,

상기 데이터 출력부는,

상기 분할된 데이터 중 어느 하나를 받아 상기 클록의 상승 에지에서 래치하는 제1 플립플롭,

상기 분할된 데이터 중 다른 하나를 받아 상기 클록의 하강 에지에서 래치하는 제2 플립플롭, 그리고

상기 제1 플립플롭의 상기 래치된 데이터 및 상기 제2 플립플롭의 상기 래치된 데이터를 상기 클록의 하이 구간과 로우 구간에서 번갈아 출력하는 멀티플렉서

를 포함하는 신호 처리 장치.
제2항에서,

상기 데이터 출력부는 상기 클록을 제2 시간 지연시켜 지연 클록을 생성하는 클록 지연부를 더 포함하며,

상기 메모리는 상기 지연 클록에 따라 동작하는

신호 처리 장치.
제3항에서,

상기 메모리는 1 클록 당 상기 합성 데이터 2개를 쓸 수 있는 DDR SDRAM(double data rate SDRAM)인 신호 처리 장치.
제1 주기의 제1 클록의 상승 에지와 하강 에지에 동기하여 기억되어 있는 데이터를 출력하는 메모리,

상기 제1 주기의 제2 클록에 따라 동작하며, 상기 메모리로부터 상기 데이터를 받아 상기 상승 에지에 동기되어 출력된 제1 데이터와 상기 하강 에지에 동기되어 출력된 제2 데이터로 분할하여 출력하는 데이터 입력부, 그리고

상기 데이터 입력부로부터 상기 분할된 제1 및 제2 데이터를 받아 동적 캐패시턴스 보상(DCC)을 적용하여 보정된 데이터를 출력하는 신호 처리부

를 포함하는 신호 처리 장치.
제5항에서,

상기 데이터 입력부는,

상기 제1 데이터를 받아 상기 제2 클록의 상승 에지에서 래치하여 출력하는 제1 플립플롭, 그리고

상기 제2 데이터를 받아 상기 제2 클록의 하강 에지에서 래치하여 출력하는 제2 플립플롭

을 포함하는 신호 처리 장치.
제6항에서,

상기 데이터 입력부는 상기 제2 클록을 제2 시간 지연시켜 제1 클록을 생성하는 클록 지연부를 더 포함하는 신호 처리 장치.
제7항에서,

상기 메모리는 1 클록 당 상기 제1 데이터와 상기 제2 데이터로 분할된 2개의 데이터를 합성한 합성 데이터 2개를 출력할 수 있는 DDR SDRAM인 신호 처리 장치.
외부 장치로부터 데이터를 받아 상기 데이터를 2개의 데이터로 분할하고 제1 주기의 제1 클록에 동기시켜 상기 분할된 데이터를 각각 출력하는 신호 처리부,

상기 제1 클록에 따라 동작하며, 상기 신호 처리부로부터 상기 분할된 2개의 데이터를 받아 상기 제1 주기에 해당하는 시간 동안 상기 분할된 2개의 데이터를 각각 하나씩 출력하여 상기 분할된 2개의 데이터를 합성하는 데이터 출력부,

상기 제1 주기의 제2 클록에 따라 동작하며, 상기 데이터 출력부로부터의 합성 데이터를 받아 기억하고 상기 제2 클록의 상승 에지와 하강 에지에 동기하여 기억되어 있는 상기 합성 데이터를 출력하는 메모리, 그리고

상기 제1 클록에 따라 동작하며, 상기 메모리로부터 상기 합성 데이터를 받아 상기 상승 에지에 동기되어 출력된 제1 데이터와 상기 하강 에지에 동기되어 출력된 제2 데이터로 분할하여 출력하는 데이터 입력부

를 포함하며,

상기 신호 처리부는 상기 데이터 입력부로부터 상기 분할된 제1 및 제2 데이터를 받아 동적 캐패시턴스 보상(DCC)을 적용하여 보정된 데이터를 출력하는

신호 처리 장치.
제9항에서,

상기 데이터 출력부는,

상기 분할된 데이터 중 어느 하나를 받아 상기 제1 클록의 상승 에지에서 래치하는 제1 플립플롭,

상기 분할된 데이터 중 다른 하나를 받아 상기 제1 클록의 하강 에지에서 래치하는 제2 플립플롭, 그리고

상기 제1 플립플롭의 상기 래치된 데이터 및 상기 제2 플립플롭의 상기 래치된 데이터를 상기 제1 클록의 하이 구간과 로우 구간에서 번갈아 출력하는 멀티플 렉서

를 포함하는 신호 처리 장치.
제9항에서,

상기 데이터 입력부는,

상기 제1 데이터를 받아 상기 제1 클록의 상승 에지에서 래치하여 출력하는 제1 플립플롭, 그리고

상기 제2 데이터를 받아 상기 제1 클록의 하강 에지에서 래치하여 출력하는 제2 플립플롭

을 포함하는 신호 처리 장치.
제9항에서,

상기 데이터 입력부는 상기 제1 클록을 제2 시간 지연시켜 제2 클록을 생성하는 클록 지연부를 더 포함하는 신호 처리 장치.
제9항에서,

상기 메모리는 1 클록 당 상기 합성 데이터 2개를 쓰거나 출력할 수 있는 DDR SDRAM인 신호 처리 장치.
제1항 내지 제13항 중 어느 하나의 항의 신호 처리 장치를 포함하는 액정 표시 장치.