JP2005078090A - 信号処理装置及び方法とその信号処理装置を含む表示装置 - Google Patents

Abstract

【課題】 １つのフレームメモリを用いて２フレームのデータを記憶し、２つのフレームメモリを用いて３フレームのデータを記憶する。さらに、ＤＤＲメモリを用いつつもＤＤＲメモリの駆動周波数と同じ周波数でデータを処理する。
【解決手段】 外部装置から第１周波数クロックに同期する第１ビット数のデータを受けて第２ビット数のデータに変換し、第２ビット数のデータを第２周波数クロックに同期して出力する信号処理部；信号処理部からの第２ビット数のデータを記憶し、３フレームのデータを記憶する２つのフレームメモリ；を含む。２つのフレームメモリに３フレームの映像データを記憶することができ、３フレームの映像データを比較し、補正された映像データを算出することができる。
【選択図】 図８

Description

本発明は、信号処理装置及び方法に関し、特に複数のフレームデータを記憶するためにメモリを用いる信号処理装置及び方法に関し、その信号処理装置を含む表示装置に関する。

一般的な液晶表示装置は、画素電極及び共通電極が具備された２つの表示板とその間に注入されている誘電率異方性を有する液晶層を含む。画素電極は、行列状に配列され、薄膜トランジスタ（ＴＦＴ）などスイッチング素子に連結されて１行ずつ順次にデータ電圧の印加を受ける。共通電極は、表示板の全面にかけて形成され共通電圧の印加を受ける。画素電極と共通電極及びその間の液晶層は、回路から見れば液晶蓄電器をなし、液晶蓄電器は、これに連結されたスイッチング素子と共に画素を構成する基本単位となる。

このような液晶表示装置において、２つの電極に電圧を印加して液晶層に電界を生成し、この電界の強度を調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。この時、液晶層に一方向の電界が長く印加されることによって発生する劣化現象を防止するために、フレーム毎に、行毎に、またはドット毎に共通電圧に対するデータ電圧の極性を反転する。

このような液晶表示装置は、携帯が簡便な平板表示装置（ＦＰＤ）の代表的なものであって、そのうち薄膜トランジスタ（ＴＦＴ）をスイッチング素子として用いるＴＦＴ−ＬＣＤが主流である。

現在、ＴＦＴ−ＬＣＤの大型化と高輝度化に伴い動画像表示の品質に対する重要性が高まっており、特に応答速度の改善が至急な問題となっている。液晶分子の応答速度が遅いため、液晶蓄電器に充電される電圧（以下、画素電圧と言う）が目標電圧、即ち所望の輝度が得られる電圧にまで到達するのにある程度の時間がかかり、この所要時間は液晶蓄電器の直前の充電電圧との差に応じて変わる。したがって、例えば目標電圧と直前電圧の差が大きい場合、最初から目標電圧のみを印加すると、スイッチング素子がターンオンされている間に目標電圧に到達できないことがある。

液晶の物性的な変化なく駆動的方法によってこの問題を改善するために、ＤＣＣ（dynamic capacitance compensation）方式が提案された。ＤＣＣ方式は、液晶蓄電器の両端に掛かる電圧が大きいほど充電速度が速くなる点を利用したものであって、当該画素に印加するデータ電圧（実際には、データ電圧と共通電圧との差であるが、便宜上共通電圧を０とする）を目標電圧よりも高くして画素電圧が目標電圧にまで到達するのに所要される時間を短縮する。

このようなＤＣＣ方式にはフレームメモリが必要である。フレームメモリは、１フレーム全体のデータを記憶するメモリである。通常１フレーム全体のデータを記憶するために、１つのフレームメモリを用いる。即ち、２フレームのデータを記憶するためには２つのフレームメモリが必要であり、３フレームのデータを記憶するためには３つのフレームメモリが必要である。ＤＣＣ方式によれば、フレームメモリに記憶されている２フレームのデータまたは３フレームのデータを比較し、その比較結果に基づいて補正された映像データを算出する。

ところが、フレームメモリを用いることでその分コストが上がり、制御ボードの実装面積が増大するという問題がある。

一方、フレームメモリとしてＤＤＲメモリを用いることもできるが、ＤＤＲメモリを駆動するためには、ＤＤＲメモリの駆動周波数よりも高い周波数でデータを処理しなければならない問題が発生する。
本発明が目的とする技術的課題は、１つのフレームメモリを用いて２フレームのデータを記憶し、２つのフレームメモリを用いて３フレームのデータを記憶する信号処理装置及び方法を提供し、その信号処理装置を含む表示装置を提供することにある。また、本発明の他の技術的課題は、ＤＤＲメモリを用いつつもＤＤＲメモリの駆動周波数と同じ周波数でデータを処理できる信号処理装置を提供し、その信号処理装置を含む表示装置を提供することにある。

このような技術的課題を解決するための本発明の一実施例による信号処理装置は、外部装置から第１周波数クロックに同期する第１ビット数のデータを受けて第２ビット数のデータに変換するデータ変換部、そして前記第２ビット数のデータを第２周波数クロックに同期させて出力するデータ出力部を含む信号処理部、そして前記信号処理部から前記第２ビット数のデータを受けて記憶し、２フレームのデータを記憶するフレームメモリを含む。

前記信号処理部は、前記データ変換部から前記第２ビット数のデータを受けて前記データ出力部に出力する内部メモリをさらに含み、前記内部メモリの入力端は、前記第１周波数クロックに同期して動作し、前記内部メモリの出力端は、前記第２周波数クロックに同期して動作することが好ましい。前記内部メモリはFIFO（first-in-first-out）またはデュアルポートラム（dual port RAM）からなることができる。

前記信号処理部は、前記フレームメモリから２フレームのデータを受けて演算処理し補正されたデータを出力するデータ補正部をさらに含むことができる。入力される映像データのビット数とクロック周波数を調整することによってフレームメモリを２つから１つに減らすことができ、クロック周波数が小さくなってＥＭＩの面でも有利である。

前記第１ビット数と前記第１周波数の積と前記第２ビット数と前記第２周波数の積が実質的に同じであることが好ましい。同一の時間間隔の間の入出力データの量が同じになる。

前記第１ビット数は２４ビットまたは４８ビットであり、前記第２ビット数は３２ビットであることが好ましい。

本発明の他の実施例による表示装置は前記信号処理装置を含む。

本発明の他の実施例による信号処理方法は、第１周波数クロックに同期する第１ビット数のデータを受信する段階、前記第１ビット数のデータを第２ビット数のデータに変換する段階、前記第２ビット数のデータを第２周波数クロックに同期させる段階、前記第２周波数に同期した前記第２ビット数のデータを２フレーム単位で記憶させる段階、記憶されている前記２フレームデータを読み出す段階、そして前記読み出した２フレームデータを比較し、比較結果に基づいて補正されたデータを出力する段階を含む。

本発明の他の実施例による信号処理装置は、外部装置から第１周波数クロックに同期する第１ビット数のデータを受けて第２ビット数のデータに変換し、前記第２ビット数のデータを第２周波数クロックに同期させて出力する信号処理部、そして前記信号処理部からの前記第２ビット数のデータを記憶し、３フレームのデータを記憶するフレームメモリを含む。

前記フレームメモリは、各々２フレームのデータを記憶する第１フレームメモリ及び第２フレームメモリを含むことが好ましい。前記第１フレームメモリと前記第２フレームメモリは、前記信号処理部とのデータバスが互いに分離されていることが好ましい。

前記第１フレームメモリ及び前記第２フレームメモリは、１クロック当り前記第２ビット数のデータ２つを読み出しや書き込むことができることが好ましい。

前記第１フレームメモリ及び前記第２フレームメモリは、ＤＤＲＳＤＲＡＭ（double data rate SDRAM）であることができる。ＤＤＲＳＤＲＡＭまたはＤＤＲＲＡＭは、ＳＤＲＡＭに比べて２倍速い速度を出すことができる。即ちＤＤＲＳＤＲＡＭまたはＤＤＲＲＡＭは、ＳＤＲＡＭに比べて同じ量のデータを半分の時間で記憶することができる。

前記第１フレームメモリと前記第２フレームメモリは、フレーム単位で交互に読み出し動作及び書き込み動作を繰り返し、前記第１フレームメモリと前記第２フレームメモリのうちのいずれか１フレームメモリが読み出し動作をすれば、もう一つのフレームメモリは書き込み動作をすることが好ましい。

前記信号処理部は、前記第２ビット数のデータからなる行データを複数個記憶する行メモリを含み、前記信号処理部は、現在フレームＮの（２ｍ−１）番目の行区間で、前記（２ｍ−１）番目行のデータを前記行メモリに記憶させ、前記現在フレームＮの２ｍ番目の行区間で、前記２ｍ番目行のデータを前記行メモリに記憶させ、前記行メモリに記憶されている前記（２ｍ−１）番目行のデータ及び前記２ｍ番目行のデータを前記第１フレームメモリに記憶させ、前記第２フレームメモリに記憶されている直前フレームＮ−１の（２ｍ−１）番目及び２ｍ番目の行データを読み出して前記行メモリに記憶させ、前記現在フレームＮの（２ｍ＋１）番目行区間で、前記行メモリに記憶されている前記直前フレームＮ−１の（２ｍ−１）番目及び２ｍ番目の行データを前記第１フレームメモリに記憶させ、前記第２フレームメモリに記憶されている直前フレームＮ−２の（２ｍ−１）番目及び２ｍ番目の行データを読み出して前記行メモリに記憶させることができる。

前記信号処理部は、前記行メモリから前記現在フレームＮの（２ｍ−１）番目行データ、前記直前フレームＮ−１の（２ｍ−１）番目行データ、そして前記直前フレームＮ−２の（２ｍ−１）番目行データを読み出して比較し、比較結果に基づいてデータを補正することができる。

前記信号処理部は、前記第２ビット数のデータからなるデータ束を複数個記憶する記憶素子を含み、前記信号処理部は、現在フレームＮのｉ番目データ区間で、前記ｉ番目のデータ束を前記記憶素子に記憶させ、前記現在フレームＮの（ｉ＋１）番目データ区間で、前記（ｉ＋１）番目のデータ束を前記記憶素子に記憶させ、前記記憶素子から記憶されている前記ｉ番目データ束を前記第１フレームメモリに記憶させ、前記第２フレームメモリに記憶されている直前フレームＮ−１のｉ番目データ束を前記記憶素子及び前記第１フレームメモリに記憶させ、前記第２フレームメモリに記憶されている直前フレームＮ−２のｉ番目データ束を前記記憶素子に記憶させ、前記データ区間は前記データ束に含まれる前記第２ビット数のデータが変換され出力される区間であることが好ましい。

前記信号処理部は、前記記憶素子から前記現在フレームＮのｉ番目データ束、前記直前フレームＮ−１のｉ番目データ束、そして前記直前フレームＮ−２のｉ番目データ束を読み出して比較し、比較結果に基づいて補正されたデータを出力することができる。

本発明の他の実施例による表示装置は、前記信号処理装置を含む。

本発明の他の実施例による信号処理方法は、第１周波数クロックに同期する第１ビット数のデータを受信する段階、前記第１ビット数のデータを第２ビット数のデータに変換する段階、前記第２ビット数のデータを第２周波数クロックに同期する段階、前記第２周波数に同期した前記第２ビット数のデータを３フレーム単位で記憶させる段階、記憶されている前記３フレームデータを読み出す段階、そして前記読み出した３フレームデータを比較し、比較結果に基づいて補正されたデータを出力する段階を含む。

このような技術的課題を構成するための本発明の他の実施例による信号処理装置は、外部装置からデータを受けて前記データを２つのデータに分割し、所定周期のクロックに同期して前記分割されたデータを各々出力する信号処理部、前記所定周期のクロックによって動作し、前記信号処理部から前記分割された２つのデータを受けて前記所定周期に該当する時間の間、前記分割された２つのデータを各々１つずつ出力して前記分割された２つのデータを合成するデータ出力部、そして前記データ出力部からの前記合成データを受けて記憶するメモリを含む。

前記データ出力部は、前記分割されたデータのうちのいずれか１つを受けて前記クロックの上昇エッジでラッチする第１フリップフロップと、前記分割されたデータのうちのもう１つを受けて前記クロックの下降エッジでラッチする第２フリップフロップと、前記第１フリップフロップの前記ラッチされたデータ及び前記第２フリップフロップの前記ラッチされたデータを前記クロックのハイ区間とロー区間とで交互に出力するマルチプレクサを含むのが好ましい。

前記データ出力部は、前記クロックを所定時間遅延させて遅延クロックを生成するクロック遅延部をさらに含み、前記メモリは前記遅延クロックによって動作する。

前記メモリは、１クロック当り前記合成データ２つを書き込むことができるＤＤＲ ＳＤＲＡＭ（double data rate SDRAM）であることが好ましい。ＤＤＲＳＤＲＡＭまたはＤＤＲＲＡＭは、ＳＤＲＡＭに比べて２倍速い速度を出すことができる。即ちＤＤＲＳＤＲＡＭは、ＳＤＲＡＭに比べて同じ量のデータを半分の時間で記憶することができる。

本発明の他の実施例による信号処理装置は、所定周期の第１クロックの上昇エッジと下降エッジに同期して記憶されているデータを出力するメモリ、前記所定周期の第２クロックによって動作し、前記メモリから前記データを受けて前記上昇エッジに同期して出力された第１データと、前記下降エッジに同期して出力された第２データに分割して出力するデータ入力部、そして前記データ入力部から前記分割された第１及び第２データを受けて演算処理し補正されたデータを出力する信号処理部を含む。

前記データ入力部は、前記第１データを受けて前記第２クロックの上昇エッジでラッチして出力する第１フリップフロップ、そして前記第２データを受けて前記第２クロックの下降エッジでラッチして出力する第２フリップフロップを含むことが好ましい。前記データ入力部は、前記第２クロックを所定時間遅延させて第１クロックを生成するクロック遅延部をさらに含むことができる。

前記メモリは、１クロック当り前記合成データ２つを出力ができるＤＤＲ ＳＤＲＡＭであることが好ましい。ＤＤＲＳＤＲＡＭまたはＤＤＲＲＡＭは、ＳＤＲＡＭに比べて２倍速い速度を出すことができる。即ちＤＤＲＳＤＲＡＭまたはＤＤＲＲＡＭは、ＳＤＲＡＭに比べて同じ量のデータを半分の時間で記憶することができる。

本発明の他の実施例による信号処理装置は、外部装置からデータを受けて前記データを２つのデータに分割し、所定周期の第１クロックに同期して前記分割されたデータを各々出力する信号処理部、前記第１クロックによって動作し、前記信号処理部から前記分割された２つのデータを受けて前記所定周期に該当する時間の間、前記分割された２つのデータを各々１つずつ出力して前記分割された２つのデータを合成するデータ出力部、前記所定周期の第２クロックによって動作し、前記データ出力部からの合成データを受けて記憶し、前記第２クロックの上昇エッジと下降エッジに同期して記憶されている前記合成データを出力するメモリ、そして前記第１クロックによって動作し、前記メモリから前記合成データを受けて前記上昇エッジに同期して出力された第１データと、前記下降エッジに同期して出力された第２データに分割して出力するデータ入力部を含み、前記信号処理部は、前記データ入力部から前記分割された第１及び第２データを受けて演算処理し補正されたデータを出力する。

前記データ出力部は、前記分割されたデータのうちのいずれか１つを受けて前記第１クロックの上昇エッジでラッチする第１フリップフロップ、前記分割されたデータのもう１つを受けて前記第１クロックの下降エッジでラッチする第２フリップフロップ、そして前記第１フリップフロップの前記ラッチされたデータ及び前記第２フリップフロップの前記ラッチされたデータを前記第１クロックのハイ区間とロー区間で交互に出力するマルチプレクサを含むことが好ましい。

前記データ入力部は、前記第１データを受けて前記第１クロックの上昇エッジでラッチして出力する第１フリップフロップ、そして前記第２データを受けて前記第１クロックの下降エッジでラッチして出力する第２フリップフロップを含むことが好ましい。前記データ入力部は、前記第１クロックを所定時間遅延させて第２クロックを生成するクロック遅延部をさらに含むことができる。

前記メモリは、１クロック当り前記合成データ２つを書き込んだり出力できるＤＤＲ ＳＤＲＡＭであることが好ましい。

本発明の他の実施例による液晶表示装置は、前記信号処理装置を含む。

本発明による信号処理装置によれば、比較例の信号処理装置に比べて電力消費が少なく、EMIも低減され、２倍の周波数クロックを生成しなくてすみ、精密な生産工程が要求されないため、生産コスト節減できる。

添付した図面を参考にして本発明の実施例に対して本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。

明細書全体を通じて類似した部分については同一な図面符号を付けた。

以下、本発明の実施例による信号処理装置及び方法を採用した液晶表示装置について図面を参照して詳細に説明する。

図１は本発明の一実施例による液晶表示装置のブロック図であり、図２は本発明の一実施例による液晶表示装置の一画素に対する等価回路図である。

図１に示すように、本発明の一実施例による液晶表示装置は、液晶表示板組立体３００及びこれに連結されたゲート駆動部４００、データ駆動部５００、データ駆動部５００に連結された階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。

液晶表示板組立体３００は、等価回路から見ると複数の表示信号線（G_１-G_n、D_１-D_m）とこれに連結され大略行列状に配列された複数の画素を含む。

表示信号線（G_１-G_n、D_１-D_m）は、ゲート信号（走査信号ともいう）を伝達する複数のゲート線（G_１-G_n）と、データ信号を伝達するデータ信号線またはデータ線（D_１-D_m）を含む。ゲート線（G_１-G_n）は大略行方向にのびて互いにほぼ平行であり、データ線（D_１-D_m）は大略列方向にのびて互いにほぼ平行である。

各画素は、表示信号線（G_１-G_n、D_１-D_m）に連結されたスイッチング素子（Q）とこれに連結された液晶蓄電器（C_LC）及び維持蓄電器（C_ST）を含む。維持蓄電器（C_ST）は必要に応じて省略できる。

スイッチング素子（Q）は下部表示板１００に備えられており、三端子素子としてその制御端子及び入力端子は、各々ゲート線（G_１-G_n）及びデータ線（D_１-D_m）に連結されており、出力端子は液晶蓄電器（C_LC）及び維持蓄電器（C_ST）に連結されている。

液晶蓄電器（C_LC）は、下部表示板１００の画素電極１９０と上部表示板２００の共通電極２７０を２つの端子にし、２つの電極１９０、２７０の間の液晶層３が誘電体として機能する。画素電極１９０は、スイッチング素子（Q）に連結され、共通電極２７０は上部表示板２００の全面に形成され、共通電圧（Vcom）の印加を受ける。図２とは異なって、共通電極２７０が下部表示板１００に備わることもあり、その時には２つの電極１９０、２７０が全て線形または棒形に形成される。

維持蓄電器（C_ST）は、下部表示板１００に備えられた別個の信号線（図示せず）と画素電極１９０が重なって形成され、この別個の信号線には共通電圧（Vcom）などの決められた電圧が印加される。しかし、維持蓄電器（C_ST）は、画素電極１９０が絶縁体を媒介にしてすぐ上の前段ゲート線と重なって形成されることもできる。

一方、色表示を実現するためには各画素が色相を表示できるようにしなければならないが、これは画素電極１９０に対応する領域に赤色、緑色、または青色のカラーフィルター２３０を備えることによって可能である。図２において、カラーフィルター２３０は上部表示板２００の当該領域に形成されているが、これとは異なって、下部表示板１００の画素電極１９０の上または下に形成することもできる。

液晶表示板組立体３００の２つの表示板１００、２００のうちの少なくとも１つの外側面には、光を偏光させる偏光子（図示せず）が付着されている。

階調電圧生成部８００は、画素の透過率に関連する２組の複数階調電圧を生成する。２組のうちの１つは共通電圧（Vcom）に対して正の値を有し、もう１つは負の値を有する。

ゲート駆動部４００は、液晶表示板組立体３００のゲート線（G_１-G_n）に連結され、外部からのゲートオン電圧（Von）とゲートオフ電圧（Voff）の組み合わせからなるゲート信号をゲート線（G_１-G_n）に印加し、通常複数の集積回路からなる。

データ駆動部５００は、液晶表示板組立体３００のデータ線（D_１-D_m）に連結され、階調電圧生成部８００からの階調電圧を選択してデータ信号として画素に印加し、通常複数の集積回路からなる。

複数のゲート駆動集積回路またはデータ駆動集積回路は、ＴＣＰ（tape carrier package）（図示せず）に実装しＴＣＰを液晶表示板組立体３００に取り付けることもでき、ＴＣＰを用いずガラス基板上にそれらの集積回路を直接取り付けることもできる（chip on glass、ＣＯＧ実装方式）。この集積回路と同じ機能をする回路を液晶表示板組立体３００に直接実装することもできる。

信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する制御信号を生成し、各該当する制御信号をゲート駆動部４００及びデータ駆動部５００に提供する。

以下、このような液晶表示装置の表示動作についてさらに詳細に説明する。

信号制御部６００は、外部のグラフィック制御機（図示せず）からＲＧＢ映像信号（R、G、B）及びその表示を制御する入力制御信号、例えば垂直同期信号（Vsync）と水平同期信号（Hsync）、メーンクロック（MCLK）、データイネーブル信号（DE）などの提供を受ける。信号制御部６００は、入力映像信号（R、G、B）と入力制御信号に基づいて映像信号（R、G、B）を液晶表示板組立体３００の動作条件に合うように適切に処理してゲート制御信号（CONT１）及びデータ制御信号（CONT２）などを生成した後、ゲート制御信号（CONT１）をゲート駆動部４００に送り出し、データ制御信号（CONT２）と処理した映像信号（R´、G´、B´）をデータ駆動部５００に送り出す。

ゲート制御信号（CONT１）は、ゲートオンパルス（ゲート信号のハイ区間）の出力開始を指示する垂直同期開始信号（STV）、ゲートオンパルスの出力タイミングを制御するゲートクロック信号（CPV）及びゲートオンパルスの幅を限定する出力イネーブル信号（OE）などを含む。

データ制御信号（CONT２）は、映像データ（R´、G´、B´）の入力開始を指示する水平同期開始信号（STH）とデータ線（D_１-D_m）に当該データ電圧の印加を指示するロード信号（LOAD）、共通電圧（Vcom）に対するデータ電圧の極性（以下、“共通電圧に対するデータ電圧の極性”を略して“データ電圧の極性”と言う）を反転する反転信号（RVS）及びデータクロック信号（HCLK）などを含む。

データ駆動部５００は、信号制御部６００からのデータ制御信号（CONT２）によって１行の画素に対応する映像データ（R´、G´、B´）を順次に受信し、階調電圧生成部８００からの階調電圧のうちの各映像データ（R´、G´、B´）に対応する階調電圧を選択することによって、映像データ（R´、G´、B´）を当該データ電圧に変換する。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号（CONT１）によってゲートオン電圧（Von）をゲート線（G_１-G_n）に印加し、このゲート線（G_１-G_n）に連結されたスイッチング素子（Q）をターンオンさせる。

１つのゲート線（G_１-G_n）にゲートオン電圧（Von）が印加され、これに連結された１行のスイッチング素子（Q）がターンオンされている間（この期間を“１H”または“１水平周期（horizontal period）”と言い、水平同期信号（Hsync）、データイネーブル信号（DE）、ゲートクロック（CPV）の１周期と同じである）、データ駆動部５００は、各データ電圧を当該データ線（D_１-D_m）に供給する。データ線（D_１-D_m）に供給されたデータ電圧は、ターンオンされたスイッチング素子（Q）を通じて当該画素に印加される。

このような方式で、１フレーム期間の間に全てのゲート線（G_１-G_n）に対して順次にゲートオン電圧（Von）を印加し、全ての画素にデータ電圧を印加する。１フレームが終了すれば次のフレームが開始され、各画素に印加されるデータ電圧の極性が直前フレームの極性と逆になるようにデータ駆動部５００に印加される反転信号（RVS）の状態が制御される（フレーム反転）。この時、１フレーム期間内でも反転信号（RVS）の特性に応じて１つのデータ線を通じて流れるデータ電圧の極性が変わったり（ライン反転）、１つの画素行に印加されるデータ電圧の極性も互いに異なることがある（ドット反転）。

一般に、液晶表示装置における映像データは、赤色（R）、緑色（G）、青色（B）の各８ビットで全２４ビットを一束にして動作する。これにより、外部からの映像データ（R、G、B）も２４ビットまたはその倍数である４８ビットを基本データとして液晶表示装置に入力される。本発明の実施例において、外部からの映像データ（R、G、B）は１０８Mhzのクロック周波数を有し、２４ビット（bit）を一束と仮定する。

一方、近来使用されているメモリのデータバスは、１６ビットまたは３２ビットである。ところが、液晶表示装置で動作する映像データのビット数、即ち２４ビットに合せてメモリを使用すればメモリの効率が低下する。即ち、メモリの１つの記憶場所で記憶できるデータは全部で３２ビットであるが、１つの記憶場所で映像データを２４ビットのみ記憶するとなれば、１つの記憶場所で８ビットが使用されないことになる。したがって、本発明では、外部からの映像データをメモリ入力に合う３２ビットに変換して映像データを処理する。これにより、メモリの効率を極大化することができ、メモリの数を減らすことができる。

以下、このような液晶表示装置に適用される本発明の実施例による信号処理装置について詳細に説明する。

第１に、１つのフレームメモリに直前フレームデータと現在フレームデータの２フレームのデータを記憶させる信号処理装置４０について図３、図４を参考にして詳細に説明する。

図３は本発明の実施例による信号処理装置４０のブロック図であり、図４は本発明の実施例による信号処理部の内部ブロック図である。

図３に示すように、本発明の実施例による信号処理装置４０は、信号処理部４２と信号処理部に連結されたフレームメモリ４４を含む。信号処理部４２の入力端と出力端は、本実施例の信号処理装置４０の入力端と出力端である。

信号処理部４２は、データ変換部４６、データ変換部４６に連結された内部メモリ４７、内部メモリ４７に連結されたデータ出力部４８、そしてデータ出力部４８に連結され、出力が信号処理装置４０の出力であるデータ補正部４９を含む。

データ変換部４６は、外部から２４ビットの映像データ（R、G、B）を受信する。そして、データ変換部４６は、入力された２４ビットの映像データ（R、G、B）をフレームメモリ４４の入力に合う３２ビットに変換する。変換された３２ビットのデータも１０８Mhzのクロック周波数を有する。データ変換部４６からの３２ビットデータは、臨時記憶場所である内部メモリ４７に記憶される。内部メモリ４７は、入力端と出力端が分離されており、入力端と出力端で互いに異なる周波数クロックに同期してデータを入出力することができる。このような内部メモリ４７は、FIFO（First-In-First-Out）またはデュアルポートラム（Dual-PortRAM）からなる。

FIFOは、互いに異なる速度の２つのシステムのインターフェースに主に用いられており、アドレスバスは持たないが、入力及び出力専用のデータバスを２つ有する。入力データバスにデータを書き込めば、このデータはチップ内部の直前に入力されたデータのすぐ後に位置することになる。そして、その次に入力されるデータは再びその下に位置するようになり、入力順に配列される。出力データバスでデータを読み出す際には、入力データバスのデータ入力順に読み出される。入力及び出力データバスは、同時に使用されることもあり、もし入力されたデータが全て読み出され、読み出す入力データがなければ、出力側にFIFO-empty信号が発生され読み出しを防止する。それに対し、入力データバス側から継続してデータを入力するが、出力側の読み出し速度が遅かったり、読み出しが止まったときは、メモリチップがいっぱいになることが生じるが、その時には、入力側にFIFO-Full信号が発生されデータの書き込みを防止する。

一方、デュアルポートラムは、アドレスバスとデータバスが２つであるＲＡＭである。一般のＲＡＭは、アドレスバスとデータバスが１つであって、同時に１つの動作のみをする。しかし、デュアルポートラムには、データを書き込むピンと読み出すピンが別々に備えられており、一方ではデータをメモリの中に書き込むと同時に、もう一方ではデータを読み出すことができる。

このように、FIFOまたはデュアルポートラムからなる内部メモリ４７の入力端には周波数１０８Mhzのクロックを印加し、出力端には周波数が入力クロックの周波数の３/４倍である８１Mhzのクロックを印加する。

データ出力部４８は、内部メモリ４７に記憶されている３２ビットデータを８１Mhzに同期して読み出した後、フレームメモリ４４に出力する。

図５乃至図７を参考にして、信号処理部４２内における周波数及びデータ変換過程を説明する。

図５は本発明の実施例による信号処理部４２に入力される波形を示し、図６は本発明の実施例によるデータ変換部４６の出力波形を示し、図７は本発明の実施例による内部メモリ４７及びデータ出力部４８の出力波形を示すものである。

図５に示すように、信号処理部４２に入力される２４ビット映像データ（R、G、B）は、各々３個の８ビットデータ（data[２３:１６]、data[１５:８]、data[７:０]）に分かれる。“T”は周波数１０８Mhzに該当する周期である。

図６に示すように、データ変換部４６は、入力される映像信号を３２ビットのデータ（date[３１:２４]、data[２３:１６]、data[１５:８]、data[７:０]）に変換する。即ち、データ変換部４６は、第１入力クロックから入力される映像データ（R１、G１、B１）と第２入力クロックから入力される映像データ（R２）を合せて３２ビット映像データ（R１、G１、B１、R２）を生成し、第１出力クロックに同期させて内部メモリ４７に送り出す。そして、第２入力クロックから入力された映像データ（G２、B２）と第３入力クロックから入力される映像データ（R３、G３）を合せて３２ビット映像データ（G２、B２、R３、G３）を生成し、第２出力クロックに同期させて内部メモリ４７に送り出す。その後、第３入力クロックから入力された映像データ（B３）と第４入力クロックから入力される映像データ（R４、G４、B４）を合せて３２ビット映像データ（B３、R４、G４、B４）を生成し、第３出力クロックに同期させて内部メモリ４７に送り出す。そして、第４出力クロックにも直前出力クロックと同一の３２ビット映像データ（B３、R４、G４、B４）を内部メモリ４７に送る。その結果、４クロック時間（４T）の間にデータ変換部４６に入力された２４ビットの映像データ（R１〜B４）の数とデータ変換部４６が出力する３２ビットの映像データ（R１〜B４）の数が同じになる。

前記説明のように、内部メモリ４７の出力端に印加されるクロック周波数は、内部メモリ４７の入力端に印加されるクロック周波数である１０８Mhzの３/４倍の８１Mhzである。したがって、内部メモリ４７出力端のクロック周期（４T/３）は、内部メモリ４７入力端のクロック周期（T）の４/３倍となる。図７に示すように、内部メモリ４７の出力端から３個のクロック時間（４T）の間に３２ビット映像データ（R１〜B４）が出力する。同じ時間間隔（４T）の間に入出力される映像データ（R１〜B４）の量は同じになる。

結局、入力された２４ビットの映像データを３２ビットに変換しつつ、出力クロックの周波数を入力クロックの周波数対比２４/３２倍、即ち３/４倍にすれば、同一の時間間隔の間入力映像データの数と出力映像データの数が同じになる。即ち、入力映像データのビット数と入力クロックの周波数の積と出力映像データのビット数と出力クロックの周波数の積が同じであれば、同一の時間間隔の間の入出力データの量が同じになる。

もし、１フレームの画素数が１２８０×１０２４で表現されるSXGAの場合、１画素当り２４ビットの映像データが必要であるので、１フレームの全データ量が１，２８０×１，０２４×２４＝３１，４５７，２８０ビットとなる。ところが、３２ビットのデータを記憶できるフレームメモリで２４ビットのデータのみを使用すれば、実際にフレームメモリが使用される記憶空間に対するデータ量はそれよりも大きい１，２８０×１，０２４×３２＝４１，９４３，０４０ビットとなる。このため、６４Ｍビットのメモリを使用する場合には２つのメモリを使用すべきである。

しかし、本発明の実施例によれば、フレームメモリに３２ビットのデータを記憶させることによって１フレームの全データ量とフレームメモリが実際に使用される記憶空間に対するデータ量が一致する。したがって、１フレームの全データ量が３１，４５７，２８０ビットであるので、６４Ｍビットのメモリをフレームメモリとして使用する場合、１つのメモリに２フレームのデータを記憶させることができる。

このように、本発明の実施例によるフレームメモリ４４は、データ出力部４８からの３２ビットの映像データを２フレーム単位で記憶する。フレームメモリ４４に直前フレームの映像データと現在フレームの映像データが記憶されているとすれば、次のフレームの映像データは直前フレームの映像データが記憶されている記憶空間にまず記憶される。

一方、信号処理部４２は、フレームメモリから記憶されている２フレームのデータを受けて演算処理し、補正されたデータを出力するデータ補正部４９をさらに含む。データ補正部４９は、入力された２フレームの映像データを比較し、比較結果に基づいて演算処理を行い補正された映像データ（R´、G´、B´）を生成する。生成された補正映像データ（R´、G´、B´）はデータ駆動部５００に伝送される。データ補正部４９は、２フレームのデータのうちの直前フレームのデータはフレームメモリ４４で受信し、現在フレームのデータはデータ出力部４８から受信することもできる。

本発明の実施例による信号処理装置４０は、上述した信号制御部６００に含まれることもでき、そのうちの信号処理部４２のみ含まれることもできる。

本発明の実施例によれば入力される映像データのビット数とクロック周波数を調整することによってフレームメモリを２つから１つに減らすことができ、クロック周波数が小さくなってＥＭＩの面でも有利である。

第２に、図８を参考にして、本発明の他の実施例による信号処理装置５０について説明する。

図８は本発明の他の実施例による信号処理装置５０のブロック図である。この信号処理装置５０は、２つのフレームメモリ５４、５６に３フレームのデータを記憶させる。本実施例では、説明の便宜のために、外部から入力される映像データは５４Mhzのクロック周波数を有し、４８ビットを一束とすると仮定する。

上述したように、液晶表示装置の応答速度を改善するために、２つのフレームデータに基づいて補正された映像データを算出するＤＣＣ方式が開発された。しかし、液晶表示装置の応答速度をさらに改善し、一層高画質の液晶表示装置を実現するために、３つのフレームデータに基づいて映像データを補正する技術が現在開発されている。３つのフレームデータを比較するためには３フレームのデータを記憶すべきであるが、そのために一般に３つのフレームメモリが用いられる。

３つのフレームメモリを用いる方法には、以下のものがある。１つは、入力される４８ビットの映像データを２４ビット映像データに変換し、フレームメモリの動作周波数を１０８Mhzに変換してＳＤＲＡＭ（synchronous dynamic RAM）３つを使用する方法である。もう１つは、入力される４８ビットの映像データを２４ビットの映像データに変換し、フレームメモリの動作周波数を５４Mhzに維持してＤＤＲ ＲＡＭ（double data rate RAM）３つを使用する方法である。また、入力される４８ビットの映像データを３２ビットの映像データに変換し、フレームメモリの動作周波数を８１Mhzに変換してＳＤＲＡＭ３つを使用する方法も考えられる。しかし、このような方法はメモリを多く要するため、コスト上昇し好ましくない。

図８に示すように、本実施例の信号処理装置５０は、信号処理部５２と信号処理部５２に各々連結されている第１フレームメモリ５４及び第２フレームメモリ５６を含む。

第１フレームメモリ５４及び第２フレームメモリ５６は、全てＤＤＲ ＲＡＭからなる。ＤＤＲ ＲＡＭはＤＤＲ ＳＤＲＡＭとも言うが、これはメモリに印加されるクロックの上昇エッジと下降エッジの全部で読み出し、書き込み動作が行われる。これに対し、ＳＤＲ ＳＤＲＡＭ（single data rate SDRAM）またはＳＤＲＡＭはクロックの上昇エッジでのみ、あるいは下降エッジでのみ読み出し、書き込み動作が行われる。したがって、ＤＤＲＲＡＭはＳＤＲＡＭに比べて２倍速い速度を出すことができる。即ちＤＤＲＲＡＭはＳＤＲＡＭに比べて同じ量のデータを半分の時間で記憶することができる。

以下、図９乃至図１１を参照して、第１フレームメモリ５４及び第２フレームメモリ５６にデータを記憶させる時間が半分になる過程を説明する。

図９は本発明の他の実施例による信号処理部５２に入力される映像データの波形を示し、図１０は本発明の他の実施例による信号処理部５２で変換された映像データの波形を示し、図１１は本発明の他の実施例による信号処理部５２がフレームメモリ５４、５６に読み出し、書き込み動作を行う映像データの波形を示すものである。

図９に示すように、信号処理部５２に入力される４８ビット映像データは、各々３個の１６ビットデータ（data[４７:３２]、data[３１:１６]、data[１５:０]）に分かれる。ここで１．５T'は、クロック周波数５４Mhzに該当する周期である。以下、４つのクロック時間（X）の間１６ビットのデータ１２個が入力される。

図１０に示すように、信号処理部５２は、５４Mhzの速度で入力される４８ビットの映像データを８１Mhzの３２ビット映像データ（data[３１:１６]、data[１５:０]）に変換する。変換する方法については、既に述べた実施例の説明と同じであるので本実施例では省略する。ここでT'は、クロック周波数８１Mhzに該当する周期である。入力される映像データと同様に、６個のクロック時間（X）の間１６ビットのデータ１２個が変換される。同一の時間間隔（X）の間に入出力される映像データの数は同じである。

しかし、図１１に示すように、８１Mhzのクロックの上昇エッジと下降エッジ各々において、フレームメモリ５４、５６に映像データを読み出したり書き込むことができる。したがって、入力された１６ビットデータ１２個を処理するのに所要される時間は３クロック時間（０．５X）である。結局、本発明の他の実施例によれば、同じ量のデータを半分の時間でフレームメモリに記憶させることができる。

第１フレームメモリ５４と第２フレームメモリ５６は、信号処理部５２と各々別途のデータバスで連結される。これは、信号処理部５２がフレームメモリ５４、５６に個別的に接近して読取りまたは書き込み動作を行えることと同時に、２つのフレームメモリ５４、５６に接近して読取りまたは書き込み動作を行えることを意味する。しかし、第１フレームメモリ５４と第２フレームメモリ５６のアドレスバスは共通するものであることが好ましい。

本発明の他の実施例による信号処理部５２は、第１フレームメモリ５４と第２フレームメモリ５６のうちのいずれか１フレームメモリに映像データを書き込めば、他のフレームメモリでは映像データを読み出す。

以下、２つのフレームメモリ５４、５６に３フレームの映像データを記憶させ、３フレームの映像データを比較する方法について説明する。

まず、図１２及び図１３を参照して、本発明の他の実施例による信号処理部５２が行（line）を基準にして映像データを処理する場合について説明する。

図１２は本発明の他の実施例による信号処理部５２とフレームメモリ５４、５６のＮフレームにおける動作を示し、図１３は本発明の他の実施例による信号処理部５２とフレームメモリ５４、５６の（Ｎ＋１）フレームにおける動作を示すものである。

説明の便宜のために、図１０のように、ビット数とクロック周波数が変換されたＮフレームの映像データをＤ（Ｎ）とし、Ｎフレームのうちのｉ番目行の映像データをＤ（Ｎ）_ｉとし、ｉ番目行とｉ＋１番目行の映像データを合せてＤ（Ｎ）_i、i＋１とし、第ｍ行を１フレームの最後の行とする。

図１２に示すように、信号処理部５２は変換された映像データを行単位で処理する。本発明の他の実施例による信号処理部５２は、複数の行メモリ（図示せず）を含む。行メモリは１行の映像データを記憶できる。

説明の便宜のために、Ｎフレームで第１フレームメモリ（Ｍ１）５４が書き込み動作を行い、第２フレームメモリ（Ｍ２）５６が読み出し動作を行うものと仮定する。

第１行において、信号処理部５２はＤ（Ｎ）_１を第１行メモリに記憶させる。

第２行において、信号処理部５２は第１行メモリに記憶されているＤ（Ｎ）_１を第１フレームメモリ（Ｍ１）５４に書き込み、Ｄ（Ｎ）_２を第２行メモリに記憶させつつ第１フレームメモリ（Ｍ１）５４に書き込む。同時に信号処理部５２は、第２フレームメモリ（Ｍ２）５６に記憶されているＤ（Ｎ−１）_１とＤ（Ｎ−１）_２を読み出して第３行メモリ及び第４行メモリに記憶させる。上述したように、フレームメモリ５４、５６は処理速度が２倍であるため、１Ｈ周期の間２行の映像データを処理することができる。

第３行において、信号処理部５２は映像データの補正のために（Ｎ−２）、（Ｎ−１）、Ｎフレームの映像データを互いに比較する。信号処理部５２は、第１行メモリに記憶されているＤ（Ｎ）_１と第３行メモリに記憶されているＤ（Ｎ−１）_１と第２フレームメモリに記憶されているＤ（Ｎ−２）_１を順次に読み出して比較し、補正映像データを算出する。これと同時に、信号処理部５２は、映像データの比較のために読み出したＤ（Ｎ）_１が記憶されている第１行メモリにＤ（Ｎ）_３を記憶させる。このようにすれば、別途の行メモリをさらに使用しなくてすむ。そして、信号処理部５２は、第３及び第４行メモリに記憶されているＤ（Ｎ−１）_１とＤ（Ｎ−１）_２を第１フレームメモリ（Ｍ１）５４に書き込む。また、映像データの比較のために、第２フレームメモリ（Ｍ２）５６からＤ（Ｎ−２）_１及びＤ（Ｎ−２）_２を読み出して第５及び第６行メモリに記憶させる。ここで、第５行メモリは使用しないこともある。

第４行において、信号処理部５２は、第２行メモリに記憶されているＤ（Ｎ）_２と第４行メモリに記憶されているＤ（Ｎ−１）_２と第６行メモリに記憶されているＤ（Ｎ−２）_２を読み出して比較し、補正映像データを算出する。これと同時に、信号処理部５２は、映像データの比較のために読み出したＤ（Ｎ）_２が記憶されている第２行メモリにＤ（Ｎ）_４を記憶させる。このようにすれば別途の行メモリさらに使用しなくてすむ。そして、信号処理部５２は、第１行メモリに記憶されているＤ（Ｎ）_３を第１フレームメモリ（Ｍ１）５４に書き込み、Ｄ（Ｎ）_４を第２行メモリに記憶させつつ第１フレームメモリ（Ｍ１）５４に書き込む。なお、映像データの比較のために、第２フレームメモリ（Ｍ２）５６からＤ（Ｎ−１）_３及びＤ（Ｎ−１）_４を読み出して第３及び第４行メモリに記憶させる。

同様の方法で第５行からｍ番目行まで繰り返す。

このようにすれば、全体的に第１フレームメモリ５４にＤ（Ｎ）を書き込むことになり、結局第１フレームメモリ５４にＤ（Ｎ）及びＤ（Ｎ−１）が記憶され、第２フレームメモリ５６にはＤ（Ｎ−１）及びＤ（Ｎ−２）が記憶され２つのフレームメモリ５４、５６に３フレーム映像データを記憶する。また、フレームメモリ５４、５６に読み出し、書き込み動作を行いつつ（Ｎ−２）、（Ｎ−１）、Ｎフレームの映像データを読み出して比較及び演算処理をすることによって補正された映像データを算出することができる。

図１３に示すように、次の（Ｎ＋１）フレームでは、第１フレームメモリ（Ｍ１）５４と第２フレームメモリ（Ｍ２）５６の役割が入れ替わって、第１フレームメモリ（Ｍ１）５４は読み出し動作をし、第２フレームメモリ（Ｍ２）５６は書き込み動作をする。即ち、信号処理部５２は、第１フレームメモリ（Ｍ１）５４に記憶されているＤ（Ｎ）及びＤ（Ｎ−１）を読み出して映像データ比較のために行メモリに記憶させ、第２フレームメモリ（Ｍ２）５６には入力されるＤ（Ｎ＋１）と行メモリに記憶されているＤ（Ｎ）を書き込む。すると、第１フレームメモリ（Ｍ１）５４にはＤ（Ｎ）及びＤ（Ｎ−１）が記憶され、第２フレームメモリ（Ｍ２）５６にはＤ（Ｎ＋１）及びＤ（Ｎ）が記憶される。

（Ｎ＋１）フレームにおける信号処理部５２とフレームメモリ５４、５６の具体的な動作に対する説明は、Ｎフレームと同様であるため省略する。

結果的に、（Ｎ＋１）フレームにおいても３フレームの映像データが２つのフレームメモリ５４、５６に記憶され、３フレームの映像データが比較され、補正された映像信号を算出することができる。

次の（Ｎ＋２）フレームにおいてもＮフレームにおける動作を繰り返し、その以降のフレームにおいても前記の動作を繰り返す。

図１４及び図１５を参照して、本発明の他の実施例による信号処理部５２が複数のクロックを基準にして映像データを処理する場合について説明する。

図１４は本発明の他の実施例による信号処理部５２とフレームメモリ５４、５６のＮフレームにおける動作を示し、図１５は本発明の他の実施例による信号処理部５２とフレームメモリ５４、５６の（Ｎ＋１）フレームにおける動作を示しすものである。

本実施例では４つのクロックを基準にする。ところが、ここで説明する４つのクロックの場合は例示にすぎず、４つ以外のクロックでもよい。一方、４クロックの間に１６ビット映像データ８個が入力される。

説明の便宜のために、図１０に示したように、変換されたＮフレームの映像データをＤ（Ｎ）とし、Ｎフレームの映像データを１６ビットに分けた映像データのうちのｉ番目映像データをＤ（Ｎ）（ｉ）とし、ｉ番目からｊ番目までの映像データをＤ（Ｎ）（i、j）とする。

図１４に示すように、信号処理部５２は変換された映像データを４クロック単位で処理する。本発明の他の実施例による信号処理部５２は、複数の記憶素子（図示せず）を含む。記憶素子はフリップフロップなどからなることができる。本実施例における記憶素子は、１６ビットデータ８個を記憶すればよい。

説明の便宜のために、Ｎフレームで第１フレームメモリ（Ｍ１）５４が書き込み動作を行い、第２フレームメモリ（Ｍ２）５６が読み出し動作を行うものと仮定する。

最初の１乃至４番目クロックで、信号処理部５２は変換されたＤ（Ｎ）（１、８）を第１記憶素子に記憶させる。

５番目乃至８番目のクロックで、信号処理部５２は変換されたＤ（Ｎ）（９、１６）を第２記憶素子に記憶させる。そのうちの５及び６番目クロックでは、第１記憶素子に記憶されているＤ（Ｎ）（１、８）を第１フレームメモリ（Ｍ１）５４に書き込み、第２フレームメモリ（Ｍ２）５６からＤ（Ｎ−１）（１、８）を読み出して第３記憶素子に記憶させる。次に、７及び８番目クロックでは、第３記憶素子からＤ（Ｎ−１）（１、８）を読み出して第１フレームメモリ（Ｍ１）５４に書き込み、第２フレームメモリ（Ｍ２）５６からＤ（Ｎ−２）（１、８）を読み出して第４記憶素子に記憶させる。

７乃至１０番目クロックで、信号処理部５２は映像データの補正のためにＮ、（Ｎ−１）、（Ｎ−２）フレームの映像データを読み出して互いに比較する。即ち、第１記憶素子に記憶されているＤ（Ｎ）（１、８）と第３記憶素子に記憶されているＤ（Ｎ−１）（１、８）と第４記憶素子に記憶されているＤ（Ｎ−２）（１、８）を順次に読み出して比較し、補正映像データを算出する。

９乃至１２番目クロックで、信号処理部５２は変換されたＤ（Ｎ）（１７、２４）を第１記憶素子に記憶させる。そのうちの９及び１０番目クロックでは、第２記憶素子に記憶されているＤ（Ｎ）（９、１６）を第１フレームメモリ（Ｍ１）５４に書き込み、第２フレームメモリ（Ｍ２）５６からＤ（Ｎ−１）（９、１６）を読み出して第３記憶素子に記憶させる。次に、１１及び１２番目クロックでは、第３記憶素子からＤ（Ｎ−１）（９、１６）を読み出して第１フレームメモリ（Ｍ１）５４に書き込み、第２フレームメモリ（Ｍ２）５６からＤ（Ｎ−２）（９、１６）を読み出して第４記憶素子に記憶させる。

１１乃至１２番目クロックで、信号処理部５２は第２記憶素子に記憶されているＤ（Ｎ）（９、１６）と第３記憶素子に記憶されているＤ（Ｎ−１）（９、１６）と第４記憶素子に記憶されているＤ（Ｎ−２）（９、１６）を順次に読み出して比較し、補正映像データを算出する。

同様の方法で以後のクロックに対してＮフレーム最後のデータまで繰り返す。

このようにすれば、全体的に第１フレームメモリ５４にＤ（Ｎ）を書き込むことになり、結局第１フレームメモリ５４にＤ（Ｎ）及びＤ（Ｎ−１）が記憶され、第２フレームメモリ５６にはＤ（Ｎ−１）及びＤ（Ｎ−２）が記憶され、２つのフレームメモリ５４、５６に３フレームの映像データが記憶される。また、フレームメモリ５４、５６に読み出し、書き込み動作を行いつつ（Ｎ−２）、（Ｎ−１）、Ｎフレームの映像データを読み出して比較及び演算処理を行うことによって補正された映像データを算出することができる。

図１５に示すように、次の（Ｎ＋１）フレームでは、第１フレームメモリ（Ｍ１）５４と第２フレームメモリ（Ｍ２）５６の役割が互いに入れ替わって第１フレームメモリ（Ｍ１）５４が読み出し動作を行い、第２フレームメモリ（Ｍ２）５６が書き込み動作を行う。即ち、信号処理部５２は、第１フレームメモリ（Ｍ１）５４に記憶されているＤ（Ｎ）及びD（Ｎ−１）を読み出して映像データ比較のために記憶素子に記憶させ、第２フレームメモリ（Ｍ２）５６には入力されＤD（Ｎ＋１）と記憶素子に記憶されているＤ（Ｎ）を書き込む。すると、第１フレームメモリ（Ｍ１）５４にはＤ（Ｎ）及びＤ（Ｎ−１）が記憶され、第２フレームメモリ（Ｍ２）５６にはＤ（Ｎ＋１）及びＤ（Ｎ）が記憶される。

（Ｎ＋１）フレームにおける信号処理部５２とフレームメモリ５４、５６の具体的な動作に対する説明はＮフレームでと同様なので省略する。

結果的に、（Ｎ＋１）フレームにおいても３フレームの映像データが２つのフレームメモリ５４、５６に記憶され、３フレームの映像データが比較されて補正された映像信号を算出することができる。

次の（Ｎ＋２）フレームにおいてもＮフレームでの動作を繰り返し、その以後のフレームでも前記の動作を繰り返す。

本実施例のように、４つのクロックを基準にして映像データを処理すれば、前述した実施例のような行メモリを使用しなくてすむ。単に小さい容量の記憶素子を使用すればいいので、信号処理装置の大きさを減らし、コストを節減することができる。

一方、本実施例では、信号処理部５２とフレームメモリ５４、５６が４つのクロックを基準にして映像データ処理を行っていたが、本実施例に限定されるものでなく、タイミングの変更や様々な変形が可能である。

このように、入力される映像データのビット数とクロック周波数を変換することによって、１つのフレームメモリに２フレームの映像データを記憶させることができ、入力される映像データのビット数とクロック周波数を変換し、ＤＤＲＲＡＭを用いることによって、２つのフレームメモリに３フレームの映像データを記憶させることができ、３フレームの映像データを比較して補正された映像データを算出することができる。

一方、このような信号処理部は、ＤＤＲメモリと直接データを交換するデータ入出力部を含むが、このようなデータ入出力部及びＤＤＲメモリにおいて用いられるクロックとクロック周波数に対して詳細に説明する。以下、説明の便宜のためにデータ入出力部が信号処理部とＤＤＲメモリの間にあるものとする。

一比較例としてＤＤＲメモリを駆動する信号処理装置に対して図１６乃至図１９を参照して説明する。

図１６は比較例としてデータ出力部を含む信号処理装置のブロック図であり、図１７は図１６の信号処理装置の各部分のタイミング図である。図１８は比較例としてデータ入力部を含む信号処理装置のブロック図であり、図１９は図１８の信号処理装置の各部分のタイミング図である。

まず、信号処理部６０が映像データをデータ出力部６４を通じてＤＤＲメモリ６２に伝送する過程について説明する。図１６に示すように、信号処理装置は、信号処理部６０、データ出力部６４、そしてＤＤＲメモリ６２を含み、データ出力部６４は、第１マルチプレクサ６４２と第１フリップフロップ６４４を含む。

信号処理部６０から出力される３２ビットの各映像データ（data１[３１:０]、data２[３１:０]）は、第１マルチプレクサ６４２の入力端（D０、D１）に各々入力される。所定周期（T）の第１クロック（clock１）が第１マルチプレクサ６４２の選択端子（S）に入力され、第１マルチプレクサ６４２は、第１クロック（clock１）によって入力端（D０、D１）に入力される映像データのうちの１つを出力端（Q）に出力する。即ち、第１マルチプレクサ６４２は、第１クロック（clock１）がハイレバルであれば入力端（D０）の映像データ（data１[３１:０]）を出力し、第１クロック（clock１）がローレベルであれば入力端（D１）の映像データ（data２[３１:０]）を出力する。図１７に示すように、第１マルチプレクサ６４２は、信号処理部６０からの映像データ（data１[３１:０]、data２[３１:０]）を交互に合成して、入力データ（data１[３１:０]、data２[３１:０]）の半周期（０．５T）に該当する出力データ（data_OUT１[３１:０]）を生成する。生成された出力データ（data_OUT１[３１:０]）は、第１フリップフロップ６４４に入力される。第１フリップフロップ６４４は、第２クロック（clock２）の上昇エッジによって入力端（D）の映像データ（data_OUT１[３１:０]）を第１フリップフロップ６４４の出力端（Q）に出力する。出力された映像データ（data_OUT２[３１:０]）は、ＤＤＲメモリ６２に入力され、第１クロック（clock１）に同期して記憶される。ここで、図１７に示すように、デート出力部６４で用いられる第２クロック（clock２）の周波数（２/T）は、ＤＤＲメモリで用いられる第１クロック（clock１）の周波数（１/T）の２倍である。

次に、ＤＤＲメモリ６２からの映像データ（DDR_data）がデータ入力部６５を通じて信号処理部６０に入力される過程について説明する。図１８に示すように、信号処理装置は、信号処理部６０、データ入力部６５、そしてＤＤＲメモリ６２を含み、データ入力部６５は、第２及び第３マルチプレクサ６５４、６５５と第２乃至第４フリップフロップ６５２、６５６、６５７を含む。

ＤＤＲメモリ６２からの映像データ（DDR_data）は、第２フリップフロップ６５２に入力され、第２クロック（clock２）の上昇エッジによって入力端の映像データ（data[３１:０]）は第２フリップフロップ６５２の出力端（Q）に出力される。第２フリップフロップ６５２の出力データ（data_IN[３１:０]）は、第２マルチプレクサ６５４の入力端（D０）及び第３マルチプレクサ６５５の入力端（D１）に入力される。第２マルチプレクサ６５４の入力端（D１）はその出力端（Q）に連結され、第３マルチプレクサ６５５の入力端（D０）はその出力端（Q）に連結されており、第２及び第３マルチプレクサ６５４、６５５は、第２マルチプレクサ６５４の入力端（D０）及び第３マルチプレクサ６５５の入力端（D１）に入力される０．５T周期の映像データ（data_IN[３１:０]）をT周期の映像データに作って出力する。ＤＤＲメモリの動作クロック（DDR_clock）と同一の第１クロック（clock１）が第２及び第３マルチプレクサ６５４、６５５の選択端子（S）に入力され、第１クロック（clock１）によって第２マルチプレクサ６５４は映像データ（data_IN[３１:０]）のうちの奇数番目映像データ（data１_IN[３１:０]）を出力し、第３マルチプレクサ６５５は偶数番目映像データ（data２_IN[３１:０]）を出力する。映像データ（data１_IN[３１:０]、data２_IN[３１:０]）は、第３及び第４フリップフロップを通じて信号処理部６０に入力される。上述のデータ出力部６４のように、図１９を参照すれば、データ入力部６５で用いられる第２クロック（clock２）の周波数（２/T）は、ＤＤＲメモリで用いられる第１クロック（clock１）の周波数（１/T）の２倍である。

以下、本発明によるＤＤＲメモリを駆動する信号処理装置に対して図２０乃至図２３を参照して詳細に説明する。

図２０は本発明の他の実施例によるデータ出力部を含む信号処理装置のブロック図であり、図２１は図２０の信号処理装置の各部分におけるタイミング図である。図２２は本発明の他の実施例によるデータ入力部を含む信号処理装置のブロック図であり、図２３は図２２の信号処理装置の各部分におけるタイミング図である。

まず、信号処理部６０が映像データをデータ出力部６６を通じてＤＤＲメモリ６２に伝送する過程について説明する。図２０に示すように、本発明の他の実施例による信号処理装置は、信号処理部６０、信号処理部６０に連結され、入力される映像データを合成するデータ出力部６６、そしてデータ出力部６６に連結されているＤＤＲメモリ６２を含む。

データ出力部６４は、信号処理部６０に各々連結されている第５及び第６フリップフロップ６６１、６６２、入力端が第５及び第６フリップフロップ６６１、６６２に連結され、出力端がＤＤＲメモリ６２に連結されている第４マルチプレクサ６６３、そして第５及び第６フリップフロップ６６１、６６２と第４マルチプレクサ６６３に入力される所定周期（T）の入力クロック（clock）を所定時間（dT）遅延させた遅延クロック（DDR_clock１）を生成してＤＤＲメモリ６２に入力するクロック遅延部６６４を含む。

以下、本発明の他の実施例による信号処理装置の動作を図２１を参照して説明する。

信号処理部６０は、外部装置から映像データを受けて２つのデータに分割し、所定周期の入力クロック（clock）に同期させて分割されたデータをそれぞれ出力する。本実施例で信号処理部６０は、３２ビットの奇数番目映像データ（data１[３１:０]）を第５フリップフロップ６６１の入力端に出力し、偶数番目映像データ（data２[３１:０]）を第６フリップフロップ６６２の入力端に出力する。

第５フリップフロップ６６１は、入力クロック（clock）の上昇エッジに同期して入力映像データ（data１[３１:０]）を出力端にラッチし、第６フリップフロップ６６２は、入力クロック（clock）の下降エッジに同期して入力映像データ（data２[３１:０]）を出力端にラッチする。すると、図２１に示すように、第５フリップフロップ６６１の出力映像データ（data３[３１:０]）と第６フリップフロップ６６２の出力映像データ（data４[３１:０]）は、互いに入力クロック（clock）の半周期（０．５T）ずつずれた形で出力される。

各映像データ（data３[３１:０]、data４[３１:０]）は、第４マルチプレクサ６６３の入力端（D０、D１）に各々入力される。入力クロック（clock）が第４マルチプレクサ６６３の選択端子（S）に入力され、第４マルチプレクサ６６３は、入力クロック（clock）によって入力端（D０、D１）に入力される映像データのうちの１つを出力端（Q）に出力する。即ち、第４マルチプレクサ６６３は、入力クロック（clock）がハイレバルであれば入力端（D０）の映像データ（data３[３１:０]）を出力し、入力クロック（clock）がローレベルであれば、入力端（D１）の映像データ（data４[３１:０]）を出力する。図２１に示すように、第４マルチプレクサ６６３は、第５及び第６フリップフロップ６６１、６６２からの出力映像データ（data３[３１:０]、data４[３１:０]）を交互に出力する方法で合成し、入力データ（data１[３１:０]、data２[３１:０]）の変動周期（T）に比べてその半分に当たる周期（０．５T）で変動する出力データ（data_OUT[３１:０]）を生成する。

生成された出力データ（data_OUT[３１:０]）は、ＤＤＲメモリ６２に入力される。ＤＤＲメモリ６２は、クロック遅延部６６４からの遅延クロック（DDR_clock１）の上昇エッジ及び下降エッジで当該アドレスに映像データ（data_OUT[３１:０]）を書き込む。ＤＤＲメモリ６２が映像データ（data_OUT[３１:０]）を正常に処理できるよう映像データ（data_OUT[３１:０]）がセットアップ時間（setup time）及びホールド時間（hold time）の余裕（margin）を持つように、遅延クロック（DDR_clock１）の遅延時間（dT）を設定する。

本実施例において、図２１に示すように、デート出力部６６で用いられる入力クロック（clock）の周波数（１/T）とＤＤＲメモリ６２で用いられる遅延クロック（DDR_clock１）の周波数（１/T）は同じである。

以下、ＤＤＲメモリ６２からの映像データ（DDR_data）がデータ入力部６７を通じて信号処理部６０に入力される過程について説明する。図２２に示すように、本発明の他の実施例による信号処理装置は、映像データを記憶するＤＤＲメモリ６２、ＤＤＲメモリ６２に連結されＤＤＲメモリ６２からの映像データを分割するデータ入力部６７、そしてデータ入力部６７に連結されている信号処理部６０を含む。

データ入力部６７は、各々入力端がＤＤＲメモリ６２に連結されており、出力端が信号処理部６０に連結されている第７及び第８フリップフロップ６７２、６７３、そして第７及び第８フリップフロップ６７２、６７３に入力される所定周期（T）の入力クロック（clock）を所定時間（dT）遅延した遅延クロック（DDR_clock１）を生成し、ＤＤＲメモリ６２に入力するクロック遅延部６７１を含む。

本発明の他の実施例による信号処理装置の動作を図２３を参照して説明する。

ＤＤＲメモリ６２は、遅延クロック（DDR_clock１）の上昇エッジ及び下降エッジに同期して０．５T周期で変動するＤＤＲメモリ６２に記憶されている映像データ（DDR_data）を出力する。出力された映像データ（DDR_data）は、第７及び第８フリップフロップ６７２、６７３に各々入力される。

第７フリップフロップ６７２は、入力クロック（clock）の上昇エッジに同期して映像データ（DDR_data）のうちの奇数番目データ（data３_IN[３１:０]）を出力し、第８フリップフロップ６７３は、入力クロック（clock）の下降エッジに同期して映像データ（DDR_data）のうちの偶数番目データ（data４_IN[３１:０]）を出力する。ここで奇数番目データ（data３_IN[３１:０]）及び偶数番目データ（data４_IN[３１:０]）は、Ｔ周期で変動する映像データとして信号処理部６０に各々入力される。

信号処理部６０は、第７及び第８フリップフロップ６７２、６７３からの映像データを受けて演算処理して補正されたデータを出力する。

一方、ＤＤＲメモリ６２と第７及び第８フリップフロップ６７２、６７３が、タイミングに合わせて映像データを処理し信号処理部６０に入力できるように、入力クロック（clock）に対する遅延クロック（DDR_clock１の時間遅延（dT）を設定する。

前記実施例のように本実施例においても、図２３に示すように、デート入力部６７で用いられる入力クロック（clock）の周波数（１/T）とＤＤＲメモリ６２で用いられる遅延クロック（DDR_clock１）の周波数（１/T）は同じである。

一方、本発明の他の実施例による信号処理装置は、データ出力部６６とデータ入力部６７を全て含むことができる。そして、信号処理部６０がデータ出力部６６及び/またはデータ入力部６７を含むこともできる。

このように、前記比較例では、データ出力部６４及びデータ入力部６５が２/T周波数のクロックを用いるが、本発明の実施例によるデータ出力部６６及びデータ入力部６７は、信号処理部のクロック（clock）周波数と同一の１/Ｔ周波数のクロックを用いる。

以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も本発明の権利範囲に属するものである。

本発明の一実施例による液晶表示装置のブロック図である。 本発明の一実施例による液晶表示装置の一画素の等価回路図である。 本発明の実施例による信号処理装置のブロック図である。 本発明の実施例による信号処理部の内部ブロック図である。 本発明の実施例による信号処理部に入力される波形を示すものである。 本発明の実施例によるデータ変換部の出力波形を示すものである。 本発明の実施例による内部メモリ及びデータ出力部の出力波形を示すものである。 本発明の他の実施例による信号処理装置のブロック図である。 本発明の他の実施例による信号処理部に入力される映像データの波形を示すものである。 本発明の他の実施例による信号処理部に変換された映像データの波形を示すものである。 本発明の他の実施例による信号処理部がフレームメモリに読み出し、書き込みを行う映像データの波形を示すものである。 本発明の他の実施例による信号処理部とフレームメモリのＮフレームにおける動作を示すものである。 本発明の他の実施例による信号処理部とフレームメモリの（Ｎ＋１）フレームにおける動作を示すものである。 本発明の他の実施例による信号処理部とフレームメモリのＮフレームにおける動作を示すものである。 本発明の他の実施例による信号処理部とフレームメモリの（Ｎ＋１）フレームにおける動作を示すものである。 比較例としてデータ出力部を含む信号処理装置のブロック図である。 図１６の信号処理装置の各部分におけるタイミング図である。 比較例としてデータ入力部を含む信号処理装置のブロック図である。 図１８の信号処理装置の各部分におけるタイミング図である。 本発明の一実施例によるデータ出力部を含む信号処理装置のブロック図である。 図２０の信号処理装置の各部分におけるタイミング図である。 本発明の他の実施例によるデータ入力部を含む信号処理装置のブロック図である。 図２２の信号処理装置の各部分におけるタイミング図である。

符号の説明

３００ 液晶表示板組立体
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
８００ 階調電圧生成部
１９０ 画素電極
２３０ カラーフィルター
２７０ 共通電極
４０、５０ 信号処理装置
４２、５２、６０ 信号処理部
４４、５４、５６ フレームメモリ
４６ データ変換部
４７ 内部メモリ
４９ データ補正部
６５、６７ データ入力部
４８、６４、６６ データ出力部
６２ ＤＤＲメモリ
６４２、６５４、６５５、６６３ マルチプレクサ
６４４、６５２、６５６、６５７、６６１、６６２、６７２、６７３ フリップフロップ
６６４、６７１ クロック遅延部

Claims (40)

1. 外部装置から第１周波数クロックに同期する第１ビット数のデータを受けて第２ビット数のデータに変換するデータ変換部と、そして前記第２ビット数のデータを第２周波数クロックに同期させて出力するデータ出力部と、を含む信号処理部と、
   前記信号処理部から前記第２ビット数のデータを受けて記憶し、２フレームのデータを記憶するフレームメモリと、
   を含む信号処理装置。
2. 前記信号処理部は、前記データ変換部から前記第２ビット数のデータを受けて前記データ出力部に出力する内部メモリをさらに含み、
   前記内部メモリの入力端は前記第１周波数クロックに同期して動作し、前記内部メモリの出力端は前記第２周波数クロックに同期して動作する、請求項１に記載の信号処理装置。
3. 前記内部メモリは、FIFO（first-in-first-out）またはデュアルポートラムからなる、請求項２に記載の信号処理装置。
4. 前記信号処理部は、前記フレームメモリから２フレームのデータを受けて演算処理し、補正されたデータを出力するデータ補正部をさらに含む、請求項１〜３のいずれかに記載の信号処理装置。
5. 前記第１ビット数と前記第１周波数との積と、前記第２ビット数と前記第２周波数との積とが実質的に同じである、請求項１〜３のいずれかに記載の信号処理装置。
6. 前記第１ビット数は２４ビットまたは４８ビットであり、前記第２ビット数は３２ビットである、請求項５に記載の信号処理装置。
7. 請求項１〜３のいずれかに記載の信号処理装置を含む表示装置。
8. 第１周波数クロックに同期する第１ビット数のデータを受信する段階と、
   前記第１ビット数のデータを第２ビット数のデータに変換する段階と、
   前記第２ビット数のデータを第２周波数クロックに同期させる段階と、
   前記第２周波数に同期した前記第２ビット数のデータを２フレーム単位で記憶させる段階と、
   記憶されている前記２フレームデータを読取る段階と、
   前記読取った２フレームデータを比較して比較結果に基づいて補正されたデータを出力する段階と、
   を含む信号処理方法。
9. 前記第１ビット数と前記第１周波数との積と、前記第２ビット数と前記第２周波数との積とが実質的に同じである、請求項８に記載の信号処理方法。
10. 前記第１ビット数は２４ビットまたは４８ビットであり、前記第２ビット数は３２ビットである、請求項９に記載の信号処理方法。
11. 外部装置から第１周波数クロックに同期する第１ビット数のデータを受けて第２ビット数のデータに変換し、前記第２ビット数のデータを第２周波数クロックに同期させて出力する信号処理部と、
    前記信号処理部からの前記第２ビット数のデータを記憶し、３フレームのデータを記憶するフレームメモリと、
    を含む信号処理装置。
12. 前記フレームメモリは、各々２フレームのデータを記憶する第１フレームメモリ及び第２フレームメモリを含む、請求項１１に記載の信号処理装置。
13. 前記第１フレームメモリ及び前記第２フレームメモリは、前記信号処理部とのデータバスが互いに分離されている請求項１２に記載の信号処理装置。
14. 前記第１フレームメモリ及び前記第２フレームメモリは、１クロック当り前記第２ビット数のデータを２つ読み出したり、書き込むことができる請求項１３に記載の信号処理装置。
15. 前記第１フレームメモリ及び前記第２フレームメモリは、ＤＤＲＳＤＲＡＭ（double data rate SDRAM）である、請求項１４に記載の信号処理装置。
16. 前記信号処理部は、前記第２ビット数のデータからなる複数の行データを記憶する行メモリを含み、
    前記信号処理部は、現在フレーム（Ｎ）の（２ｍ−１）番目行の区間で、前記（２ｍ−１）番目行のデータを前記行メモリに記憶させ、
    前記現在フレーム（Ｎ）の２ｍ番目行の区間で、前記２ｍ番目行のデータを前記行メモリに記憶させ、前記行メモリに記憶されている前記（２ｍ−１）番目行のデータ及び前記２ｍ番目行のデータを前記第１フレームメモリに記憶させ、前記第２フレームメモリに記憶されている直前フレーム（Ｎ−１）の（２ｍ−１）番目及び２ｍ番目行データを読み出して前記行メモリに記憶させ、
    前記現在フレーム（Ｎ）の（２ｍ＋１）番目行の区間で、前記行メモリに記憶されている前記直前フレーム（Ｎ−１）の（２ｍ−１）番目及び２ｍ番目行データを前記第１フレームメモリに記憶させ、前記第２フレームメモリに記憶されている直前フレーム（Ｎ−２）の（２ｍ−１）番目及び２ｍ番目行データを読み出して前記行メモリに記憶させる請求項１５に記載の信号処理装置。
17. 前記信号処理部は、前記行メモリから前記現在フレーム（Ｎ）の（２ｍ−１）番目行データと、前記直前フレーム（Ｎ−１）の（２ｍ−１）番目行データと、前記直前フレーム（Ｎ−２）の（２ｍ−１）番目行データとを読み出して比較し、比較結果に基づいて補正されたデータを出力する、請求項１６に記載の信号処理装置。
18. 前記信号処理部は、前記第２ビット数のデータからなるデータ束を複数個記憶する記憶素子を含み、
    前記信号処理部は、
    現在フレーム（Ｎ）のｉ番目データ区間で、前記ｉ番目のデータ束を前記記憶素子に記憶させ、
    前記現在フレーム（Ｎ）の（ｉ＋１）番目データ区間で、前記（ｉ＋１）番目のデータ束を前記記憶素子に記憶させ、前記記憶素子から記憶されている前記ｉ番目データ束を前記第１フレームメモリに記憶させ、前記第２フレームメモリに記憶されている直前フレーム（Ｎ−１）のｉ番目データ束を前記記憶素子及び前記第１フレームメモリに記憶させ、前記第２フレームメモリに記憶されている直前フレーム（Ｎ−２）のｉ番目データ束を前記記憶素子に記憶させ、
    前記データ区間は、前記データ束に含まれる前記第２ビット数のデータが変換して出力される区間である請求項１５に記載の信号処理装置。
19. 前記信号処理部は、前記記憶素子から前記現在フレーム（Ｎ）のｉ番目データ束、前記直前フレーム（Ｎ−１）のｉ番目データ束、そして前記直前フレーム（Ｎ−２）のｉ番目データ束を読み出して比較し、比較結果に基づいて補正されたデータを出力する請求項１８に記載の信号処理装置。
20. 前記信号処理部は、前記第２ビット数のデータを記憶する内部メモリを含み、
    前記内部メモリの入力端は前記第１周波数クロックに同期して動作し、前記内部メモリの出力端は前記第２周波数クロックに同期して動作する、請求項１１に記載の信号処理装置。
21. 前記第１ビット数と前記第１周波数との積と、前記第２ビット数と前記第２周波数との積とが実質的に同じである、請求項２０に記載の信号処理装置。
22. 前記第１ビット数は２４ビットまたは４８ビットであり、前記第２ビット数は３２ビットである、請求項２１に記載の信号処理装置。
23. 請求項１１〜２２のいずれかに記載の信号処理装置を含む表示装置。
24. 第１周波数クロックに同期する第１ビット数のデータを受信する段階と、
    前記第１ビット数のデータを第２ビット数のデータに変換する段階と、
    前記第２ビット数のデータを第２周波数クロックに同期させる段階と、
    前記第２周波数に同期した前記第２ビット数のデータを３フレーム単位で記憶させる段階と、
    記憶されている前記３フレームデータを読み出す段階と、
    前記読み出した３フレームデータを比較し、比較結果に基づいて補正されたデータを出力する段階と、
    を含む信号処理方法。
25. 前記第１ビット数と前記第１周波数との積と、前記第２ビット数と前記第２周波数との積が実質的に同じである、請求項２４に記載の信号処理方法。
26. 前記第１ビット数は２４ビットまたは４８ビットであり、前記第２ビット数は３２ビットである、請求項２５に記載の信号処理方法。
27. 外部装置からデータを受けて前記データを２つのデータに分割し、所定周期のクロックに同期させて前記分割されたデータを各々出力する信号処理部と、
    前記所定周期のクロックによって動作し、前記信号処理部から前記分割された２つのデータを受けて前記所定周期に該当する時間の間、前記分割された２つのデータを各々１つずつ出力して前記分割された２つのデータを合成するデータ出力部と、
    前記データ出力部からの前記合成データを受けて記憶するメモリと、
    を含む信号処理装置。
28. 前記データ出力部は、
    前記分割されたデータのうちのいずれか１つを受けて前記クロックの上昇エッジでラッチする第１フリップフロップと、
    前記分割されたデータのうちのもう１つを受けて前記クロックの下降エッジでラッチする第２フリップフロップと、
    前記第１フリップフロップの前記ラッチされたデータ及び前記第２フリップフロップの前記ラッチされたデータを、前記クロックのハイ区間とロー区間とで交互に出力するマルチプレクサと、
    を含む請求項２７に記載の信号処理装置。
29. 前記データ出力部は、前記クロックを所定時間遅延させて遅延クロックを生成するクロック遅延部をさらに含み、
    前記メモリは前記遅延クロックによって動作する、請求項２８に記載の信号処理装置。
30. 前記メモリは、１クロック当り前記合成データ２つを書き込むことができるＤＤＲ ＳＤＲＡＭ（double data rate SDRAM）である請求項２９に記載の信号処理装置。
31. 所定周期の第１クロックの上昇エッジと下降エッジに同期して記憶されているデータを出力するメモリと、
    前記所定周期の第２クロックによって動作し、前記メモリから前記データを受けて前記上昇エッジに同期して出力された第１データと、前記下降エッジに同期して出力された第２データに分割して出力するデータ入力部と、
    前記データ入力部から前記分割された第１及び第２データを受けて演算処理して補正されたデータを出力する信号処理部と、
    を含む信号処理装置。
32. 前記データ入力部は、
    前記第１データを受けて前記第２クロックの上昇エッジでラッチして出力する第１フリップフロップと、
    前記第２データを受けて前記第２クロックの下降エッジでラッチして出力する第２フリップフロップと、
    を含む請求項３１に記載の信号処理装置。
33. 前記データ入力部は、前記第２クロックを所定時間遅延させて第１クロックを生成するクロック遅延部をさらに含む、請求項３２に記載の信号処理装置。
34. 前記メモリは、１クロック当り前記合成データ２つを出力できるＤＤＲＳＤＲＡＭである請求項３３に記載の信号処理装置。
35. 外部装置からデータを受けて前記データを２つのデータに分割し、所定周期の第１クロックに同期させて前記分割されたデータを各々出力する信号処理部と、
    前記第１クロックによって動作し、前記信号処理部から前記分割された２つのデータを受けて前記所定周期に該当する時間の間、前記分割された２つのデータを各々１つずつ出力して前記分割された２つのデータを合成するデータ出力部と、
    前記所定周期の第２クロックによって動作し、前記データ出力部からの合成データを受けて記憶し、前記第２クロックの上昇エッジと下降エッジに同期して記憶されている前記合成データを出力するメモリと、
    前記第１クロックによって動作し、前記メモリから前記合成データを受けて前記上昇エッジに同期して出力された第１データと、前記下降エッジに同期して出力された第２データに分割して出力するデータ入力部とを含み、
    前記信号処理部は、前記データ入力部から前記分割された第１及び第２データを受けて演算処理し、補正されたデータを出力する、信号処理装置。
36. 前記データ出力部は、
    前記分割されたデータのうちのいずれか１つを受けて前記第１クロックの上昇エッジでラッチする第１フリップフロップと、
    前記分割されたデータのうちのもう１つを受けて前記第１クロックの下降エッジでラッチする第２フリップフロップと、
    前記第１フリップフロップの前記ラッチされたデータ及び前記第２フリップフロップの前記ラッチされたデータを前記第１クロックのハイ区間とロー区間で交互に出力するマルチプレクサと、
    を含む請求項３５に記載の信号処理装置。
37. 前記データ入力部は、
    前記第１データを受けて前記第１クロックの上昇エッジでラッチして出力する第１フリップフロップと、
    前記第２データを受けて前記第１クロックの下降エッジでラッチして出力する第２フリップフロップと、
    を含む請求項３５に記載の信号処理装置。
38. 前記データ入力部は、前記第１クロックを所定時間遅延させて第２クロックを生成するクロック遅延部をさらに含む、請求項３５に記載の信号処理装置。
39. 前記メモリは、１クロック当り前記合成データ２つを書き込んだり、出力することができるＤＤＲ ＳＤＲＡＭである請求項３５に記載の信号処理装置。
40. 請求項２７〜３９のいずれかに記載の信号処理装置を含む表示装置。

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