KR101006443B1 - 신호 처리 장치 및 방법 - Google Patents

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Abstract

본 발명은 신호 처리 장치 및 방법에 관한 것으로, 이 신호 처리 장치는 제1 프레임 데이터 및 제2 프레임 데이터에 기초한 제1 보정 데이터와 제2 프레임 데이터를 기억하는 프레임 메모리, 그리고 외부 장치로부터의 제3 프레임 데이터와 프레임 메모리로부터의 제2 프레임 데이터에 기초한 제2 보정 데이터를 생성하여 제3 프레임 데이터 및 제2 보정 데이터를 프레임 메모리에 쓰는 신호 처리부를 포함한다. 본 발명에 의하면 액정의 느린 응답 속도를 개선할 수 있으며, 메모리의 비용을 줄일 수 있고 신호 처리 장치에서 사용되는 I/O 핀도 줄일 수 있어서 원가를 절감할 수 있다.
신호 처리 장치, 액정 표시 장치, 프레임 메모리, 행 메모리, 영상 신호, 영상 신호 보정

Description

신호 처리 장치 및 방법 {APPARATUS AND METHOD FOR PROCESSING SIGNALS}
도 1은 본 발명의 한 실시예에 따른 신호 처리 장치가 적용되는 액정 표시 장치의 블록도이다.
도 2는 도 1의 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 신호 처리 장치의 블록도이다.
도 4는 본 발명의 한 실시예에 따른 프레임 메모리의 읽기 동작과 쓰기 동작을 보여주는 데이터 파형도이다.
도 5는 본 발명의 한 실시예에 따른 신호 처리 장치의 동작을 나타내는 흐름도이다.
도 6은 본 발명의 한 실시예에 따라 보정된 영상 신호를 보여주는 파형도이다.
도 7은 본 발명의 다른 실시예에 따른 신호 처리 장치의 블록도이다.
도 8은 본 발명의 다른 실시예에 따른 프레임 메모리에서의 읽기/쓰기 타이밍을 도시한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 신호 처리 장치에서 사용되는 데이터의 파형도를 보여주는 도면이다.
도 10 내지 도 13은 본 발명의 한 실시예에 따른 신호 처리부의 제1 내지 제4 행 메모리에서의 읽기/쓰기 데이터의 파형도이다.
본 발명은 신호 처리 장치 및 방법에 관한 것으로서, 특히 복수의 프레임 데이터를 기억하기 위하여 메모리를 이용하는 신호 처리 장치 및 방법에 관한 것이고, 동 신호 처리 장치를 포함하는 표시 장치에 관한 것이다.
일반적인 액정 표시 장치는 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 액정층에 전계를 인가하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이러한 액정 표시 장치는 휴대가 간편한 평판 표시 장치(flat panel dispaly, FPD) 중에서 대표적인 것으로서, 이 중에서도 박막 트랜지스터(thin film transistor, TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.
이러한 TFT-LCD는 컴퓨터의 표시 장치뿐만 아니라 텔레비전의 표시 화면으로도 널리 사용됨에 따라 동화상을 구현할 필요가 높아지고 있다. 그러나 종전의 TFT-LCD는 액정의 응답 속도가 느리기 때문에 동화상을 구현하기 어려운 단점이 있다.
즉, 액정 분자의 응답 속도가 느리기 때문에 액정 축전기에 충전되는 전압이 목표 전압, 즉 원하는 휘도를 얻을 수 있는 전압까지 도달하는 데는 어느 정도의 시간이 소요되며, 이 시간은 액정 축전기에 이전에 충전되어 있던 전압과의 차에 따라 달라진다. 따라서 예를 들어 목표 전압과 이전 전압의 차가 큰 경우 처음부터 목표 전압만을 인가하면 스위칭 소자가 턴온되어 있는 시간 동안 목표 전압에 도달하지 못할 수 있다.
액정의 물성적인 변화 없이 구동적인 방법으로 액정의 응답 속도를 개선하기 위하여 DCC(dynamic capacitance compensation) 방식이 제안되었다. 즉, DCC 방식은 액정 축전기 양단에 걸린 전압이 클수록 충전 속도가 빨라진다는 점을 이용한 것으로서 해당 화소에 인가하는 데이터 전압(실제로는 데이터 전압과 공통 전압의 차이지만 편의상 공통 전압을 0으로 가정한다)을 목표 전압보다 높게 하여 액정 축전기에 충전되는 전압이 목표 전압까지 도달하는 데 걸리는 시간을 단축한다.
이러한 DCC 방식에서는 프레임 메모리(frame memory)가 필요하다. 프레임 메모리는 한 프레임 전체의 데이터를 기억하는 메모리이다. 통상 한 프레임 전체의 데이터를 기억하기 위하여 하나의 프레임 메모리를 사용한다. 즉, 2 프레임의 데이터를 기억하기 위하여 2개의 프레임 메모리가 필요하고, 3 프레임의 데이터를 기억하기 위하여 3개의 프레임 메모리가 필요하다. DCC 방식에 의하면 프레임 메모리에 기억되어 있는 2 프레임의 데이터 또는 3 프레임의 데이터를 비교하고, 그 비교 결과에 따라 보정된 영상 데이터를 산출한다.
그런데 이와 같이 프레임 메모리를 사용하면 그만큼 원가가 상승하고 제어 보드의 실장 면적이 증대된다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 영상 신호 보정을 통하여 액정의 느린 응답 속도를 개선하는 신호 처리 장치 및 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 영상 신호 보정을 위하여 1개 또는 2개의 프레임 메모리를 사용하는 신호 처리 장치를 제공하고, 동 신호 처리 장치를 포함하는 표시 장치를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 액정 표시 장치는,
제1 프레임 데이터 및 제2 프레임 데이터에 기초한 제1 보정 데이터, 그리고 상기 제2 프레임 데이터를 기억하는 프레임 메모리, 그리고
외부 장치로부터의 제3 프레임 데이터와 상기 프레임 메모리로부터의 상기 제2 프레임 데이터에 기초한 제2 보정 데이터를 생성하여 상기 제3 프레임 데이터 및 상기 제2 보정 데이터를 상기 프레임 메모리에 쓰는 신호 처리부를 포함한다.
상기 신호 처리부는 상기 제3 프레임 데이터와 상기 제1 보정 데이터에 기초한 제3 보정 데이터를 생성하는 것이 바람직하다.
상기 제1 보정 데이터가 제1 기준값보다 작고 상기 제3 프레임 데이터가 제2 기준값보다 크다는 조건을 충족하면 상기 제3 보정 데이터는 상기 제1 보정 데이터에 제1 설정값을 더한 값 또는 제2 설정값을 가질 수 있다.
상기 조건을 충족하지 못하면 상기 제3 보정 데이터는 상기 제1 보정 데이터와 동일한 값을 가질 수 있다.
상기 프레임 메모리는 1 클록 당 데이터를 2개 읽거나 쓸 수 있는 DDR SDRAM(double data rate synchronous dynamic RAM)인 것이 바람직하다.
상기 프레임 메모리는,
상기 제2 프레임 데이터 및 상기 제1 보정 데이터를 기억하는 제1 프레임 메모리, 그리고
상기 제3 프레임 데이터 및 상기 제2 보정 데이터를 기억하는 제2 프레임 메모리를 포함할 수 있다.
상기 제1 프레임 메모리와 상기 제2 프레임 메모리는 한 행 단위로 쓰기 동작과 읽기 동작을 번갈아 수행하는 것이 바람직하다.
상기 제1 프레임 메모리와 상기 제2 프레임 메모리 중 어느 한 프레임 메모리에 상기 제3 프레임 데이터와 상기 제2 보정 데이터를 번갈아 쓰고,
상기 어느 한 프레임 메모리와 다른 프레임 메모리로부터 상기 제2 프레임 메모리와 상기 제1 보정 데이터를 번갈아 읽는 것이 바람직하다.
상기 프레임 메모리가 동기하여 데이터를 처리하는 제1 클록의 주파수는 상기 제3 프레임 데이터가 상기 신호 처리부에 동기하여 입력되는 제2 클록의 주파수의 1.5배이고,
상기 프레임 메모리가 처리하는 데이터의 비트수는 상기 외부 장치로부터의 데이터의 비트수의 4/3배인 것이 바람직하다.
상기 신호 처리부는 행 단위의 데이터를 기억하는 행 메모리 포함하고,
상기 제3 프레임 데이터가 상기 신호 처리부에 입력되는 시간(T) 중 처음 T/2 시간 동안 상기 프레임 메모리로부터 상기 제2 프레임 데이터와 상기 제1 보정 데이터를 읽어 상기 행 메모리에 쓰고,
상기 시간(T) 중 나중 T/2 시간 동안 상기 행 메모리에 기억되어 있는 상기 제3 프레임 데이터와 상기 제2 보정 데이터를 읽어 상기 프레임 메모리에 쓰는 것이 바람직하다.
본 발명의 다른 실시예에 따른 액정 표시 장치는 상기 신호 처리 장치를 포함한다.
본 발명의 다른 실시예에 따른 신호 처리 방법은,
외부 장치로부터 제1 프레임 데이터를 공급받는 단계,
상기 제1 프레임 데이터와 프레임 메모리에 기억되어 있는 제2 프레임 데이터에 기초한 제1 보정 데이터를 생성하는 단계,
상기 제1 프레임 데이터와 상기 프레임 메모리에 기억되어 있는 제2 보정 데이터에 기초한 제3 보정 데이터를 생성하는 단계, 그리고
상기 제1 프레임 데이터와 상기 제1 보정 데이터를 상기 프레임 메모리에 쓰는 단계를 포함한다.
상기 제1 프레임 데이터와 제1 기준값을 비교하고, 상기 제2 보정 데이터와 제2 기준값을 비교하는 단계를 더 포함하고,
상기 제1 프레임 데이터가 상기 제1 기준값보다 크고 상기 제2 보정 데이터가 상기 제2 기준값보다 작으면 상기 제3 보정 데이터는 상기 제2 보정 데이터에 제1 설정값을 더한 값 또는 제2 설정값을 가지며,
상기 제1 프레임 데이터가 상기 제1 기준값 이하이거나 상기 제2 보정 데이터가 상기 제2 기준값 이상이면 상기 제3 보정 데이터는 상기 제2 보정 데이터와 동일한 값을 갖는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 신호 처리 장치가 적용되는 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 신호 처리 장치가 적용되는 액정 표시 장치의 블록도이고, 도 2는 도 1의 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선 (D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G1-Gn) 및 데이터선(D1-D m)에 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CST)에 연결되어 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전 체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.
유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.
액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.
계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G1-Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가하며 통상 복수의 집적 회로로 이루어진다.
데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.
복수의 게이트 구동 집적 회로 또는 데이터 구동 집적 회로는 TCP(tape carrier package)(도시하지 않음)에 실장하여 TCP를 액정 표시판 조립체(300)에 부착할 수도 있고, TCP를 사용하지 않고 유리 기판 위에 이들 집적 회로를 직접 부착할 수도 있으며(chip on glass, COG 실장 방식), 이들 집적 회로와 같은 기능을 수행하는 회로를 액정 표시판 조립체(300)에 직접 실장할 수도 있다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.
그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신 호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.
데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환 한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G 1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다.
하나의 게이트선(G1-Gn)에 게이트 온 전압(Von)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴 온되어 있는 동안[이 기간을 "1H" 또는 "1 수평 주기(horizontal period)"이라고 하며 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이터선(D1-Dm)에 공급한다. 데이터선(D1-Dm )에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.
이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전").
본 발명의 실시예에 따른 신호 처리 장치에서의 영상 신호 처리는 액정의 응답 속도를 개선하기 위하여 이전 프레임의 영상 신호(이하 "이전 영상 신호"라 함), 현재 프레임의 영상 신호(이하 "현재 영상 신호"라 함), 보정된 이전 영상 신호(이하 "이전 보정 신호"라 함), 그리고 보정된 현재 영상 신호(이하 "현재 보정 신호"라 함)를 기초로 출력 보정 신호를 만들어 내는 것이다.
설명의 편의를 위하여, (n-1)번째 프레임의 영상 신호(Gn-1)를 이전 영상 신호라 하고, n번째 프레임의 영상 신호(Gn)를 현재 영상 신호라 하며, (n-2)번째 프레임의 영상 신호(Gn-2)를 이이전 영상 신호라 정의한다.
그러면, 도 3을 참조하여, 본 발명의 한 실시예에 따른 신호 처리 장치를 상세히 설명한다. 이 신호 처리 장치는 앞서 설명한 신호 제어부(600)에 포함될 수 있으며, 신호 처리 장치의 일부만 신호 제어부(600)에 포함될 수도 있다.
도 3은 본 발명의 한 실시예에 따른 신호 처리 장치(40)의 블록도이다.
도 3에 도시한 바와 같이, 이 신호 처리 장치(40)는 신호 처리부(46)와 신호 처리부(46)에 연결된 제1 프레임 메모리(42) 및 제2 프레임 메모리(44)를 포함하고 있다. 신호 처리부(46)의 입력단과 출력단은 신호 처리 장치(40)의 입력단과 출력단이다.
신호 처리부(46)는 이전 프레임에서 제1 프레임 메모리(42)에 이전 영상 신호(Gn-1)와 이전 보정 신호(Gn-1')를 쓰고, 현재 프레임에서 제2 프레임 메모리(44)에 현재 영상 신호(Gn)와 현재 보정 신호(Gn')를 쓰며, 다음 프레임에서는 다시 제1 프레임 메모리(42)에 다음 영상 신호(Gn+1)와 다음 보정 신호(Gn+1')를 쓴다. 그리고 신호 처리부(46)는 그 다음 계속되는 프레임에서도 같은 방식으로 제1 프레임 메모리(42)와 제2 프레임 메모리(44)에 영상 신호와 보정 신호를 번갈아 쓴다.
제1 및 제2 프레임 메모리(42, 44)는 DDR SDRAM(double data rate synchronous dynamic RAM)으로 이루어진다. DDR SDRAM은 DDR RAM이라고도 부르는데 이것은 메모리에 인가되는 클록의 상승 에지 및 하강 에지에서 각각 읽기 또는 쓰기 동작을 할 수 있다. 이에 반하여 SDR SDRAM(single data rate synchronous dynamic RAM) 또는 SDRAM은 클록의 상승 에지에서만 또는 하강 에지에서만 읽기 또는 쓰기 동작을 할 수 있다. 따라서 DDR SDRAM은 SDR SDRAM에 비하여 두 배 빠른 속도를 낼 수 있다. 다시 말하면, DDR SDRAM은 SDR SDRAM에 비하여 같은 량의 데이터를 절반의 시간에 기억할 수 있다.
신호 처리부(46)는 제1 프레임 메모리(42)에 기억되어 있는 이전 영상 신호(Gn-1)와 이전 보정 신호(Gn-1')를 제1 프레임 메모리(42)로부터 읽고, 외부 장치로부터 현재 영상 신호(Gn)를 받아 이들로부터 현재 보정 신호(Gn')와 출력 보정 신호(Gn-1")를 생성하고, 현재 영상 신호(Gn)와 현재 보정 신호(Gn')를 제2 프레임 메모리(44)에 쓰고, 출력 보정 신호(Gn-1")를 출력한다.
그러면, 도 4를 참고로 하여, 신호 처리부(46)가 제1 및 제2 프레임 메모리(42, 44)에 대하여 읽기와 쓰기를 수행하는 동작을 설명한다.
도 4는 본 발명의 한 실시예에 따른 프레임 메모리의 읽기 동작과 쓰기 동작을 보여주는 데이터 파형도이다.
도 4에 보이는 클록(clock1)은 주기가 "t"이다. 외부 장치로부터의 현재 영상 신호(Gn)는 이 클록(clock1)에 동기되어 신호 처리 장치(40)에 입력된다. 제1 및 제2 프레임 메모리(42, 44)도 클록(clock1)에 동기하여 데이터를 처리하는데, 한 클록 당 2개의 데이터를 처리한다. 도 4에서 제1 프레임 메모리(42)는 "FM1"로, 제2 프레임 메모리(44)는 "FM2"로 참조된다.
도 4에 보이는 것처럼, 신호 처리부(46)는 제1 프레임 메모리(42)로부터 이전 영상 신호(Gn-1)와 이전 보정 신호(Gn-1')를 반 클록 당 하나씩 번갈아 읽는다. 그리고, 신호 처리부(46)는 제2 프레임 메모리(44)에 현재 영상 신호(Gn)와 현재 보정 신호(Gn')를 반 클록 당 하나씩 번갈아 쓴다. 이와 같이 2개의 프레임 메모리를 사용하면, 신호 처리부(46)가 이전 영상 신호(Gn-1), 이전 보정 신호(Gn-1'), 현재 영상 신호(Gn), 그리고 현재 보정 신호(Gn')를 가지고 타이밍에 맞게 비교 및 연산 처리를 할 수 있다.
그러면 이러한 영상 신호를 이용하여 신호 처리 장치(40)가 영상 신호를 보정하는 동작에 대하여 도 5를 참고로 하여 설명한다.
도 5는 본 발명의 한 실시예에 따른 신호 처리 장치(40)의 동작을 나타내는 흐름도이다.
신호 처리부(46)는 이전 영상 신호(Gn-1)와 현재 영상 신호(Gn)의 쌍을 분류하여 룩업 테이블(도시하지 않음)에서 해당 쌍에 대응하는 보정 데이터를 추출한 후 연산 처리하여 현재 보정 신호(Gn')를 생성한다. 이전 영상 신호(Gn-1)와 현재 영상 신호(Gn)의 각 쌍에 대한 보정 데이터는 액정 모드나 시험 결과에 따라 설정될 수 있다. 본 실시예에서는 이전 영상 신호(Gn-1)가 현재 영상 신호(Gn)보다 작으면 현재 영상 신호(Gn) 이상인 값을 갖는 현재 보정 신호(Gn')를 생성하도록 보정 데이터를 설정하고, 이전 영상 신호(Gn-1)와 현재 영상 신호(Gn)의 차이가 소정 범위 내에 있으면 현재 영상 신호(Gn)와 동일한 값을 갖는 현재 보정 신호(Gn')를 생성하도록 보정 데이터를 설정한다. 이전 보정 신호(Gn-1')도 이이전 영상 신호(Gn-2)와 이전 영상 신호(Gn-1)를 이용하여 동일한 방식으로 이전 프레임에서 보정된 신호이다.
그리고 신호 처리부(46)는 이전 보정 신호(Gn-1')와 미리 정해진 제1 설정 값(value1)을 비교하고, 현재 영상 신호(Gn)와 미리 정해진 제2 설정 값(value2)을 비교한다. 비교 결과, 이전 보정 신호(Gn-1')가 제1 설정 값(value1)보다 작고, 현재 영상 신호(Gn)가 제2 설정 값(value2)보다 큰 경우, 이전 보정 신호(Gn-1')에 보정 값(α)을 더하여 출력 보정 신호(Gn-1")를 생성한다. 또는 이와 같은 경우, 이전 보정 신호(Gn-1')와 무관하게 일정한 상수 값(β)을 갖는 출력 보정 신호(Gn-1")를 생성할 수도 있다. 여기서 보정 값(α)은 이전 보정 신호(Gn-1')와 현재 영상 신호(Gn)의 영역에 따라 설정할 수 있다.
한편, 비교 결과, 이전 보정 신호(Gn-1')가 제1 설정 값(value1) 이상이거나, 현재 영상 신호(Gn)가 제2 설정 값(value2) 이하인 경우, 이전 보정 신호(Gn-1')와 동일한 값을 갖는 출력 보정 신호(Gn-1")를 생성한다.
그러면 본 발명의 한 실시예에 따른 신호 처리 장치(46)가 입력되는 영상 신호에 대하여 보정된 영상 신호를 생성하는 일례를 도 6을 참고로 하여 설명한다.
도 6은 본 발명의 한 실시예에 따라 보정된 영상 신호를 보여주는 파형도이다.
도 6에 도시한 바와 같이, 입력되는 제1 프레임과 제2프레임의 영상 신호는 1볼트, 제3 프레임과 제4 프레임의 영상 신호는 5볼트, 제5 프레임과 제6 프레임의 영상 신호는 3볼트이다. 여기서 입력되는 영상 신호는 전압의 극성이 반대가 될 수 있으므로 절대값으로 표시한다.
신호 처리부(46)는 제2 및 제3 프레임의 영상 신호의 차이에 따라 제3 프레임의 보정 신호를 6볼트로 생성하고, 제4 및 제5 프레임의 영상 신호의 차이에 따라 제5 프레임의 보정 신호를 2.5볼트로 생성한다. 그리고 제2, 4, 6프레임의 영상 신호는 각 프레임의 이전 프레임 영상 신호와 동일하므로 제2, 4, 6 프레임의 보정 신호는 각 프레임의 영상 신호와 동일한 값을 갖는다.
일례로서, 제1 설정 값(value1)을 1.5, 제2 설정 값(value2)을 4.5, 상수 값(β)을 1.5라 가정하면, 신호 처리부(46)는 제2 프레임에서 출력 보정 신호를 1.5볼트로, 다른 나머지 프레임에서 각 프레임의 보정 신호와 동일한 값으로 출력 보정 신호를 생성한다. 그러면 최종적으로 출력되는 출력 보정 신호는 제1 프레임에서 1볼트, 제2 프레임에서 1.5볼트, 제3 프레임에서 6볼트, 제4 프레임에서 5볼트, 제5프레임에서 2.5볼트, 제6 프레임에서 3볼트가 된다.
이처럼 제2 프레임에서 출력 보정 신호 1.5볼트를 화소에 인가하면 액정이 프리틸트(pretilt)되어 제3 프레임에서 목표 전압에 신속하게 접근할 수 있고 따라서 응답 속도를 향상시킬 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 신호 처리 장치를 도 7 내지 도 9를 참조하여 상세히 설명한다.
도 7은 본 발명의 다른 실시예에 따른 신호 처리 장치(50)의 블록도이고, 도 8은 본 발명의 다른 실시예에 따른 프레임 메모리(52)에서의 읽기/쓰기 타이밍을 도시한 도면이고, 도 9는 본 발명의 다른 실시예에 따른 신호 처리 장치(50)에서 사용되는 데이터의 파형도를 보여주는 도면이다.
도 7에 도시한 바와 같이, 이 신호 처리 장치(50)는 신호 처리부(56)와 신호 처리부(56)에 연결된 프레임 메모리(52)를 포함하고 있다. 신호 처리부(42)의 입력단과 출력단은 신호 처리 장치(50)의 입력단과 출력단이다.
앞선 실시예에서와 달리, 본 실시예의 신호 처리 장치(50)는 프레임 메모리(52)를 하나 구비한다. 프레임 메모리(52)는 한 클록에 하나의 동작만을 수행한다. 따라서 "1H" 주기 동안 한 행의 이전 영상 신호(Gn-1), 이전 보정 신호(G n-1'), 현재 영상 신호(Gn), 그리고 현재 보정 신호(Gn')를 처리하려면, 도 8에 도시한 바와 같이, 신호 처리부(56)는 데이터 인에이블 신호(DE)가 온 되는 시간(T) 중 처음 반 동안에 프레임 메모리(52)로부터 이전 영상 신호(Gn-1)와 이전 보정 신호(Gn-1')를 읽고, 다음 반 동안에 프레임 메모리(52)에 현재 영상 신호(Gn)와 현재 보정 신호(Gn')를 쓴다. 도 8에 보이는 ΔT는 프레임 메모리(52)가 읽기 또는 쓰기 동작을 수행하기 위하여 확보하는 여유 시간이다.
도 9는 외부 장치로부터 입력되는 현재 영상 신호(Gn)의 데이터(data[23:0]) 파형과 프레임 메모리(52)에 입출력되는 데이터(FM_data[31:0]) 파형을 보여준다. 위에서 설명한 것처럼 데이터를 처리하기 위하여 본 실시예에서는 클록 주파수를 1.5배한 클록(clock2)을 사용하고 데이터 비트수를 24비트에서 32비트로 변환한다. 그리고 프레임 메모리(52)는 DDR SDRAM을 사용한다. 그러면 전체적으로 영상 신호 처리 속도는 현재 영상 신호(Gn)의 입력 속도에 비하여 4배가 된다. 즉, 동일한 시간 동안, 예를 들면 2t 동안, 신호 처리부(56)는 2개의 데이터(data[23:0])를 받고, 프레임 메모리(52)에 8개의 데이터(FM_data[31:0])를 쓰거나 읽는다.
그러면 신호 처리부(56)가 프레임 메모리(52)에 대하여 이전 영상 신호(Gn- 1), 이전 보정 신호(Gn-1'), 현재 영상 신호(Gn), 그리고 현재 보정 신호(G n')를 처리하는 동작을 도 10 내지 도 13을 참조하여 상세하게 설명한다.
신호 처리부(56)는 신호 처리부(56) 내부에 행 단위의 데이터를 기억하는 행 메모리(도시하지 않음)를 복수 개 포함한다. 행 메모리는 듀얼 포트 램(dual port RAM) 또는 FIFO(First-In-First-Out)를 사용하여 구현할 수 있다. FIFO 및 듀얼 포트 램은 입력단과 출력단이 분리되어 있어서 입력단과 출력단에서 서로 다른 주파수를 갖는 클록에 동기시켜 서로 다른 타이밍으로 데이터를 입출력할 수 있다.
도 10 내지 도 13은 본 발명의 한 실시예에 따른 신호 처리부(56)의 제1 내지 제4 행 메모리에서의 읽기/쓰기 데이터의 파형도이다.
도 10 내지 도 13에서 프레임 메모리(52)는 "FM", 제1 행 메모리는 "LM1", 제2 행 메모리는 "LM2", 제3 행 메모리는 "LM3", 제4 행 메모리는 "LM4"로 각각 참조된다.
먼저 제1 행 메모리(LM1)와 제2 행 메모리(LM2)에 입출력되는 데이터의 파형을 도 10과 도 11을 참고로 하여 설명한다.
제1 행 메모리(LM1)는 한 행의 이전 영상 신호(Gn-1)를 기억하고, 제2 행 메모리(LM2)는 한 행의 이전 보정 신호(Gn-1')를 기억한다.
신호 처리부(56)는 클록(clock2)에 동기해서 프레임 메모리(52)에 기억되어 있는 32비트의 이전 영상 신호(Gn-1)와 이전 보정 신호(Gn-1')를 읽는다. 도 10에 보 이는 것처럼, 신호 처리부(56)는 이전 영상 신호(Gn-1)와 이전 보정 신호(Gn-1')를 클록(clock2)의 상승 에지와 하강 에지에서 각각 하나씩 번갈아 읽는다. 그러고 신호 처리부(56)는 읽은 32비트의 이전 영상 신호(Gn-1)와 이전 보정 신호(Gn-1')를 클록(clock2)에 동기하여 제1 행 메모리(LM1)와 제2 행 메모리(LM2)에 각각 쓴다.
도 11에 도시한 것처럼, 신호 처리부(56)는 제1 행 메모리(LM1)와 제2 행 메모리(LM2)에 각각 기억되어 있는 이전 영상 신호(Gn-1)와 이전 보정 신호(Gn-1')를 제1 행 메모리(LM1)와 제2 행 메모리(LM2)로부터 클록(clock1)에 동기하여 읽는다.
이전 영상 신호(Gn-1)와 이전 보정 신호(Gn-1')는 32비트 단위로 제1 행 메모리(LM1)와 제2 행 메모리(LM2)에 기억되어 있으므로 32비트 중 24비트를 추출하는 동작이 필요하다. 제1 행 메모리(LM1)를 예를 들어 설명하면, 신호 처리부(56)는 첫 클록에서 32비트의 데이터(R1, G1, B1, R2) 중 8비트 데이터(R2)를 임시 버퍼에 기억시키고, 나머지 24비트의 데이터(R1, G1, B1)만으로 비교 또는 연산 동작을 수행한다. 두 번째 클록에서 32비트의 데이터(G2, B2, R3, G3) 중 16비트 데이터(R3, G3)를 임시 버퍼에 기억시키고, 이전 클록에서 임시 버퍼에 기억시킨 8비트 데이터(R2)와 16비트 데이터(G2, B2)를 합하여 24비트 데이터(R2, G2, B2)를 생성하여 비교 또는 연산 동작을 수행한다. 세 번째 클록에서 32비트의 데이터(B3, R4, G4, B4) 중 24비트의 데이터(R4, G4, B4)를 임시 버퍼에 기억시키고, 이전 클록에서 임시 버퍼에 기억시킨 16비트 데이터(R3, G3)와 8비트 데이터(B3)를 합하여 24비트 데이터(R3, G3, B3)를 생성하여 비교 또는 연산 동작 을 수행한다. 네 번째 클록에서는 이전 클록에서 임시 버퍼에 기억시킨 24비트의 데이터(R4, G4, B4)를 그대로 연산 동작에 이용하면 된다.
마찬가지로 제2 행 메모리(LM2)에 기억되어 있는 이전 보정 신호(Gn-1')도 제1 행 메모리(LM1)와 같은 방식으로 읽는다.
다음으로 제3 행 메모리(LM3)와 제4 행 메모리(LM4)에 입출력되는 데이터의 파형을 도 12와 도 13을 참고로 하여 설명한다.
제3 행 메모리(LM3)는 한 행의 현재 영상 신호(Gn)를 기억하고, 제4 행 메모리(LM4)는 한 행의 현재 보정 신호(Gn')를 기억한다.
도 12에 보이는 것처럼, 신호 처리부(56)는 외부 장치로부터 클록(clock1)에 동기되어 입력되는 24비트의 현재 영상 신호(Gn[23:0])를 받아 32비트의 현재 영상 신호(Gn[31:0])로 변환하여 제3 행 메모리(LM3)에 쓴다. 즉, 신호 처리부(56)는 첫 번째 클록에서 입력된 24비트 데이터(R1, G1, B1)를 받아 임시 버퍼에 쓴다. 두 번째 클록에서는 입력된 24비트 데이터(R2, G2, B2) 중 16비트 데이터(G2, B2)를 임시 버퍼에 쓰고, 나머지 8비트 데이터(R2)와 이전 클록에서 임시 버퍼에 기억시킨 24비트 데이터(R1, G1, B1)를 합하여 생성된 32비트 데이터(R1, G1, B1, R2)를 제3 행 메모리(LM3)에 쓴다. 세 번째 클록에서는 입력된 24비트 데이터(R3, G3, B3) 중 8비트 데이터(B3)를 임시 버퍼에 쓰고, 나머지 16비트 데이터(R3, G3)와 이전 클록에서 임시 버퍼에 기억시킨 16비트 데이터(G2, B2)를 합하여 생성된 32비트 데이터(G2, B2, R3, G3)를 제3 행 메모리(LM3)에 쓴다. 네 번째 클록에서는 입력된 24비트 데이터(R4, G4, B4)와 이전 클록에서 임시 버퍼에 기억시킨 8비트 데이터(B3)를 합하여 생성된 32비트 데이터(B3, R4, G4, B4)를 제3 행 메모리(LM3)에 쓴다.
이와 같이 계속하면, 외부 장치로부터 입력되는 24비트의 영상 신호를 동일한 클록(clock1)에 동기되는 32비트의 영상 신호로 변환하여 행 메모리에 쓸 수 있다. 동일한 방식으로 제4 행 메모리(LM4)에 현재 보정 신호(Gn')를 쓸 수 있다.
도 13에 보이는 것처럼, 신호 처리부(56)는 제3 행 메모리(LM3)와 제4 행 메모리(LM4)에 각각 기억되어 있는 현재 영상 신호(Gn)와 현재 보정 신호(Gn')를 클록(clock2)에 동기하여 읽은 후 프레임 메모리(52)에 쓴다. 제3 및 제4 행 메모리(LM3, LM4)로부터는 한 클록 당 하나의 데이터를 읽지만 프레임 메모리(52)에는 한 클록 당 두 개의 데이터, 즉 현재 영상 신호(Gn)와 현재 보정 신호(Gn') 하나씩을 상승 에지와 하강 에지에서 번갈아 쓴다.
이와 같이, 하나의 프레임 메모리(52)와 4개의 행 메모리를 이용하면 현재 영상 신호(Gn), 현재 보정 신호(Gn'), 이전 영상 신호(Gn-1), 그리고 이전 보정 신호(Gn-1')를 기억하고 타이밍에 맞게 연산 처리를 할 수 있어 출력 보정 신호(Gn-1")를 생성할 수 있다.
한편 본 실시예의 신호 처리 장치(50)가 현재 영상 신호(Gn), 이전 영상 신 호(Gn-1), 그리고 이전 보정 신호(Gn-1')를 가지고 출력 보정 신호(Gn-1 ')를 생성하는 동작은 앞선 실시예와 동일하므로 그 설명을 생략한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 프레임 메모리에 기억되어 있는 이전 영상 신호와 이전 보정 신호를 프레임 메모리로부터 읽고, 외부 장치로부터 현재 영상 신호를 받아 이들로부터 현재 보정 신호와 출력 보정 신호를 생성하며, 현재 영상 신호와 현재 보정 신호를 프레임 메모리에 쓰고 출력 보정 신호를 출력함으로써, 액정의 느린 응답 속도를 개선할 수 있다.
또한 1개 또는 2개의 프레임 메모리를 사용함으로써 메모리의 비용을 줄일 수 있고 신호 처리 장치에서 사용되는 I/O 핀도 줄일 수 있어서 원가를 절감할 수 있다.

Claims (13)

  1. 제1 프레임 데이터 및 제2 프레임 데이터에 기초한 제1 보정 데이터, 그리고 상기 제2 프레임 데이터를 기억하는 프레임 메모리, 그리고
    외부 장치로부터의 제3 프레임 데이터와 상기 프레임 메모리로부터의 상기 제2 프레임 데이터에 기초한 제2 보정 데이터를 생성하여 상기 제3 프레임 데이터 및 상기 제2 보정 데이터를 상기 프레임 메모리에 쓰는 신호 처리부
    를 포함하는 신호 처리 장치.
  2. 제1항에서,
    상기 신호 처리부는 상기 제3 프레임 데이터와 상기 제1 보정 데이터에 기초한 제3 보정 데이터를 생성하는 신호 처리 장치.
  3. 제2항에서,
    상기 제1 보정 데이터가 제1 기준값보다 작고 상기 제3 프레임 데이터가 제2 기준값보다 크다는 조건을 충족하면 상기 제3 보정 데이터는 상기 제1 보정 데이터에 제1 설정값을 더한 값 또는 제2 설정값을 갖는 신호 처리 장치.
  4. 제3항에서,
    상기 조건을 충족하지 못하면 상기 제3 보정 데이터는 상기 제1 보정 데이터 와 동일한 값을 갖는 신호 처리 장치.
  5. 제1항에서,
    상기 프레임 메모리는 1 클록 당 데이터를 2개 읽거나 쓸 수 있는 DDR SDRAM(double data rate synchronous dynamic RAM)인 신호 처리 장치.
  6. 제5항에서,
    상기 프레임 메모리는,
    상기 제2 프레임 데이터 및 상기 제1 보정 데이터를 기억하는 제1 프레임 메모리, 그리고
    상기 제3 프레임 데이터 및 상기 제2 보정 데이터를 기억하는 제2 프레임 메모리
    를 포함하는 신호 처리 장치.
  7. 제6항에서,
    상기 제1 프레임 메모리와 상기 제2 프레임 메모리는 한 행 단위로 쓰기 동작과 읽기 동작을 번갈아 수행하는 신호 처리 장치.
  8. 제7항에서,
    상기 제1 프레임 메모리와 상기 제2 프레임 메모리 중 어느 한 프레임 메모리에 상기 제3 프레임 데이터와 상기 제2 보정 데이터를 번갈아 쓰고,
    상기 어느 한 프레임 메모리와 다른 프레임 메모리로부터 상기 제2 프레임 데이터와 상기 제1 보정 데이터를 번갈아 읽는
    신호 처리 장치.
  9. 제5항에서,
    상기 프레임 메모리가 동기하여 데이터를 처리하는 제1 클록의 주파수는 상기 제3 프레임 데이터가 상기 신호 처리부에 동기하여 입력되는 제2 클록의 주파수의 1.5배이고,
    상기 프레임 메모리가 처리하는 데이터의 비트수는 상기 외부 장치로부터의 데이터의 비트수의 4/3배인
    신호 처리 장치.
  10. 제9항에서,
    상기 신호 처리부는 행 단위의 데이터를 기억하는 행 메모리 포함하고,
    상기 제3 프레임 데이터가 상기 신호 처리부에 입력되는 시간(T) 중 처음 T/2 시간 동안 상기 프레임 메모리로부터 상기 제2 프레임 데이터와 상기 제1 보정 데이터를 읽어 상기 행 메모리에 쓰고,
    상기 시간(T) 중 나중 T/2 시간 동안 상기 행 메모리에 기억되어 있는 상기 제3 프레임 데이터와 상기 제2 보정 데이터를 읽어 상기 프레임 메모리에 쓰는
    신호 처리 장치.
  11. 제1항 내지 제10항 중 어느 한 항의 신호 처리 장치를 포함하는 액정 표시 장치.
  12. 외부 장치로부터 제1 프레임 데이터를 공급받는 단계,
    상기 제1 프레임 데이터와 프레임 메모리에 기억되어 있는 제2 프레임 데이터에 기초한 제1 보정 데이터를 생성하는 단계,
    상기 제1 프레임 데이터와 상기 프레임 메모리에 기억되어 있는 제2 보정 데이터에 기초한 제3 보정 데이터를 생성하는 단계, 그리고
    상기 제1 프레임 데이터와 상기 제1 보정 데이터를 상기 프레임 메모리에 쓰는 단계
    를 포함하는 신호 처리 방법.
  13. 제12항에서,
    상기 제1 프레임 데이터와 제1 기준값을 비교하고, 상기 제2 보정 데이터와 제2 기준값을 비교하는 단계를 더 포함하고,
    상기 제1 프레임 데이터가 상기 제1 기준값보다 크고 상기 제2 보정 데이터가 상기 제2 기준값보다 작으면 상기 제3 보정 데이터는 상기 제2 보정 데이터에 제1 설정값을 더한 값 또는 제2 설정값을 가지며,
    상기 제1 프레임 데이터가 상기 제1 기준값 이하이거나 상기 제2 보정 데이터가 상기 제2 기준값 이상이면 상기 제3 보정 데이터는 상기 제2 보정 데이터와 동일한 값을 갖는
    신호 처리 방법.
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