CN100488231C - 信号处理设备及显示设备 - Google Patents

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CN100488231C CNB2004100874539A CN200410087453A CN100488231C CN 100488231 C CN100488231 C CN 100488231C CN B2004100874539 A CNB2004100874539 A CN B2004100874539A CN 200410087453 A CN200410087453 A CN 200410087453A CN 100488231 C CN100488231 C CN 100488231C
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Abstract

提出了一种用于在没有诸如高帧存储器数目和高功耗之类的随带的成本增加因素的情况下改善图像质量的方法和设备。在一个方面，本发明是包括信号处理器和帧存储器的显示单元的信号处理设备。信号处理器以第一格式接收图像数据并以具有不同于第一格式的比特数和频率的第二格式来生成调节后的图像数据。信号处理设备可以包括：信号处理器、数据输出单元和帧存储器(例如，DDR存储器)。信号处理器接收具有指定数据率的图像数据并把所述图像数据分成图像数据的两个集合。数据输出单元接收图像数据的集合并生成具有更高数据率的重组后的图像数据。

Description

信号处理设备及显示设备
技术领域
本发明涉及信号处理设备和方法，以及包括信号过程设备的显示设备。
背景技术
液晶显示器(LCD)包括一对具有场生成电极的面板和一个布置在两个面板之间的具有介电各向异性的液晶层。通过使用电极而在液晶层中形成电场，并且通过调节电场生成期望的图像以便控制穿过液晶层的透光率。LCD设备包括平面显示(FPD)设备，它时常以使用用于像素控制的薄膜晶体管(TFT)的TFT-LCD的形式出现。
在过去主要用作为计算机监视器的TFT-LCD，变得更多地用于诸如电视屏幕之类的娱乐显示屏幕。其结果是，对于TFT-LCD而言，显示优质活动图像已经变得更重要。然而，因为传统上不使用TFT-LCD来显示快速运动的图像，所以需要对这些设备中的信号控制技术作出一些改进。目前，液晶分子不能十分快速地对施加的电场起反应以显示纯净的快速运动图像。需要花费一定的持续时间来给液晶电容器充电至靶电压。当靶电压与先前电压之间的差较大时，液晶电容器可能会花费比期望的持续时间更长的时间来达到靶电压。＂液晶电容器＂指的是一对生成电场的电极和安置在这对电极之间的液晶层。
解决液晶层充电时间较长的问题的一个解决方案就是动态电容补偿(DCC)。DCC方法需要向液晶电容器施加高于靶电压的调节电压，以便利用响应时间随液晶电容器两端电压增加而降低的事实。
然而，因为DCC根据两三个帧的比较来判断调节电压，所以它需要至少一个帧存储器来存储帧的图像数据。帧存储器需求是人们所不希望有的，因为它增加了生产成本和控制板的面积。
作为可选方案，可以把DDR(双数据率)存储器用作为帧存储器。然而，DDR存储器需要高频率的数据处理速度，这并不是总能达到的。因此，迫切需要一种用于在不需要帧存储器的额外成本或像高频处理速度这样的限制条件的情况下判断调节电压的方法。
发明内容
本发明包括通过转换图像数据的比特数和频率来减少所需帧存储器的数目的方法。在一个方面，本发明是一种包括信号处理器和帧存储器的显示单元的信号处理设备。信号处理器以第一格式接收当前图像数据并以第二格式生成调节后的当前图像数据，所述第一格式具有第一比特数和第一频率，所述第二格式具有第二比特数和第二频率的第二格式。帧存储器以第二格式存储图像数据。本发明还包括包含上述信号处理设备的显示设备。
在另一个方面中，本发明是一种处理显示设备中的数据的方法。所述方法需要接收具有第一比特数和第一频率的当前图像数据，并通过将所述位重排成第二比特数来格式转换当前图像数据，把第一频率改变为第二频率，并在帧存储器中存储具有第二比特数和第二频率的当前图像数据。调节后的当前图像数据是利用当前图像数据生成的。
在又一个方面中，本发明是一种显示单元的信号处理设备。所述设备包括：信号处理器、数据输出单元和帧存储器。信号处理器接收具有第一数据率的图像数据并把所述图像数据分成图像数据的第一子集和图像数据的第二子集。数据输出单元接收图像数据的第一子集和第二子集并生成具有第二数据率的重组后的图像数据。帧存储器根据第一时钟速率来存储重组后的图像数据。
在又一个方面，本发明是显示单元的信号处理设备，所述设备包括双数据率(DDR)存储器，数据输入单元和信号处理器。所述信号处理器从DDR存储器中接收图像数据并生成图像数据的第一子集和图像数据的第二子集。图像数据的第一子集和第二子集的数据率是从存储器中接收的图像数据的数据率的一半。信号处理器接收图像数据的第一和第二子集。
具体地，本发明提供一种显示单元的信号处理设备，所述设备包括：信号处理器，用于以第一格式接收当前图像数据，并以第二格式生成调节后的当前图像数据，所述第一格式具有第一比特数和第一频率，而所述第二格式具有第二比特数和第二频率；和帧存储器，用于以第二格式存储图像数据。其中所述信号处理器包括：数据转换器，用于将当前图像数据的比特数从第一比特数改变为第二比特数，以便以具有第二比特数和第一频率的中间格式来生成图像数据；和连接于数据转换器的内部存储器，其中所述内部存储器以中间格式接收当前图像数据，并将当前图像数据的频率从第一频率改变为第二频率。
本发明还提供一种显示单元的信号处理设备，所述设备包括：信号处理器，用于以第一格式接收当前图像数据，并以第二格式生成调节后的当前图像数据，所述第一格式具有第一比特数和第一频率，而所述第二格式具有第二比特数和第二频率；和帧存储器，用于以第二格式存储图像数据。其中第一比特数和第一频率的积等于第二比特数和第二频率的积。
本发明还提供一种显示单元的信号处理设备，所述设备包括：信号处理器，用于以第一格式接收当前图像数据，并以第二格式生成调节后的当前图像数据，所述第一格式具有第一比特数和第一频率，而所述第二格式具有第二比特数和第二频率；和帧存储器，用于以第二格式存储图像数据。其中所述帧存储器是第一帧存储器，进一步包括与独立于第一帧存储器的信号处理器相连的第二帧存储器，其中第一帧存储器执行写操作，而第二帧存储器执行读操作，并且其中两个帧存储器都以第二格式存储图像数据。
本发明还提供一种显示单元的信号处理设备，所述设备包括：信号处理器，用于以第一格式接收当前图像数据，并以第二格式生成调节后的当前图像数据，所述第一格式具有第一比特数和第一频率，而所述第二格式具有第二比特数和第二频率；和帧存储器，用于以第二格式存储图像数据。其中所述信号处理器具有多个行存储器，每个行存储器都能存储显示单元中的像素行的图像数据。
本发明还提供一种处理显示设备中的数据的方法，所述方法包括：接收具有第一比特数和第一频率的当前图像数据；通过对位进行重排来将当前图像数据格式变换成第二比特数；将第一频率改变为第二频率；在帧存储器中存储具有第二比特数和第二频率的当前图像数据；通过利用具有第二比特数和第二频率的当前图像数据来生成调节后的当前图像数据；以及取回第一帧的图像数据和第二帧的图像数据，并且比较第一帧的图像数据、第二帧的图像数据和当前图像数据以便生成调节后的当前图像数据。
本发明还提供一种显示设备，包括：具有数据线和栅极线的显示面板；数据驱动器，用于向数据线发送信号以显示预选的图像；栅极驱动器，用于向栅极线发送信号以显示预选的图像；和信号控制器，用于控制数据驱动器和栅极驱动器，其中所述信号控制器包括信号处理器，其以第一格式接收当前图像数据并以第二格式生成调节后的当前图像数据，所述第一格式具有第一比特数和第一频率，而第二格式具有第二比特数和第二频率。其中所述信号处理器包括：数据转换器，用于将当前图像数据的比特数从第一比特数改变为第二比特数，以便以具有第二比特数和第一频率的中间格式来生成图像数据；和连接于数据转换器的内部存储器，其中所述内部存储器以中间格式接收当前图像数据，并将当前图像数据的频率从第一频率改变为第二频率。
附图说明
图1是根据本发明实施例的LCD的框图；
图2是根据本发明实施例的LCD像素的等效电路图；
图3是根据本发明实施例的信号处理设备40的框图；
图4是图3中所示的信号处理设备的信号处理器的示例性框图；
图5举例说明了输入图4中所示的信号处理器的信号的示例性波形；
图6举例说明了来自数据转换器的输出信号的示例性波形；
图7举例说明了来自内部存储器和数据输出块的输出信号的示例性波形；
图8是根据本发明另一个实施例的信号处理设备的框图；
图9和10分别举例说明了图8中所示的信号处理器的输入输出信号的示例性波形；
图11举例说明了从帧存储器读取的或写入到帧存储器中的图像数据的示例性波形；
图12和13分别举例说明了在输入第N和第(N+1)帧期间、图8中所示的信号处理器的操作示例；
图14和15分别举例说明了在输入第N和第(N+1)帧期间、图8中所示的信号处理器的操作的另一个示例；
图16是根据一个实施例的包括数据输出单元的信号处理设备的框图；
图17是图16中所示的信号处理设备的元件的信号时序图；
图18是根据实施例的包括数据输入单元的信号处理设备的框图；
图19是图18中所示的信号处理设备的元件的信号时序图；
图20是根据另实施例的包括数据输出单元的信号处理设备的框图；
图21是图20中所示的信号处理设备的元件的信号时序图；
图22是根据另实施例的包括数据输入单元的信号处理设备的框图；和
图23是图22中所示的信号处理设备的元件的信号时序图。
具体实施方式
现在，将参照附图更详细地描述本发明，所述附图示出了本发明的优选实施例。然而，可以以许多不同的形式来具体化本发明，而且不应该把本发明理解为限于这里所阐述的实施例。
现在，将参照附图详细描述根据本发明实施例的信号处理设备和方法，以及包括信号处理设备的显示设备。
将参照图1和2详细描述根据本发明实施例的LCD。
图1是根据本发明实施例的LCD设备的框图，而图2是图1的LCD设备中的像素的图。
图1的LCD设备包括：LC面板组件300，以及连接于LC面板组件300的栅极驱动器(gate driver)400和数据驱动器500。灰色电压发生器连接于数据驱动器500。栅极驱动器400和数据驱动器500受信号控制器600的控制。LC面板组件300包括定义像素的多个显示信号线。显示信号线包括栅极线G1-Gn和数据线D1-Dm。基本上，像素是以矩阵形式排列的。
栅极线G1-Gn发送选通信号(gate signal)(也称为＂扫描信号＂)，而数据线D1-Dm发送数据信号。栅极线G1-Gn基本上彼此平行地延伸。数据线D1-Dm基本上彼此平行地延伸，并且基本上垂直于栅极线G1-Gn延伸的方向加以延伸。
每个像素都包括：连接于信号线G1-Gn和D1-Dm的开关元件Q、LC电容器CLC和存储电容器CST。LC电容器CLC和存储电容器CST都连接于开关元件Q。在一些实施例中，存储电容器CST可以省略。
图2示出了在下面板100上提供开关元件Q并且具有三个端子：连接于其中一条栅极线G1-Gn的控制端子、连接于其中一条数据线D1-Dm的输入端子、和连接于LC电容器CLC和存储电容器CST两者的输出端子。
LC电容器CLC包括在下面板100上提供的像素电极190和在上面板200上提供的普通电极270，以作为两个端子。安置在两个电极190和270之间的LC层3起介LC电容器CLC的绝缘材料的作用。像素电极190连接于开关元件Q，而普通电极270连接于普通电压Vcom，并且覆盖上面板200的整个表面。可以在下面板100上提供普通电极270，并且电极190和270两者都可以具有条形或斑纹的形状。
存储电容器CST是LC电容器CLC的辅助电容器。存储电容器CST包括像素电极190和在下面板100上提供的独立信号线(未示出)。独立信号线经由绝缘体覆盖在像素电极190上面，并且给所述独立信号线提供诸如普通电压Vcom之类的预定电压。作为选择，存储电容器CST包括像素电极190和覆盖在像素电极190上面的邻接栅极线(例如，先前的栅极线)，并且它们之间夹入绝缘层。
对于彩色显示设备而言，每个像素都能够通过包括红色、绿色和蓝色滤色器230的其中一个而代表一种颜色。滤色器230位于像素电极190上。在上面板200的区域中提供图2中所示的滤色器230。在可选的实施例中，滤色器230位于像素电极190上面或下面，并且是下面板100的一部分。
尽管未示出，但是一个或多个偏光器(polarizer)被附于至少一个面板100、200上。
现在返回图1，灰色电压发生器800生成与像素的透光率相关的多个灰色电压的两组。一组中的灰色电压相对于普通电压Vcom而言具有正极性，而另一组中的灰色电压相对于Vcom而言具有负极性。
栅极驱动器400连接于面板组件300的栅极线G1-Gn并合成来自外部设备的栅极导通电压Von和栅极截止电压Voff以生成施加到栅极线G1-Gn的选通信号。数据驱动器500连接于面板组件300的数据线D1-Dm，并将从灰色电压发生器800产生的灰色电压中选出数据电压施加到数据线D1-Dm。
信号控制器600控制栅极驱动器400和数据驱动器500。信号控制器600接收输入图像信号R、G和B并且从图形控制器(未示出)输入控制其显示的控制信号，比如像垂直同步信号Vsync、水平同步信号Hsync、主时钟MCLK和数据使能信号DE。在生成栅控信号CONT1和数据控制信号CONT2、并根据输入控制信号和输入图像信号R、G和B来处理适于操作面板组件300的图像信号R、G和B之后，信号控制器600向栅极驱动器400提供栅控信号CONT1，并且向数据驱动器500发送已处理的图像信号R′、G′和B′以及数据控制信号CONT2。在此时，信号控制器600的图像类型检测器620根据先前帧与当前帧之间的图像数据R、G和B的灰色中的差来判断图像的类型，例如它是静止图像还是运动图像。尔后，信号控制器600依照图像类型来调节图像数据。
栅控信号CONT1包括：用于告知帧的启动的垂直同步起始信号STV、用于控制栅极导通电压Von的输出时间的选通时钟信号CPV、和用于定义栅极导通电压Von的持续时间的输出使能信号OE。
数据控制信号CONT2包括：用于告知水平周期的启动的水平同步起始信号STH、用于指示向数据线D1-Dm施加数据电压的加载信号LOAD、用于(相对于普通电压Vcom)对数据电压的极性进行反相的反相控制信号RVS、和数据时钟信号HCLK。
数据驱动器500从信号控制器600那里接收像素行的图像数据R′、G′和B′的分组，并响应于来自信号控制器600的数据控制信号CONT2，把图像数据R′、G′和B′转换成从来自于灰色电压发生器800的灰色电压中选出的模拟数据电压。尔后，数据驱动器500将数据电压施加到数据线D1-Dm。
响应于来自信号控制器600的栅控信号CONT1，栅极驱动器400将栅极导通电压Von施加到栅极线G1-Gn，借此导通与之连接的开关元件Q。将施加到数据线D1-Dm上的数据电压经激活后的开关元件Q而提供给像素。
将数据电压与普通电压Vcom之间的差表示成LC电容器CLC的两端间电压，这个电压有时称为＂像素电压＂。LC电容器CLC中的LC分子具有依赖于像素电压数值的方向性，并且分子方向性确定穿过LC第3层(参见图2)的光偏振。偏光器把光偏振转换成某一级的透光率。
在一帧期间，通过按水平周期的单位(其用1H来表示，并且等于水平同步信号Hsync、数据使能信号DE和选通时钟信号的一个周期)重复上述过程，来顺序地给所有栅极线G1-Gn提供栅极导通电压Von。因此，借此在一帧期间将数据电压施加到所有像素。在帧之间，控制施加到数据驱动器500的反相控制信号RVS，以便将数据电压的极性反相(这称为＂帧反相＂)。也可以控制反相控制信号RVS，以便在一帧中将流入数据线中的数据电压的极性反相(这称为＂线反相＂)，或者在一个分组中将数据电压的极性反相(这称为＂点阵反相＂)。
现在，将详细描述能与上述LCD一起使用的信号处理设备。
图3是根据本发明实施例的信号处理设备40的框图，而图4是图3中所示的信号处理设备的信号处理器的示例性框图。
如图3所示，根据本发明实施例的信号处理设备40包括：信号处理器42和与之连接的帧存储器44。信号处理器42的输入和输出充当信号处理设备40的输入和输出。
信号处理器42包括：数据转换器46、连接于数据转换器46的内部存储器47、连接于内部存储器47的数据输出块48、以及连接于数据输出块48并且具有充当信号处理设备40输出的数据调节器49。
数据转换器46从外部设备中接收24位图像数据R、G和B，并且把24位图像数据(R、G和B)转换成适合于帧存储器44的32比特数据。所述24比特输入图像数据包括8比特红色子数据R、8比特绿色子数据G和8比特蓝色子数据B，并且以第一预定时钟频率(例如108兆赫)来发送所述24位输入图像数据，并且也以第一预定时钟频率来发送转换后32比特数据。
把来自数据转换器46的32比特数据存储在诸如内部存储器47之类的暂时存储器中。内部存储器47具有彼此分离的输入端子和输出端子，以便输出频率与输入频率不同。例如，给内部存储器47的输入端子提供具有第一预定频率(例如，108兆赫)的时钟信号，而给内部存储器47的输出端子提供具有第二预定频率(例如，81兆赫)的时钟信号，所述第二预定频率即第一预定频率的四分之三。内部存储器47可以包括FIFO(先进先出)存储器或双端口RAM。
数据输出块48从内部存储器47中读出32比特数据，并以第二预定频率将数据写入到帧存储器44中。
现在，详细描述信号处理器42中的图像数据的频率和比特数的转换。
图5举例说明了输入图4中所示的信号处理器的输入信号的示例性波形，图6举例说明了来自数据转换器的输出信号的示例性波形，而图7举例说明了来自内部存储器和数据输出块的输出信号的示例性波形。
图5示出了包括三个8位子数据(data[23:16]、data[15:8]和data[7:0])的输入信号处理器42的24位输入图像数据R、G和B中的每一个。图5中所示的参考字符＂T＂表示与第一预定频率相对应的周期。
图6示出了由数据转换器46转换的32比特数据(data[31:24]、data[23:16]、data[15:8]和data[7:0])。详细地讲，数据转换器46使以第一输入时钟输入的三个输入数据R1、G1、和B1与以第二输入时钟输入的输入子数据R2同步，以便生成包括四个子数据RI、G1、B1和R2的第一个32位图像数据，并且数据转换器46以第一输出时钟输出第一个32位图像数据。同样，数据转换器46使以第二输入时钟输入的两个输入子数据G2和B2同步与以第三输入时钟输入的两个子数据R3和G3同步，以便生成包括四个子数据G2、B2、R3和G3的第二个32位图像数据，并且数据转换器46以第二输出时钟输出第二个32位图像数据。同样，使以第三输入时钟输入的输入子数据B3以及以第四输入时钟输入的三个子数据R4、G4和B4同步，以便形成包括四个子数据B3、R4、G4和B4的(即以第三输出时钟输出的)第三个32位图像数据。数据转换器46再次以第四输出时钟输出第三个32位图像数据B3、R4、G4和B4。在四个时钟(或4T)期间，从数据转换器46输出的32位输出图像数据R1-B4的数目继而等于输入到数据转换器46中的24位输入图像数据R1-B4的数目。
如上所述，内部存储器47的输出时钟频率(即第二预定时钟频率)等于内部存储器47的输入时钟频率(即第一预定时钟频率)的四分之三。换言之，内部存储器47的输出时钟周期(4T/3)等于内部存储器47的输入时钟周期(T)的三分之四。图7示出了在三个输出时钟周期(4T)期间从内部存储器47输出三个32位图像数据R1-B4。因此，在指定周期(4T)期间，输出数据的数目等于输入数据的数目。
综上，将24位输入图像数据转换成32位输出图像数据以及将输入时钟频率转换输出时钟频率等于输入时钟频率的24/32倍，即3/4倍，所述输入时钟频率在指定周期内使输入图像数据的数目与输出图像数据的数目相等。换言之，当输入图像数据的比特数乘以输入时钟频率等于输出图像数据的比特数乘以输出时钟脉冲频率时，在指定周期内输入图像数据的数目与输出图像数据的数目是相同的。
上述信号处理器42把24比特数据转换成32比特数据，以便能存储32位图像数据的帧存储器44可以充分地使用它的存储量。
例如，由于一个像素需要24位的图像数据，因而具有1280×1024个像素的SXGA(特大的延伸后的图形阵列)显示设备需要对应一帧的1,280×1024×24＝31,457,280位的图像数据。如果向能存储32比特数据的帧存储器提供24比特数据的话，那么剩余的8比特数据存储量就是无用的，并且将由帧存储器提供的存储SXGA显示设备的帧数据的总存储量等于1,280×1,024×32＝41,943,040，即大于总数据位。其结果是，64兆位的帧存储器只能存储SXGA显示设备的一帧数据。然而，如果上述帧存储器44具有64兆位的存储容量，那么就能够存储SXGA显示设备的两帧数据。
帧存储器44按照将最新输入的帧数据存为其中先前存储的两帧之一的替代物的方式，来存储两帧的32比特数据。
数据调节器49从帧存储器44中接收两帧的图像数据，并且调节该图像数据。详细地讲，数据调节器49比较两帧间的图像数据，并根据比较结果来处理该图像数据以生成调节后的数据R′、G′和B′。例如，数据调节器49将一帧的图像数据(在下文中称为‘当前帧’)与紧跟在当前帧前的另一帧(在下文中称为＂先前帧＂)的图像数据进行比较，并调节当前帧的图像数据(在下文中称为＂当前图像数据＂)。可以从数据输出块48而不是帧存储器44那里提供两帧数据中之一的图像数据(例如，当前图像数据)。
把调节后的图像数据R′、G′和B′发送到图1中所示的数据驱动器500。
可以将信号处理设备40归入到信号控制器600中，具体来讲，信号控制器600只包括信号处理器42。
根据本实施例的图像数据的比特数和频率的转换减少了帧存储器的所需数量，并减小了时钟频率以便降低电磁干扰。
现在，参照图8详细描述根据本发明另一个实施例的信号处理设备。
图8是根据本发明另一个实施例的信号处理设备的框图。
参照图8，根据本实施例的信号处理设备50包括：信号处理器52以及连接于该信号处理器52的第一和第二帧存储器54和56。
第一和第二帧存储器54和56可以包括DDR RAM(双数据率随机存取存储器)。也称为DDR SDRAM(同步动态随机存储器)的DDR RAM在施加到它上的时钟的上升沿和下降沿处进行读和写。相反地，SDR SDRAM(单数据率SDRAM)或SDRAM在时钟的上升沿或者下降沿处进行读或写。因此，DDR RAM具有两倍于SDRAM的速度。换言之，DDR RAM存储一定量的数据所需的时间是SDRAM所需时间的一半。
参照图9-11，详细描述图8中所示的信号处理设备的操作。
图9和10分别举例说明了图8中所示的信号处理器的输入输出信号的示例性波形，而图11举例说明了从帧存储器中读取的或写入到帧存储器中的图像数据的示例性波形。
参照图9，以对应于时钟频率(例如54兆赫)的第一时钟周期1.5T′输入48位的输入图像数据。输入信号处理器52的48位输入图像数据中的每一个都包括三个16位子数据(data[47:32]、data[31:16]和data[15:0])，由此在相当于四个第一时钟周期的指定时间X内输入十二个16位子数据。
参照图10，信号处理器52将处于第一时钟频率的48位输入图像数据转换成处于第二时钟频率(例如81兆赫)的32位输出图像数据(data[31:16]和data[15:0])。所述转换是以基本上与先前实施例中的一样的方法执行的，因此省略对它的详细说明。在此，T′是对应于第二时钟频率的第二时钟周期，并且等于第一时钟周期的三分之二。在相当于六个第二时钟周期的指定时间X内转换十二个16位子数据。
因此，在指定周期X期间，输出数据的数目等于输入数据的数目。
参照图11，帧存储器54和56在具有第二时钟频率的时钟的上升沿和下降沿处进行读或写。因此，处理十二个16位输入子数据所需的时间相当于等于0.5X的三个时钟周期。其结果是，这个实施例用一半的输入时间将图像数据存储到帧存储器54中56。
第一帧存储器54和第二帧存储器56经由各自的数据总线而连接于信号处理器52。这意味着信号处理器52能够独立且同时地访问帧存储器54和56。相反地，第一和第二帧存储器54和56优选地共享公用地址总线。
信号处理器52对第一和第二帧存储器54和56中的一个进行写，同时对帧存储器54和56中的另一个进行读，这将参照图12-15作详细描述。
图12和13分别举例说明了在输入第N帧和第(N+1)帧期间图8中所示的信号处理器的操作的示例。
假定根据本实施例的LCD包括多个像素行，例如m个像素行。如图10所示，在转换比特数和时钟频率之后的第N帧图像数据用D(N)表示，第N帧图像数据当中的第i个像素行中的图像数据(在下文中称为＂第i行数据＂)用D(N)i表示，而第N帧图像数据当中的第i个像素行和第(i+1)个像素行中的图像数据用D(N)i，i+1表示。
参照图12，信号处理器52处理转换后的图像数据行。信号处理器52包括多个行存储器(未示出)，每个行存储器都能存储像素行的图像数据。
假定第一帧存储器(M1)54对第N帧图像数据进行写，而第二帧存储器(M2)56对第(N-1)帧的图像进行读。
在输入第N帧的第一行数据D(N)1期间，信号处理器52把D(N)1存储到第一行存储器(未示出)中。
在输入第N帧的第二行数据D(N)2期间，信号处理器52将D(N)1从第一行存储器写入到第一帧存储器54中，并且它把D(N)2存储到第二行存储器(未示出)中，并把D(N)2写入到第一帧存储器54中。同时，信号处理器52从第二帧存储器56中读D(N-1)1和D(N-1)2，并将它们存储到第三和第四行存储器(未示出)中。在周期1H期间，帧存储器54和56能够处理两个像素行的图像数据。
在输入第N帧的第三行数据D(N)3期间，信号处理器52比较第(N-2)帧、第(N-1)帧和第N帧的图像数据以供数据调节。详细地讲，信号处理器52读取存储在第一行存储器中的D(N)1、读取存储在第三行存储器中的D(N-1)1和读取存储在第二帧存储器56中的D(N-2)1，并比较它们以便生成调节后的图像数据。同时，信号处理器52把D(N)3存储到已经存储了D(N)1的第一行存储器中。这无需另外的附加行存储器。此外，信号处理器52将D(N-1)1和D(N-1)2写入到第一帧存储器54中，并且它从第二帧存储器56中读D(N-2)1和D(N-2)2，并将它们存储到第五和第六行存储器(未示出)中以供数据比较。
在输入第N帧的第四行数据D(N)4期间，信号处理器52对存储在第二行存储器中的D(N)2、存储在第四行存储器中的D(N-1)2和存储在第六行存储器中的D(N-2)2进行读，并比较它们以便生成调节后的图像数据。同时，信号处理器52把D(N)4存储到已经存储了D(N)2的第二行存储器中。这无需另外的行存储器。此外，信号处理器52把D(N-1)3写入到第一帧存储器54中，并且它把D(N-2)4存储到第二行存储器中，并将它写入到第一帧存储器54中。另外，信号处理器从第二帧存储器56中读D(N-1)3和D(N-1)4，并把它们存储到第三和第四行存储器中以供数据比较。
信号处理器52从第五个像素行和第m个像素行开始重复图像数据的操作。
照此，信号处理器52把D(N)写入到第一帧存储器54中，以便第一帧存储器54存储D(N)和D(N-1)，第二帧存储器56存储D(N-1)和D(N-2)，借此两个帧存储器54和56都存储了三帧数据。此外，信号处理器52从帧存储器54和56中读并写入到所述帧存储器54和56中，同时比较第(N-2)帧、第(N-1)帧和第N帧以便生成调节后的图像数据。
参照图13，在输入第(N+1)帧的图像数据期间，第一帧存储器54和第二帧存储器56交换它们的角色，以便第一帧存储器54执行读操作，而第二帧存储器56执行写操作。也就是说，信号处理器52对存储在第一帧存储器54中的D(N)和D(N-1)进行读，并把它们存储到行存储器中以供数据比较，并且它把从外部设备中输入的D(N+1)和存储在行存储器中的D(N)写入到第二帧存储器56中。然后，第一帧存储器54存储D(N)和D(N-1)，而第二帧存储器56存储D(N+1)和D(N)。
由于第(N+1)帧的操作基本上与第N帧的操作相同，因而省略信号处理器52以及帧存储器54和56的这类操作的详细说明。
为相继的帧重复这一操作。
图14和15分别举例说明了在输入第N帧和第(N+1)帧期间、图8中所示的信号处理器的操作的另一个示例。
如图10所示，第N帧的转换后的图像数据用D(N)表示，所述转换后的图像数据除以16位得到多个数据段，并且第i个数据段用D(N)(i)表示，而第i个数据段至第(i+1)个数据段用D(N)(i，j)表示。
参照图14，把八个16位图像数据输入到信号处理器52中，并且信号处理器52按多个时钟单位(例如四个时钟单位)处理转换后的图像数据。信号处理器52可以包括诸如触发器之类的能够存储八个16比特数据的多个存储器(未示出)。
假定第一帧存储器(M1)54对第N帧的图像数据进行写，而第二帧存储器(M2)56对第(N-1)帧的图像进行读。
在首先的四个时钟(即第一到第四时钟)期间，信号处理器52把D(N)(1，8)存储到第一存储器中。
在其次的四个时钟(即第五到第八时钟)期间，信号处理器52把D(N)°(9，16)存储到第二存储器中。另外，将存储在第一存储器中的D(N)(1，8)写入到第一帧存储器54中，从第二帧存储器56中读D(N-1)(1，8)并在第五和第六时钟期间将其存储在第三存储器中。在第七和第八时钟期间，从第三存储器中读D(N-1)(1，8)并将其写入到第一帧存储器54中，从第二帧存储器56中读D(N-2)(1，8)并将其存储到第四存储器中。
与此同时，信号处理器52读出并比较第N帧、第(N-1)帧和第(N-2)帧的图像数据，以供在第七和第八时钟期间进行数据调节。详细地讲，逐位读出存储在第一存储器中的D(N)(1，8)、存储在第三存储器中的D(N-1)(1，8)和存储在第四存储器中的D(N-2)(1，8)，并生成调节后的图像数据。
在第三个的四个时钟(即第九到第十二时钟)期间，信号处理器52把D(N)(17，24)存储到第一存储器中。另外，在第九和第十时钟期间，将存储在第二存储器中的D(N)(9，16)写入到第一帧存储器54中，从第二帧存储器56中读出D(N-1)(9，16)并将其写入到第三存储器中。在第十一和第十二时钟期间，从第三存储器中读出D(N-1)(9，16)并将其写入到第一帧存储器54中，并且把来自第二帧存储器56的D(N-2)(9，16)存储在第四存储器中。
在第十一和第十二时钟期间，信号处理器52顺序地读出并比较存储在第二存储器中的D(N)(9，16)、存储在第三存储器中的D(N-1)(9，16)和存储在第四存储器中的D(N-2)(9，16)，并生成调节后的图像数据。
照此，在连续的时钟期间，处理第N帧的所有图像数据。
因此，把D(N)写入到第一帧存储器54中，并由此把D(N)和D(N-1)存储在第一帧存储器54中，而把D(N-1)和D(N-2)存储在第二帧存储器56中，以便两个帧存储器54和56都存储三帧的图像数据。另外，信号处理设备对帧存储器54和56进行读和写，并且读取和比较第(N-2)帧、第(N-1)帧和第N帧的图像数据，以便生成调节后的图像数据。
参照图15，在输入第(N+1)帧的图像数据期间，第一帧存储器54和第二帧存储器56交换它们的角色，以便第一帧存储器54执行读操作，而第二帧存储器56执行写操作。也就是说，信号处理器52读取存储在第一帧存储器54中的D(N)和D(N-1)，并把它们存储到存储器中以供数据比较，并且它将从外部设备输入的D(N+1)和存储在存储器中的D(N)写入到第二帧存储器56中。然后，第一帧存储器54存储D(N)和D(N-1)，而第二帧存储器56存储D(N+1)和D(N)。
因为其第(N+1)帧的操作基本上与第N帧相同，所以省略信号处理器52以及帧存储器54和56的这类操作的详细说明。
为相继的帧重复这一操作。
根据本实施例，按四个时钟的单位进行图像数据处理无需行存储器。代替使用所述这些存储器，而使用的具有小存储容量的存储器以减小信号处理设备的尺寸和降低生产成本。
可以改变用于信号处理器52以及帧存储器54和56的图像数据处理的单元中所包含的时钟的时间和数目。
如上所述，输入图像数据的比特数和频率的转换能够让一个帧存储器存储两帧的图像数据，并且结合上述比特数和频率转换的DDR RAM能够让两个帧存储器存储用于数据调节的三帧的图像数据。例如，图像数据能够通过比较三帧的图像数据来加以调节。
与此同时，信号处理设备可以进一步包括：用于直接向DDR存储器发送图像数据/从DDR存储器那里接收图像数据的数据输入/输出单元，下面将详细描述所述数据输入/输出单元。数据输入/输出单元可以安置在信号处理器和DDR存储器之间。
现在，将参照图16-19详细描述根据本发明实施例的、包括DDR存储器的信号处理设备。
图16是根据实施例的包括数据输出单元的信号处理设备的框图，而图17是图16中所示的信号处理设备的元件的信号时序图。
参照图16，根据本实施例的信号处理设备包括：信号处理器60、数据输出单元64和DDR存储器62。该数据输出单元64包括多路复用器642和触发器644。
将来自信号处理器60的32位输入图像数据(data1[31:0]和data2[31:0])输入到多路复用器642的输入端子D0和D1中。将具有预定周期T的第一时钟(clock1)输入到多路复用器642的选择端子S中，并且多路复用器642与第一时钟(clock1)同步地经输出端子Q将其中一个图像数据(data1[31:0]和data2[31:0])输入到输入端子D0和D1中。详细地讲，当第一时钟(clock1)为高电平时，多路复用器642输出输入端子D0的图像数据(data1[31:0])，而当第一时钟(clock1)为低电平时，它输出输入端子D1的图像数据(data2[31:0])。参照图17，多路复用器642通过交替地排列图像数据(data1[31:0]、data2[31:0])来将它们合成，以便生成具有等于输入数据(data1[31:0]、data2[31:0])的周期(T)的二分之一周期(T/2)的输出数据(data_OUT1[31:0])。将输出数据(data_OUT1[31:0])输入到触发器644中。触发器644与第二时钟(clock2)的上升沿同步地输出由其输入端子D经其输出端子Q接收到的图像数据(data_OUT1[31:0])。将触发器644的输出图像数据(data_OUT2[31:0])输入到DDR存储器62中并且与第一时钟(clock1)同步地被存储在其中。如图17所示，在数据输出单元64中使用的第二时钟(clock2)的频率(2/T)是在DDR存储器62中使用的第一时钟(clock1)的频率(1/T)的两倍。
图18是根据实施例的包括数据输入单元的信号处理设备的框图，而图19是图18中所示的信号处理设备的元件的信号时序图。
参照图18，信号处理器包括：信号处理器60、数据输入单元65和DDR存储器62。数据输入单元65包括第一和第二多路复用器654和655以及第一至第三触发器652、656和657。
将来自DDR存储器62的图像数据DDR_data输入到第一触发器652中，并且与上述第二时钟(clock2)的上升沿同步地将第一触发器652的输入端子D的图像数据(data[31:0])从第一触发器652的输出端子Q那里输出。将第一触发器652的输出数据(data_IN[31:0])输入到第一多路复用器654的输入端子D0和第二多路复用器655的输入端子D1中。由于第二多路复用器654的输入端子D1和输出端子Q彼此相连，而第三多路复用器655的输入端子D0和输出端子彼此相连，因此第一和第二多路复用器654和655把具有周期0.5T的图像数据(data_IN[31:0])转换成具有周期T的图像数据，并输出它们。将等于DDR存储器62的工作时钟(DDR_clock)的上述第一时钟(clock1)输入到第一和第二多路复用器654和655的选择端子S中，第一多路复用器654输出图像数据(data_IN[31:0])当中的奇数图像数据(data1_IN[31:0])，而第二多路复用器655与第一时钟(clock1)同步地输出偶数图像数据(data2_IN[31:0])。通过第二和第三触发器656和657将图像数据(data1_IN[31:0]、data2_IN[31:0])都输入到信号处理器60中。类似于上面描述的数据输出单元64，如图19所示，在数据输入单元65中使用的第二时钟(clock2)的频率2/T是在DDR存储器62中使用的第一时钟(clock1)的频率1/T的两倍。
现在，将参照图20-23详细描述根据本发明的其它实施例的信号处理器。
图20是根据另一个实施例的包括数据输出单元的信号处理设备的框图，而图21是图20中所示的信号处理设备的元件的信号时序图。
参照图20，根据本实施例的数据处理装置包括：信号处理器60、连接于该信号处理器60的用于合成输入图像数据的数据输出单元66、以及连接于该数据输出单元66的DDR存储器62。
数据输出单元66包括：连接于信号处理器60的第一和第二触发器661和662、具有连接于第一和第二触发器661和662的输入端子以及连接于DDR存储器62的输出端子的多路复用器663、以及用于生成延迟时钟(DDR_clock1)并将延迟时钟(DDR_clock1)输入到DDR存储器62中的时钟延迟单元664。延迟时钟(DDR_clock1)是通过按预定时间量dT来延迟具有预定周期(T)的输入时钟(clock)而获得的，将所述延迟时钟输入到第一和第二触发器661和662以及多路复用器663中。
现在，参照图21详细描述图20中所示的信号处理器的操作。
信号处理器60从外部设备那里接收图像数据，并把所述图像数据分成将要与具有预定周期的输入时钟(clock)同步输出的两个子数据。在这个实施例中，信号处理器60把32位奇数图像数据(data1[31:0])输出到第一触发器661的输入端子D，并把偶数图像数据(data2[31:0])输出到第二触发器662的输入端子D。
第一触发器661与输入时钟(clock)的上升沿同步地将输入图像数据(data1[31:0])锁存到输出端子Q中，第二触发器662与输入时钟(clock)的下降沿同步地将图像数据(data2[31:0])输入到输出端子Q中。然后，如图21所示，第一触发器661的输出图像数据(data3[31:0])和第二触发器662的输出图像数据(data4[31:0])按输入时钟(clock)的半个周期(0.5T)进行交替。
将图像数据(data3[31:0]和data4[31:0])输入到多路复用器663的输入端子D0和D1中。将输入时钟(clock)输入到多路复用器663的选择端子S中，并且多路复用器663与输入时钟(clock)同步地将输入到输入端子D0和D1的其中一个图像数据经输出端子Q输出Q。详细地讲，当输入时钟(clock)为高电平时，多路复用器663输出输入端子D0的图像数据(data3[31:0])，而当输入时钟(clock)为低电平时，它输出输入端子D1的图像数据(data4 31:0))。参照图21，多路复用器663将来自第一和第二触发器661和662的输出图像数据(data3[.31:0]、data4[31:0])合成，以便生成具有等于输入数据(data1[31:0]、data2[31:0])的半个周期(T)的周期(0.5T)的输出数据。图像数据的合成交替地输出来自第一和第二触发器661和662的输出图像数据(data3[31:0]、data4[31:0])。
将输出数据(data_OUT[31:0])输入到DDR存储器62中。DDR存储器62在来自于时钟延迟单元664的延迟时钟(DDR_clock1)的上升沿和下降沿将图像数据(data_OUT[31:0])写入到适当的地址中。为图像数据(data_OUT[31:0])确定延迟时钟(DDR_clock1)的延迟时间dT来获得建立时间和保持时间的界限，以便DDR存储器62正常地处理图像数据(data_OUT[31:0])。
参照图21，在数据输出单元66中使用的输入时钟(clock)的频率(1/T)等于在DDR存储器62中使用的延迟时钟(DDR_clock1)的频率(1/T)。
图22是根据另一个实施例的包括数据输入单元的信号处理设备的框图，而图23是图22中所示的信号处理设备的元件的信号时序图。
参照图22，根据本发明另一个实施例的信号处理器包括：存储图像数据的DDR存储器62、连接于该DDR存储器62并从该DDR存储器62中划分图像数据的数据输入单元67、以及连接于该数据输入单元67的信号处理器60。
数据输入单元67包括：具有连接于DDR存储器62的输入端子和连接于信号处理器60的输出端子的第一和第二触发器672和673、以及生成延迟时钟(DDR_clock1)并将延迟时钟(DDR_clock1)输入到DDR存储器62中的时钟延迟单元671。延迟时钟(DDR_clock1)是通过按预定时间量dT来延迟具有预定周期(T)的输入时钟(clock)而获得的，将所述延迟时钟输入到第一和第二触发器672和673中。
现在，参照图23详细描述图22中所示的信号处理器的操作。
DDR存储器62与延迟时钟(DDR_clock1)的上升沿和下降沿同步地输出存储在具有周期0.5T的DDR存储器62中的图像数据DDR_data。将输出图像数据DDR_data输入到第一和第二触发器672和673中。
第一触发器672与输入时钟(clock)的上升沿同步地输出图像数据DDR_data当中的奇数数据(data3_IN[31:0])，第二触发器673与输入时钟(clock)的下降沿同步地输出偶数数据(data4_IN[31:0])。将按周期T变化的奇数数据(data3_IN[31:0])和偶数数据(data4_IN[31:0])输入到信号处理器60中。
信号处理器60接收并调节来自第一和第二触发器672和673的图像数据，并输出调节后的图像数据。
与此同时，确定延迟时钟(DDR_clock1)的延迟时间dT，以便DDR存储器62以及第一和第二触发器672和673及时地处理图像数据并为信号处理器60提供处理后的图像数据。
参照图23，类似于前面的实施例，在数据输入单元67中使用的输入时钟(clock)的频率(1/T)等于在DDR存储器62中使用的延迟时钟DDR_clock1的频率(1/T)。
根据本发明另一个实施例的信号处理设备可以既包括数据输出单元66又包括数据输入单元67。信号处理器60可以包括数据输出单元66或数据输入单元67。
如上所述，根据本实施例的数据输出单元66和数据输入单元67使用具有频率(1/T)(等于信号处理器中使用的频率)的时钟信号，而在前面的实施例中，数据输出单元64和数据输入单元65使用具有频率(2/T)的时钟信号。因此，根据本实施例的信号处理设备减少了功耗和电磁干扰，并且减轻了产生高频率时钟信号的复杂度，从而降低了生产成本。
尽管在上文已经详细描述了本发明的优选实施例，但是这对于本领域的技术人员来说应显然理解的是：在此所讲授的基本发明构思的许多变形和/或修改都将落入在所附权利要求中限定的本发明的精神和范围。

Claims (7)

1.一种显示单元的信号处理设备，所述设备包括：
信号处理器，用于以第一格式接收当前图像数据，并以第二格式生成调节后的当前图像数据，所述第一格式具有第一比特数和第一频率，而所述第二格式具有第二比特数和第二频率；和
帧存储器，用于以第二格式存储图像数据，
其中所述信号处理器包括：
数据转换器，用于将当前图像数据的比特数从第一比特数改变为第二比特数，以便以具有第二比特数和第一频率的中间格式来生成图像数据；和
连接于数据转换器的内部存储器，其中所述内部存储器以中间格式接收当前图像数据，并将当前图像数据的频率从第一频率改变为第二频率。
2.根据权利要求1所述的设备，进一步包括：
连接于内部存储器的数据输出块，所述数据输出块以第二格式接收当前图像数据，并将当前图像数据转发到帧存储器；和
连接于数据输出块和帧存储器的数据调节器，所述数据调节器接收第一帧的图像数据和第二帧的图像数据，所述数据调节器比较第一帧的图像数据以及第二帧的图像数据，以便生成调节后的当前图像数据。
3.根据权利要求2所述的设备，其中所述数据调节器从帧存储器中取回第一帧的图像数据和第二帧的图像数据。
4.根据权利要求2所述的设备，其中所述数据调节器从数据输出块中取回第一帧的图像数据，并从帧存储器中取回第二帧的图像数据。
5.根据权利要求3所述的设备，其中第一比特数是24比特的倍数，而第二比特数是32比特。
6.根据权利要求3所述的设备，其中所述内部存储器包括先进先出FIFO存储器或者双端口RAM。
7.一种显示设备，包括：
具有数据线和栅极线的显示面板；
数据驱动器，用于向数据线发送信号以显示预选的图像；
栅极驱动器，用于向栅极线发送信号以显示预选的图像；和
信号控制器，用于控制数据驱动器和栅极驱动器，其中所述信号控制器包括信号处理器，其以第一格式接收当前图像数据并以第二格式生成调节后的当前图像数据，所述第一格式具有第一比特数和第一频率，而第二格式具有第二比特数和第二频率，
其中所述信号处理器包括：
数据转换器，用于将当前图像数据的比特数从第一比特数改变为第二比特数，以便以具有第二比特数和第一频率的中间格式来生成图像数据；和
连接于数据转换器的内部存储器，其中所述内部存储器以中间格式接收当前图像数据，并将当前图像数据的频率从第一频率改变为第二频率。
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