KR20050050884A

KR20050050884A - 신호 처리 장치 및 방법

Info

Publication number: KR20050050884A
Application number: KR1020030084534A
Authority: KR
Inventors: 권수현
Original assignee: 삼성전자주식회사
Priority date: 2003-11-26
Filing date: 2003-11-26
Publication date: 2005-06-01
Also published as: TWI263193B; CN100555391C; US8144092B2; JP4890756B2; JP2005157365A; US7508395B2; KR100992133B1; US20090207181A1; US20050140686A1; CN1645464A; TW200529159A

Abstract

본 발명은 신호 처리 장치에 관한 것으로, 이 신호 처리 장치는 2 프레임의 데이터를 기억하는 프레임 메모리, 그리고 외부 장치로부터 1 행의 입력 데이터가 입력되는 기간에 해당하는 시간 동안 2 행의 데이터를 상기 프레임 메모리에 쓰거나 상기 프레임 메모리로부터 읽는 신호 처리부를 포함한다. 본 발명에 의하면, 프레임 메모리로 DDR SDRAM을 사용하고 입력되는 영상 데이터의 비트수와 클록 주파수를 조정함으로써 한 개의 프레임 메모리를 사용하고도 2 프레임 데이터를 기억할 수 있으며, 이에 따라 프레임 메모리가 차지하는 실장 면적을 줄일 수 있으며 원가도 절감할 수 있다.

Description

신호 처리 장치 및 방법 {APPARATUS AND METHOD FOR PROCESSING SIGNALS}

본 발명은 신호 처리 장치 및 방법에 관한 것으로서, 특히 복수의 프레임 데이터를 기억하기 위하여 메모리를 이용하는 신호 처리 장치 및 방법에 관한 것이고, 동 신호 처리 장치를 포함하는 표시 장치에 관한 것이다.

일반적인 액정 표시 장치는 화소 전극 및 공통 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 화소 전극은 행렬의 형태로 배열되어 있고 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압을 인가 받는다. 공통 전극은 표시판의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다. 화소 전극과 공통 전극 및 그 사이의 액정층은 회로적으로 볼 때 액정 축전기를 이루며, 액정 축전기는 이에 연결된 스위칭 소자와 함께 화소를 이루는 기본 단위가 된다.

이러한 액정 표시 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이때, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임별로, 행별로, 또는 도트별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.

이러한 액정 표시 장치는 휴대가 간편한 평판 표시 장치(flat panel display, FPD) 중에서 대표적인 것으로서, 이 중에서도 박막 트랜지스터(thin film transistor, TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.

현재 TFT-LCD의 대형화와 고휘도화에 부응하여 동영상 표시 품위에 대한 중요성이 대두되고 있으며 특히 응답 속도의 개선이 시급한 문제로 부상하고 있다.

즉, 액정 분자의 응답 속도가 느리기 때문에 액정 축전기에 충전되는 전압(이하 "화소 전압"이라 함)이 목표 전압, 즉 원하는 휘도를 얻을 수 있는 전압까지 도달하는 데는 어느 정도의 시간이 소요되며, 이 시간은 액정 축전기에 이전에 충전되어 있던 전압과의 차에 따라 달라진다. 따라서 예를 들어 목표 전압과 이전 전압의 차가 큰 경우 처음부터 목표 전압만을 인가하면 스위칭 소자가 턴온되어 있는 시간 동안 목표 전압에 도달하지 못할 수 있다.

이에 따라 액정의 물성적인 변화 없이 구동적인 방법으로 이를 개선하기 위하여 DCC(dynamic capacitance compensation) 방식이 제안되었다. 즉, DCC 방식은 액정 축전기 양단에 걸린 전압이 클수록 충전 속도가 빨라진다는 점을 이용한 것으로서 해당 화소에 인가하는 데이터 전압(실제로는 데이터 전압과 공통 전압의 차이지만 편의상 공통 전압을 0으로 가정한다)을 목표 전압보다 높게 하여 화소 전압이 목표 전압까지 도달하는 데 걸리는 시간을 단축한다.

이러한 DCC 방식에서는 프레임 메모리(frame memory)가 필요하다. 프레임 메모리는 한 프레임의 데이터를 기억하는 메모리이다. 통상 한 프레임의 데이터를 기억하기 위하여 하나의 프레임 메모리를 사용한다. 즉, 2 프레임의 데이터를 기억하기 위하여 2개의 프레임 메모리가 필요하고, 3 프레임의 데이터를 기억하기 위하여 3개의 프레임 메모리가 필요하다. DCC 방식에 의하면 프레임 메모리에 기억되어 있는 2 프레임의 데이터를 비교하고, 그 비교 결과에 따라 보정된 영상 데이터를 산출한다.

그런데 이와 같이 프레임 메모리를 사용하면 그만큼 원가가 상승하고 제어 보드의 실장 면적이 증대된다는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 1개의 프레임 메모리를 사용하여 2 프레임의 데이터를 기억하는 신호 처리 장치 및 방법을 제공하고, 동 신호 처리 장치를 포함하는 표시 장치를 제공하는 것이다.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 신호 처리 장치는,

2 프레임의 데이터를 기억하는 프레임 메모리, 그리고

외부 장치로부터 1 행의 입력 데이터가 입력되는 기간에 해당하는 시간 동안 2 행의 입력 데이터를 상기 프레임 메모리에 쓰거나 상기 프레임 메모리에 기억되어 있는 2행의 기억 데이터를 상기 프레임 메모리로부터 읽는 신호 처리부

를 포함한다.

상기 프레임 메모리에 상기 2행의 입력 데이터를 쓰는 동작과 상기 프레임 메모리로부터 상기 2행의 기억 데이터를 읽는 동작은 번갈아 수행되는 것이 바람직하다.

상기 신호 처리부는 쓰기 행 메모리와 읽기 행 메모리를 포함하고,

상기 신호 처리부는 외부 장치로부터 상기 2행의 입력 데이터를 받아 상기 쓰기 행 메모리에 쓰고, 상기 프레임 메모리로부터 상기 2행의 기억 데이터를 읽어 상기 읽기 행 메모리에 쓰는 것이 바람직하다.

상기 신호 처리부는 상기 쓰기 행 메모리에 기억되어 있는 상기 2행의 입력 데이터를 상기 프레임 메모리에 쓴다.

상기 2행의 입력 데이터는 현재 프레임 데이터이고, 상기 2행의 기억 데이터는 이전 프레임 데이터인 것이 바람직하다.

상기 입력 및 출력 행 메모리는 FIFO(first-in-first-out) 또는 듀얼 포트 램(dual port RAM)으로 이루어질 수 있다.

상기 신호 처리부는,

현재 프레임의 홀수 번째 행 데이터가 입력되는 동안, 상기 현재 프레임의 홀수 번째 행 데이터를 상기 쓰기 행 메모리에 쓰고, 상기 프레임 메모리에 기억되어 있는 이전 프레임의 홀수 번째 행 데이터 및 짝수 번째 행 데이터를 읽어 상기 읽기 행 메모리에 쓰고,

상기 현재 프레임의 짝수 번째 행 데이터가 입력되는 동안, 상기 현재 프레임의 짝수 번째 행 데이터를 상기 쓰기 행 메모리에 쓰고, 상기 행 메모리에 기억되어 있는 상기 현재 프레임의 홀수 번째 행 데이터 및 짝수 번째 행 데이터를 읽어 상기 프레임 메모리에 쓰는 것이 바람직하다.

상기 신호 처리부는 상기 쓰기 행 메모리에 기억되어 있는 상기 현재 프레임 데이터와 상기 읽기 행 메모리에 기억되어 있는 상기 이전 프레임의 데이터를 비교하고 비교 결과에 따라 상기 현재 프레임 데이터를 보정하여 출력한다.

1클록 당 2개의 데이터를 상기 프레임 메모리에 쓰거나 상기 프레임 메모리로부터 읽을 수 있다.

상기 프레임 메모리는 DDR SDRAM(double data rate synchronous dynamic RAM)인 것이 바람직하다.

상기 신호 처리부는 상기 입력 데이터의 비트 수를 소정 비트 수로 변환하고 상기 입력 데이터의 동작 주파수를 소정 주파수로 변환함으로써 상기 입력 데이터를 변환하고, 상기 변환된 입력 데이터를 상기 프레임 메모리에 쓸 수 있다.

상기 소정 비트 수는 32비트인 것이 바람직하다.

본 발명의 다른 실시예에 따른 표시 장치는 상기 신호 처리 장치를 포함한다.

본 발명의 다른 실시예에 따른 신호 처리 방법은,

외부 장치로부터 입력 데이터를 수신하는 단계,

1 행의 입력 데이터가 입력되는 기간에 해당하는 시간 동안 프레임 메모리에 2 행의 입력 데이터를 쓰는 단계, 그리고

1 행의 입력 데이터가 입력되는 기간에 해당하는 시간 동안 상기 프레임 메모리에 기억되어 있는 2 행의 기억 데이터를 상기 프레임 메모리로부터 읽는 단계를 포함한다.

상기 데이터를 쓰는 단계에서의 상기 2행의 입력 데이터는 현재 프레임 데이터이고, 상기 데이터를 읽는 단계에서의 상기 2행의 기억 데이터는 이전 프레임 데이터인 것이 바람직하다.

상기 데이터를 쓰는 단계와 상기 데이터를 읽는 단계는 행 단위로 번갈아 수행되는 것이 바람직하다.

상기 현재 프레임의 데이터와 상기 이전 프레임의 데이터를 비교하고 비교 결과에 따라 상기 현재 프레임 데이터를 보정하여 출력하는 단계를 더 포함할 수 있다.

상기 입력 데이터의 비트 수를 소정 비트 수로 변환하고 상기 입력 데이터의 동작 주파수를 소정 주파수로 변환함으로써 상기 입력 데이터를 변환하는 단계, 그리고

상기 변환된 입력 데이터를 상기 프레임 메모리에 쓰는 단계를 더 포함할 수 있다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 신호 처리 장치 및 방법이 적용되는 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G₁-G_n, D₁-D_m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.

표시 신호선(G₁-G_n, D₁-D_m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선 (D₁-D_m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.

각 화소는 표시 신호선(G₁-G_n, D₁-D_m)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G₁-G_n) 및 데이터선(D₁-D _m)에 연결되어 있으며, 출력 단자는 액정 축전기(C_LC) 및 유지 축전기(C_ST)에 연결되어 있다.

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.

유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극 (190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.

액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.

계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(V_com)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G₁-G_n)에 연결되어 외부로부터의 게이트 온 전압(V_on)과 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_n)에 인가하며 통상 복수의 집적 회로로 이루어진다.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.

복수의 게이트 구동 집적 회로 또는 데이터 구동 집적 회로는 TCP(tape carrier package)(도시하지 않음)에 실장하여 TCP를 액정 표시판 조립체(300)에 부착할 수도 있고, TCP를 사용하지 않고 유리 기판 위에 이들 집적 회로를 직접 부착할 수도 있으며(chip on glass, COG 실장 방식), 이들 집적 회로와 같은 기능을 수행하는 회로를 액정 표시판 조립체(300)에 직접 실장할 수도 있다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(V_sync)와 수평 동기 신호(H_sync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.

게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.

데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(V_com)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(V_on)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G ₁-G_n)에 연결된 스위칭 소자(Q)를 턴온시킨다.

하나의 게이트선(G₁-G_n)에 게이트 온 전압(V_on)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴 온되어 있는 동안[이 기간을 "1H" 또는 "1 수평 주기(horizontal period)"이라고 하며 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이터선(D₁-D_m)에 공급한다. 데이터선(D₁-D_m)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.

이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(V_on)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전").

일반적으로 액정 표시 장치에서의 영상 데이터는 적색(R), 녹색(G), 청색(B) 각 8비트씩 24비트를 한 묶음으로 하여 동작한다. 이에 따라 외부로부터의 영상 데이터(R, G, B)도 24비트 또는 그 배수인 48비트를 기본 데이터로 하여 액정 표시 장치에 입력된다. 본 발명의 실시예에서 외부로부터의 영상 데이터(R, G, B)는 54Mhz의 클록 주파수를 가지며 48비트(bit)를 한 묶음으로 한다고 가정한다. 그러나 클록 주파수와 입력 데이터의 비트 수는 표시 장치의 해상도에 따라 다양한 변화가 가능하고 이에 따라 본 발명도 다양한 변화가 가능하다.

그러면 이러한 액정 표시 장치에 적용되는 본 발명의 실시예에 따른 신호 처리 장치에 대하여 도 3을 참고하여 상세하게 설명한다.

도 3은 본 발명의 실시예에 따른 신호 처리 장치(40)의 블록도이다. 이 신호 처리 장치(40)는 1개의 프레임 메모리(44)에 이전 프레임 데이터(G_n-1)와 현재 프레임 데이터(G_n), 2 프레임의 데이터를 기억시키고 2 프레임의 데이터를 비교하여 비교 결과에 따라 현재 프레임 데이터(G_n)를 보정한 데이터(G_n')를 출력한다.

도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 신호 처리 장치(40)는 신호 처리부(42)와 신호 처리부(42)에 연결된 프레임 메모리(44)를 포함하고 있다. 신호 처리부(42)의 입력단과 출력단은 본 실시예의 신호 처리 장치(40)의 입력단과 출력단이다.

신호 처리부(42)는 데이터 변환부(46), 데이터 변환부(46)에 연결된 행 메모리(47), 행 메모리(47)에 연결되고 출력이 신호 처리 장치(40)의 출력인 데이터 보정부(48)를 포함하고 있다.

데이터 변환부(46)는 외부 장치로부터 54MHz의 클록 주파수를 가지며 48비트인 현재 프레임 데이터(G_n)를 수신하고, 입력된 48비트의 현재 프레임 데이터(G_n)를 24비트의 데이터로 변환한다. 변환된 24비트의 데이터는 108Mhz의 클록 주파수를 갖는다.

행 메모리(47)는 영상 데이터를 행 단위로 복수 개 기억하는 메모리이다. 행 메모리(47)는 데이터 변환부(46)로부터 데이터의 비트 수 또는 클록 주파수가 변환된 현재 프레임 데이터(G_n)를 받아서 기억한다. 또한 행 메모리(47)는 프레임 메모리(44)로부터 프레임 메모리(44)에 기억되어 있는 이전 프레임 데이터(G_n-1)를 받아 기억한다.

프레임 메모리(44)는 행 메모리(47)로부터 행 메모리(47)에 기억되어 있는 현재 프레임 데이터(G_n)를 받아 기억한다. 프레임 메모리(44)는 이전 프레임 데이터(G_n-1)와 현재 프레임 데이터(G_n)를 기억한다.

데이터 보정부(48)는 행 메모리(47)로부터 행 메모리(47)에 기억되어 있는 이전 프레임 데이터(G_n-1)와 현재 프레임 데이터(G_n)를 받아 양 데이터를 비교하고 비교 결과에 따라 연산 처리를 하여 보정된 데이터(G_n')를 생성하고 출력한다. 보정된 영상 데이터(G_n')는 데이터 구동부(500)로 전송된다.

본 발명의 실시예에 따른 신호 처리 장치(40)는 위에서 설명한 신호 제어부(600)에 포함될 수도 있고 그 중 신호 처리부(42)만이 포함될 수도 있다.

도 4 내지 도 6을 참고로 하여, 신호 처리부(42) 및 프레임 메모리(44)에서 처리되는 데이터 파형을 설명한다.

도 4는 본 발명의 실시예에 따른 신호 처리부(42)에 입력되는 데이터의 파형을 보여주고, 도 5는 본 발명의 실시예에 따른 데이터 변환부(46)의 출력 데이터 파형을 보여주며, 도 6은 본 발명의 실시예에 따른 행 메모리(47)와 프레임 메모리(44) 사이에서 입출력되는 데이터 파형을 보여주고 있다.

도 4에 보이는 것처럼, 신호 처리부(42)에 입력되는 48비트 데이터는 2개의 24비트 데이터 스트림(data_in[47:24], data_in[23:0])으로 이루어지며, 이 데이터 스트림(data_in[47:24], data_in[23:0])은 입력 클록(CLOCK1)에 동기한다. "2T"는 주파수 54Mhz에 해당하는 입력 클록(CLOCK1)의 주기이다.

도 5에 보이는 것처럼, 데이터 변환부(46)는 입력되는 48비트 데이터를 하나의 24비트 데이터 스트림(data1[23:0])으로 변환한다. 데이터 변환부(46)는 멀티플렉서를 이용하여 간단히 구현할 수 있다. 예를 들면, 데이터 변환부(46)는 멀티플렉서에 입력되는 입력 클록(CLOCK1)의 하이 레벨에서 입력 데이터 스트림(data_in[47:24])을 선택하고, 로우 레벨에서 입력 데이터 스트림 (data_in[23:0])을 선택하여 주기 "T"에 해당하는 주파수 108MHz를 갖는 클록(CLOCK2)에 동기하는 데이터 스트림(data1[23:0])을 생성한다.

행 메모리(47)의 입력단에는 도 5의 데이터 스트림(data1[23:0])이 입력되고 출력단에서는 도 6의 데이터 스트림(data2[23:0])이 출력된다. 행 메모리(47)에 입출력되는 데이터의 내용은 같지만 데이터의 변동 주기는 서로 다르다. 행 메모리(47)는 FIFO(First-In-First-Out) 또는 듀얼 포트 램(dual port RAM)을 사용하여 구현할 수 있다. FIFO 및 듀얼 포트 램은 입력단과 출력단이 분리되어 있어서 입력단과 출력단에서 서로 다른 주파수 클록에 동기시켜 서로 다른 타이밍으로 데이터를 입출력할 수 있다.

FIFO는 서로 속도가 다른 두 시스템의 인터페이스에 주로 사용되는데 어드레스 버스가 없지만 입력 및 출력 전용 데이터 버스가 2개 있다. 입력 데이터 버스에 데이터를 써넣으면 이 데이터는 칩의 내부에서 바로 앞에 입력되었던 데이터의 바로 뒤에 놓이게 된다. 그리고 그 다음에 입력되는 데이터는 다시 그 밑에 놓이게 되어 입력된 차례대로 배열이 된다. 출력 데이터 버스에서 데이터를 읽어낼 때에는 입력 데이터 버스에서 데이터가 들어간 순서대로 데이터가 읽혀진다. 입력과 출력 데이터 버스는 서로 동시에 사용될 수도 있고 만약 입력된 것이 다 읽혀지고 더 이상 입력 데이터가 없으면 출력 쪽으로 FIFO-empty 신호가 발생되어 더 읽는 것을 방지한다. 그 반대로 입력 데이터 버스 쪽에서 계속 데이터를 넣는데 출력 쪽에서 읽어내는 속도가 느리거나 읽어내지 않으면 메모리 칩이 꽉 차는 경우가 생기는데 이 경우에는 입력 쪽으로 FIFO-full 신호가 발생되어 데이터를 더 이상 쓰지 않게 해 준다.

한편, 듀얼 포트 램은 어드레스 버스와 데이터 버스가 두 개인 램이다. 일반 램은 어드레스 버스와 데이터 버스가 하나밖에 없어서 한 시점에 한가지 동작밖에 하지 못한다. 하지만 듀얼 포트 램은 데이터를 써넣는 것과 읽어내는 핀이 따로 마련되어 있어서 한쪽에서는 데이터를 메모리 안에 써넣으면서 동시에 다른 쪽으로는 데이터를 읽어낼 수가 있다.

행 메모리(47)로 FIFO 또는 듀얼 포트 램을 사용하는 경우에는 행 메모리(47)의 출력단에 입력단 클록(CLOCK2) 주파수의 2배의 주파수를 가지는 클록이 필요하다. 한편 행 메모리(47)는 두 개의 싱글 포트 램(single port RAM)과 멀티플렉서를 포함하여 구현할 수도 있다. 이러한 경우에는 행 메모리(47)의 출력단에 행 메모리에 입력되는 클록(CLOCK2)과 동일한 클록을 사용할 수 있다.

프레임 메모리(44)는 DDR SDRAM(double data rate synchronous dynamic RAM)으로 이루어진다. DDR SDRAM은 DDR RAM이라고도 부르는데 이것은 메모리에 인가되는 클록의 상승 에지 및 하강 에지에서 각각 읽기 또는 쓰기 동작을 할 수 있다. 이에 반하여 SDR SDRAM(single data rate synchronous dynamic RAM) 또는 SDRAM은 클록의 상승 에지에서만 또는 하강 에지에서만 읽기 또는 쓰기 동작을 할 수 있다. 따라서 DDR SDRAM은 SDR SDRAM에 비하여 두 배 빠른 속도를 낼 수 있다. 다시 말하면, DDR SDRAM은 SDR SDRAM에 비하여 같은 량의 데이터를 절반의 시간에 기억할 수 있다.

도 6에 보이는 것처럼, 24비트의 데이터 스트림(data2[23:0])은 클록(CLOCK2)의 상승 에지와 하강 에지에서 각각 데이터를 읽거나 쓸 수 있는 형태로 되어 있다. 도 5의 데이터 스트림(data1[23:0])의 각 24비트의 데이터는 1 클록 단위로 처리되므로 8T의 시간 동안에 8개의 데이터(1∼8)가 처리되나, 도 6의 데이터 스트림(data2[23:0])의 각 24비트의 데이터는 반 클록 단위로 처리되므로 4T 시간 동안에 8개의 데이터(1∼8)가 처리된다. 이와 같이 DDR SDRAM을 사용하여 데이터 처리 시간을 반으로 줄임으로써 1 프레임의 데이터가 입력되는 동안 2 프레임의 데이터를 처리할 수 있다.

만약 한 프레임의 화소 수효가 1280×1024로 표현되는 SXGA의 경우 한 화소 당 24비트의 영상 데이터가 필요하므로 한 프레임의 총 데이터 량은 1,280×1,024×24＝31,457,280비트가 된다. 그런데 한 어드레스 당 32비트의 데이터를 기억할 수 있는 프레임 메모리에서 24비트의 데이터만 사용한다면 한 어드레스 당 8비트의 기억 공간은 사용되지 않게 되고, 실제로 프레임 메모리에서 1 프레임의 데이터가 차지하는 기억 공간은 1,280×1,024×32＝41,943,040비트가 된다. 따라서 해상도가 SXGA인 경우에는 128M bit 크기의 DDR SDRAM을 사용하면 한 개의 프레임 메모리에 2 프레임의 데이터를 기억할 수 있다.

현재 시중에 사용되고 있는 메모리의 데이터 버스는 16비트 또는 32비트이다. 그런데 액정 표시 장치에서 동작하는 영상 데이터의 비트수, 즉 24비트에 맞추어 메모리를 사용하게 되면 메모리의 효율이 떨어지게 된다. 다시 말하면, 메모리의 한 기억 장소에서 기억할 수 있는 데이터는 총 32비트인데 한 기억 장소에서 영상 데이터 24비트만 기억한다면, 결국 한 기억 장소에서 총 8비트는 사용되지 않게 되는 것이다. 따라서 본 발명의 다른 실시예에서는 외부로부터의 영상 데이터를 메모리의 입출력 데이터 비트 수와 같은 32비트로 변환하여 영상 데이터를 처리한다. 그러면 메모리의 효율을 극대화할 수 있고 이에 따라 메모리의 크기를 줄일 수 있다.

그러면 본 발명의 다른 실시예에 따른 신호 처리 장치(40)에서의 신호 처리부(42) 및 프레임 메모리(44)의 동작 및 동작에 따른 데이터 파형을 도 7a 내지 7c, 도 8 및 도 9를 참고로 하여 설명한다.

도 7a 내지 7c는 본 발명의 다른 실시예에 따른 데이터 변환부(46)에서의 데이터 변환 과정을 보여주는 파형도이고, 도 8은 본 발명의 다른 실시예에 따른 데이터 변환부(46)의 출력 데이터 파형을 보여주며, 도 9는 본 발명의 다른 실시예에 따른 행 메모리(47)와 프레임 메모리(44) 사이에서 입출력되는 데이터 파형을 보여주고 있다.

본 실시예에서의 신호 처리부(42)는 54MHz 주파수 클록에 동기되어 입력되는 데이터의 비트 수를 48비트에서 32비트로 변환하고, 변환된 데이터를 81MHz 주파수 클록에 동기시켜 프레임 메모리(44)에 전달한다.

우선 데이터 변환부(46)는 도 4의 입력 데이터(data_in[47:24], data_in[23:0])를 앞의 실시예에서와 같이 도 5의 데이터 스트림(data1[23:0])으로 변환한다. 도 7a에 보이는 데이터는 도 5의 데이터 스트림(data1[23:0])을 8비트의 영상 데이터(R, G, B)로 표현한 것이다.

데이터 변환부(46)는, 도 7a에서의 영상 데이터(R, G, B)를 도 7b에서의 데이터 스트림과 같이 변환한다. 즉 데이터 변환부(46)는 첫 번째 클록의 영상 데이터(R1, G1, B1)와 두 번째 클록의 영상 데이터(R2)를 합하여 32비트 영상 데이터(R1, G1, B1, R2)를 생성하고, 생성된 32비트 영상 데이터(R1, G1, B1, R2)를 데이터 변환부(46)에 포함되어 있는 임시 기억 장소(도시하지 않음)의 첫 번째 어드레스에 기억시키고, 두 번째 클록의 영상 데이터(G2, B2)와 세 번째 클록의 영상 데이터(R3, G3)를 합하여 32비트 영상 데이터(G2, B2, R3, G3)를 생성하고, 생성된 32비트 영상 데이터(G2, B2, R3, G3)를 임시 기억 장소의 두 번째 어드레스에 기억시키고, 세 번째 클록(CLOCK2)의 영상 데이터(B3)와 네 번째 클록(CLOCK2)의 영상 데이터(R4, G4, B4)를 합하여 32비트 영상 데이터(B3, R4, G4, B4)를 생성하고, 생성된 32비트 영상 데이터(B3, R4, G4, B4)를 2 클록에 해당하는 시간 동안 임시 기억 장소의 세 번째 어드레스에 기억시킨다. 그러면 4 클록에 해당하는 시간(4T) 동안에 데이터 변환부(46)에 입력된 48비트의 영상 데이터(R1∼B4)의 수효와 임시 기억 장소에 기억되는 32비트의 영상 데이터(R1∼B4)의 수효가 동일하게 된다. 계속하여 같은 방식으로 24비트의 입력 데이터를 변환하여 32비트의 영상 데이터를 생성하고 임시 기억 장소에 기억시킨다.

여기서 임시 기억 장소는 앞에서 설명한 FIFO 또는 듀얼 포트 램을 사용한다. 임시 기억 장소의 출력단에 인가되는 클록 주파수는 주기 "4T/3"에 해당하는 81MHz이다. 도 7c는 임시 기억 장소에 기억되어 있는 32비트의 영상 데이터가 81MHz에 동기되어 출력되는 파형을 보여준다.

도 8에서의 데이터 변환부(46)의 출력 데이터 스트림(data3[31:0])은 도 7c에서의 영상 데이터(R, G, B)를 32비트 단위로 표현한 것이다. 8T 시간 동안 입력되는 6개의 32비트 데이터(1'∼6')의 수효는 도 5에서의 동일한 시간 동안 입력되는 8개의 24비트 데이터(1∼8)의 수효와 동일하다.

행 메모리(47)의 입력단에는 도 8의 데이터 스트림(data3[31:0])이 입력되고 출력단에서는 도 9의 데이터 스트림(data4[31:0])이 출력된다. 행 메모리(47)는 앞선 실시예에서와 같이 FIFO, 듀얼 포트 램 또는 2개의 싱글 포트 램 및 멀티플렉서를 사용하여 구현할 수 있다.

프레임 메모리(44)도 앞에서의 실시예와 마찬가지로 DDR SDRAM을 사용하여 구현한다. 즉, 도 9에 보이는 것처럼, 프레임 메모리(44)는 입력 클록(CLOCK3)의 상승 에지 및 하강 에지에서 각각 읽기 또는 쓰기 동작을 수행한다. 따라서 한 클록 당 하나의 읽기 또는 쓰기 동작을 하는 것에 비하여 반 클록 당 하나의 읽기 또는 쓰기 동작을 수행하므로 데이터 처리 시간이 반으로 줄어 1 프레임의 데이터가 입력되는 동안 2 프레임의 데이터를 처리할 수 있다.

만약 한 프레임의 화소 수효가 1920×1200으로 표현되는 WUXGA의 경우 한 프레임의 총 데이터 량은 1,920×1,200×24＝55,296,000비트가 된다. 그런데 영상 데이터를 32비트로 변환하여 프레임 메모리에 기억시키기 때문에 앞의 실시예에서와 달리 하나의 어드레스에 대하여 32비트를 전부 사용하므로 프레임 메모리에서 1 프레임의 데이터가 차지하는 기억 공간은 한 프레임의 총 데이터 량과 동일하다. 따라서 해상도가 WUXGA인 경우 128M bit 크기의 DDR SDRAM을 하나만 사용하더라도 2 프레임의 데이터를 기억할 수 있다.

본 발명의 다른 실시예에서 임시 기억 장소는 행 메모리(47)와 별개의 것으로 하여 기술하였지만 임시 기억 장소가 행 메모리(47)에 포함될 수도 있고, 또는 임시 기억 장소의 역할을 행 메모리(47)가 담당할 수도 있다.

그러면 데이터 보정부(48)가 이전 프레임 데이터(G_n-1)와 현재 프레임 데이터 (G_n)를 비교하기 위하여 신호 처리부(42)가 행 메모리(47)와 프레임 메모리(44)에 이전 프레임 데이터(G_n-1)와 현재 프레임 데이터(G_n)를 쓰거나 행 메모리(47)와 프레임 메모리(44)로부터 이전 프레임 데이터(G_n-1)와 현재 프레임 데이터(G_n)를 읽는 동작에 대하여 도 10을 참고로 하여 설명한다.

도 10은 본 발명의 실시예에 따른 신호 처리부(42)와 프레임 메모리(44)의 N번째 프레임에서의 동작을 보여주고 있다.

설명의 편의를 위하여, 도 6 및 도 9에서와 같이 비트수와 클록 주파수가 변환된 현재 프레임(N)의 영상 데이터를 D(N)이라 하고, D(N) 중 i번째 행의 영상 데이터를 D(N)_i라 하며, i번째 행과 (i+1)번째 행의 영상 데이터를 합하여 D(N)_i,i+1이라 하고, 제m행을 한 프레임의 마지막 행이라 한다.

도 10에 보이는 것처럼, 신호 처리부(42)는 2행에 해당하는 변환된 영상 데이터를 "1H" 주기로 처리한다. 즉, 신호 처리부(42)는 "1H" 주기로 번갈아 프레임 메모리(44)에 2행의 데이터를 쓰거나 프레임 메모리(44)로부터 2행의 데이터를 읽는다.

우선 첫 번째 행에서, 신호 처리부(42)는 입력되는 현재 프레임(N)의 첫 번째 행 데이터 D(N)₁을 행 메모리(47)에 기억시키고, 프레임 메모리(44)에 기억되어 있는 이전 프레임(N-1)의 첫 번째 및 두 번째 행 데이터 D(N-1)₁과 D(N-1)₂를 읽어서 행 메모리(47)에 기억시킨다. 앞서 설명한 것처럼, 행 메모리(47)와 프레임 메모리(44)는 1클록 당 2개의 데이터를 처리할 수 있으므로 "1H" 주기 동안 2행의 영상 데이터를 처리할 수 있다.

두 번째 행에서, 신호 처리부(42)는 행 메모리(47)에 기억되어 있는 D(N)₁을 프레임 메모리(44)에 쓰고, 입력되는 현재 프레임(N)의 두 번째 행 데이터 D(N)₂를 행 메모리에 기억시키면서 프레임 메모리(44)에 쓴다. 그리고 신호 처리부(42)는 영상 데이터의 보정을 위해 현재 프레임(N)과 이전 프레임(N-1)의 영상 데이터를 서로 비교한다. 신호 처리부(42)는 행 메모리(47)에 기억되어 있는 D(N)₁과 D(N-1)₁을 차례로 읽어들여 비교하고 보정된 영상 데이터를 산출한다.

세 번째 행에서, 신호 처리부(42)는 입력되는 현재 프레임(N)의 세 번째 행 데이터 D(N)₃을 행 메모리(47)에 기억시키고, 프레임 메모리(44)에 기억되어 있는 이전 프레임(N-1)의 세 번째 및 네 번째 행 데이터 D(N-1)₃과 D(N-1)₄를 읽어서 행 메모리(47)에 기억시킨다. 그리고 신호 처리부(42)는 행 메모리(47)에 기억되어 있는 D(N)₂와 D(N-1)₂를 차례로 읽어들여 비교하고 보정된 영상 데이터를 산출한다.

네 번째 행에서, 신호 처리부(42)는 행 메모리(47)에 기억되어 있는 D(N)₃을 프레임 메모리(44)에 쓰고, 입력되는 현재 프레임(N)의 네 번째 행 데이터 D(N)₄를 행 메모리(47)에 기억시키면서 프레임 메모리(44)에 쓴다. 그리고 신호 처리부(42)는 행 메모리(47)에 기억되어 있는 D(N)₃과 D(N-1)₃을 차례로 읽어들여 비교하고 보정 영상 데이터를 산출한다.

같은 방식으로 다섯 번째 행부터 m번째 행까지 반복한다.

프레임 메모리(44)는 행 메모리(47)로부터의 영상 데이터를 2 프레임 단위로 기억하므로 프레임 메모리(44)에 이전 프레임의 영상 데이터와 현재 프레임의 영상 데이터가 기억되어 있다면 다음 프레임(N+1)의 영상 데이터 D(N+1)는 이전 프레임의 영상 데이터가 기억되어 있는 기억 공간에 먼저 기억된다.

이와 같이 하면 신호 처리부(42)는 1 프레임 동안 프레임 메모리(44)에 현재 프레임(N) 데이터 D(N)를 쓰고 프레임 메모리(44)로부터 이전 프레임(N-1) 데이터 D(N-1)를 읽을 수 있으며, 현재 프레임 데이터와 이전 프레임 데이터를 비교하여 보정된 영상 데이터를 생성할 수 있다. 결과적으로 본 발명에 의하면 한 개의 프레임 메모리(44)를 사용하여 현재 프레임 데이터와 이전 프레임 데이터를 함께 처리할 수 있다.

본 발명의 실시예에 의하면 프레임 메모리로 DDR SDRAM을 사용하고 입력되는 영상 데이터의 비트수와 클록 주파수를 조정함으로써 한 개의 프레임 메모리를 사용하고도 2 프레임의 데이터를 기억할 수 있으며, 따라서 프레임 메모리가 차지하는 실장 면적을 줄일 수 있으며 원가도 절감할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이와 같이, 프레임 메모리로 DDR SDRAM을 사용하고 입력되는 영상 데이터의 비트수와 클록 주파수를 조정함으로써 한 개의 프레임 메모리를 사용하고도 2 프레임 데이터를 기억할 수 있으며, 따라서 프레임 메모리가 차지하는 실장 면적을 줄일 수 있으며 원가도 절감할 수 있다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 3은 본 발명의 실시예에 따른 신호 처리 장치의 블록도이다.

도 4는 본 발명의 실시예에 따른 신호 처리부에 입력되는 데이터 파형도이다.

도 5는 본 발명의 실시예에 따른 데이터 변환부의 출력 데이터 파형도이다.

도 6은 본 발명의 실시예에 따른 행 메모리와 프레임 메모리 사이에서 입출력되는 데이터 파형도이다.

도 7a 내지 7c는 본 발명의 다른 실시예에 따른 데이터 변환부에서의 데이터 변환 과정을 보여주는 파형도이다.

도 8은 본 발명의 다른 실시예에 따른 데이터 변환부의 출력 데이터 파형도이다.

도 9는 본 발명의 다른 실시예에 따른 행 메모리와 프레임 메모리 사이에서 입출력되는 데이터 파형도이다.

도 10은 본 발명의 실시예에 따른 신호 처리부와 프레임 메모리의 N번째 프레임에서의 동작을 보여주고 있다.

Claims

2 프레임의 데이터를 기억하는 프레임 메모리, 그리고

외부 장치로부터 1 행의 입력 데이터가 입력되는 기간에 해당하는 시간 동안 2 행의 입력 데이터를 상기 프레임 메모리에 쓰거나 상기 프레임 메모리에 기억되어 있는 2행의 기억 데이터를 상기 프레임 메모리로부터 읽는 신호 처리부

를 포함하는 신호 처리 장치.
제1항에서,

상기 프레임 메모리에 상기 2행의 입력 데이터를 쓰는 동작과 상기 프레임 메모리로부터 상기 2행의 기억 데이터를 읽는 동작은 번갈아 수행되는 신호 처리 장치.
제2항에서,

상기 신호 처리부는 쓰기 행 메모리와 읽기 행 메모리를 포함하고,

상기 신호 처리부는 외부 장치로부터 상기 2행의 입력 데이터를 받아 상기 쓰기 행 메모리에 쓰고, 상기 프레임 메모리로부터 상기 2행의 기억 데이터를 읽어 상기 읽기 행 메모리에 쓰는

신호 처리 장치.
제3항에서,

상기 신호 처리부는 상기 쓰기 행 메모리에 기억되어 있는 상기 2행의 입력 데이터를 상기 프레임 메모리에 쓰는 신호 처리 장치.
제4항에서,

상기 2행의 입력 데이터는 현재 프레임 데이터이고, 상기 2행의 기억 데이터는 이전 프레임 데이터인 신호 처리 장치.
제5항에서,

상기 입력 및 출력 행 메모리는 FIFO(first-in-first-out) 또는 듀얼 포트 램(dual port RAM)으로 이루어진 신호 처리 장치.
제6항에서,

상기 신호 처리부는,

현재 프레임의 홀수 번째 행 데이터가 입력되는 동안, 상기 현재 프레임의 홀수 번째 행 데이터를 상기 쓰기 행 메모리에 쓰고, 상기 프레임 메모리에 기억되어 있는 이전 프레임의 홀수 번째 행 데이터 및 짝수 번째 행 데이터를 읽어 상기 읽기 행 메모리에 쓰고,

상기 현재 프레임의 짝수 번째 행 데이터가 입력되는 동안, 상기 현재 프레임의 짝수 번째 행 데이터를 상기 쓰기 행 메모리에 쓰고, 상기 행 메모리에 기억되어 있는 상기 현재 프레임의 홀수 번째 행 데이터 및 짝수 번째 행 데이터를 읽어 상기 프레임 메모리에 쓰는

신호 처리 장치.
제7항에서,

상기 신호 처리부는 상기 쓰기 행 메모리에 기억되어 있는 상기 현재 프레임 데이터와 상기 읽기 행 메모리에 기억되어 있는 상기 이전 프레임의 데이터를 비교하고 비교 결과에 따라 상기 현재 프레임 데이터를 보정하여 출력하는 신호 처리 장치.
제2항에서,

1클록 당 2개의 데이터를 상기 프레임 메모리에 쓰거나 상기 프레임 메모리로부터 읽는 신호 처리 장치.
제9항에서,

상기 프레임 메모리는 DDR SDRAM(double data rate synchronous dynamic RAM)인 신호 처리 장치.
제2항에서,

상기 신호 처리부는 상기 입력 데이터의 비트 수를 소정 비트 수로 변환하고 상기 입력 데이터의 동작 주파수를 소정 주파수로 변환함으로써 상기 입력 데이터를 변환하고, 상기 변환된 입력 데이터를 상기 프레임 메모리에 쓰는 신호 처리 장치.
제11항에서,

상기 소정 비트 수는 32비트인 신호 처리 장치.
제1항 내지 제12항 중 어느 한 항의 신호 처리 장치를 포함하는 표시 장치.
외부 장치로부터 입력 데이터를 수신하는 단계,

1 행의 입력 데이터가 입력되는 기간에 해당하는 시간 동안 프레임 메모리에 2 행의 입력 데이터를 쓰는 단계, 그리고

1 행의 입력 데이터가 입력되는 기간에 해당하는 시간 동안 상기 프레임 메모리에 기억되어 있는 2 행의 기억 데이터를 상기 프레임 메모리로부터 읽는 단계

를 포함하는 신호 처리 방법.
제14항에서,

상기 데이터를 쓰는 단계에서의 상기 2행의 입력 데이터는 현재 프레임 데이터이고, 상기 데이터를 읽는 단계에서의 상기 2행의 기억 데이터는 이전 프레임 데이터인 신호 처리 방법.
제15항에서,

상기 데이터를 쓰는 단계와 상기 데이터를 읽는 단계는 행 단위로 번갈아 수행되는 신호 처리 방법.
제16항에서,

상기 현재 프레임의 데이터와 상기 이전 프레임의 데이터를 비교하고 비교 결과에 따라 상기 현재 프레임 데이터를 보정하여 출력하는 단계를 더 포함하는 신호 처리 방법.
제17항에서,

상기 입력 데이터의 비트 수를 소정 비트 수로 변환하고 상기 입력 데이터의 동작 주파수를 소정 주파수로 변환함으로써 상기 입력 데이터를 변환하는 단계, 그리고

상기 변환된 입력 데이터를 상기 프레임 메모리에 쓰는 단계

를 더 포함하는 신호 처리 방법.