JP4846571B2 - 微小表示装置システム及び画像を表示する方法 - Google Patents

Description

本発明は一般に微小表示装置に関し、特には、一緒に設けられた集積化インタフェイス回路を有する微小表示装置システムに関する。

過去数年、微小表示装置は様々な民生用製品の応用例において陰極線管（ＣＲＴ）に取って代わり始め、かつ、より新しい特定の製品の応用例においては好ましい近接視用表示装置となり始めている。これらの応用例はビデオ・カムコーダ、デジタル静止画カメラ、および、頭部搭載用表示装置の新興領域を含む。これらの微小表示装置は、レンズ系または何らかの光学的拡大装置を介してユーザにより閲覧され得る、シリコン集積回路の「背面」に形成された極小表示パネルを含む。多くの微小表示装置は、独立した光源により供給される光に対する空間光変調装置として機能することにより、完全カラー画像、単色画像、または、白黒画像を作り出す。空間光変調装置微小表示装置は強誘電性またはネマティック液晶材料などの液晶材料も使用でき、機械式微小鏡もしくは他の適当な光変調技術などの他の技術も利用できる。代替として、微小表示装置はエレクトロルミネセント燐光体または有機発光ダイオード（ＯＬＥＤ）などの発光体から作成された極小発光アレイを使用することにより、同装置自体の光を発光できる。液晶空間光変調装置の場合、同装置は、特性上、透過型も反射型も可能である。液晶を利用した反射型空間光変調装置の場合、１つの好適な配列は反射型ＬＣＯＳ（シリコン上液晶）として知られている。透過性である液晶変調装置を備えた他の配列は、ポリシリコンまたは非晶質シリコンのいずれかの薄膜トランジスタ（ＴＦＴ）から作成されるか、または、コパンコーポレーション社（Ｋｏｐｉｎ Ｃｏｒｐｏｒａｔｉｏｎ）の微小表示装置製品により例示される如くのバルク・シリコン・ウェハの「リフト・オフ」された単結晶シリコンから作成された能動マトリクスの背面で形成される。

様々な微小表示装置技術はそれらの技術の駆動電圧要件において大幅に異なる。例えば、エレクトロルミネセント（ＥＬ）燐光体表示装置は、画素を完全なオフ状態から完全なオン状態に切り換えるために約８０Ｖの範囲にわたり変化する画素駆動を必要とする。ＥＬ微小表示装置は画素駆動装置としての二重拡散されたＭＯＳ（ＤＭＯＳ）高電圧トランジスタを使用して組み立てられた背面を使用して、そのような駆動電圧を達成している。ネマティックＬＣＯＳ表示装置は一般に、５Ｖ程度に低い電圧さえ通常は必要としない。強誘電性液晶（ＦＬＣ）を使用したＬＣＯＳの場合、わずか３．３Ｖでの画素切換えを使用した微小表示装置製品が、出願人により現在商業的に生産されている。５Ｖおよび３．３ＶのＬＣＯＳ微小表示装置はそれぞれ０．５μｍおよび０．３５μｍの基本ルールを有する標準ＣＭＯＳロジック工程で組み立てられた背面を使用して作成されており、この標準ＣＭＯＳロジックは十分な画素駆動電圧を供給する。

様々な微小表示装置技術は、それらの技術がどのようにして色を生成するか、においても異なる。それらの技術はフィールド順次方式で、または、三色の組み合わせを備えた画素を使用して３つの色フィールドを同時生成させて、色を生成できる。フィールド順次式カラーは１回に１つの色フィールドのカラー画像を表示することを意味する。例えば、赤フィールドを表示し、これに緑フィールドが続き、青フィールドが続き得る。もしこれらの独立した色フィールドが十分に大きな速度で連続されれば、人間の目／脳はそれらのフィールドを知覚された完全カラー画像に一緒に一体化する。

微小表示装置についてのさらなる問題は濃度諧調画像の生成である。微小表示装置背面を従来のシリコン集積回路（ＩＣ）として組み立てることは有利である。濃度諧調を作成
するには、各表示画素が多数の明るさレベルを表示できる必要がある。このことは、アナログ応答画素発光体またはアナログ回路付変調装置を駆動することにより達成できる。アナログ回路に対して特化したシリコン組み立て工程は知られているが、通常、標準デジタル工程より費用がかかる。さらに、アナログ回路の設計は、同様のデジタル回路の設計よりも困難であり、かつ、より大きな手間を必要とする。アナログ回路は、もし慎重に管理されなければ不要な画像擬似信号を生成し得る様々な雑音およびオフセット効果を受けやすい。したがって、純粋なデジタル回路を介して濃度諧調を供給することが望ましい。

微小表示装置に適したデジタル駆動を介して濃度諧調を生成できるいくつかの技術が当技術分野では知られている。例えば、プラズマ表示装置、エレクトロルミネセント表示装置、発光ダイオード、テキサス・インスツルメンツ社デジタル微小鏡デバイス（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、および、他の微小電子機械（ＭＥＭＳ）デバイスに見出されるものなどの高速応答発光体および変調装置、ならびに、強誘電性液晶（ＦＬＣ）は、明暗動作周期の変化が明白な濃度諧調を生成するために使用される形で、２レベル駆動を使用して駆動できる。このような技術の１つの分類において、画像データは最大有意義ビット（ＭＳＢ）面から最小有意義ビット（ＬＳＢ）面の範囲を有する「ビット面」に一般的に分離され、ビット面内の画像データは表示装置上に書き込まれ、かつ、持続時間保持される。したがって、非常に単純な例示において、８ビット単色濃度諧調を表示する画素は１ビデオ・フレームの間に８回書き込まれ、かつ、同じ回数だけ状態を変化させる可能性がある。事実、このような濃度諧調技術は、特に動画の場合に、激しい視覚的擬似信号を生成することが知られている。このような擬似信号の１つの分類は動的偽輪郭形成として知られている。このような擬似信号の削減は、データ処理の増加および画素状態の変化の増加を伴って、上記に与えられた単純な例の複雑な変形を必要とする。さらに、高品質ビデオ画像に通常必要である２５６の濃度色相などの多数の濃度色相の生成は、画素発光体または変調装置が状態を変化可能でなければならない短いＬＳＢ周期をもたらす。３つの順次式カラー・フィールドは、各々が上述の２５６のレベルを備えた画像からなり、これらのフィールドからの６０Ｈｚカラー画像の生成は約２２μｓである１秒の１／（３×６０×２５５）の短い周期内での切換えを必要とすることがある。強誘電性液晶変調装置などのいくつかのタイプの変調装置に対しては、応答時間をこのように速く維持することは困難であり、特に低温部分においては、ほとんどの表示装置が過度に動作することが予想されている。

ビット面系の濃度諧調技術はネマティック液晶などのより緩慢に応答する表示材料と共にでも使用できる。この場合、画素は基本となる２レベル電気駆動のＲＭＳ（平均自乗根）値に対するアナログ応答を有する。この場合、液晶材料の緩慢な平均演算性は動的偽輪郭形成の発生を防止するが、別の分類の擬似信号が代わりに発生する。隣接した濃度値に駆動された近隣の画素は非常に異なった駆動波形を経験することがある。例えば、８ビット濃度諧調方式において、濃度値１２８（二進法で１０００００００）に駆動された画素はビデオ・フレームのほぼ前半に対して高く、かつ、残り部分に対しては低く駆動されることがある一方、濃度値１２７（二進法で０１１１１１１１）に駆動された別の画素はビデオ・フレームのほぼ前半に対して低く、かつ、残り部分に対しては高く駆動されることがある。もしこれらの２つの画素が物理的に互いに隣接していれば、それらの画素が円滑に変化する明るさを持つ画像の一部である場合でそうであるように、強い横方向電場がこれら２つの画素間の境界に生成される。この横方向の、または、縁取りする電場はネマティック液晶において回位と呼ばれる欠陥をしばしば生成する。このような回位は、隣接液晶材料に対するしばしばはるかに暗く見える視覚的コントラストを有し、かつ、一旦形成されれば、それらの回位を生成した電気的駆動条件が除かれた時でも消えるのが緩慢である。したがって、ビット面型デジタル駆動を使用して駆動されたネマティック微小表示装置に対して生成された画像における明るさの変化は、画像内容が変更された時にさえ一時的に持続し得る不要な暗線で「装飾」される。

ビット面型デジタル濃度諧調駆動の上記の短所の多くは、ビデオ・フレーム当たりの駆動遷移の数を低減する代案２状態駆動方式により克服可能である。例えば、パルス幅変調（ＰＷＭ）駆動方式は、米国特許第５９７７９４０号明細書、同第６２４９２６９号明細書、同第６３２９９７４号明細書、および、同第６５２５７０９号明細書に例えば教示されたように、既に使用されている。これらの例において、各画素は自身の駆動装置を有し、選択されたデジタル値にビデオ・フィールドの開始時に典型的に「リセット」され、かつ、続いて、所望の濃度値に比例した時刻において別のデジタル値に１回（かつ、１回のみ）切り換えられる。しかし、上記に参照された一方、デジタル画素駆動を利用した以前の実施は、内部にアナログ電圧比較器を有する各画素を使用する、画素コンデンサに保存されたアナログ画像値と、全域アナログ・ランプ電圧との間の比較を行うために基礎となっているアナログ画素回路にすべてが依存している。画像値のアナログ保存は達成可能な画素サイズを低減するために選択された。なぜなら、単一のコンデンサは８ビットの画像値を保存でき、８つのデジタル・メモリ・レジスタの機能を代替するからである。これらのアナログ実施は、ビット面型デジタル濃度諧調に関して上述の画像擬似信号の問題を回避する一方、すべてがアナログ回路に対して既に説明された実践的な困難から被害を受ける。
米国特許第５９７７９４０号明細書 米国特許第６２４９２６９号明細書 米国特許第６３２９９７４号明細書、 米国特許第６５２５７０９号明細書 ケラー（Ｋｈｅｌｌａｈ）、「Ａ Ｌｏｗ−Ｐｏｗｅｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｍｕｌｔｉｐｏｒｔ ＳＲＡＭ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ ＶＬＳＩ Ｓｙｓｔｅｍｓ、第９巻第５号、５９０から５９８ページ（２００１年１０月） ブラロック（Ｂｌａｌｏｃｋ）およびジャガー（Ｊａｅｇｅｒ）、「Ａ Ｈｉｇｈ−Ｓｐｅｅｄ Ｃｌａｍｐｅｄ Ｂｉｔ−Ｌｉｎｅ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２６巻第４号、（１９９１年４月）

この背景に反し、かつ、従来技術に対する改善を所望して、本発明が開発された。

本発明は画像データを表示するための微小表示装置システムに関する。システムは異なった表示状態に切換え可能な画素のアレイを有する微小表示装置を含み、微小表示装置は半導体基板上に存在する。システムは同じく前記半導体基板上に存在するデジタル・インタフェイス・デバイスも含み、インタフェイス・デバイスは第１のフォーマットにおいて画像データを受入れ、かつ、画像データを第２のフォーマットにおいて微小表示装置の画素に供給し、第１のフォーマットは標準ビデオ信号である。

微小表示装置は第１の色、第２の色、および、第３の色の各フィールドを順次表示することにより画像データを表示できる。第１のフォーマットは画素に対するＲＧＢデータを含み得、第２の画素に対するＲＧＢデータが続き、かつ、ＲＧＢ画素データの行全体が供給されるまで順次に継続し、ＲＧＢ画素データの別の行が続く。第２のフォーマットは第１の色、第２の色、および、第３の色の順次の各フィールドを含み得る。デジタル・インタフェイス・デバイスは、ＲＧＢデータを、輝度成分および少なくとも２つの色成分を有するデータ・フォーマットに変換可能である。微小表示装置は、輝度成分および少なくとも２つの色成分を有するデータ・フォーマットにおける画像データを保存するための内部
に存在するメモリ・セルを含み得る。輝度データは各々の個別画素に対して保存され、色データは複数の画素のグループに対して保存されている。画素の各グループは４つの画素を含み得る。微小表示装置内の画素は複数の行および列に配列可能であり、４つの画素の各グループは特定の行に２つの隣接した画素を、および、隣接した１つの行に２つの隣接した画素を含み、そのため、画素の２つは１つの列にあり、画素の２つは１つの隣接した列にある。

微小表示装置は表示される画像データを保存するためのメモリ・セルを含み得、メモリ・セルは微小表示装置全体を通じて分配されている。分配されたメモリ・セルは、必ずしも、いずれかの特定の画素の中に、または、同画素に隣接して所在可能ではない。分配されたメモリ・セルは画素アレイと同一位置に存在可能であるが、画素アレイ内の特定の画素に物理的に接続し得ない。各画素は反射性画素電極を含み得、反射性画素電極は第１の面内に横たわり、かつ、分配されたメモリ・セルは第１の平面であり、かつ、同平面に平行である第２の面内に横たわり、かつ、さらに、反射性画素電極の少なくともいくつかの第２の平面上への正射影は、別の反射性画素電極に対する画像情報を保存しているメモリ・セルを覆っている。

システムは、照明装置、および、半導体基板に装着された分光器をさらに含み得る。微小表示装置は各画素に対する画像データの２つの連続したフレームを保存するための二連メモリ・バッファを含み得る。

本発明は画像データを表示するための微小表示装置システムにも関する。システムは異なった表示状態間で切換え可能な画素のアレイを有する微小表示装置を含み、微小表示装置は半導体基板上に存在し、デジタル・インタフェイス・デバイスも同じく前記半導体基板上に存在し、インタフェイス・デバイスは第１のフォーマットにおいて画像データを受入れ、かつ、画像データを第２のフォーマットにおいて微小表示装置の画素に供給する。微小表示装置は表示される画像データを保存するためのメモリ・セルを含み、メモリ・セルは低電力ＳＲＡＭである。

画像データは電圧モード感度増幅器を使用して低電力ＳＲＡＭから読み込み可能である。電圧モード感度増幅器は高速精密比較器を含み得る。
本発明は画像データを表示するための微小表示装置システムにも関し得る。システムは異なった表示状態間で切換え可能な画素のアレイを有する微小表示装置を含み、微小表示装置は半導体基板上に存在し、かつ、デジタル・インタフェイス・デバイスも同じく前記半導体基板上に存在し、インタフェイス・デバイスは第１のフォーマットにおいて画像データを受入れ、かつ、画像データを第２のフォーマットにおいて微小表示装置の画素に供給する。微小表示装置の各画素は画素電極を含み、画素は、画素電圧源が、微小表示装置の選択された画素電極に、残り部分を駆動するために使用される論理電圧源により供給される電圧とは異なった大きさで電圧を供給するために使用されることを可能にするための回路も含む。

画素電圧源は、論理電圧源より小さな、に等しい、または、より大きな大きさの電圧を供給するように制御され得る。画素電圧源は、１つまたは複数の環境条件を補償するために可変電圧を供給するように制御され得る。画素電圧源を変化させることにより補償される１つの環境条件は微小表示装置の温度とし得る。微小表示装置の温度は微小表示装置上で電子的に感知され得る。温度は１つまたは複数のダイオードにわたる電圧降下を感知することにより電子的に感知され得る。

本発明は画像データを表示するための微小表示装置システムにも関し得る。システムは異なった表示状態間で切換え可能な画素のアレイを有する微小表示装置を含み、微小表示
装置は半導体基板上に存在し、デジタル・インタフェイス・デバイスも同じく前記半導体基板上に存在し、インタフェイス・デバイスは第１のフォーマットにおいて画像データを受入れ、かつ、画像データを第２のフォーマットにおいて微小表示装置の画素に供給し、不揮発性メモリは微小表示装置に接続され、その特定の微小表示装置システムに固有の情報を保存し、それにより、微小表示装置は保存された情報を利用可能であり、かつ、この情報に基づき、微小表示装置システムにより表示された画像の品質を向上できる。

不揮発性メモリはＥＥＰＲＯＭを含み得る。
本発明は画像データを表示するための微小表示装置システムにも関し得る。システムは異なった表示状態間で切換え可能な画素のアレイを有する微小表示装置を含み、微小表示装置は半導体基板上に存在し、デジタル・インタフェイス・デバイスも同じく前記半導体基板上に存在し、インタフェイス・デバイスは第１のフォーマットにおいて画像データを受入れ、かつ、画像データを第２のフォーマットにおいて微小表示装置の画素に供給する。微小表示装置における画素のアレイは行に配列され、行の第１の部分は１つのグループ内にあり、行の第２の部分は第２のグループ内にあり、かつ、さらに、第１および第２のグループの１つのグループの画素は画像情報を使用して頂部行から底部行に更新される一方、第１および第２のグループの別のグループの画素は画像情報を使用して底部行から頂部行に更新される。

画素が画像情報を使用して頂部行から底部行に更新された第１および第２のグループの１つのグループは、連続する各フレームに関して第１と第２のグループの間で交番できる。

本発明は画像データを表示するための微小表示装置システムにも関し得る。システムは異なった表示状態間で切換え可能な画素のアレイを有する微小表示装置を含み、微小表示装置は半導体基板上に存在し、デジタル・インタフェイス・デバイスも同じく前記半導体基板上に存在し、インタフェイス・デバイスは第１のフォーマットにおいて画像データを受入れ、かつ、画像データを第２のフォーマットにおいて微小表示装置の画素に供給する。微小表示装置は複数の画素を支援する集中型タイミング回路を含み得、同回路においては、複数の画素の各画素に対してランプ・カウンタ信号と所望の画素値の間で比較が行われ、かつ、これに基づき、各画素に対する独立した画素状態信号が各画素に送出される。

複数のセットの集中化タイミング回路が存在可能であり、画素の各Ｎ個の列に対して１つである。
本発明は画像データを表示するための微小表示装置システムにも関し得る。システムは異なった光変調状態間で切換え可能な画素のアレイを有する空間光変調装置を含み、空間光変調装置は半導体基板上に存在し、デジタル・インタフェイス・デバイスも同じく前記半導体基板上に存在し、インタフェイス・デバイスは第１のフォーマットにおいて画像データを受入れ、かつ、画像データを第２のフォーマットにおいて空間光変調装置の画素に供給する。空間光変調装置は表示される画像データを保存するためのメモリ・セルを含み、メモリ・セルは空間光変調装置全体を通じて分配され、分配されたメモリ・セルは画素アレイと同位置に存在するが、画素アレイの特定の画素に物理的に接続し得ず、かつ、さらに、各画素は反射性画素電極を含み、反射性画素電極は第１の面内に横たわり、かつ、分配されたメモリ・セルは第１の平面であり、かつ、同平面に平行である第２の面内に横たわり、かつ、さらに、反射性画素電極の少なくともいくつかの第２の平面上への正射影は、別の反射性画素電極に対する画像情報を保存しているメモリ・セルを覆っている。

本発明は色および濃度諧調を有する画像を生成する方法にも関する。方法は絵要素のアレイおよび一緒に集積化されたデータ保存要素のアレイを設ける工程と、各画素に対する何らかの数のビットを含む画像データを受信する工程と、その画素に対して受信されたビ
ット数より小さい各画素に対する数のビットをデータ保存アレイに保存し、それにより、保存された画像を作成する工程と、その画素に対して保存されたビット数より大きいビット数を各画素に対して表示することにより、保存された画像を画素アレイ上に表示する工程とを含む。

保存された画像を表示する工程は、絵要素の同じアレイ上に異なったカラー・フィールドを順次に表示する工程を含み得る。方法は、複数の保存アレイを設ける工程と、各受信された画像をどの保存アレイが受信するかを選択する工程と、どの保存画像を表示するかを選択する工程とをさらに含み得る。保存されたデータのビットの一部は１つまたは複数の画素に対する情報を含み得る。輝度情報は各画素に対して保存可能であり、色情報は画素のグループに対して保存されている。

本発明は画像データを表示するための微小表示装置システムに関する。システムは異なった表示状態間で切換え可能な画素のアレイを有する微小表示装置を含み、微小表示装置は半導体基板上に存在し、各画素は内部に回路を有し、回路はその画素に動作可能に接続され、各画素の内部の、かつ、各画素と動作可能に接続された回路は複数のトランジスタを含み、この回路中には７００未満のトランジスタがある。システムは同じく前記半導体基板上に存在するデジタル・インタフェイス・デバイスも含み、インタフェイス・デバイスは第１のフォーマットにおいて画像データを受入れ、かつ、画像データを第２のフォーマットにおいて微小表示装置の画素に供給する。

この回路中には６００未満のトランジスタが、この回路中には５００未満のトランジスタが、この回路中には４００未満のトランジスタが、この回路中には３００未満のトランジスタが、この回路中には２００未満のトランジスタが、この回路中には１６０未満のトランジスタが、この回路中には１５０未満のトランジスタが、この回路中には１４０未満のトランジスタが、または、この回路中には１３５未満のトランジスタが存在可能である。

本発明は画像データを表示するための微小表示装置システムにも関する。システムは異なった表示状態間で切換え可能な画素のアレイを有する微小表示装置を含み、微小表示装置は半導体基板上に存在し、各画素は表示表面を有し、各画素はその画素の今後の表示状態に関した情報を含むその画素に動作可能に接続された少なくとも１つのメモリ・レジスタを有する。システムは同じく前記半導体基板上に存在するデジタル・インタフェイス・デバイスも含み、インタフェイス・デバイスは第１のフォーマットにおいて画像データを受入れ、かつ、画像データを第２のフォーマットにおいて微小表示装置の画素に供給する。各画素およびその画素に動作可能に接続された少なくとも１つのメモリ・レジスタにより占められたシリコン基板上の表面積は１，０００平方ミクロン未満である。

占められた表面積は７００平方ミクロン未満、３３５平方ミクロン未満、３０５平方ミクロン未満、または、３００平方ミクロン未満とし得る。各画素に動作可能に接続されたメモリ・レジスタの少なくともいくつかは画素内には物理的に所在し得ない。画素アレイは第１の平面内に横たわり得、メモリ・レジスタは全般に第１の平面に平行であり、かつ、同平面の下方にある第２の平面内に物理的に所在可能であり、画素アレイはメモリ・レジスタの大多数の上に横たわり得る。１つまたは複数のメモリ・レジスタに欠陥があることが一旦決定されれば、微小表示装置システムによる使用のために利用可能である予備のメモリ・レジスタが存在可能である。

ここで、本発明の様々な適切な特徴を示すうえで役立つ添付の図面が参照される。ここで本発明は空間光変調装置に基づく微小表示装置に主に関して説明されるが、画像表示シ
ステムへのデジタル・インタフェイス、画像圧縮、低電力ＳＲＡＭ、および、本発明の他の多くの特徴が必要／所望である他の用途にも本発明が適用可能とし得ることを明白に理解されたい。この点において、微小表示装置システムの以下の説明は例示および説明のみの目的に対して提示されている。さらに、説明は、本願明細書に開示された形態に本発明を限定することは意図されていない。その結果、以下の教示、ならびに、関連技術の技能および知識に相当する改変および修正は本発明の範囲内である。本願明細書に説明されている実施形態は、本発明を実施するうえで知られている最良の形態を説明すること、および、他の当業者が、本発明のそのような、または、他の実施形態において、ならびに、特定の応用例または用途により要求される様々な改変を伴って、本発明を利用することを可能にすることをさらに意図されている。

本発明の背景から理解され得るように、ＰＷＭ濃度諧調をデジタル・アーキテクチャで実施することは望ましい。このことが発明者によりどのようにして行われたかを説明する前に、デジタルＰＷＭ技術の平易な実施が高度な画素の複雑さから損害を被る可能性がなぜ高いかを以下に先ず述べた。微小表示装置のデジタル実施の複雑さは画素当たりに必要な画像ビットの総数に依存し、その総数が、今度は、表示のガンマ特性に依存している。ガンマ（γ）は表示の明るさと入力画像値の間の指数法則関係の指数である。上述の「ビット面」型デジタル濃度諧調技術は画像データ値と表示の明るさの間の線形関係を生成し、かつ、したがって、ほとんどのＰＷＭ方式がそうであるようにγ＝１を有する。他方、典型的なＣＲＴ表示装置はγ≧２を有し、このことは、人間の知覚の特性により良好に適合することが分かる。約２のガンマ値は、より精密に均等な知覚上の間隔を有する数値的に隣接した入力データ間の明るさの段階をもたらす一方、γ＝１に対しては、知覚される明るさの段階は濃度諧調の明るさの弱い端部において大きく、諧調の明るさの強い端部においては小さい。γ＝１に対する画像品質の不利益は色当たり約２ビットであることが一般に考えられており、すなわち、ＣＲＴ上での標準的２４ビット画像に品質で等しい画像を表示するためには、γ＝１の表示装置上で３０ビットが必要である。したがって、標準的な８ビット／色の入力信号から直接に動作するγ＝１の表示装置は、所望の１，６７０万色パレットの代わりに、２^１８＝２６２，１４４色のパレットを備えたＣＲＴに知覚可能な品質でほとんど同等の色パレットを生成する。

フィールド順次カラー画像を発生する微小表示装置の場合、現在の製品は、入来標準ビデオ画像データを微小表示装置に対する許容可能なフォーマットに変換するために、微小表示装置の上流の独立したインタフェイス・チップを典型的に含む。例えば、標準デジタル・ビデオ画像信号は第１の画素（絵要素）に対する赤のデータ、その同じ画素に対する緑のデータ、および、続いて、その同じ画素に対する青のデータを供給可能である。このことは、次のおよびその後の画素に対する赤、緑、および、青のデータ（ＲＧＢデータ）が後に続く。これが、画像内の特定の線における画素の各々に対して継続され、画像内の次およびその後の後続の線が後に続く。データはフレームの表示に対して割当てられた時間全体を通じてほとんど均一な速度で典型的に送達されるが、各線の終端の短い水平空白間隔および各フレームの終端の短い垂直空白間隔を除く。例えば、ＣＣＩＲ６０１およびＣＣＩＲ６５６標準ビデオ信号において、水平空白は各線に割当てられた時間の約１７％を占める（この時間は６０μｓのオーダである）一方、垂直空白はフレーム時間の約８％を占める。時間の残り部分で、データは表示に対して送達される。他方、フィールド順次カラー表示装置は画像内の画素の各々に対する赤のデータを典型的に先ず必要とし、画像内の画素の各々に対する緑のデータが後に続き、画像内の画素の各々に対する青のデータが後に続く。最も単純な順次カラー表示照明方式において、表示全体が１回に単一の原色で照明される。この場合、与えられた原色に対するすべてのデータは照明が開始される前に画素に書き込まれなければならず、このことはデータ供給の問題をさらに深刻にし、照明作業係数を不当に低減することを回避するためにデータが短い時間間隔にわたり大きな速度で表示するために供給されることを必要とする。これらの理由のために、フィールド
順次カラー微小表示装置システムは、１つのフォーマットにおいてデータを受信し、かつ、異なったフォーマットにおいてデータを微小表示装置に供給するための追加の回路を必要とする。このフォーマット変換はかなりの量のバッファ・メモリ、表示された画像におけるすべての画素に対する赤、緑、および、青のデータのすべてを保存可能な少なくともメモリの実質的な部分を必ず必要とする。動画の場合、図１７に示された「ティアリング（ｔｅａｒｉｎｇ）」擬似信号を防止するために、追加のバッファ・メモリが必要である。［ＭＨ１］同図は順次カラー表示装置上の画像を示し、表示装置は新しい入来フレームで同時に更新されつつある単一のフレーム・バッファから再表示されている。描かれた物体は（この例では水平に）移動しつつあり、同物体はフレーム毎に自身の位置を変化させている。表示装置の再表示速度が更新速度とは異なる（すなわち、３倍以上速い）ため、再表示と更新は完全には同期し得ず、したがって、現在のフレームおよびその前のフレームに対応する画像データの部分が表示装置の異なった領域に同時に出現することは不可避である。表示された物体の位置の不整合が存在する水平線がこれらの領域を分離している。物体の詳細または質感はこれらの線に沿って「引き裂かれた」ように見える。この擬似信号は非常に鮮明であり、かつ、平均的な閲覧者には不愉快である。この擬似信号を回避することは、画像データを二重バッファすること、すなわち、前のフレームを保存および表示するために１つのバッファ・メモリを使用する一方、第２のバッファ・メモリが入来画像データで更新されることを必要とする。２つのバッファの役割は入来フレーム間で逆転される。

追加データの必要な再フォーマット化または再順列、および、当技術分野で実現されている画像バッファ回路を設ける１つの方法は、これらを微小表示装置から分離されている半導体チップ上に供給することである。この分離インタフェイス・チップ手法の短所は、微小表示装置システムが追加のチップ、例えば、データ・フォーマットの変換に対して１つの余分のチップ、および、画像をバッファするメモリに専用の別のチップを有する必要性によるコストの上昇である。さらなる短所は多チップ表示装置システムのサイズの増大である。最後に、オフ・チップでバッファすることはバッファ・チップと微小表示装置の間の高帯域通信をさらに必要とし、このことは電力消費量の増加を常にもたらす。

必要な回路およびバッファ・メモリに対する代案位置は、微小表示装置の背面自体上の恐らく画素アレイ内である。しかし、画像バッファを達成するための大量の背面回路は実際の実施を妨害する。なぜなら、結果として得られる背面は非常に大きく、かつ、そのため、高価となる。もしフレーム・バッファが、単に、画素から分離されているが、それでも微小表示装置の背面上にあるメモリ・ブロックであったなら、背面の総面積に対する画素アレイの面積の比は不要に低減される。なぜなら、画素がメモリ・ブロック領域を覆うことは非現実的であるからである。代案として、微小表示装置の画素の回路構成は、与えられた画素に対する必要なバッファ・メモリがその画素と物理的に接続され、かつ、その画素の下にある回路の一部となるように設計可能である。このことは背面サイズ問題全体を解決しないが、分離されたメモリ・ブロックの能動領域比の好ましくない問題は確かに解決する。なぜなら、ここで画素はメモリ回路を覆っているからである。しかし、この恩恵は別の大きな問題の導入という犠牲を払うことになる。メモリ・レジスタのいずれかの故障は目視可能な画素の欠陥をもたらす。欠陥のあるレジスタのアドレス周辺を「マッピング」することにより生産高を向上させるために半導体メモリ技術において使用されている冗長技法は、そのような画素欠陥を補償するためには容易に使用し得ない。なぜなら、１つの場所の欠陥のある画素は異なった位置の機能中の画素により代替され得ないからである。

背面サイズの問題は埋め込みＤＲＡＭ工程などの特殊ＣＭＯＳシリコン組立て工程により対処され得るが、それらの工程は組み立てるのにより高価である。さらに、ＤＲＡＭは、実質的な不要電力消費量を追加する一定した再表示を必要とする。

微小表示装置の背面内に所望の完全デジタル順次カラー・フォーマット変換の全体を設けるための従来技術の非現実性は１例により最も良く例示され得る。例示の目的に対して、色当たり８ビットの濃度諧調を備えた順次完全カラーを表示可能な微小表示装置を考える。目視可能擬似信号を排除するため、および、大きなカラー・フィールド率を可能にするために、その画素内に所在するバッファ回路を備えた二重画像バッファを微小表示装置が利用することをさらに考える。任意の画素回路のレイアウト・サイズは、完全な設計を行わずには正確に決定し得ないが、同サイズの下方境界は、同画素回路のトランジスタが、標準的な６トランジスタＳＲＡＭセル内のトランジスタと同じ密度で配置されていると仮定することにより見積り可能である。標準的ＳＲＡＭセルに対する設計規則およびレイアウトが高度に最適化されているとすれば、任意の画素回路が、より高い密度で配置可能となる可能性は非常に低い。出願人により行われた先進的ＣＭＯＳシリコン製造工場の調査において、工場により提供された最適化６トランジスタＳＲＡＭセルの面積が全般に１３０ｆ^２より大きかったことが見出され、ここで、ｆはＣＭＯＳ工程の基本原則（通常、指定された工程におけるポリシリコン線に対する最小実行可能半間隔）を示す。例えば、０．３５μｍＣＭＯＳ工程において、６トランジスタＳＲＡＭセルは一般に約１６μｍ^２の面積を有した。式ａ＝１３０ｆ^２は、（中でも）米国半導体工業会（Ｕｎｉｔｅｄ Ｓｔａｔｅｓ’ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃｉａｔｉｏｎ）により後援されている「Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ２００２ Ｕｐｄａｔｅ」における将来の工程および今後数年に対して見積られた面積よりもわずかに大きなＳＲＡＭ面積の見積りを与える。

順次カラー表示装置技術において知られているように、画素内でのバッファおよび画像データの再順列はシフト・レジスタを使用して便利に達成可能である。２つの静電ラッチ（各ラッチは交差結合型インバータの形態の４つのトランジスタをさらに含む）および２つの伝達ゲート（各伝達ゲートは２つのトランジスタを含む）を含む標準的ＣＭＯＳシフト・レジスタ・セルは、保存ビット当たり１２個のトランジスタを必要とする。したがって、二重バッファする２４ビットの画像情報は４８×１２＝５７６個のトランジスタを必要とする。もしこれらのトランジスタが高度に最適化された標準ＳＲＡＭセルの密度に適合する密度で配置可能であれば、それらのトランジスタは０．３５μｍＣＭＯＳ工程において１，５３６μｍ^２を占める。したがって、画像バッファに接続されたトランジスタのみが、四角形の微小表示装置画素の最小達成可能間隔を、この候補ＣＭＯＳ工程に対しては３９．２μｍに制限する。ダウン・カウンタを使用することにより、保存されたデジタル画像値が画素持続時間信号（実際には、ＰＷＭ駆動信号）に変換可能であることは、順次カラー表示技術において知られている。カウンタの各段は、図１８に示されたように、ゼロ状態を検出するためのＮＡＮＤゲートと共に、半加算器およびマスタ／スレーブ・フリップ・フロップを使用して、従来、実施可能である。半加算器は８トランジスタＸＯＲゲートに加え、４トランジスタＡＮＤゲートを含み、マスタ段は交差結合型インバータとして配列された４つのトランジスタに加え、負荷トランジスタおよび割込み可能トランジスタを含み、スレーブ・トランジスタは同様のものから負荷トランジスタを除いたものである。ＮＡＮＤゲートは入力当たり２つのトランジスタを必要とする。したがって、カウンタはビット当たり２５個のトランジスタを必要とし、これらのトランジスタは、８ビット濃度諧調に対しては、カウンタのゼロ段の使用されていないＡＮＤゲートの４つのトランジスタが破棄された後の１９６個のトランジスタに相当する。したがって、合計で、２４ビットカラー表示装置のこの二重バッファＰＷＭ実施は５７６＋１９６＝７７２個のトランジスタを必要とする。この見積りは画素選択などに必要なその他のトランジスタを無視している。上述の０．３５μｍＣＭＯＳ工程において、この７７２トランジスタ画素は２，０５０μｍ^２より大きな面積を必要とし、このことは達成可能な四角形画素間隔を４５μｍに制限する。この画素サイズの見積りは、現在の市販微小表示装置に見出される１
２μｍの周辺の範囲にある画素間隔と対照され得る。したがって、デジタル順次カラー・フォーマット変換の平易な実施は、市場で競争の激しいものより１０倍を超えて大きな面積を持つ画素をもたらす。与えられた表示解像度に対して、大きな画素サイズは大きな背面ダイ・サイズをもたらし、このことは、このことに対応して、シリコン・ウェハ当たり少数の背面ダイ、および、低い背面ダイ生産高をもたらし、不要に高い背面ダイのコストを合わせて与える。

１つの画像に必要なビット数を削減するための技術が微小表示装置背面の複雑さおよびサイズを低減する可能性のあることは理解し得よう。例えば、ＪＰＥＧ圧縮などの画像圧縮技術は画像を保存するために必要なメモリの量を低減するために使用可能である。しかし、これらの技術は複雑な数値処理論理を典型的に必要とし、同論理の追加サイズは必要なメモリのいかなる節約も相殺する。

保存されなければならない画像データ・ビット数も、表示装置が示し得る色の数を制限する技術を介して、画素当たり全２４ビットにおいて利用可能な全１，６７０万種の明度より小さな「パレット」に低減可能である。例えば、もし明度の数が６５，５３６種の明度に制約されたなら、保存される必要のあるビット数は、結果的な背面の複雑さの低減を伴って、画素当たり２４から画素当たり１６に低減可能である。しかし画像のパレット化は画像自体の望ましくない画像擬似信号を、特に自然の風景の写真またはビデオに見出されるものなどの連続諧調画像に対して生成する。なぜなら、パレット化は色および明るさの円滑な変化を描写することを困難にするからである。この問題はＰＷＭ画素変調装置に対して大きく深刻化され、表示の明るさと入力画像値の間に線形関係を生成する。入力値パレットの１６ビットへのさらなる低減は、γ＝２の表示装置上の２^１０＝１０２４色に等価であるγ＝１において表示されたパレットをもたらし、ほとんどいずれの応用例にも適さない。

システムの要素
このことに留意して、ここで本発明が検討可能となる。本発明が採用可能である応用例の１つの実施例は図１に示された如くのカメラ３０である。カメラ３０はビデオ・カメラ、デジタル静止画カメラ、または、他のタイプのカメラとし得る。カメラ３０はユーザが記録したいと所望可能な画像を表す電気信号を作成可能である画像取込みデバイス３２を含み得る。電気信号は画像取込みデバイス３２からカメラ３０の機能を制御する制御装置３４に送られる。カメラ３０は、ユーザがカメラ３０の動作のモードを選択するために使用可能なユーザ制御部３６も含む。制御装置３４は、メモリ／テープ部３８などの保存デバイスに画像を表す電子信号を保存する能力を有する。ビデオ・カメラの場合、同部３８は典型的にビデオ・テープとなり得る一方、デジタル静止画カメラの場合、同部３８は典型的に何らかのタイプの電子的不揮発性メモリとなり得る。カメラ３０は電力分配部４２を介してカメラ３０の各構成部分に電力を供給する電池４０も含む。画像の保存された電子的表現は、レンズ系４６または反射式拡大装置を介してユーザにより閲覧され得る微小表示装置４４により視覚的画像に変換可能である。このことは、本発明の微小表示装置が利用され得る応用例の１つの実施例である一方、それは、例示のみの性質を持ち、かつ、本発明の範囲をいかなる形においても限定することは意図されていない。

微小表示装置４４は、同装置４４の主要構成部分を示すために図２に示されている。微小表示装置４４は照明装置筐体５４が装着されているプラスチック製パッケージ筐体５２を含む。照明装置筐体５４は三色ＬＥＤ５６およびＬＥＤ５６により照射された光を集光する反射器５８を収容している。続いて、光は、不要な偏光の迷光を最小に抑えるため、および、均一な照明を作成するために前偏光器および拡散器６０を通過する。拡散され、偏光された光は偏光分光器（ＰＢＳ）６２に向けて差向けられ、分光器６２は１つの線形偏光の光を反射する一方、直交する線形偏光の光は拒絶する。反射光はパッケージ筐体５
２内に存在するシリコン（ＬＣＯＳ）表示パネル６４上の液晶に向けて差向けられる。以下にさらに詳細に説明するように、表示パネルは、２つの異なった光変調状態の１つに電子的に制御可能である画素のアレイを含む。１つの光変調状態において、偏光された入来光は同じ偏光を持ってＰＢＳ６２に向けて反射し戻される。もう１つの光変調状態において、光は、９０度だけ回転された自身の線形偏光を持ってＰＢＳ６２に向けて反射し戻される。理解され得るように、ＰＢＳ６２は、自身の偏光が回転されなかった反射光を反射する一方、偏光が回転された光は、レンズ系４６を介したユーザによる閲覧のためにＰＢＳ６２を通過する。コネクタ６６は屈曲ケーブルを介するなどしたカメラ３０への電気的接続のためにパッケージ筐体５２から下方に懸垂する。

表示パネル６４の動作の上記の検討は本発明を限定することは意図されていない一方、他のタイプの空間光変調装置、例えば機械式極小鏡に依存する空間光変調装置なども本発明において利用可能である。同様に、自身の光を発する表示パネルも使用可能である。加えて、検討が２つの異なった直交する方向の線形に偏光された光に関与する一方、未偏光の光または異なったタイプの偏光が使用されているシステムにおいて本発明を利用することも可能である。液晶空間光変調装置の動作に関するさらなる詳細は、各々の内容を本願明細書に援用する米国特許第５７４８１６４号、同第５８０８８００号、同第５９７７９４０号、同第６１００９４５号、同第６５０７３３０号、同第６５２５７０９号、および、同第６６３３３０１号に見出され得る。

表示パネルの詳細
表示パネル６４はさらに詳細に図３および４に示されている。図３に示すように、表示パネル６４は、ガラス板７２が接着剤封止７４を介して固着されているシリコン背面７０を含む。シリコン背面７０とガラス板７２の間に挟まれているのは、液晶材料層７６である。異なった側面から見ると、ガラス７２および背面７０は、１つの側にガラスのわずかな張り出しが、および、向かい合う側にシリコンのわずかな張り出しが存在することを可能にするために、１つの方向においてわずかにずらされていることが明白になり得る。液晶材料７６は強誘電性、ネマティック、または、他のタイプの液晶を含むが、これらに限定されないいくつかのタイプの液晶のいずれかを含み得る。この実施形態において、強誘電性液晶が利用されている。代案として、デジタル微小鏡、および、他の微小電子機械デバイス、プラズマ表示装置、エレクトロルミネセント表示装置、発光ダイオードなどの他のタイプの表示デバイスも表示パネルの一部として採用され得る。理解され得るように、これらの代案は、光源からの光を変調する空間光変調装置のいずれかとし得るか、または、独立した光源を必要としない光放射性デバイスとし得る。

シリコン背面７０は、反射性画素電極のアレイ８０が所在する自身の頂部表面上の領域を含む。理解され得るように、画像は、表示パネルの「能動領域」として知られている表示パネル６４のこの領域に形成される。シリコン背面７０は、表示パネル６４の主要構成部分の例示の容易さのみのために、固体シリコン材料で形成されているように図３に示されている。現実では、以下にさらに詳細に検討されるように、複数の回路、導体などがシリコン背面７０内に存在する。

図５は、シリコン背面７０の特定の重要な部分を、位置に関した形におけるよりも、むしろ機能上の形で、および、背面７０とのインタフェイスを行う構成部分を表すことを意図されている。シリコン背面７０は画素の複数の行および列を含む能動画素領域８２を有する。２つの画素、第１の画素８４および第２の画素８６は能動画素領域８２に示されている。反射性画素電極のアレイ８０の下方にシリコン背面内に所在するのは、（以下にさらに詳細に検討される）回路であり、同回路の主要構成部分は、能動画素領域８２の下の、かつ、メモリ・セルの追加領域８８および９０が示されている図５に見られるように垂直に能動画素領域８２の境界を越えて任意で延長している複数のメモリ・セルである。本
実施形態において、これらのメモリ・セルは従来の６トランジスタＳＲＡＭとして実施されているが、ダイナミック・レジスタを含む他のタイプのメモリ・レジスタも同様に使用可能である。メモリ・セルの２つの特定の領域、ＳＲＡＭの第１の領域９２およびＳＲＡＭの第２の領域９４が図５に示されている。見られるように、ＳＲＡＭの第１の領域９２は第１の画素８４と機能的に接続され、ＳＲＡＭの第２の領域９４は第２の画素８６と機能的に接続されているが、ＳＲＡＭの領域９２および９４は第１および第２の画素８４および８６の隣には所在していない。第２の主要な構成部分は、ＳＲＡＭセルとしてデータを保存可能であり、ならびに、ブースト・セルに保存されているデータにより指令されたように画素電極に特定の電圧を駆動可能である複数のブースト回路である。

この実施形態において、能動画素領域８２の上部半体９６は能動画素領域８２の上方に図５に示された１セットの回路と結合されている一方、能動画素領域８２の下部半体９８は能動画素領域８２の下方に図５に示された回路と接続されている。この場合、上部半体９６および下部半体９８は図５に示された分割線１００に沿って分割されている。以下にさらに詳細に検討されるように、上部および下部半体９６および９８に接続された能動画素領域８２の上方および下方の追加の回路はそれぞれ感度増幅器１０２および１０４の１対の列体、それぞれ画素ライン・バッファおよび列駆動装置１０６および１０８の１対の列体、ならびに、それぞれ列データ・プロセッサ（ＣＤＰ）１１０および１１２の１対の列体である。列体１０２および１０４の感度増幅器は列体１１０および１１２の列データ・プロセッサによる使用のためにＳＲＡＭメモリ・セルの内容を読み取る。列体１０６および１０８の画素ライン・バッファはＳＲＡＭへの途中でデータを一時的に保存し、ＳＲＡＭの列を駆動するための回路を含み、かつ、ＳＲＡＭの特定の列のみを選択的に駆動するための機構を提供する。列体１１０および１１２の列データ・プロセッサは、画素アレイ８２の画素電極が、表示された画像を作成するために、いつ、および、どのようにして駆動されるべきかを決定するために、ＳＲＡＭから感度増幅器により読み戻されたデータを受信し、データを圧縮解除し、ランプ信号１１４と比較する。

シリコン背面７０内の制御部１１６は、様々なフォーマットのいずれかの１つにおいてカメラ３０の制御装置３４から到来可能な画像データなどの微小表示装置４４に供給された画像データを受信する。制御部１１６はＲＧＢ順次、ＣＣＩＲ−６０１、および、ＣＣＩＲ−６５６を含む少なくとも３つの異なった標準ビデオ・フォーマットで画像データを受け入れるように動作可能である。これらの標準フォーマットの各々において、三原色すべてに関連する画像データが、いかなる画像データも次の画素に対して伝送される前に、与えられた画素に対して伝送される。これらのビデオ・フォーマットの各々に対するタイミングはＮＴＳＣまたはＰＡＬとし得、垂直周波数は５０Ｈｚまたは６０Ｈｚのいずれかとし得る。ＲＧＢ順次データの解像度は４３２×２４０とし得る一方、ＣＣＩＲビデオ・フォーマットに対する解像度は７２０×２４２または７２０×２８８のいずれかとし得る。本発明はいずれの特定のフォーマット、タイミング、垂直周波数、解像度、または、幾何学的形状にも限定されない。本発明は、表示装置が標準アナログ・ビデオ信号を受入れ、かつ、表示装置の残り部分にデジタル・データを供給することを可能にするために、入力データ経路中にアナログ／デジタル変換装置をさらに設け得る。制御部は、必要および適切となり得る場合に受信された画像に対するガンマ補正、ディザリング、および、縮尺調整を行うように動作可能である。例えば、もし以下により詳細に説明されるように列データ・プロセッサおよびＳＲＡＭアレイがγ＝１を持つＰＷＭ濃度諧調を生成するために共働したなら、かつ、受信された画像データがγ＝２の表示装置を駆動するように設計された標準供給源から供給されたなら、制御部は、表示された時に閲覧者が正しいガンマ特性を知覚するように、入来するデジタル値を新しい価に変換可能である。本実施形態において、このことは入来８ビット／カラー・データを所望のガンマ補正を備えた１０ビット／カラー・データに変換することにより達成される。本発明の１つの実施形態の８ビット／カラーの制限内でこのデータを表示するために、１０ビット／カラー・データは、１０
ビット値を表示可能である精度の不足からもたらされるいかなるエラーの目視可能性も最小に抑えるために、制御ブロック１１６内で実行されるフロイド−スタインバーグ（Ｆｌｏｙｄ−Ｓｔｅｉｎｂｅｒｇ）エラー拡散アルゴリズムを使用して８ビット／カラー・データに変換される。加えて、制御ブロック１１６は、画素アレイのフォーマットに適合する４３２×２４０フォーマットへの双線形内挿を使用して（例えば、７２０×２４２または７２０×２８８のフォーマットを有することがある）入来画像データを水平に、および、垂直に縮尺調整可能である。

制御部１１６は表示ブロック１１８からクロック信号を受信する。表示ブロックからのクロック信号は、上述のランプ信号１１４を供給するランプ・カウンタ１２０も駆動する。制御部１１６は、画素のどの行およびどのＳＲＡＭセルがアクセスされるかを選択する行制御論理１２２を制御する。制御部１１６は、そのいくつかが背面７０から分離されて所在することがある様々な周辺回路要素と通信もする。これらの要素は温度センサ１２４、ウィンドウ駆動装置１２５、画素電圧発生器、１つまたは複数のＬＥＤ駆動装置、１つまたは複数のデジタル／アナログ変換器（ＤＡＣ）、１つまたは複数のアナログ／デジタル変換器（ＡＤＣ）、ＥＥＰＲＯＭ１２６などの不揮発性メモリ、および、１セットのＬＥＤ１２７を含む。

図６はＳＲＡＭメモリ・セルの層１３０内の画素電極８０のアレイと、同アレイの下に横たわる画素駆動ブースト回路との間のサイズの関係を示している。理解され得るように、１つの次元において、画素アレイ８０および下の層１３０は同じ幅である一方、別の次元において層１３０は画素アレイ８０より大幅に高い。図５に示されたように、このことは、この特定の実施形態において利用されている追加のＳＲＡＭ８８および９０による。

図７は画素アレイ８０と層１３０の間の位置の関係を示している。例示の目的のため、画素アレイ８０の一部は同アレイの下の層１３０の部分を露出させるために除去されている。この実施形態において、画素電極１３２の各々は図７に示されたように単一の列内の８つの隣接した画素電極のグループの１つである。画素アレイ８０の下にある層１３０はブースト回路１３４の複数の行および複数のＳＲＡＭメモリ・セル１３６を含む。観察され得るように、ブースト回路１３４は隣接した行の各対に一緒にグループ分けされ、ＳＲＡＭメモリ・セル１３６の約３０個の行により分離されている。さらに、ブースト回路１３４は、この実施形態において、画素電極１３２の各々を基準として特定の位置に所在する一方、ＳＲＡＭはブースト回路間の残りの面積を占めている。ブースト回路、および、データが最終的に表示される画素を基準としたＳＲＡＭセル内のデータの位置は根本的に任意である。これらの関係、または、その欠如は図８でより良く理解可能である。図８の左側では、４つの電極１４６、１４８、１５０、および、１５２が第１の垂直列にあり、かつ、他の４つが第２の垂直列にある８つの画素電極は画素電極１４６の下に仮想線で示された複数のブースト回路１３８、１４０、１４２、および、１４４と共に観察され得る。追加のブースト回路およびＳＲＡＭメモリ・セルは画素電極の第２の垂直列の下に仮想線で示されている。図８の右側には、シリコン背面７０が、複数の画素ブースト回路１３４およびＳＲＡＭメモリ・セル１３６を直接に露出させるために除去された画素電極と共に観察される。

この実施形態において、特定の行の４つの特定のブースト回路１３８、１４０、１４２、および１４４のグループは特定の列の４つの特定の画素電極１４６、１４８、１５０、および、１５２と接続されている。ブースト回路が画素電極の幅の約４分の１となる空間を占めているため、４つのブースト回路１３８、１４０、１４２、および、１４４は画素電極の単一の１つ１４６の下に横たわっている。この実施形態において、ブースト回路１３８は画素電極１４６と接続され、かつ、同電極を駆動し、ブースト回路１４０は画素電極１４８と接続され、かつ、同電極を駆動し、ブースト回路１４２は画素電極１５０と接
続され、かつ、同電極を駆動し、ならびに、ブースト回路１４４は画素電極１５２と接続され、かつ、同電極を駆動する。理解され得るように、画素電極１４６の下方の残りの空間ならびに画素電極１４８、１５０、および、１５２の下方の空間のすべては複数のＳＲＡＭメモリ・セル１３６により占められている。しかし、画素電極１３２のこの特定のサイズ決定および使用されている特定の半導体組立て工程の場合、特定の画素電極１４６、１４８、１５０、および、１５２の下方の残りの空間はそれらの４つの画素電極に対するこの設計により必要とされるバッファされた保存に対しては十分ではない。この理由のために、画素アレイ８０の垂直に上方および下方の追加の空間は、図５および６に示されたように層１３０内の追加のＳＲＡＭ８８および９０に対して使用されている。

図７に戻って参照すると、ブースト回路１３４の各隣接した２つの列の底部行が４つの画素電極、すなわち、ブースト回路の底部行の頂部上に直接に所在するその同じ列内の画素電極、および、同じ列内でブースト回路の下に横たわる３つの隣接した画素電極と接続され、かつ、同電極を駆動することが理解し得る。同様に、ブースト回路１３４の各対の上部列は４つの画素電極、すなわち、ブースト回路の上部行の頂部上に直接に所在するその同じ列内の画素電極、および、同じ列内で垂直に上方にある３つの隣接した画素電極と接続され、かつ、同電極を駆動する。

既に説明されたように、この実施形態においては、ブースト回路間の空間内の能動画素アレイの下に取付けられるよりも多くのＳＲＡＭ保存装置が必要である。この理由のために、ＳＲＡＭは図６に示された能動画素アレイ８０を越えて延長している。したがって、以下に続けて説明されている使用されているＳＲＡＭが画素電極と同じ垂直分層内に存在しなければならないこと以外に、能動画素アレイの画素電極とその画素に対するデータが保存されているＳＲＡＭ位置の間には特定の関係が存在しないことが理解され得る。

特定のＳＲＡＭメモリ・セル１３６と特定の画素電極１３２の位置の間の特定の関係の欠如が、画素アレイ８０内のどこの画素電極上にも表示される画像データに対するメモリ・バッファとして追加のＳＲＡＭ領域８８および９０内にあるＳＲＡＭメモリ・セルを微小表示装置４４が使用することを可能にすることにより、この欠如が有利であることが理解され得る。加えて、特定のＳＲＡＭメモリ・セル１３６またはＳＲＡＭメモリ・セルの行が欠陥を持つと決定された場合、シリコン背面７０のどこかに所在する予備のＳＲＡＭメモリ・セルまたはＳＲＡＭメモリ・セルの行はその特定の画素電極１３２に対するメモリ・バッファとして利用可能である。不調のセルまたは行のアドレス位置は微小表示装置に接続されたＥＥＰＲＯＭ不揮発性メモリ内に外部ダイ試験の時点で保存可能であるか、または、微小表示装置が通電された時に始動する内蔵自己試験機能により決定可能であり、かつ、微小表示装置内の揮発性レジスタ内に保存可能である。制御ブロック１１６内の論理は不調のセルまたは行のアドレスを取り込んで解読することが可能であり、かつ、解釈可能であり、ならびに、適した予備のセルまたは行のアドレスに自動的に代用可能である。

列データ・プロセッサおよびその機能
シリコン背面７０の各部分は図９に示されている。既に検討されたように、シリコン背面７０は分割線１００により上部半体および下部半体に分割されている。上部半体は感度増幅器の水平列体１０２、画素ライン・バッファおよび列駆動装置の水平列体１０６、ならびに、列データ・プロセッサ（ＣＤＰ）の水平列体１１０を含む。さらに、シリコン背面のこの部分は垂直分層に分割され、それらの分層の３つ１６０、１６２、および、１６４が示されていることが観察され得る。各垂直分層は自身のＣＤＰおよび関連画素ライン・バッファ、ならびに、列体１０６からの列駆動装置ならびに列体１０２からの関連感度増幅器を有する。特定の分層のＣＤＰはその特定の分層内の画素電極の各々に対するデータ処理を行う。分割線１００の別の側には、同様のＣＤＰ分層１６６、１６８、および、
１７０が示されている。これらの分層１６６、１６８、および、１７０の各々は単一のＣＤＰおよび関連画素ライン・バッファならびに列体１０８からの列駆動装置および列体１０４からの関連感度増幅器を含む。

ＳＲＡＭの読出しおよび書込み
図１０はＣＤＰ分層１６０の機能図を示す。制御部１１６からの符号化画像データ１７２は分層１６０内の列駆動装置１７４に供給される。列駆動装置１７４は（この書込み動作に対する信号１７８を介して選択解除されている）感度増幅器１７６を通って複数のＳＲＡＭメモリ・セル１８０にデータを送る。データが保存されている特定のＳＲＡＭメモリ・セルは列制御部１２２からの特定の列駆動装置１７４および行可能信号１８２により決定される。その後、制御部１１６は、行制御部１２２に、画素電極のデータが保存されているＳＲＡＭセルの列１８０に対して行可能信号１８２を駆動し、かつ、感度増幅器可能信号１７８を活性化することにより感度増幅器１７６を可能にするように指令する。感度増幅器１７６は選択されたＳＲＡＭセル１８０の内容を決定し、かつ、データを分層１６０のＣＤＰ１８６に送る［ＪＭＤ２］。ＣＤＰ１８６はデータを圧縮解除し、かつ、圧縮解除された値の選択された部分をランプ信号１１４と比較し、続いて、感度増幅器１７６を不能にすること、列駆動装置１７４を可能にすること、および、行制御部１２２に行可能信号１９０を駆動させることにより、その比較結果は一時的に保存され、かつ、その後、画素１８４に接続されたブースト回路１８８に書き込まれる。

デジタル・パルス幅変調濃度諧調
図１１は、画素の状態をいつ変化させるかを決定するために、比較を行い、その比較の結果を使用するＳＲＡＭからデータを読み出す動作についてさらなる詳細を示す。この場合、ＳＲＡＭメモリ・セルは、このＣＤＰ分層１６０内の４８個の異なったメモリ・セルを含み得るメモリ・セルの行全体として表されている。特定の行１８０は行可能信号１８２により選択される。ＳＲＡＭメモリ１８０内の特定のメモリ・セルからのデータは感度増幅器１７６により読み出され、かつ、復号化ブロック２００に供給される。このことは以下にさらに詳細に検討する。復号化ブロック２００は制御部１１６から復号化信号２０２を受信する。復号化信号２０２は、保存されている符号化された画像データから復号化された結果のどの部分がデジタル比較器２０４の第１の入力に供給されるべきかを示す。比較器２０４は符号化された画像値のこの復号化された部分を（その第２の入力に供給された）デジタル・ランプ信号１１４と比較し、かつ、画素制御信号２０６を（図１２に関連して以下に説明される論理を介して）、画素制御信号２０６または符号化された画像信号のいずれかの以下の保存場所への書込みを可能にするように制御され得る多重化器２０８に供給する。この場合、画素制御信号２０６は、４つの画素１８４、２１０、２１２、および、２１４の下の列内の４つのブースト回路のグループ内にある選択されたブースト回路１８８に設けられている（例示の容易さのために、ブースト回路は、この場合、画素の１つの下には示されていない）。ブースト回路１８８は、画素制御信号２０６が状態を制御することを意図されている画素電極１８４に接続され、かつ、電気的に連絡している。この実施形態において、各ブースト回路は画素の所望の状態に対する１ビット保存レジスタとして機能する。８つのブースト回路はブースト回路１８８を含む行において示されていることが観察され得る。これらは４つのブースト回路の２つのグループにグループ分けされ、４つのブースト回路の下方に示された４つの画素１８４、２１０、２１２、および、２１４に対する意図された表示値を保存している同回路の最も左のグループ、および、４つのブースト回路の下方に示された４つの画素２１６、２１８、２２０、および、２２２に対する意図された表示値を保存している同回路の最も左のグループを備えている。後の検討の容易さのために、画素１８４、２１０、２１６、および、２１８の２×２のアレイが画素グループ２２４として図１１に示されている一方、４つの画素２１２、２１４、２２０、および、２２２の別のグループが画素グループ２２６として図１１に示されている。

この特定の実施形態において、画素アレイ８０は２４０画素を垂直に、および、４３２画素を水平に含む。分割線１００はこの２４０×４３２アレイを垂直に１２０画素および水平に４３２画素の２つのアレイに分割している。これらの２つのアレイの各々は、既に説明されたように、３６個のＣＤＰ分層に垂直に分層されている。これらのＣＤＰ分層の各々は垂直に１２０画素および水平に１２画素の下位アレイを含む。これらの画素の下にはブースト回路の行があり、ＣＤＰ分層の各特定の行に４８個のブースト回路を、または、画素の各列に対して４つのブースト回路を備える。ブースト回路の二重行の間には、ＳＲＡＭメモリ・セルの約３０個の行があり、各ＣＤＰ分層の各行に４８個のメモリ・セルがある。このことは、本発明の１つの実施形態に過ぎないものと意図されており、かつ、本願明細書において検討されたサイズまたは数のいずれも、本発明を限定することは意図されていない。

図１２はＣＤＰ分層１６０内の比較器２０４に入力された信号、画素制御信号２０６を作成するうえで役立つ比較器２０４の出力２３２、および、同様に、画素電極の状態を表す結果的な画素電気駆動信号２２８を示している。ランプ信号１１４は比較器への入力の１つである一方、他の入力は復号化された画素値２３０である。画素電気駆動信号２２８は、同じ時間縮尺上ですぐ下方に示されている。双方の比較器入力信号はデジタルであるが、それらの信号は、図の垂直方向が値を示す形でこの図中に模式的に示されている。ランプ・カウンタ１２０により出力されたランプ信号１１４は、二進値００００００００（デジタル０）から二進値１１１１１１１１（デジタル２５５）に進行する８ビット・カウンタの出力とし得る。交番二進符号などの単純な計数以外の方式も使用可能である。さらに、計数は減少する順ならびに増大する順で進行し得る。図から理解され得るように、ランプ信号１１４が開始すると、画素電気駆動信号２２８、画素制御信号２０６により信号指令されたように、例えば低状態から高状態に移行する。一旦ランプ信号１１４が復号化された画素値２３０と同じデジタル値に到達すれば、比較器出力２３２は高くなる。この出力は、列駆動装置１７４が行可能信号１８２により選択された画素に書き込むことを可能にし、それにより、画素制御信号２０６を供給する。この場合、画素制御信号２０６の値は、比較器２０４による等価性の検出に応じて画素電気駆動信号２２８が高状態から低状態に移行するように選択される。当然、画素電気駆動信号２２８が低状態を基準として高状態にある時間の長さは復号化された画素値２３０の規模の関数である。すなわち、複合化された画素値２３０の小さな規模に対して、画素電気駆動信号２２８の高状態は比較的短い一方、複合化された画素値２３０の比較的大きな規模に対して、画素電気駆動信号２２８は時間の実質的に大部分にわたり高状態にある。このように、微小表示装置４４はパルス幅変調画素駆動を実施している。当然、ＰＷＭの感度は逆転可能である（すなわち、論理回路への単純な変更による復号化された画素値２３０の小さな規模に対する画素電気駆動信号２２８の比較的長い持続時間など）。列データ・プロセッサの機能は加算器、シフタなどの組合せ論理を介して達成される。

表示装置の底部半体と表示装置の頂部半体とに対して、異なった順で各画素に対するブースト回路に書き込まれることは、画素制御信号２０６にとって好ましいとし得る。例えば、もし信号が同じ形で各半体に書き込まれ、各半体の頂部行から底部行に画像を更新したなら、２つの半体間の分割線１００に近い画像の一部は、時間の実質的に大部分にわたり、新しい画像の部分の隣に古い画像の部分を有する。このことは目視可能な画像擬似信号を引き起こし得る。この擬似信号を回避するために、頂部半体を頂部行から底部行に更新する一方、底部半体を底部行から頂部行に更新することが可能である。このことは、外側から内側に更新するとも呼び得る。代案として、更新はまったく逆の形態、内側から外側に、または、頂部半体の底部行から頂部行に、および、底部半体の頂部行から底部行に行われ得る。別の代案は、データの１つのフレームの外側から内側に、次の後続フレームでは内側から外側に、かつ、この交番形態で繰り返すことである。これらの代案または目
視可能擬似信号を排除するいずれかの他の代案に対するいかなる変形も許容可能である。

本願明細書に開示されている微小表示装置の重要な特徴は標準ビデオ信号を受入れ、かつ、同時に表示する機能である。この機能は、図１９に関してここで説明されるように、列データ・プロセッサ１１０および１１２の作用に関連した画素ライン・バッファ１０６および１０８の前述の列体により達成される。図１９は入力ビデオ信号の要素、すなわち、符号化された入力ビデオ・データおよびＶＡＬＩＤ信号と、ＣＤＰおよび画素ライン・バッファの濃度諧調作用の要素、すなわち、表示クロック１１８、制御ブロック１１６から画素ライン・バッファ１０６および１０８に供給されるＲＥＡＤ信号、ならびに、感度増幅器１０２および１０４との間のタイミング関係、さらに、制御ブロック１１６により行制御部１２２に供給される行アドレスのシーケンスを示している。行制御部１２２により選択されたＳＲＡＭレジスタの行からデータを読み出すことが感度増幅器に対して所望されている時、ＲＥＡＤ信号は１つの状態（例えば、高状態）を有し、ＳＲＡＭレジスタの選択された行に符号化された画像データを書き込むことが所望されている時、反対の状態（例えば、低状態）を有する。既に説明されたように、ＳＲＡＭアレイは符号化された画像データの二重バッファを提供し、それにより、入来画像に対応するデータが１つのバッファに書き込まれ得る一方、前の画像に対応するデータは第２のバッファから損なわれることなく読み出され得る。図１９の目的のため、１つの画像バッファ内の行アドレスはＢ０Ｒｉと示され、ここでｉは行番号を示す一方、もう１つのバッファ内の行アドレスはＢ１Ｒｉと示されている。画素ブースト回路レジスタに対応する行アドレスはＰＲｉと示されている。図１９の左側に示されている時刻において、ＶＡＬＩＤは高く、有効な画像データが供給されていることを示している。このデータが供給されている間、このデータは画素ライン・バッファ１０６および１０８内のレジスタに一時的に書き込まれる。この間、ＲＥＡＤは高状態にあり、ＣＤＰは保存されている符号化された画像データを画素アレイ上の濃度諧調表示のために処理している。図１９に示された実施例において、符号化された画像データは同図の左側の行Ｂ０Ｒ１で開始してバッファ列体Ｂ０から読み出されている。１２クロック後、データは行Ｂ０Ｒ１からＢ０Ｒ１２まで読み出され、この時点の後、ＣＤＰは、ブースト・セル内のレジスタに画素制御信号１２０６を書き込むために、十分な比較結果を蓄積している。このことを達成するために、ＲＥＡＤはこの点で低くなり、フレーム・バッファ・レジスタを読み出し、かつ、画素を更新するサイクルを完了する。同図に示されたように、ＶＡＬＩＤはこのサイクル中は低く進行し得、入来ビデオ・データのラインの終端に印を付ける。したがって、制御ブロック１１６は画素ライン・バッファが満杯であることを認識する。例えフレーム・バッファからの画像データの読出しの次のサイクルが既に（この図に示された実施例ではラインＢ０Ｒ１３およびＢ０Ｒ１４からの読出しを）開始していても、バッファ満杯信号はサイクルに割り込みを引き起こし、ＲＥＡＤは低く進行し、かつ、画素ライン・バッファに保存されているデータは別のフレーム・バッファ列体に（この実施例では行Ｂ１Ｒ１からＢ１Ｒ６に）書き込まれる。この書込みが完了した後、ＲＥＡＤは高く進行し、かつ、ブースト・レジスタへの書込みが最終的に後に続く読出しの通常サイクルが継続する。このように、１つのフレーム・バッファからのデータの読出しに別のフレーム・バッファへのデータの時々の書込みを挟み込むことにより、表示装置は標準ビデオ・データを同時に受け入れ得る一方、擬似信号のない画像を表示する。入来ビデオ・データの新しいラインが６０μｓ毎などに開始し、かつ、この期間の水平空白部分が約１１μｓを占め、かつ、画素ライン・バッファを空にするために必要な時間が（出願人により典型的に使用されている６０ＭＨｚ表示クロックに対して）６個の表示クロック周期または約１００ｎｓに等しいとすれば、入来データを書き込むための要件は比較的たまにしか発生せず、かつ、比較的広範な間隔内のどこかで発生させられ得、ならびに、濃度諧調方式の最低限の擾乱のみを引き起こす。

画像の圧縮／圧縮解除
本発明の特徴の１つは、制御部１１６に供給される入来画像データがシリコン背面７０
全体を通じて分配されたＳＲＡＭ画像バッファ内での保存の目的のために圧縮可能であり、かつ、画素による最終的な表示のために圧縮解除可能であることである。圧縮アルゴリズムのいくつかの異なったタイプのいずれもこのことを達成するために利用可能である。１つの手法は、先ず、ＲＧＢデータを各画素に対する赤、緑、および、青の値から従来のＹＵＶシステムまたは同システムの変形に変換することである。ＹＵＶシステムは輝度成分（Ｙ）および２つの色差信号（ＵおよびＶ）を含む。ＹＣ_ＢＣ_Ｒで示された１つの共通の版において、色差信号は大部分は赤（Ｃ_Ｒ）および青（Ｃ_Ｂ）の情報を保存し、ここで（緑のほとんども含む）輝度が差し引かれる。以下のマトリクス変換はＲＧＢ信号から標準ＹＣ_ＢＣ_Ｒ信号を生成する。

この式において、Ｒ，Ｇ，および、Ｂは０から２５５までの値を取る（正負符号のない８ビットの数）。Ｙは１６から２３５の範囲にわたり、Ｃ_ＢおよびＣ_Ｒは１６から２４０の範囲にわたる。いくつかの実施において、ＹＣ_ＢＣ_Ｒ値は、同期のための特別な符号の挿入を可能にするため、および、ビデオ電子回路における処理の余裕を許容するために、８ビットの範囲（０から２５５）のサブセットに制限されている。

（例えばＣＲＴモニタ上で、画像を実際に閲覧するために必要とされる）ＲＧＢ値を復元するために、この変換を逆転可能である。

他の同様のシステムよりも、むしろＹＵＶシステムを使用するための１つの動機は、人間の視覚システムが異なった波長の光に対して異なった応答を有することである。例えば微小な空間的詳細を区別する能力は、輝度がより一定であり、かつ、詳細の色が変化している画像に対するよりも、詳細に輝度のある画像に対する方が高い。空間解像力も、赤または緑に対するよりも、青に対する方が低い。本発明の圧縮アルゴリズムは色に基づく空間解像力のこの差を利用している。アルゴリズムはＲＧＢデータをＹＵＶシステムの変形に変換する。

現行の標準サンプリング技術は（図２０に示された）４：４：４、（図２１に示された）４：２：２、および、（図２２および２３に示された）４：１：１などの用語により示されている。輝度情報を含む第１の成分、および、色差または他のタイプのいくつかの彩度情報を含む次の２つの成分を有するＹＵＶ型システムにおいて、用語４：２：２における３つの数字はこれらの成分の各々がサンプリングされる速度を表す。図２０および２１において、各四角形は各画素に対する独立した輝度サンプルを備えた独立した画素を表す。図２０において、これらの四角形は各画素に対する独立したＵおよびＶの値も表す。図２１において、太線の境界を持つ各長方形は、単一のＵ値および単一のＶ値を一緒に有する２つの隣接した画素を表す。したがって、４：２：２においてはＹ成分が色差成分と同
じ頻度で２回サンプリングされ、４：１：１においてはＹ成分が（図２２および２３に示されたように、４つの画素を各々が含む太線の長方形により例示されたものと）同じ頻度で４回サンプリングされている。語句４：２：２はしばしば「放送用ビデオ」と呼ばれ、かつ、かなり高品質の画像圧縮フォーマットであると考えられている。最近の民生用デジタル・ビデオ・カムコーダはほとんど専ら４：１：１を使用している。この削減されたサンプリングは画像データの与えられた水平ライン内に通常発生する。したがって、７２０画素を含む走査線に対しては、図２２に示されたように、４：１：１のサンプリング技術は７２０個の輝度（Ｙ）サンプル、１８０個のＣ_Ｒサンプル、および、１８０個のＣ_Ｂサンプルを示唆する。これは４：１：１のＮＴＳＣ版である。ＰＡＬシステムは垂直の下位サンプリングも典型的に含む。例えば単一のＣ_Ｒサンプルを共有する４つの水平画素の代わりに、画素の２×２領域は、図２３に示されたように、単一のＣ_Ｒサンプルを共有する。このことは、前の走査線を保存するために、ライン・バッファおよびデジタル・ビデオ・システムの追加を必要とするが、この追加はわずかにより満足できる画像を生成する。したがって、４：１：１のＰＡＬ版は、サンプリングの幾何学形状のこの差を強調するために、時々４：２：０と示されている。

本発明は各画素に対して２４ビットＲＧＢデータ（赤、緑、および、青に対して各々８ビット）を受信し、かつ、同データを、画素当たり１２ビットの平均値として保存可能な以下にさらに検討されるフォーマットに変換する。見られるように、画素は画素グループ２２４および２２６などの２×２画素グループにグループ分けされ、そのため、各画素グループに対して、４８ビットのデータが各画像に対して保存される。二重バッファにより、データの２つの４８ビット行が各画素グループに対して必要である。

さらに、制御部１１６により行われる符号化段における、および、復号化ブロック２００などのＣＤＰにおける復号化ブロックにより行われる復号化段におけるデータ処理を単純化するために、ＤＥＦと呼ばれるＹＵＶシステムに関する新しい変形が作成されている。座標変換は、順方向変換に対して、
Ｄ_ｉ＝（１／２）Ｒ_ｉ＋（１／２）Ｇ_ｉ
Ｅ＝（−１／４）Ｒ_ａｖｅ＋（−１／４）Ｇ_ａｖｅ＋（１／２）Ｂ_ａｖｅ （３）
Ｆ＝（１／２）Ｒ_ａｖｅ＋（−１／２）Ｇ_ａｖｅ
となり、逆変換に対しては、
Ｒ_ｉ＝Ｄ_ｉ＋Ｆ
Ｇ_ｉ＝Ｄ_ｉ−Ｆ （４）
Ｂ_ｉ＝Ｄ_ｉ＋２Ｅ
となる。ここで、下付ｉは単一の画素に対する値を示す一方、ＥおよびＦは、いくつかの画素にわたり平均されたＲ_ａｖｅ、Ｇ_ａｖｅ、および、Ｂ_ａｖｅの値に基づいている。

Ｄ、Ｅ，および、ＦはＹＵＶシステムの変形であるこの新しい色空間を表すために任意に選択された３つの文字である。これらの文字は、ＲＧＢ、ＹＵＶ、Ｃ_Ｒ、および、Ｃ_Ｂなどの他の色空間方式に共通な文字の使用を回避することを求める以外に特に意味は有さない。座標変換が、上記の式１および２に示されたように、ＲＧＢとＹＵＶフォーマットの間で変換するために必要となる浮動小数点計算よりも、むしろ整数計算で行われ得ることに注意されたい。ＤＥＦ色空間が、微小表示装置の内部の画像の保存の目的に対する仮の色空間としてのみ意図されているために、Ｄ、Ｅ、および、Ｆが表すものの意味は、ＹＵＶシステムとは異なり、幾分か任意である。

画素当たり現に１２ビットのフレーム・バッファを必要とする上記に説明されたサンプリングに対する代案として、画素当たり１０ビットのフレーム・バッファを現に必要とするために１２：２：１フォーマットでサンプリングすることも可能である。

理解されるように、図５および１１に戻って参照すると、制御部１１６に供給された画像データは２４ビットＲＧＢデータとし得る一方、制御部１１６からライン・バッファならびに列駆動装置列体１０６および１０８に供給された符号化された画像データ１７２は（画素当たり１２ビットの平均値に対して、４つの画素に関連した画像内容を符号化する４８ビットを備えた）ＤＥＦフォーマットになっている。続いて、このＤＥＦフォーマットのデータは垂直分層内のＳＲＡＭメモリ・セル１８０内に保存され、後に、感度増幅器１７６により読み出され、かつ、上述の比較動作に先立ち、ＤＥＦデータがＲＧＢデータに変換し戻される垂直分層の復号化ブロック２００に供給される。

本発明において利用可能であるタイプのサンプリングに対しては多くの代案がある。この代案は、２×２画素グループの各々がその下の２×２画素グループと整列されている（図２３）もの、または、第１の２×２画素グループの隣の隣接した１対の行内の２×２画素グループが１画素分だけ水平にずらされ得て（図２４）、そのため、２×２画素グループが垂直には整列されていないものなどの４：１：１に等価の符号化に対する多くの変形も含み得る。（図２５に示された）別の変形は、（太線の境界により示された）彩度成分の１つ（例えば、ＥまたはＦ成分）に対する異なった２×２画素グループを定義するため、および、（斜線の不在または存在により示された）２つの彩度成分のもう１つに対する異なった２×２画素グループを定義するためである。すなわち、Ｅ成分に対する画素グループはＦ成分に対する画素グループと２つの画素のみを共有している。そうでなければ、Ｅ成分画素グループは互いに垂直に整列され、Ｆ成分画素グループは互いに垂直に整列され得る。この変形に対するさらなる変形として、隣接した行の他の各対において水平に１つの画素分のずれが存在し得（図２６）、そのため、Ｅ成分画素グループは垂直に整列されず、かつ、Ｆ成分画素グループも垂直には整列されない。別の変形は、２×２アレイではない４画素のグループを定義することである（図２７）。例えば、画素グループは、Ｌ字型を達成するために、１つの行上の３つの画素および隣接した行内の１つの画素からなり得る。次の隣接した画素グループは、同じくＬ字型を達成し、かつ、２つのＬ字型を、２画素の高さおよび４画素の幅である画素グループの組合せに一緒に嵌め合うために、隣接した行上の３つの画素および元の行上の１つの画素を有し得る。この配列は、例えば、彩度成分の双方に対して、または、本来の２×２配置構成を有する他の彩度成分を持つ１つだけに対して行われ得る。見られるように、彩度の組合せのほぼ終わりのない変形がある。これらの変形に対してはいくつかの方法があり、１つは垂直方向に色差のサンプルの開始位置を互い違いにすることである。このことは、圧縮技術においてサンプルの垂直補正が多すぎれば、画像内に発生し得る垂直の縞模様の外観に対処することを意図されている。別の方法は２つの彩度サンプルを互いを基準として移動させることである。さらに別の方法はサンプリングの幾何学形状のタイプを変化させることである。同様に、人間の視覚システムは青い光に比較的感度が低いため、下位成分として青い光を有するＥ成分はＦ成分より低い速度でさえサンプリングされ得る。１つの手法は、画素当たり平均１０ビットを必要とする１２：２：１サンプリング技術である。（図２８に示された）この場合、各画素は自身のＤ値を有する一方、３×２画素グループはＦ値を共有し、６×２画素グループはＥ値を共有する。

したがって、特定の垂直分層内のＳＲＡＭの各行が、２×２の画素アレイまたは画素グループに対する（定義されたＤＥＦフォーマットにおける）符号化された輝度および彩度の情報を表す４８ビットのデータを含むため、および、画素の行全体を同時に書き込むことが所望されている（実際に、画素の４つの行に相当する１つの行のブースト回路に書き込むことが所望されている）ため、１２個の異なった読出し、画素の行の４つに所望の状態を復号化し、比較し、かつ、書き込むために必要な情報のすべてを得るための異なった４８ビットの行の各々が必要となることが理解され得よう。比較が行われると、その比較の結果は４８ビットのレジスタに徐々に保存されていく。このレジスタが（４８個の比較
結果で）満杯となった後、蓄積された値は、単一の書込み動作におけるブースト回路レジスタへの変更の書込みを（特定の比較の結果が等しい場合に）可能にするために、または、（異なった特定の比較の結果が等しくない場合に）可能にしないために使用される。

微小表示装置４４の電力節減の特徴は、レジスタ内のデータがブースト回路への書込み可能として機能するし、したがって、０または１の状態の１つにおけるビット・ラインへの変更を引き起こすのみであるということである。これにより、ビット・ラインが充電／放電される必要のある回数が削減される。

ＥおよびＦが１２７と１２８の間の正負符号付きの数であり、Ｄが０と２５５の間の正負符号のない数であるため、無効なＲＧＢ値に（式４を介して）変換する有効なＤＥＦ値を有することが可能である（例えば、Ｒ、Ｇ、または、Ｂは０未満または２５５を超える値を有する）。変換された値を比較することにより従来の方法で０および２５５にクリッピングすること、および、もしこれらの値が許容範囲を超えた場合に行動を起こすことは可能であるが、シリコンの面積を消費しすぎる可能性が高い。図１３は、ＤＥＦからＲＧＢへの変換により０から２５５の範囲の外でのいかなる値の発生も防止するために、各復号化ブロック２００の一部として含まれた簡略化されたクリッピング回路を示す。式４から分かり得るように、ＤＥＦからＲＧＢへの変換は入力としてＤ_ｉ、２Ｅ、および、Ｆを必要とする。復号化信号２０２は、例えばＧＲＥＥＮおよびＢＬＵＥと呼ばれる２つのライン上で供給される。ＣＤＰが比較器に緑の復号化画像データを供給している時、ＧＲＥＥＮは活性化され、ＢＬＵＥは不活性化されている。ＣＤＰが青の復号化画像データを供給している時、ＢＬＵＥは活性化され、ＧＲＥＥＮは不活性化されている。ＣＤＰが赤の復号化画像データを供給している時、ＧＲＥＥＮおよびＢＬＵＥの双方が不活性化されている。ＧＲＥＥＮおよびＢＬＵＥの双方が同時に活性となることは回避される。第１の多重化器はＢＬＵＥの状態によって２ＥとＦの間で選択し、多重化器の出力は加算器への第１の入力として供給される。信号Ｄは加算器への他の入力として供給され、加算器は自身の搬送入力において信号ＧＲＥＥＮも受け入れる。加算器の出力は第２の多重化器に供給される。加算器の搬送出力は専用ＯＲゲートに入力として供給される。専用ＯＲゲートへの他の入力はＥおよびＦ（各々のＭＳＢ）からの正負符号ビットを受信する第３の多重化器から供給される。第３の多重化器はＢＬＵＥ復号化信号により制御され、そのため、青が復号化される時にＥの正負符号ビットが使用され、そうでなければ、Ｆの正負符号ビットが使用される。したがって、加算器からの選択された正負符号ビットおよび搬送ビットは専用ＯＲゲートへの入力であり、かつ、もし入力が異なっていれば、出力は論理１となり、もし入力が同じであれば、論理０となる。この出力およびその逆数は第４の多重化器への２つの入力として供給される。第４の多重化器はＧＲＥＥＮ復号化信号により制御され、そのため、緑が復号化される時、専用ＯＲの逆転出力が使用され、そうでなければ、専用ＯＲの逆転出力が使用される。もし第４の多重化器の出力が論理０であれば、このことは、クリッピングが必要なく、加算器の８ビット出力が使用されることを意味する。しかし、もし出力が論理１であれば、このことは、クリッピングが必要であり、加算器の出力の代わりに搬送ビットが（当然、搬送ビットの同じ値の８ビットに拡張されて）選択されることを意味する。したがって、２５５（二進法で１１１１１１１１）または０（二進法で００００００００）のいずれかが供給される。

本発明の１つの態様は、画素の表示を制御するための保存レジスタからの分配フレーム・バッファ内のデータ保存の論理的分離である。これらの２つの保存位置は論理的に分離される一方、共通の物理的アクセス機構（ＣＤＰ、感度増幅器、列駆動装置、および、行制御部）はこの２つの保存領域に機能的に相互関連している。

濃度諧調モード
本発明の微小表示装置は、この装置のフィールド順次カラーの性質により１２０個の赤
の画像、１２０個の緑の画像、および、１２０個の青の画像を意味する毎秒１２０の完全カラー画像を供給可能である。このことは、同装置が毎秒３６０個の画像を表示することを根本的に意味し、それは、１秒の３６０分の１毎または各２．７８ミリ秒毎に新しい画像または少なくとも新しいカラー・フィールドを意味する。これらの２．７８ミリ秒の間隔の各々の間、符号化されたデータがＳＲＡＭメモリ・セルから読み出され、復号化され、かつ、ランプ信号１１４と２５５回比較される。したがって、１秒のこれらの３６０分の１の各々はランプ信号１１４の２５５のタイム・スロットに分割される。このことは、秒当たり３６０×２５５個のタイム・スロットがあることを意味する。したがって、各タイム・スロットは最大で１０．９ミリ秒の長さがある。これらのタイム・スロットの各々の間、新しいデータが各画素の保存レジスタに、このデジタル・パルス幅変調手法で各画素の状態を変更するために書き込まれ得る。

色当たり５１２個のデータ比較（表示される２５６個およびＤＣバランスのための２５６個）を備えた３つの色の各々の８ビットを表示する３Ｘ（入力フィールド周波数の３倍の）モードが説明された一方、微小表示装置４４はいくつかの他の表示モードにも対応する。１つは３つの色の各々の７ビットを表示する６Ｘモードである。このモードはフィールド当たりで色当たり５１２個のデータ比較を有する。もう１つは６Ｘ８ビットＳｐｌｉｔＭＳＢ７−４モードである。２つの表示ランプの各々で６ビットのみを表示することにより、このモードは、利用可能な最低電力アルゴリズムを備えた表示フィールド内に８ビット濃度諧調解像度を送達する。フィールド当たりで色当たり合計１９２個のデータ比較に対して、第１のアルゴリズム・サイクルは３２個のデータ比較を有し、第２のアルゴリズム・サイクルは６４個のデータ比較を有する。もう１つは６Ｘ８ビットＡｄｄＬＳＢモードである。このモードは第１のアルゴリズム・サイクルの間は７ビット・モードで、かつ、第２のアルゴリズム・サイクルの間は８ビット・モードで運転する。ＬＳＢのオン・スイッチの場合の色値はＬＳＢがオフの場合よりも後で循環する。このことは、ＬＳＢが第２の７ビット・ランプに追加された波形を生成する。このモードはフィールド当たりで色当たり５１２個のデータ比較を有する。

ＳＲＡＭ
図１４はシリコン背面３０の層１３０内のＳＲＡＭメモリ・セルのアレイの一部を示す。例示の容易さのために、ＳＲＡＭメモリ・セルの９つのみが３つの行に示されており、各々は隣接した行内に対応するセルを備えた列内に配列されている。図１４のＳＲＡＭメモリ・セルは、ＳＲＡＭメモリ・セルに対する行の数であるＸおよび列の数であるＹを使用してＳＲＡＭ_ＸＹとラベル付けされている。ＳＲＡＭメモリ・セルの各列は、同列に接続されたＢＩＴ線の対ＢＩＴ_ＹおよびＢＩＴ_ＹＺを有し、ここで、ＹはＢＩＴ線に対する列の数である。ＳＲＡＭメモリ・セルの各行はワード・ラインＷｏｒｄ_Ｘを有し、ここで、Ｘはワード線に対する行の数である。ＳＲＡＭメモリ・セルの各列に接続されているのは、ＤＩ_Ｙと示された単一の「データ・イン」回路であり、ここでＹは列の数であり、および、ＳＡ_Ｙと示された感度増幅器であり、ここで、Ｙは列の数である。データ・イン回路ＤＩ_Ｙの行は各々がデータ・イン回路の行全体を可能にするために機能するデータ・イン可能信号（ＤＩＥ）を受信する。各感度増幅器回路（ＳＡ_Ｙ）は感度増幅器の行全体を可能にする増幅器可能信号（ＳＡＥ）を受信する。データ・インＤＡ_Ｙおよび感度増幅器ＳＡ_ＹもＢＩＴ_ＹおよびＢＩＴ_ＹＺ線に接続されている。なぜなら、これが、データがどのようにしてＳＲＡＭメモリ・セルに書き込まれ、かつ、これから読み出されるかだからである。各データ・イン回路ＤＩ_Ｙは選択されたＳＲＡＭメモリ・セルに書き込まれるデータを示す分離データ信号Ｄ_Ｙを受信する。各感度増幅器回路ＳＡ_Ｙは、選択されたＳＲＡＭメモリ・セルから読み出された値を示す感度増幅器出力信号ＳＡＯ_Ｙを供給する。

例えば、その同じ特定の行内の別のＳＲＡＭメモリ・セルに関連なく、データがいずれかの個々のＳＲＡＭメモリ・セルに書き込み、または、それから読み出し得ても、同時に
ＳＲＡＭメモリ・セルの行全体にデータを書き込むこと、および、同時にＳＲＡＭメモリ・セルの行全体からデータを読み出すことは最も典型的である。もし図１４に示された第２の行にデータを書き込むことが所望されたとすれば、データＤ_ＹはＤＩ_Ｙ回路の各々に供給され、データ・イン可能ＤＩＥ信号は論理１に設定される。Ｗｏｒｄ_２ラインも同じく論理１に設定され、そのため、データＤ_Ｙはデータ・イン回路ＤＩ_ＹによりＢＩＴ_ＹおよびＢＩＴ_ＹＺ線上に置かれる。論理１になっているＷｏｒｄ_２ラインにより可能となっているＳＲＡＭメモリ・セルの第２の行は、以下にさらに説明されるように、ＢＩＴ_ＹおよびＢＩＴ_ＹＺ線にアクセスし、かつ、同線内の値を保存する。続いて、Ｗｏｒｄ_２およびＤＩＥ信号は論理０に戻され得る。ＳＲＡＭメモリ・セルの第２の行からデータを読み出すことが所望されると、Ｗｏｒｄ_２ラインは論理１に設定され、ＳＲＡＭメモリ・セルの第２の行ＳＲＡＭ_２Ｙは感度増幅器回路ＳＡ_Ｙにより読み出されるＢＩＴ_ＹおよびＢＩＴ_ＹＺ線に関する情報を供給する。一旦、感度増幅器可能信号ＳＡＥが論理１に設定されれば、感度増幅器回路ＳＡ_Ｙは活性化され、ＢＩＴ_ＹおよびＢＩＴ_ＹＺ線に関する情報を読み出し、かつ、ＳＡＯ_Ｙ線において出力信号を供給する。

低電力の特徴
多くの微小表示装置応用例において、微小表示装置により消費される電力を最小に抑えることは重要である。本願明細書において開示されている微小表示装置は、微小表示装置の電力消費量全体へのＳＲＡＭ動作の寄与を最小に抑えるためのいくつかの特徴を組み込んでおり、この寄与は、そうでなければ、非現実的に大きい。内容を本願明細書に援用するケラー（Ｋｈｅｌｌａｈ）、「Ａ Ｌｏｗ−Ｐｏｗｅｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｍｕｌｔｉｐｏｒｔ ＳＲＡＭ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ ＶＬＳＩ Ｓｙｓｔｅｍｓ、第９巻第５号、５９０から５９８ページ（２００１年１０月）、ならびに、ブラロック（Ｂｌａｌｏｃｋ）およびジャガー（Ｊａｅｇｅｒ）、「Ａ Ｈｉｇｈ−Ｓｐｅｅｄ Ｃｌａｍｐｅｄ Ｂｉｔ−Ｌｉｎｅ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２６巻第４号、（１９９１年４月）に例証されているように、電流モード動作を使用することによりＳＲＡＭにより引き出される電力を最小に抑えることを求めることは、メモリ技術において知られている。電流モード動作において、ＢＩＴ_ＹおよびＢＩＴ_ＹＺ線の双方はほぼ不変の電圧レベルに保持され、かつ、両線に（書込み中に）注入される、または、これらから（読出し中に）検出される差分電流はメモリを動作させるために使用される。ビット線の電圧振動Ｖを小さく保つことにより、ビット線の容量Ｃを充電および放電することにより引き起こされるＣＶ^２の電力放散は小さく保たれる。本微小表示装置の構成においては、多くの読出し動作が各書込み動作に対して発生し、そのため、読出し中の電力消費量は表示装置の電力消費量全体に対して実質的により重要となる。出願人は本微小表示装置の設計中に電流モードの教示を適用しようと試みたが、当技術分野において知られている電流モード感度増幅器が出願人の微小表示装置における使用に十分には適さないことを見出した。従来技術の電流モード感度増幅器はこの微小表示装置ＳＲＡＭの列間隔により必要とされたきつい間隔で配置することが困難であった。さらに、適切な感度増幅器の感度に対して必要とされたバイアス電流は出願人の微小表示装置のＳＲＡＭアレイに対して感度増幅器の大きな電力放散をもたらした。したがって、電流モード動作の使用は本願における本微小表示装置の低電力の目的を凌駕した。

本微小表示装置の新規な低電力設計およびＳＲＡＭアレイの動作が図２９ａおよび２９ｂに示されている。図２９ａは感度増幅器１７６に対する回路の概略を示す。感度増幅器１７６は精密電圧比較器として機能する。ＳＲＡＭビット線ＢＩＴ_ＹおよびＢＩＴ_ＹＺは感度増幅器の入力をトランジスタＮ４３およびＮ４４のゲートに接続する。同じく図２９ｂを参照すると、増幅器は以下のように動作する。読出しに先立ち、感度増幅器可能信号ＳＡＥは低く保持され、増幅器内のいかなる電流も遮断する一方、内部のノードＶ１およ
びＶ２を高くＶ_ＤＤに引き上げる。ビット線も信号ＰＲＥの制御下でＰ４５およびＰ４６の作用により高くＶ_ＤＤに引き上げる。ＳＲＡＭの読出しに先立ち、ＰＲＥは高い状態に移り、ビット線を開放回路に移らせる。次に、Ｗｏｒｄ線は、選択された行のＳＲＡＭレジスタをビット線に接続するために高い状態のパルスが送られる。ＳＲＡＭセルの１つの側は既に高いが、別の側はビット線の１つを低く引き下げ始めている。（ここで示されている実施例におけるＢＩＴ_ＹＺ）。ワード線パルスはビット線の電圧振動を制限するために短く保たれている。典型的な動作において、Ｗｏｒｄ線パルスの幅は４ｎｓとし得、この幅の間、ビット線は２００ｍＶのオーダに到達する。次に、感度増幅器は高く上がりつつある信号ＳＡＥにより可能とされる。このことは内部ノードＶ１およびＶ２を解放し、かつ、Ｎ４５およびＮ４６を介して電流も流れさせる。（この実施例では２００ｍＶのオーダにある）小さな差分電圧がＮ４３とＮ４４のゲート間に出現したとすれば、Ｖ１およびＶ２の内部ノードの１つは他方より速く降下する。Ｎ４２およびＰ４２のゲートに対してＶ１の、および、Ｎ４１およびＰ４１のゲートに対してＶ２の交差結合により発生されたフィードバックは、ビット線間の小さな電圧差により決定された状態に、感度増幅器を迅速に固定させる。感度増幅器の出力は選択されたＳＲＡＭレジスタに本来保存されている状態を明らかにする。

感度増幅器１７６の重要な特徴は、同増幅器が非常に小さな電量消費量で電圧モードで動作すること、および、同増幅器が非常に小さな配置にしやすいことである。ＳＲＡＭアレイの読出し中の電力消費量は、ビット線上の発展した電圧振動を最小に抑え、それにより、ＣＶ^２電力放散を低く保つように機能するＷｏｒｄ線の短いパルス化された動作により最小に抑えられる。ビット線振動を２００ｍＶに制限することにより、ＣＶ^２電力放散は、ビット線が０．２５μｍＣＭＯＳ工程に対して典型的なＶ_ＤＤ＝２．５Ｖの仕切りまで終始振動されているモードで動作中の従来のＳＲＡＭに比較して１５０の係数で低減される。

電力消費量をさらに削減するために、本微小表示装置のＳＲＡＭアレイにおいては、他の技術が使用されている。分割線１００に沿ってアレイを半分に切断することは、電力およびクロックの分配の節減に役立つ。書込みサイクルの数を制限することは電力を節減する。

画素ブースト回路
ブースト回路１８８についてのさらなる詳細は図１５ａ、１５ｂ、および、１５ｃに与えられている。ブースト回路は、図１５ａおよび１５ｂに示されたようにカスコード配列における標準論理低電圧トランジスタから、または、より高電圧のＩ／Ｏトランジスタを使用することにより、かつ、図１５ｃに示されたように構築され得る。

カスコード型ブースト回路
図１５ａに示されたブースト回路の実施形態は保存レジスタ部分２６０およびブースト部分２６２を含む。ブースト回路のトランジスタの各々はエンハンスメント・モードのデバイスである。同トランジスタは、ワード線により制御される１対のＮチャンネル・アクセス・デバイスＮ１１およびＮ１４を含む。ワード線により論理１にオンとされると、これらのアクセス・デバイスＮ１１およびＮ１４は、保存レジスタ２６０の残りがそれぞれＢＩＴおよびＢＩＴ_Ｚ線に接続されることを可能にする。保存レジスタ２６０の残りは、１つのインバータがＰ１１およびＮ１２を含み、第２のインバータがＰ１２およびＮ１３を含む１対のインバータを含む。ワード線が論理１に移行されると、ＢＩＴ線の電圧はＮ１２とＰ１１の間に所在するノード２６４上に印加される。同様に、Ｎ１４がオンとされ、ＢＩＴ_Ｚ線上の電圧がＮ１３とＰ１２の間のノード２６６上に印加される。これらのノード２６４および２６６の各々が逆のインバータのゲート端末に接続されているため、この状態はアクセス・デバイスＮ１１およびＮ１４がオフとされた後でさえも維持される。
Ｐ１１およびＰ１２のソース端末はＶ_ＤＤに接続されている。Ｎ１１、Ｎ１２、Ｎ１３、および、Ｎ１４の各々はアースに接続された自身のＰウェル・シリコン基板を有する一方、Ｐ１１およびＰ１２はＶ_ＤＤに接続された自身のＮウェルを有する。

Ｎ１２およびＰ１１のゲート端末はブースト部分２６２のＮ１５のゲート端末にも接続されている。Ｎ１３およびＰ１２のゲート端末はブースト部分２６２のＮ１６のゲート端末にも接続されている。したがって、Ｎ１５はオフとされ、Ｎ１６はオンとされる。Ｎ１５およびＮ１６のソース端末はアースに接続されている。Ｎ１５およびＮ１６のドレイン端末はそれぞれＮ１７およびＮ１８のソース端末に接続されている。Ｎ１７およびＮ１８のゲート端末は２．５ボルトの電圧で固定バイアス信号ＶＮＢＩＡＳに接続されている。Ｎ１７およびＮ１８のドレイン端末はそれぞれＰ１３およびＰ１４のドレイン端末に接続されている。Ｐ１３およびＰ１４のゲート端末は可変電圧バイアス信号ＶＰＢＩＡＳに接続されている。Ｐ１３のドレイン端末とＮ１７のドレイン端末の間のノード２６８はその特定のブースト回路に対する画素電極に接続されている。Ｐ１３およびＰ１４のソース端末はそれぞれＰ１５およびＰ１６のドレイン端末にそれぞれ接続されている。Ｐ１５およびＰ１６のソース端末は一緒に、かつ、独立した電圧源Ｖ_ＰＩＸに接続されている。Ｐ１６のゲート端末はＰ１５のドレイン端末に接続されている一方、Ｐ１５のゲート端末はＰ１６のドレイン端末に接続されている。Ｎ１５、Ｎ１６、Ｎ１７、および、Ｎ１８の各々はアースに接続された自身のＰウェル・シリコン基板を有する一方、Ｐ１３、Ｐ１４、Ｐ１５、および、Ｐ１６はＶ_ＰＩＸに接続された自身のＮウェルを有する。

この実施例において、ゲートＮ１５はオフとされ、かつ、ゲートＮ１６はオンとされ、ならびに、Ｖ_ＤＤが２．５ボルトの値であり、Ｖ_ＰＩＸが４ボルトの値であることが仮定されている。ＶＰＢＩＡＳは可変であり、かつ、約０．５ボルトの最小値を持ってＶ_ＰＩＸ未満の約２．５ボルトに制御可能である。ＶＮＢＬＡＳはグランドより約２．５ボルト高い電圧を有するように固定される。ＶＮＢＩＡＳは、Ｎ１７およびＮ１８に継続的に伝導させる一方、ＶＰＢＩＡＳはＰ１３およびＰ１４にも継続的に伝導させる。Ｎ１６がオンであるため、Ｎ１６とＮ１８のドレイン・ソース接続ならびにＮ１８とＰ１４のドレイン−ドレイン接続にかかる電圧は約ゼロ・ボルトである。Ｐ１４のゲートがＶ_ＰＩＸから２．５ボルトを差し引いた電圧であるため、このデバイスのソース電圧がゲート電圧より高い約０．４５ボルトの閾値電圧未満であると、デバイスは伝導を停止する。したがって、この実施例に対するＰ１４のソース電圧は（４Ｖ−２．５Ｖ）＋０．４５Ｖまたは約ゼロ・ボルトのＰ１４のドレイン電圧より１．９５高い。Ｐ１４のソースはＰ１５のゲートに接続されているため、Ｐ１５は伝導する。なぜなら、２．０５ＶのＰ１５のソース・ゲート電圧は０．４５Ｖの必要閾値電圧より十分高いからである。Ｐ１５は伝導するため、Ｐ１５のドレインおよびＰ１６のゲートは約４Ｖとなり、このことはＰ１６をオフとする。Ｐ１３のゲートがＶＰＢＩＡＳにあるためにＰ１３が伝導するため、Ｐ１３のドレインは４ボルトのＶ_ＰＩＸ電圧となる。このように、Ｐ１５がオンであり、かつ、約Ｖ_ＰＩＸの電圧がＰ１３のドレイン端末に印加されると、可変ＶＰＢＩＡＳゲート電圧は、Ｐ１３のゲート端末とソース端末の間の電圧が２．５ボルトであることを確実にする一方、ソース・ドレイン電圧は約０ボルトであり、かつ、いかなる状況でも２．５ボルトを超えることはない。このことは、高いソース・ゲート電圧が、ホット・キャリアまたは酸化物の破壊によりＰ１３に過剰な応力をかけ、かつ、損傷を与えることを防止する。このようにＰ１３がオンになると、続いて、画素電極に接続されたノード２６８での電圧がＶ_ＰＩＸにほぼ等しくなる。同時に、ゲートが２．５ＶにバイアスされたＮ１７が、自身のソースが自身のゲート電圧２．５Ｖ−０．４５＝２．０５Ｖを下回る１つの閾値電圧に近づくに従い、伝導を停止する。このように、Ｎ１７への高電圧損傷が防止される。なぜなら、２．０５Ｖのソース・ゲート電圧および１．９５Ｖのソース・ドレイン電圧が２．５Ｖデバイスにより十分に耐えられるからである。より高い画素電圧は、ソース・ゲートおよびソース・ドレインの全デバイス端末にかかる最大電圧を制限するために、隔離ウェルＮチャン
ネルおよびＰチャンネル・デバイスに、注意深く制御された対応するバイアス電圧を挿入することにより、同様の方法で制御可能である。温度および他の環境条件などの様々な影響を補償するために、Ｖ_ＰＩＸがこの実施形態においては１．１と１．２ボルトの間の最小値および５ボルトの最大値における電圧から変化可能であることが理解され得る。Ｖ_ＰＩＸが補償のこれらの理由に対して変化されるに従い、ＶＰＢＩＡＳも変化され、そのため、ブースト回路１８８内のゲートのいずれにも過剰応力はかけられない。

代案カスコード実施形態は図１５ｂに示されている。図１５ａに示された回路におけるように、同実施形態は保存レジスタ部分２６０およびブースト部分３００を含む。図１５ｂの実施形態において、ブースト部分３００は４つのトランジスタＰ２１、Ｐ２２、Ｎ２１、および、Ｎ２２のみを含む。Ｎ２２のゲートは保存レジスタ部分２６０のトランジスタＮ１２（ノード２６６）のゲートに接続され、このノードは、レジスタに０が保存されているか、１が保存されているかによって０ＶまたはＶ_ＤＤになっている。Ｎ２１およびＰ２２のゲートは双方とも、現在Ｖ_ＰＩＸ／２に設定されているバイアス電圧ＶＰＢＩＡＳに接続されている。Ｐ２１のゲートは、Ｐ２１に、Ｐ２２に向かう小さな電流、例えば８ｎＡを供給する電流源として機能させるように選択された独立したバイアス電圧ＣＵＲに接続されている。画素電極はＰ２２とＮ２１の間のノード３０２に接続されている。Ｎ２２のゲートが低く、Ｎ２２はオフとされ、かつ、Ｎ２１またはＮ２２を介しては電流が流れていない時は、ＶＰＢＩＡＳはＰ２２をオンに保ち、小さな電流はノード３０２および画素電極をＶ_ＰＩＸに素早く充電する。Ｎ２２のゲートが高い状態の時、Ｎ２２はオンとされ、電流がアースに流れることを可能にする。Ｎ２１のゲートにおけるＶＰＢＩＡＳはＮ２１もオンに保ち、ノード２６８および画素電極がアースに放電することを可能にする。小さな電流はこの状態において継続して流れている。

高電圧トランジスタ・ブースト回路
図１５ａおよび１５ｂに関して上記に説明されたカスコード・ブースト回路に対する代案として、ブースト回路は、Ｉ／Ｏに対して頻繁に必要とされるより高い電圧レベルで動作するように設計された多くの低電圧ＣＭＯＳ工程において利用可能である如くのトランジスタを使用して実施可能であり、トランジスタは中核論理トランジスタより厚いゲート酸化膜を通常利用している。このようなブースト回路は図１５ｃに示されている。同回路は保存レジスタ部分２６０およびブースト回路部分３０４を再び含む。図１５ｃの実施形態において、ブースト部分３０４は、各々が全電圧Ｖ_ＰＩＸに耐えるように設計された４つのトランジスタＮ３１、Ｎ３２，Ｐ３１，および、Ｐ３２から作成されている。この目的に対して有用なトランジスタは、中核論理Ｖ_ＤＤ値より高い電圧を必要とするＩ／Ｏ機能を実行するために多くの低電圧ＣＭＯＳ工程において供給されるトランジスタを含む。このようなトランジスタは、典型的に、中核論理トランジスタに対して設けられたゲート酸化膜よりも厚いゲート酸化膜を使用して作成される。回路のブースト部分はレジスタ部分２６０の内部のノード２６６により再び駆動され、このノード２６６はレジスタに保存されたビットの値によって電圧ゼロまたはＶ_ＤＤを有する。ノード２６６が低い状態の時、Ｎ３１は自身のゲートに印加されたＶ_ＤＤによりオンとされ、Ｎ３１とＰ３１の間のノードは低い状態に引き下げられ、Ｐ３２をオンとし、画素電極を高くＶ_ＰＩＸに引き上げる。ノード２６６が高い状態の時、Ｎ３１はオフとされるが、Ｎ３２はオンとされ、画素電極を低くアースに引き下げる一方、Ｐ３２をオフとする。

温度センサ
本発明の微小表示装置４４は、動作温度の結果としての微小表示装置４４の性能の変化、および、それにより生成された画像への影響を補償するために使用可能である温度補償方式も含む。例えば、微小表示装置に使用されている液晶材料の応答は液晶材料の動作温度により異なり得る。この場合、温度に基づく液晶材料の異なった切換え速度を補償するために、液晶材料に対して異なった駆動電圧を使用することが望ましい。異なった駆動電
圧を選択することにより、液晶の切換え速度を温度変化とは独立にすることが可能となり得る。上記に説明されたように、画素電極に対しては異なる駆動電圧を選択することが可能である。微小表示装置４４における温度変化を感知するための回路２８０が図１６に示されている。より詳細には、回路２８０はシリコン背面７０内に所在しても、しなくてもよい。回路２８０は従来のバンドギャップ参照回路に対する変形とし得る。バンドギャップ参照回路は、第１次に対して温度である電圧を供給し、独立に供給することを意図されている。この場合、回路２８０は定電流源２８４により駆動されている並列の８つのダイオードのグループ２８２を含む。ダイオードのグループ２８２にかかる定電流源２８４からの電流により展開された電圧は、増幅器２９０の正端末への入力として供給される。電圧は、抵抗２８６および２８８を含む電圧駆動装置にかかるバンドギャップ電圧によっても展開される。抵抗２８６にかかる電圧は増幅器２９０の負端末への入力として供給される。フィードバック抵抗２９２は増幅器２９０の利得を決定する。ダイオードのグループ２８２にかかる電圧は、温度が摂氏２０から１００度に変化するに従い、約０．７ボルトから０．４ボルトに変化する。増幅器２９０からの出力は同じ温度範囲に対して１．６ボルトから０．０ボルトに変化する。同図には示されていない増幅器２９０および従来の下流回路は、電源から所望の電圧源（Ｖ_ＰＩＸ）を供給するために、電圧のこの変化を定量化し、電源を制御するために使用されている。この電圧はシリコン背面の動作温度に比例し、温度補償のために使用可能である。温度センサ電圧をデジタル化し、平均温度値を保存されている設定点と比較する制御部１１６に、この電圧は供給される。温度が、保存された設定点に到達すると、Ｖ_ＰＩＸ電圧は、温度の設定点に関連して保存されている電圧値に、多くのフレームにわたり徐々に調整される。画素電極に印加された信号のタイミングも同様に変化し得る。他の環境条件を感知すること、および、駆動信号または照明の電圧またはタイミングを変化させることにより、同条件を補償することが可能である。

表示装置の動作
上記に説明された微小表示装置の様々な特徴は、以下に説明されるように、電力消費量が低減されて、広範な動作温度範囲にわたり、より優れた表示画面品質を生成する。

順次カラー・モードおよびＤＣバランス
望ましい技術で知られているように、順次カラー表示装置において柔軟性を提供するために、および、液晶駆動信号のＤＣバランスに対処するために、本発明の微小表示装置はビデオ入力データの各フレームに関連したフレーム時間をいくつかの位相、例えば図３０に示された如くの１２の相に分割する。各位相の間、以下の表に掲げられた変数は独立に制御可能である。

図３０の例において、変数は、例えば表示装置のＥＥＰＲＯＭ１２６の適切なレジスタにおける一覧表化されたシーケンスを保存することにより、以下の表に示された値を取るようにプログラムされている。

図３０はランプ信号１１４、画素ブースト・レジスタが更新される間隔、画素アレイがＬＥＤにより照射された赤、緑、または、青の光により照明されている期間、および、その画素が５０％中立な濃度値を表示するように指令されている例示的画素電極の電圧を示す。６０Ｈｚの入力ビデオに対して、各位相は１．３８９ｍｓの持続時間を有する。

位相ゼロの間、ＣＤＰ比較器は復号化された画像データの赤部分に対して機能する。ブランキング期間と呼ばれるこの位相の開始における期間にわたり、アレイ内のすべての画素はオンに駆動される。ブランキング期間は４００μｓの持続時間を典型的に有し得る。ブランキング期間の終了において、ランプおよび復号化画像データ比較が開始される。ランプの開始のすぐ後の時点で、赤ＬＥＤがオンとされる。ランプの途中で、５０％の輝度を表示しているこの例示的画素に対して、比較器は、画素画像値とランプ値の等しさを検出し、ＣＤＰは画素にオフに閉鎖するように指令する。ランプの終了において、ＬＥＤはオフとされ、すべての画素は次の位相の開始に対して再び準備して、再びオンに駆動される。位相１は位相０がしたように進行するが、活性化されるのが緑ＬＥＤである一方、復号化画像データの緑部分が比較器の入力に印加されることを今度は除く。青ＬＥＤおよび青データを使用して、位相２が位相１に続く。位相１の終了において、ブランキング信号は必要ない。なぜなら、この実施例では、位相１は「逆転した」形で機能するＤＣバランス化位相（次に説明される位相３）が後に続く。この理由のために、すべての画素の最終的状態および位相２の終了は、いかなるさらなる明白な作用もなしに、位相３を開始するために既に必要なものである。位相３の間、表示装置は、復号化画像データの赤部分を比較器の入力に再び印加するが、このＤＣバランス位相の間、ＬＥＤはオフに保たれ、かつ、画素は自身の電極が低い状態で開始し、画素をオフの状態にし、かつ、画素は全体を通じて途中でオンに切り換わる（すなわち、比較器の作用の感度が逆転される）。緑および青のデータに対する追加のＤＣバランス位相は位相４および５の間に続く。位相６において、赤、緑、青の表示サイクルが再び開始される。このように、各色は１．３８９ｍｓの色当たりの持続時間にわたり、フレームの間に２回表示される。さらに、与えられた画素に対する画像データ値に関係なく、画素の駆動電極はフレーム時間の半分を高い状態で、かつ、フレーム時間の半分を低い状態で費やし、内容を本願明細書に援用する米国特許第６５２５７０９号明細書に教示されているように、固着している画面を排除するためにＤＣバランスの取れた駆動信号を供給する。赤のデータが表示される期間をＲにより、および、対応するＤＣバランス期間を（特定の色のより低い状態の場合の版）ｒにより示すことなどにより、本発明の表示装置は図３０に示されたようにＲＧＢｒｇｂＲＧＢｒｇｂの順で、または、ＲｒＧｇＢｂＲｒＧｇＢｂの順で、または、さらなる実施例に対して、ｇｂｒＲＢＧｇｂｒＲＢＧのように、または、他の多くの順列でデータを表示するようにプログラム可能である。

ガンマ変化
既に説明されたように、一定した照明およびランプ・クロック周波数を持つ単純なＰＷＭ方式はγ＝１の表示特性を生成する一方、γ＝２は限られた濃度ビット深さの知覚的に優れた利用をもたらす。本発明の表示装置は、いくつかの方法で所望のガンマ特性を提供可能である。最初の方法では、ＬＥＤの輝度がランプ信号１１４を使用して一斉に上下する。このことは、画像データ値に対して表示輝度の２次の変化をもたらす。ＬＥＤの輝度は、瞬時の電流値に伴うスペクトルの変化を回避するために、好ましくはＰＷＭ方式により制御される。

第２の方法において、ＬＥＤの輝度はランプの間は一定に保持されるが、ランプ・カウンタを駆動するクロックの周波数は「チャープされ」ており、そのため、ランプ値間の間隔は、暗い画素値に対応するランプの部分に対して比較的短く、明るい画素値に対応するランプの部分に対しては比較的長い。ＬＥＤランピングまたはクロック・チャーピングの方法のいずれかにおいて、ＬＥＤの明るさ、または、クロック周波数がどのようにしてランプ・カウントと共に変化されるかの適切な選択により、様々なガンマ特性が得られ得る。

白点の調整
ＬＥＤの輝度を変化させるための能力は別の重要な長所を有する。設けられた如くのＲＧＢのＬＥＤ三連構造体は、様々な色の相対的な明るさのかなりの変化を有し、知覚された白色の変化をもたらす。このことは、参照駆動条件下の様々なＬＥＤの相対輝度を測定すること、および、特定の表示装置のＥＥＰＲＯＭに保存可能である効率係数として、これらの測定の結果を提供することにより製造の時点で補正可能である。続いて、動作中に、制御ブロック１１６の作用下で、様々なＬＥＤに供給された相対駆動強度は、それらの強度の変化を正確に補償するように調整可能であり、一貫した所望の白点をもたらす。

温度補償
例えば採用され得る強誘電性液晶（ＦＬＣ）変調装置の特性が所望の温度範囲にわたり劇的に変化してさえも、広い範囲の動作温度にわたり高品質画像を表示する微小表示装置を有することが所望されている。例えば、ＦＬＣの切換え速度はＦＬＣの温度が低下されるに従い典型的に低下する。この緩慢な切換えは表示コントラスト比の劣化を引き起こし得る。本発明の微小表示装置はこれらの、および、類似の影響を補償するための方策を提供する。

ＬＥＤのタイミング
第１の補償方法は図３１に示されているように、ＬＥＤ照明のタイミングの温度変化に関与している。この図は、図３０に対して選択された変数の同じ例示的選択肢に対する１つの表示位相の一部を示す。分かり得るように、ランプはブランキング期間の後に開始するが、ＬＥＤ照明の立ち上がりは時間ｔ_Ｄだけ遅延されている。本発明の表示装置は、制御ブロック１１６の作用を介して、温度センサ２８０により感知された温度に従った遅延持続時間の変化に対処する。例えば、もし表示装置の温度が低下される間、ＬＥＤの遅延が一定に保たれたなら、画素ＦＬＣの光学的応答の降下するエッジは、同図に示されたように、画素画像値がゼロとなっている時でさえ、かなり遅くなった時点で発生する。このことは、画素により反射される不要な量の光をもたらし、達成可能なコントラスト比を劣化させる。ＦＬＣ応答のこの遅延は、ランプの開始を基準としたＬＥＤ照明の遅延を増大させることにより、本発明により補償可能である。予想される様々な温度での所望のＬＥＤ遅延時間に対する値はＥＥＰＲＯＭ１２６［ＭＨ５］に保存可能であり、本発明の表示装置と共に使用可能である様々なＦＬＣ材料の特性を同表示装置がプログラム可能に補償することをさらに可能にする。

画素駆動電圧
表示装置の様々な特性を補償するための別の方法は、典型的な低温および高温での動作に対する位相の一部の間中に画素にかかる電圧ΔＶの波形の例を示す図３２を参照して説明されている。低温で、ＦＬＣは比較的緩慢に切り換わり、ＦＬＣの速度を上昇させるためにより高い駆動電圧が所望される。逆に、高温では、ＦＬＣが比較的速く切り換わり、より低い駆動電圧が最適となる。ブースト・セルに関して既に説明されたように、電圧Ｖ_ＰＩＸはＶ_ＤＤより低い電圧からＶ_ＤＤより高い電圧の範囲を通じて変化可能である。同図に示されたように、低温動作に対してはＶ_ＰＩＸ＝４．２Ｖが選択可能である。同様に、ガラス・ウィンドウ上の共通電極に印加された電圧Ｖ_ＷＩＮは変化可能であり、かつ、位相内で様々な値を介して段階的にし得る。図３２はブランキング中に０．９Ｖに設定された電圧Ｖ_ＷＩＮおよび２．６Ｖへの設定を示す。画素電極はブースト・セル・レジスタの状態によって０ＶまたはＶ_ＷＩＮに駆動される。結果として得られる液晶にかかる電圧ΔＶは、所望の初期状態が迅速に得られることを確実にするために、ブランキングの間、＋３．３Ｖの高い値を有するとして示されている。続いて、濃度スケール変調が発生する位相の一部の間に、画素ΔＶは既に得られているオン状態を保持するために＋１．６Ｖに降下される。比較器が、示された画素に対する等しさを検出し、かつ、同画素のブースト・レジスタの状態を変更すると、画素電極電圧は０Ｖに降下し、変調装置にわたり印加された比較的高いΔＶ＝−２．６Ｖをもたらす。対照的に、高温では、電圧Ｖ_ＰＩＸはより低い２．０Ｖに設定され得、Ｖ_ＷＩＮは１．０Ｖに設定され得、一定に保持される。この場合、画素にかかるΔＶはブランキングの間に＋１．０Ｖで開始され、その画素のブースト・セル・レジスタが変化されるまで、そのレベルに留まり、そのレベルでΔＶは−１．０Ｖに変化する［ＭＨ６］。

低電力動作
さらなる電力節減に対処する少なくとも２つの他のモードがある。先ず、電力は微小表示装置に印加されて保たれ得るが、同装置に送られたいかなる新しい画像データも受信せず、または、いかなる画像も表示し続けないことが可能である。これに続くある時点で、画像の表示を再開するために指令が与えられ得、フレーム・バッファを構成するＳＲＡＭメモリ・セルに保存されている画像は、微小表示装置に送信されている新しい画像データがなくても表示可能である。このことは、微小表示装置が内部に所在するデバイスにおける電力節減を、または、通信リンクの受信端に所在している微小表示装置の場合に、そのデバイスに画像データを以前送信していたデバイスにおける電力節減を可能にもたらすことが理解可能であろう。このことは微小表示装置自体による幾分かの電力節減ももたらす。なぜなら、クロックまたはデータの読出しまたは書込みがない一方、画像が表示されなかったからである。第２の電力節減モードは、新しい画像データを受信せずにデータを表示し続ける表示装置を含み得る。このことは、例えば、カメラが、微小表示装置に同じ画像データを送信し続ける必要を無くし得る一方、以前に取り込まれた画像がオペレータによる検討のために表示されているデジタル静止画カメラの応用例に発生し得る。このモードの電力節減は主にカメラにおけるが、微小表示装置はここでも幾分かの電力節減を有する。なぜなら、新しいデータはガンマ補正、縮尺調整、符号化、および、フレーム・バッファへの書込みを有する必要がないからである。

長所のまとめ
上記に説明された微小表示装置回路および濃度諧調方式は従来技術に対する実質的な長所を有する。画像フィールド当たり限られた数の画素駆動遷移を持つパルス幅変調駆動は完全にデジタルで実施される。ＪＰＥＧまたは正準４：１：１ＹＵＶさえなどのより洗練された圧縮アルゴリズムに必要な回路の複雑さを必要とせずに、「ＤＥＦ」画像圧縮は画素当たりに保存される必要なビット数を低減する。さらに、ＰＷＭを実施するために必要なデジタル比較器は、各画素において実施されるよりも、むしろ多くの画素間で共有される。これらの方法において、表示装置の複雑さは最小に抑えられる。本発明によれば、表
示装置内の画素数が増大されるに従い、画素当たり（だが、画素にではなく）追加される必要のあるトランジスタの数は、１４４、すなわち、フレーム当たり１２ビットの二重バッファ画像保存装置を含む画素当たり２４個の６トランジスタＳＲＡＭレジスタに、画素ブースト・セルに対する１４個のトランジスタを加え、合計１５８個に等しくなる。ＤＥＦ方式の代案変形は画素当たりに必要なビット数を１２から１０にまで低く低減し、画素当たりの複雑さを１２０＋１４＝１３４個のトランジスタにさらに低減する。本発明の背景において上記に説明されたように、画像圧縮なしのデジタルＰＷＭアーキテクチャの平易な実施は、もし２４ビットの色が所望されれば、画素当たり７７２個のトランジスタという表示装置の複雑さをもたらす。したがって、本発明による微小表示装置は他の全デジタルＰＷＭ実施に比較して実質的に低減された複雑さを有する。より詳細には、本発明は、７００未満、６００未満、５００未満、４００未満、３００未満、２００未満、１６０未満、１５０未満、１４０未満、１３５未満の限界の追加トランジスタの数値のみを必要とする改善された設計を含む。本発明のより単純な画素はより小さな達成可能な画素サイズに、かつ、したがって、低減されたダイ・サイズ、より高いシリコン利用率、および、低減された背面組立て費用に直接変換される。平易な２４ビット・デジタルＰＷＭ実施と比較して、本発明の微小表示装置は、各画素に伴う約５倍少ないトランジスタを有し、２．２５倍より微細な達成可能な画素間隔をもたらす。

これらの長所は比較例により例示可能である。出願人は０．２５μｍＣＭＯＳ工程における４３２×２４０のアレイの画素として本発明による微小表示装置を実施した。この例示的実施において、画素は１２．０μｍの幅および１６．２μｍの高さを有し、５．１８４ｍｍの幅および３．８８８ｍｍの高さの活性領域８２を与える。この例示的実施において、活性領域８２の高さに、追加のＳＲＡＭ領域８８および９０を加えると５．８９６ｍｍであり、この長さは冗長さを提供するためのＳＲＡＭレジスタの少数の予備行を含んだ。この実施における各ＳＲＡＭレジスタは２．７４μｍ×３．６０μｍのセルを占有した。したがって、画素に伴う面積は（５１８４μｍ×５８９６μｍ）（４３２×２４０）＝２９５μｍ^２／画素であった。この面積は、画素が７７２個のトランジスタを必要とする上記に説明された従来技術による微小表示装置における画素当たりの面積に比較され得る。もしこの画素が同じ０．２５μｍＣＭＯＳ工程で実施され、上記に与えた見積りにより、各６トランジスタに対して面積１３０（０．２５μｍ）^２のセルを必要とする典型的なＳＲＡＭと同じ密度で実施されたなら、各画素は、この低電圧（２．５Ｖ）ＣＭＯＳ工程における画素ブースト・セルを供給するために必要となる追加のトランジスタを数えなければ、１，０４５μｍ^２の面積を必要とする。

この例示的実施において、分層が表示装置の６画素列の幅のある上部半体片または下部半体片のいずれかとなるという事実が一旦考慮されれば、本微小表示装置のＣＤＰは分層当たり８，８４６個のトランジスタを必要とし、この数は列当たり約２，９５０個のトランジスタに達する。したがって、ＣＤＰを追加することは画素当たり約２，９５０／２４０≒１２トランジスタを追加する。出願人の例示的実施において、各ＣＤＰは約３５０μｍの高さを有した。もし双方のＣＤＰの７００μｍの高さが５．８９６ｍｍのアレイ高さに追加されれば、６．６ｍｍの全高を作り出すために、画素当たりのアレイ総面積は３３０μｍ^２に増大され、それでも従来技術タイプの二重バッファ・デジタル濃度諧調表示装置に必要な１，０４５μｍ^２に対して非常に大幅な面積節減となる。

本発明の上記の説明は例示および説明の目的のために提示された。さらに、説明は本発明を本願明細書に開示された形態に限定することは意図されていない。その結果、上記の教示に相当する変形および修正、ならびに、関連技術の技能および知識は本発明の範囲内である。本願明細書で上記に説明された実施形態は、本発明の実現の知られている最良の形態を説明すること、ならびに、他の当業者が、このような、または、他の実施形態において、および、本発明の特定の応用例または使用により必要とされる様々な変形を使用し
て本発明を利用することを可能にすることをさらに意図されている。添付の特許請求の範囲が、従来技術により許容される程度まで代案実施形態を含むと解釈されることが意図されている。

本発明の微小表示装置が内部に採用可能であるカメラのブロック図。 本発明の微小表示装置のＬＣＯＳ部を明らかにするために切開されたプラスチック・パッケージの一部を示す本発明の微小表示装置の側面図。 図２のＬＣＯＳ部の断面図。 図２のＬＣＯＳ部のシリコン背面の上面図。 図４のシリコン背面の一部のブロック図。 画素アレイと、ブースト回路およびＳＲＡＭメモリ・セルの層との間のサイズの関係を示すシリコン背面の一部の斜視図。 本発明のシリコン背面の一部の機能図。 本発明のシリコン背面の一部の拡大機能図。 ＣＤＰ片を示す本発明のシリコン背面の一部の機能図。 本発明のシリコン背面の単一のＣＤＰ片の機能図。 本発明のシリコン背面の単一のＣＤＰ片のより詳細な機能図。 本発明の微小表示装置の比較器への入力信号およびＣＤＰ片における結果的に得られた画素電気駆動信号を示す図。 座標系間での変換において一方、ＤＥＦからＲＧＢカラー空間への復号化において利用される本発明の回路の論理図。 ＳＲＡＭメモリ・アレイならびに同アレイのデータ・イン回路および感度増幅器回路への接続の一部の簡略図。 本発明の微小表示装置の各画素と接続されている接続済みＳＲＡＭメモリ・セルに対するブースト回路の概略図。 本発明の微小表示装置の各画素と接続されている接続済みＳＲＡＭメモリ・セルに対するブースト回路の概略図。 本発明の微小表示装置の各画素と接続されている接続済みＳＲＡＭメモリ・セルに対するブースト回路の概略図。 本発明の電圧源により供給される電圧を調節するため、ならびに、本発明の微小表示装置の動作温度を示す電圧信号を発生させるために使用されている回路の概略図。 動画のいくつかの表示において目視可能となるティアリング（ｔｅａｒｉｎｇ）として知られている視覚的擬似信号の図。 デジタル・ハードウェアにおいてＰＷＭ濃度諧調を実施するための論理の一部の図。 本発明における読出し動作および書込み動作の挟み込みを示すタイミング図。 画像データに対するサンプリング技術の図。 圧縮画像データに対するサンプリング技術を示す図。 圧縮画像データに対するサンプリング技術を示す図。 圧縮画像データに対する本発明の第１のサンプリング技術を示す 図。 圧縮画像データに対する本発明の第２のサンプリング技術を示す 図。 圧縮画像データに対する本発明の第３のサンプリング技術を示す 図。 圧縮画像データに対する本発明の第４のサンプリング技術を示す図。 圧縮画像データに対する本発明の第５のサンプリング技術を示す図。 圧縮画像データに対する本発明の第６のサンプリング技術を示す図。 本発明のＳＲＡＭ回路に対する感度増幅器に対する概略図。 本発明のＳＲＡＭ回路に対する感度増幅器に対するタイミング図。 本発明の順次カラー動作の様々な段階を示すタイミング図。 本発明によるＬＥＤ照明のタイミングの温度変化を示すタイミング図。 本発明による低温動作および高温動作に対する表示特性の変化を示すタイミング図。

Claims (16)

1. 異なった表示状態間を切換え可能な画素のアレイを有する、半導体基板上に存在する微小表示装置と、
   該半導体基板に同じく存在し、第１のフォーマットでデジタル画像データを受信し、かつ、第２のフォーマットで前記微小表示装置の画素に前記デジタル画像データを供給し、前記第１のフォーマットは標準ビデオ信号である、デジタル・インタフェイス・デバイスと、
   からなる画像データを表示するための微小表示装置システムであって、
   前記第１のフォーマットは、第１の画素に対するＲＧＢデータを含み、次に第２の画素に対するＲＧＢデータが続き、そしてＲＧＢ画素データの行全体が供給されるまで順次継続し、その後にＲＧＢ画素データの別の行が同様に続き、
   前記第２のフォーマットは、第１の色、第２の色、および、第３の色の順次フィールドを含み、
   前記微小表示装置は表示される画像データを保存するためのメモリ・セルを備え、同メモリ・セルは前記画素アレイ全体に分散しており、
   前記分散したメモリ・セルは、特定の画素と機能的に接続されるが、同特定の画素内に、または、同特定の画素に隣接して必ずしも所在するわけではなく、
   前記微小表示装置は、複数の画素を支援する集中型タイミング回路を含み、同集中型タイミング回路は、前記複数の画素の各画素に対してランプ・カウンタ信号と所望の画素値との間で比較を行い、これに基づき、各画素に対する独立した画素状態信号を各画素に送出する、
   微小表示装置システム。
2. 前記デジタル・インタフェイス・デバイスは、ＲＧＢデータを、輝度成分および少なくとも２つの色成分を有するデータ・フォーマットに変換する請求項１に記載の微小表示装置システム。
3. 前記微小表示装置は、輝度成分および少なくとも２つの色成分を有する前記データ・フォーマットにおいて前記画像データを保存すべく該微小表示装置内に所在するメモリ・セルを含む請求項２に記載の微小表示装置システム。
4. 輝度データは各画素に対して保存され、色データは複数の画素のグループに対して保存される請求項３に記載の微小表示装置システム。
5. 前記分配されたメモリ・セルは前記画素アレイとは共存されるが、該画素アレイ内の特定の画素とは物理的に接続されていない請求項１に記載の微小表示装置システム。
6. 各画素は反射性画素電極を含み、同反射性画素電極は第１の平面内にあり、かつ、前記分配されたメモリ・セルは該第１の平面に平行な第２の平面内にあり、さらに、該反射性画素電極の少なくともいくつかの該第２の平面上への直角な投影は、別の反射性画素電極に対する画像情報を保存するメモリ・セルを覆う請求項５に記載の微小表示装置システム。
7. 照明装置、および、前記半導体基板に装着しているビームスプリッタ・アセンブリをさらに含む請求項１に記載の微小表示装置システム。
8. 前記微小表示装置は各画素に対する画像データの２つの連続したフレームを保存するための二連メモリ・バッファを含む請求項１に記載の微小表示装置システム。
9. 該微小表示装置は表示される画像データを保存するための、低電力ＳＲＡＭのメモリ・セルを含む請求項１に記載の微小表示装置システム。
10. 該微小表示装置の各画素は画素電極を含み、該画素は、画素電圧源が、該微小表示装置の残り部分を駆動するために使用される論理電圧源により供給される電圧とは異なった大きさの電圧を、選択された画素電極に供給するために使用されることを可能にする回路、を含む請求項１に記載の微小表示装置システム。
11. 特定の微小表示装置システムに固有の情報を保存し、それにより、該微小表示装置は該保存された情報を利用可能であり、かつ、該情報に基づき、該微小表示装置システムにより表示される画像の品質を向上する、該微小表示装置に接続された不揮発性メモリ、を含む請求項１に記載の微小表示装置システム。
12. 前記微小表示装置における該画素のアレイは行に配列され、該行の第１の部分は１つのグループ内にあり、該行の第２の部分は第２のグループ内にあり、さらに、該第１および該第２のグループの１つのグループの該画素は画像情報を使用して頂部行から底部行に更新される一方、該第１および該第２のグループの別のグループの該画素は画像情報を使用して底部行から頂部行に更新される、請求項１に記載の微小表示装置システム。
13. 前記微小表示装置は表示される画像データを保存するためのメモリ・セルを含み、該メモリ・セルは該微小表示装置全体を通じて分配され、該分配されたメモリ・セルは該画素アレイと同位置に存在するが、該画素アレイの特定の画素に物理的には接続されておらず、かつ、さらに、各画素は反射性画素電極を含み、該反射性画素電極は第１の平面内にあり、かつ、該分配されたメモリ・セルは該第１の平面に平行である第２の面内にあり、さらに、該反射性画素電極の少なくともいくつかの該第２の平面上への直角投影は、別の反射性画素電極に対する画像情報を保存しているメモリ・セルを覆っている、請求項１に記載の微小表示装置システム。
14. 各画素は内部に回路を有し、該回路は該画素に動作可能に接続され、該画素の内部の、かつ、該画素と動作可能に接続された該回路は複数のトランジスタを含み、該回路中には７００未満のトランジスタが存在する請求項１に記載の微小表示装置システム。
15. 各画素は表示表面を有し、各画素は該画素の今後の表示状態に関した情報を含む該画素に動作可能に接続された少なくとも１つのメモリ・レジスタを有する微小表示装置と、
    各画素および該画素に動作可能に接続された少なくとも１つのメモリ・レジスタにより占められた半導体基板上の表面積は１，０００平方ミクロン未満である、請求項１に記載の微小表示装置システム。
16. 半導体基板上に存在するデジタル・インタフェイスにおいて、第１のフォーマットでデジタル画像データを受信する工程と、
    前記半導体基板上に同じく存在する微小表示装置の画素に対し、第２のフォーマットで前記デジタル画像データを供給する工程と、
    前記微小表示装置の画素のアレイにおける一部の画素を、異なった表示状態間で切換える工程と、
    を含む、画像を表示する方法であって、
    前記第１のフォーマットは、第１の画素に対するＲＧＢデータを含み、次に第２の画素に対するＲＧＢデータが続き、そしてＲＧＢ画素データの行全体が供給されるまで順次継続し、その後にＲＧＢ画素データの別の行が同様に続き、
    前記第２のフォーマットは、第１の色、第２の色、および、第３の色の順次フィールドを含み、
    前記微小表示装置は表示される画像データを保存するためのメモリ・セルを備え、同メモリ・セルは前記画素アレイ全体に分散しており、
    前記分散したメモリ・セルは、特定の画素と機能的に接続されるが、同特定の画素内に、または、同特定の画素に隣接して必ずしも所在するわけではなく、
    前記微小表示装置は、複数の画素を支援する集中型タイミング回路を含み、同集中型タイミング回路は、前記複数の画素の各画素に対してランプ・カウンタ信号と所望の画素値との間で比較を行い、これに基づき、各画素に対する独立した画素状態信号を各画素に送出する、
    画像を表示する方法。

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