CN101779234A - 数字显示器 - Google Patents

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詹姆斯·M·达拉斯
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Abstract

一种显示系统，其实现不同于1的伽马特性，例如，诸如2的伽马特性。伽马特性可以是可选择的，并且其可以是可通过定时特性来选择的，而不是通过改变光源的强度来选择的。通过选择缺陷存储寄存器以存储相对较低有效的比特，也对缺陷存储寄存器进行了补偿。

Description

数字显示器
本发明的一些方面是在由美国空军研究实验室授予的合同FA8650-04-M-5443的政府支持下进行的。政府具有本发明中的某些权力。
相关申请的交叉引用
本申请要求2007年1月4日提交的题为“Digital Display”的美国临时专利申请第60/883492号、2007年5月21日提交的题为“Digital Display”的美国临时专利申请第60/939307号、以及2007年1月4日提交的题为“Charge-Control Drive of Ferroelectric Liquid Crystals”的美国临时专利申请第60/883474号的优先权，它们的全部内容通过引用被合并于此。
背景技术
一些类型的电子显示器要求：在通过标准视频信号来提供输入图像数据时，在显示之前重新格式化(reformat)、重新安排(re-order)、或者重新排序(re-sequence)输入图像数据。示例包括顺序彩色(sequential-color)显示器以及使用某些种类的数字灰度级(gray scale)的、像等离子显示器那样的显示器。重新格式化或转换允许显示器以最简单的方式操作，同时保持与传统视频标准的兼容。然而，数据重新格式化或转换导致：如果要保持视频图像质量，则需要在非常短的时间段内将大量数据传递到显示器。图像数据可能典型地已经存储在显示器外部的帧缓冲器中。将如此大量的数据传递到显示器，具有许多实践上的缺点。高数据速率要求显示器与高I/O管脚数目(pincount)的电子互连，这接着增加显示器系统生产成本。进一步，高数据速率导致不期望的高显示器功率损耗(dissipation)。因此，希望即使在以与当前视频标准的顺序不同的顺序对输入图像数据进行最佳操作的显示器上，也能够显示高质量视频图像，而无需通过转换或重新格式化系统而将大量数据以高速率传递到显示器上。在使用微显示器的许多应用中，增强了关于显示器系统功率消耗、互连尺寸、带宽和成本的这些关注，这是因为：该应用的真正本质经常强调便携性、紧凑性、以及电池寿命。“微显示器”是被放大以供观看的显示器(通过将比微显示大的图像投影到较远或较近距离的屏幕上，或者通过产生利用接近眼睛的显示器观看的虚拟图像)，尤其在被实现在利用半导体基板或薄膜的集成电路背板(backplane)上时，更是这样。
至今，最为“数字”的显示器(改变数字信号的时间特性的一些变化以便实现由像素显示的灰影的变化的显示器，所述数字信号驱动或控制该像素的光学调制或发光部件(means))要么在每个像素处已经具有最小量的数据存储(例如，1或2比特)，要么如果它们每像素利用较大的存储、则仍依赖于该像素外部的数据处理到这样的程度：以致仍需向微显示器并在微显示器上进行高带宽、高功率消耗的数据传送。另一方面，许多发明者和工程师已经描述了尚未发现商业应用的、更为复杂的假定微显示器结构，其依赖于如此复杂的像素内电路，以使得所产生的像素将如此大，以使得只有用具有不容许的成本的硅背板才能制造高分辨率的微显示器。
动态随机存取存储器(DRAM)仅被有限地用来存储微显示器中的图像数据。其一个原因是：DRAM寄存器仅将它们的数据保持较短的有限时间。由于硅制造工艺中的必然变化导致，时间量依逐个寄存器而有所不同，或者依逐个单元(cell)而有所不同。不能将数据保持在其中超过某个指定保持时间的单元可被考虑为是有缺陷的。由于DRAM存储器要求周期性的刷新，并且由于其将典型地具有大量的非零数目的缺陷单元，因此，迄今这样的存储器结构被考虑为不期望用于存储要显示的图像数据，
最为数字的显示器和它们的历史先例之间的另一区别是它们的伽马特性，其是显示器亮度和输入图像值之间的幂定律(power-law)关系的指数(exponent)。阴极射线管(CRT)显示器典型地具有带有2或稍微大一些的伽马值的特性。另一方面，至今的数字显示器已经典型地以基本上等于1的伽马(γ)值为特性。基于众多原因，提供具有与历史显示器的伽马值接近的伽马值的显示器是重要的。首先，标准摄影机继续具有大约0.45的伽马值，确保与所安装的视频显示器的基础部分(base)的兼容性。其次，传统图像和视频记录(无论是模拟的还是数字的)要求具有γ≈2的显示器用于适当重放。再次，在数字的或量化的视频信号和图像呈现(representation)的情况下，表明了具有γ≈2的伽马特性比具有γ≈1的伽马特性更好地匹配人类察觉特性。期望显示器中的、从数值上邻近的输入数据产生的亮度步阶(step)具有恒定的可察觉间距。遗憾的是，对于具有γ≈1的显示器，所察觉的亮度步阶在灰度级的高亮度侧较小，而在低亮度侧较大，这在所显示的场景的暗部分中产生亮度梯度的可察觉的和令人不快的轮廓线。对于具有γ≈2的显示器，所察觉的亮度步阶在灰度级上更接近为相等，并且大大减少了轮廓线。在一些商用数字显示器中，已经利用额外的数据比特补偿了这种不期望的特性。例如，标准8比特输入图像数据可以被映射到γ≈1灰度级的、最接近原始期望的输出值的10比特的值。通常认为用以产生10-12比特/颜色的、每颜色两个到四个额外的灰度级数据比特，在具有伽马特性为1的显示器上提供与在具有伽马特性为2的显示器上显示的8比特/颜色图像大致等效的图像。然而，额外比特的使用增加了形成帧缓冲器所需的数据存储寄存器的数量，并且其增加了将图像数据传送到微显示器上所需的带宽。
上面的相关技术的示例以及与其有关的局限意在例示性的，而非排他性的。对于本领域技术人员而言，相关技术的其它局限将在阅读说明书和研究附图时变得明显。
发明内容
结合意图是示例性和例示性的而非限制范围的系统、工具和方法，描述并阐述以下实施例及其各方面。在各实施例中，已经减少或消除了上述问题中的一个或多个，而其它实施例针对于其它改进。
一种显示器包括：像素阵列，像素可以被驱动为不同光学状态；以及时钟，其生成被用来控制像素阵列中的每个像素的光学状态的信号，其中，改变该信号以便实现不同于1的伽马特性。
该显示器可以还包括用于照亮像素阵列的光源，其中，不改变光源的强度(intensity)来实现非1(non-unity)的伽马特性。所实现的伽马特性可以大于1。所实现的伽马特性可以近似为2。所实现的伽马特性可以是可编程的。
一种显示器包括：像素阵列，像素可以被驱动为不同光学状态；以及用于照亮像素阵列的光源。该显示器面板提供不同于1的伽马特性，而无需改变光源的强度来实现不同于1的伽马特性。
该显示器还包括时钟，其生成被用来控制像素阵列中的每个像素的光学状态以驱动像素的信号，其中，改变该信号以便实现大于1的伽马特性。
一种数字显示器包括：像素阵列，每个像素具有可选择的光学状态；以及多个逻辑电路，每个逻辑电路接收一对数字输入并且基于所述数字输入提供输出信号，其中，每个像素的光学状态至少部分基于所述输出信号，其中，每个这样的逻辑电路被多个像素共享，所述多个像素的数目介于1和24之间且包括1和24。
数字输入之一可以表示斜坡(ramp)值。数字输入之一可以表示像素值。
该数字显示器还可以包括被多于24个像素共享的其它逻辑电路。像素阵列可以包括明显比48行更多的像素行。每个像素可以包括不多于700个晶体管、不多于500个晶体管、不多于300个晶体管、不多于200个晶体管、或者不多于150个晶体管。
每个像素可以存储多于2比特的图像数据、多于8比特的图像数据、多于24比特的图像数据、或者48比特的图像数据。
一种数字显示器包括像素阵列、和存储像素的图像数据的帧缓冲器。
该显示器可以包括存储寄存器，其指示帧缓冲器内的、具有缺陷(defect)的行。该显示器可以安排图像数据的相对较低有效的(significant)比特存储在帧缓冲器内的、具有缺陷的行中。该显示器可以安排具有缺陷单元的帧缓冲器的部分包含比绿色更不易察觉的颜色的数据。可以测试该帧缓冲器以便确定帧缓冲器内的、具有缺陷的行，并且将指示这些行的信息存储在存储寄存器中。可以选择所存储的图像数据的极性，以便使得缺陷导致像素提供比在没有缺陷的情况下像素将显示的光更少的光。
一种操作数字显示器的方法包括：提供具有像素阵列和帧缓冲器的显示器；识别帧缓冲器内的、具有一个或多个缺陷的行；存储指示哪些行具有缺陷的信息；使用所存储的信息以便将图像数据的相对较低有效比特放置在帧缓冲器内的、具有缺陷的行中。
该方法还可以包括：选择所存储的图像数据的极性，以便使得缺陷导致像素提供比在没有缺陷的情况下像素将显示的光更少的光。
一种数字显示器包括：像素阵列，其具有M列像素和N行像素；以及时钟，其生成被提供到像素阵列以驱动像素的时钟信号，其中，时钟信号的速率不大于(作为M、N的函数的公式)。
通过对于要显示的每帧数据仅将数据写入每个像素一次，可以将时钟速率保持为相对较低。
一种数字显示器包括：像素阵列，其具有M列和N行，在像素中包括将所存储的表示要由该像素显示的光学状态的数据转换为该像素的驱动信号的电路，其中，M至少为400，并且N至少为250。
一种数字显示器包括：像素阵列，其具有M列和N行，在像素中存储表示要由该像素显示的光学状态的数据，其中，每个像素包括不多于700个晶体管，其中，M至少为400，并且N至少为250。
除了上述的示例性方面和实施例之外，通过参考附图并且通过研究以下描述，其它方面和实施例将变得明显。
附图说明
在附图的各参考图中图示了示例性的实施例。意图将这里公开的实施例和图考虑为例示性的而非限制性的。
图1是其中可以采用数字显示器的照相机的框图。
图2是用于示出被切开以揭示数字显示器的LCOS(硅上液晶)单元的封装的一部分的数字显示器的侧视图。
图3是图2的LCOS单元的横截面视图。
图4是图2的LCOS单元的硅背板的顶视图。
图5是图4的硅背板的各部分的框图。
图6是图5所示的控制逻辑电路(logic)的各部分的框图。
图7是图6的存储元胞(cell)对的一般示意。
图8是图6的选择/读取和判定逻辑电路的各部分的一般示意。
图9是图6的像素驱动器的各部分的一般示意。
图10是用于示出被匹配于数字RAM中的特定位置的像素值的表格。
图11是用于示出交替地存储一数据字段(field)且同时显示另一数据字段的处理的流程图。
图13是斜坡信号的简化图。
图14是具有与图13所示的伽马特性不同的伽马特性的两个不同斜坡信号的简化图。
图15示出具有不同伽马特性的数字斜坡。
图16是像素阵列中用于显示灰度级的控制逻辑电路的框图。
图17是用于生成第一数字斜坡的逻辑电路的框图。
图18是用于生成具有由查找表格的值确定的伽马特性的数字斜坡的逻辑电路的框图。
图19是可选的像素驱动器的一般示意。
图20是存储寄存器阵列中的多个缺陷存储元胞的图示。
图21是用于使缺陷存储寄存器和显示器的影响最小化的处理的流程图。
图22是背投影显示系统的一般侧视图。
图23是前投影显示系统的一般侧视图。
图24是操作显示器的第一PWM模式和第二比特平面(bit-plane)灰度级模式中的斜坡计数器状态的时序图。
图25是用于将给定显示行中的缺陷存储元胞重新映射到较少令人不快的灰度级值的映射解码电路的框图。
图26是图示可以通过图25的电路实现的示例性重新映射的表格。
图27是图16的像素控制逻辑电路的各部分的一般示意。
图28是图6的像素驱动器的各部分的一般示意。
图29示出液晶像素的一般光学和电学切换特性。
图30是双稳态像素驱动的时序图。
图31是被适配为双稳态像素驱动的、图6的选择/读取和判定逻辑电路的各部分的一般示意。
具体实施方式
现在将参考附图，附图帮助图示本发明的各相关特征。尽管现在将主要结合反射型铁电液晶(FLC)微显示器来描述本发明，但是应明确理解本发明可应用于其它数字显示器应用(诸如，等离子显示器面板(PDP)、微机械显示器面板和微显示器、有机LED显示器面板和微显示器、以及数字驱动的模拟响应的向列显示器和微显示器)、以及/或者期望产生数字灰度级驱动波形或者期望利用可能容易发生故障的用于存储图像数据的帧缓冲器或存储寄存器的其它应用。鉴于此，为了例示和描述的目的，给出以下对于反射型FLC微显示器的描述。此外，该描述不意图将本发明限制于这里公开的形式。因此，与以下教导以及相关领域的技能和知识相当的各种变化和修改在本发明的范围之内。这里描述的实施例还意图解释实践本发明的已知模式，并且意图使得本领域技术人员能够利用这样的或其它实施例中的本发明、以及具有本发明的具体(多个)应用或(多个)使用所要求的各种修改的本发明。
在生成场序(field-sequential)彩色图像的显示器的情况下，当前市场上可得到的产品典型地包括微显示器上游的(upstream of)分离的(separate)接口芯片，以将进入的标准视频图像数据转换为显示器可接受的格式。例如，标准数字视频图像信号可以首先提供第一像素(画面元素)的红色数据、绿色数据和蓝色数据。这将被接着以下一像素的红色、绿色和蓝色数据(RGB数据)，依此类推。这对于图像中特定行(line)中的每个像素而继续，接着是图像中的下一行，依此类推。除了在每行结束处的短水平消隐期和每帧结束处的短垂直消隐期之外，典型地在分配给一帧显示的时间中自始至终以几乎平均的速率传递数据。例如，在CCIR 601和CCIR 656标准视频信号中，水平消隐占据分配给每行的时间(该时间与60μs相当)的约17％，而垂直消隐占据帧时间的约8％。剩余的时间，传递数据用于显示。另一方面，场序彩色显示器典型地首先要求图像中每个像素的红色数据，接着是图像中每个像素的绿色数据，接着是图像中每个像素的蓝色数据。在最简单的顺序彩色显示器照明方案中，一次利用单个基色来照亮整个显示器。在此情况下，在照明开始之前，最好将与给定基色相对应的所有数据写入到像素，这进一步加剧了数据供应问题，要求在短时间间隔内以高速率将数据提供给显示器，以避免过渡地降低照明占空因数(duty factor)。鉴于这些原因，场序彩色显示系统要求附加电路来接收一种格式的数据并将其以不同的格式提供给显示器。该格式转换或数据重新排序必须要求相当大量的缓冲器存储器(buffermemory)-能够存储所显示的图像中的所有像素的所有红色、绿色和蓝色数据的缓冲器的至少大部分(substantial fraction)。对于运动图像，要求附加的缓冲器存储器以防止由于显示器正被从单个帧缓冲器刷新而导致的“撕裂(tearing)”伪像，其中，该单个帧缓冲器正同时被新进入的帧更新。所描绘的对象可以是运动的(例如，水平运动的)，这使得其位置逐帧地改变。由于显示器上的图像以与新的视频帧进入的速率不同(即，高出三倍或更多倍)的速率改变，所以这两个操作不能完全同步，并且从而不可避免的是，图像数据中的与当前帧和前一帧相对应的部分同时出现在显示器的不同区域上。在所显示的对象的位置方面存在失配的水平行将这些区域分开。该对象的细节或纹理(texture)将沿着这些行显示为“撕裂的”。对于一般观看者而言，该伪像是相当明显的且是令人不快的。避免该伪像要求双倍(double)缓冲图像数据，即，使用一个缓冲器存储器存储并显示前一帧，同时用进入的图像数据更新第二缓冲器存储器。可以在进入帧之间颠倒这两个缓冲器的作用。
在许多数字灰度级和顺序彩色方案中，从帧缓冲器中读出数据的平均速率超出输入速率。对于顺序彩色系统，以正好三倍标准视频帧速率的速率(即，对于50Hz的帧速率，以150Hz的速率；或者，对于60Hz的帧速率，以180Hz的速率)显示彩色场，产生色彩絮乱(color break up)。这可以通过增加彩色场速率而显著地降低。依赖于色轮(color wheel)的典型的彩色顺序(colorsequential)系统如今利用比最小的150-180Hz高出2倍、4倍或者甚至6倍的场速率。在等离子显示器中和在德州仪器DLP显示器中使用的比特平面类型的(bit-plane-type)灰度级方案产生被称为动态假轮廓的伪像。该伪像可以通过将较为有效的比特平面的显示“分裂(split)”为贯穿视频场时间而分布的多个不连续的时间间隔来克服。例如，在Akimoto和Hashimoto的出版在(Society for Information Display，2000年加利福尼亚州圣何塞)由JayMorreale任编者的2000 SID International Symposium Digest of TechnicalPapers第194-197页中的“A 0.9-in UXGA/HDTV FLC Microdisplay”中教导的彩色顺序比特平面的灰度级方案中，在一个视频帧的显示期间，对每个像素寻址108次以便实现对8比特/颜色的标准输入数据的三种颜色的显示。这要求比输入数据速率高出4.5倍的读出速率。
一种提供在本领域中实施的、所需要的附加的数据重新格式化或重新排序和图像缓冲器电路的方式是将其提供在与显示器分离的半导体芯片上。该分离的接口芯片方法的缺点是由于需要显示系统具有附加的芯片(例如，用于数据格式转换的一个额外芯片和专用于图像缓冲的存储器的另一额外芯片)而引起的增加的成本。另一缺点是多芯片显示系统的增加的尺寸。又一缺点是需要支持帧缓冲器和显示器之间的较高的带宽，这意味着该显示器必须具有较大量的连接或者其另外将具有的“管脚”。最后，关闭显示器(off-display)缓冲进一步要求缓冲器芯片和显示器之间的高带宽通信，这总是产生增加的功率消耗。
在微显示器的情况下，所需要的电路和缓冲器存储器的可选位置是在微显示器背板本身上，可能在像素阵列内。然而，产生图像缓冲所需的大量背板电路限制了实际实施，这是因为其趋于使所产生的背板较大并且因此较昂贵。如果帧缓冲器简单地是与像素分离的存储器块，而仍然位于微显示器背板上，则将不期望地降低像素阵列面积与总背板面积之比，这是因为对于像素而言覆盖存储器块区域将是不切实际的。可选地，微显示器像素的电路结构可以被如此设计，使得用于给定像素的所需要的缓冲器存储器是物理上与那个像素相关联的且在那个像素下面的电路的一部分。尽管这没有解决整体的背板尺寸问题，但是其确实避免了分离存储器块的不利的有效面积(active-area)比问题，这是因为现在像素覆盖存储器电路。然而，这个优势是以引入另一实质问题为代价而产生的。任何存储寄存器的故障产生可视的像素缺陷。在半导体存储器领域中使用的、用于通过在缺陷寄存器的地址周围进行“映射”来提高产量(yield)的冗余技术不能被容易地用来补偿这样的像素故障，这是因为一个位置处的缺陷像素不能被不同位置处的起作用的像素替代。
可以通过示例来说明用于完全在微显示器背板内提供期望的全(fully)数字顺序彩色格式转换的现有技术的不实用性。为了说明的目的，考虑能够在场顺序模式下利用每颜色八比特灰度级显示全色彩的微显示器。进一步考虑该微显示器借助位于像素内的缓冲器电路，利用双图像缓冲器来消除可视伪像并且允许较高的彩色场速率。尽管在不执行完全设计的情况下不能精确地确定任意像素电路的布局尺寸，但是通过假设利用与标准六晶体管SRAM单元中晶体管的密度相同的密度来布局其晶体管，可以估计其下界。如果标准SRAM单元的设计规则和布局是高度优化的，则不可能利用更高的晶体管密度来布局任意像素电路。在申请人进行的对主要的CMOS硅制造厂的调查中，发现由制造厂提供的最优化的六晶体管SRAM单元的面积一般大于130f2，其中f表示CMOS工艺程序规则(ground rule)(通常，是指定工艺中多晶硅线的最精细的可行的半间距(half-pitch))。例如，在0.35μm的CMOS工艺中，六晶体管SRAM单元通常具有大约16μm2的面积。公式a＝130f2产生对SRAM面积a的估计，其稍大于在由美国半导体工业协会(等)主办的“International Technology Roadmap for Semiconductors 2002Update”中为未来工艺和未来数年所估计的SRAM面积a。
可以利用移位寄存器来便利地完成对图像数据的像素内缓冲和重新安排，如在顺序彩色显示领域已知的。包括两个静态锁存器(每个锁存器进一步包括以交叉耦合反相器(inverter)形式的四个晶体管)和两个传输门(每个传输们包括两个晶体管)的标准静态CMOS移位寄存器单元要求每存储的比特十二个晶体管。因此，双缓冲24比特的图像信息要求48×12＝576个晶体管。如果可以以与高度优化的标准SRAM单元的密度相匹配的密度来布局这些晶体管，则它们将在0.35μm的CMOS工艺中占据1536μm2。因此，对于该候选CMOS工艺，仅仅是与图像缓冲器相关联的晶体管，将最小可实现的正方形微显示器像素的间距限制为39.2μm。在顺序彩色显示领域中，已知通过使用下计数器可以将所存储的数字图像值转换为像素持续时间信号(实际上，PWM驱动信号)。传统地，可以使用半加法器和主/从触发器来实现计数器的每个级，并且利用NAND门来检测零状况。该半加法器包括八晶体管的XOR门加上四晶体管的AND门，主级包括被布置为交叉耦合的反相器的四个晶体管加上负载晶体管和使能晶体管；除了减去负载晶体管之外，从级是一样的。NAND门要求每输入两个晶体管。因此，在丢弃了计数器的第零级处的无用的AND门中的四个晶体管之后，计数器要求每个比特25个晶体管，对于8比特灰度级而言，这转化为总共196个晶体管。然后总的来讲，24比特的彩色显示器的此双缓冲PWM实现要求每像素576+196＝772个晶体管。该估计省略了像素选择所需的各种晶体管等。在上面提及的0.35μm的CMOS工艺中，这772个晶体管的像素将要求多于2050μm2，这将使最小可实现的正方形像素间距为45μm。
将标准SRAM单元用于帧缓冲器的较简单的实施仍是有问题的。为了在12μm像素之下安置双缓冲标准彩色视频数据所需的48个寄存器，将要求每个寄存器占据不大于3μm2。根据上面提及的硅制造厂能力的调查，标准SRAM单元占据大约130f2的面积。因此，为了获得具有小于3μm2的面积的寄存器，将要求比0.15μm更精细的CMOS工艺。为了提供诸如感测放大器和像素驱动电路之类的其它所需的电路，将进一步要求以更精细的CMOS工艺为代价来降低分配给存储寄存器的面积。降低到0.13μm的工艺将可能不够：有可能将需要90nm或更精细的工艺。这样的精细工艺具有较高的相关联的设计和制造成本，导致不期望的昂贵的微显示器背板。尽管DRAM寄存器具有比标准SRAM单元更紧凑的实现，但是DRAM寄存器已经降低了对诸如泄漏(leakage)之类的晶体管参数的变化的容许量，并且因此趋于具有更高的故障率，尤其如作为大多数微显示器背板，不是在专用DRAM工艺而是在标准逻辑电路工艺中实现时，更是如此。在使用存储器领域中公知的冗余技术来在缺陷寄存器周围进行映射时的显示器特有的困难，已经使得DRAM寄存器成为用于基于像素的帧缓冲器的SRAM寄存器的无吸引力的可选物。
这种像素尺寸估计可以与在当前市场上的微显示器中发现的像素间距形成对比，该像素间距在从大约13μm向下到确定地与7μm一样小的范围中。因此，数字顺序彩色格式转换的简单实施导致具有比市场上具有竞争力的面积大多于10倍的面积的像素。对于给定显示器分辨率，大像素尺寸导致大背板模(backplane die)尺寸，其相应地导致每个硅晶片较少的背板模以及较低的背板模产量，组合为引起不期望的高的背板模成本。
在像素和缓冲器尺寸施加的限制之外是功率损耗施加的其它限制。无论SRAM还是DRAM，传统的存储器结构依赖于位于寄存器阵列外围的感测放大器。对于位于微显示器的像素之下的帧缓冲器，这样的布置要求每当从缓冲器读取比特时、对具有可与显示器的尺寸相比的长度的电线充电。此技术在美国专利7283105中公开的微显示器结构中采用，该美国专利7283105描述了具有集成帧缓冲器的微显示器背板，其能够接收标准光栅顺序(raster-order)的视频信号并且能够以彩色顺序模式进行显示。该公开中的结构包括主要在像素电极阵列下方的SRAM寄存器阵列。为了帮助克服上述的尺寸限制，该结构利用有损压缩方案，由此，帧缓冲器存储以因数2压缩的图像的表示-例如，标准的24比特/像素的输入图像表示可以被存储为12比特/像素的表示，将所需的寄存器的数目减半。使用脉冲宽度调制(PWM)来实现数字灰度级，其要求在每彩色场2G-1的时间步阶的每个时间步阶上读回每个像素的12比特存储的图像数据，其中每个颜色具有G＝8比特的灰度级。帧缓冲器被如此组织，以使得其每个像素具有三行八列寄存器，该24个寄存器/像素允许对12比特的图像表示进行双缓冲。在给定帧期间，仅读出像素的八列中的一半。因此，此结构中每个彩色场的读取操作的总次数等于(2G-1)(3Y)(4X)，其中显示器具有X列和Y行像素。三种颜色中每种颜色的灰度级的值在一个视频帧期间被显示四次，从而对于60Hz视频输入的彩色场速率是720场/秒。具有与每个寄存器相关联的位线(列电线)长度的单元(element)的电容CB为大约1.2fF，因此每根完整位线的总电容为3YCB(Y行像素中每行有三行寄存器)。VS＝0.28V的位线电压摆动足以使得各列尾端处的感测放大器完成读取，因此，与对一个寄存器的位线段进行充电相关联的能量CB VS 2为大约0.1fJ。在此情况下，与基于读出所存储的图像的全部X列的灰度级显示相关联的功率P等于
P = [ ( 2 G - 1 ) · 3 Y · 4 X ] · 720 · 3 Y C B V S 2 · ( 1 / 2 ) = ( 0.1 fJ ) ( 12960 Hz ) ( 2 G - 1 ) XY 2 ,
最后的因子1/2来自于统计学假设：在帧缓冲器中存储相等数目的1和0的情况下，位线将仅在一半读取时改变状态。对于给定屏幕横纵比(例如，X∶Y＝4∶3)的显示器，功率依行数目Y的立方而成比例确定，导致高分辨率显示器的高功率损耗。例如，利用上述参数，具有8比特灰度级的四分之一VGA显示器(X＝320，Y＝240)的读出将仅消耗6.1mW，而1280×960显示器的读出将消耗64倍这么多或者390mW。与被作为外部芯片实现的帧缓冲器相关联的功率消耗可以不与在微显示器背板上实现的帧缓冲器的上述功率消耗完全相同地依比例确定，但是，在外部帧缓冲器的情况下的互联电容将通常更高，对应的功率损耗也将更高。本领域中已知的高分辨率外部帧缓冲器的微显示器系统的功率损耗被测量为若干瓦特。
对读出操作的定时的考虑阐述了对像素阵列的帧缓冲器结构的另一非常重要的限制。如在上面示例中详细阐述的，对于每个彩色场，将每列寄存器读出(2G-1)(3Y)次。对于具有720Hz场速率的四分之一VGA显示器，读取时间量为7.6ns。为了在1080线的显示器上实现相同的灰度级和彩色顺序方案，将打算用于读取的时间降低到1.7ns(每列上600Mb/s的读取速率)。用具有几乎4pF的总电容的列实现此、并且同时保持感测放大器的检测电压与0.28V一样低，将是非常困难的。
总之，虽然期望在单个像素阵列尺寸的基板上实现如下：接收按照标准逐像素顺序的输入视频数据的低功率微显示器，但是通过利用按照与所提供的顺序不同的顺序的输入数据来执行数字灰度级和顺序彩色显示。然而，迄今为止，上述因素已经阻止了此。将基板简单分割为被存储器块包围的像素阵列，要求比必需的基板更大的基板，并且导致具有比期望的功率消耗更高的功率消耗的微显示器。将SRAM寄存器放置在像素下面(而不是在像素阵列的周界外部)可以减小基板的尺寸，但仍要求像素阵列外部的大量面积(除非使用昂贵的纳米级CMOS工艺)，并且仍未影响功率消耗。用DRAM替换SRAM可以降低与帧缓冲器相关联的面积开销，但是却以更复杂的感测电路和更高的缺陷率为代价。最低功率消耗来自于将帧缓冲器的存储寄存器和它们的目的地像素之间的间距减小至像素尺寸或少量倍的像素尺寸。如果不想显示器被许多可视缺陷像素破坏，则所产生的寄存器和显示其数据的像素之间的关联强加了对非常有效的错误校正或故障容忍技术的需要。同时，其排除使用本领域中已知的错误校正和故障容忍技术，这是由于它们必须工作在其上的电路块的尺寸包括一个像素或者仅仅少量像素以及因此至多几百个寄存器，在这样的小块中采用的任何电路必须非常简单，以便不使其所服务的那些少量像素和寄存器变少(dwarf)。
系统元件
考虑到上述困难，我们现在可以讨论本发明。可以采用本发明的应用的一个示例是如图1所示的照相机30。照相机30可以是摄像机、数字照相机或者另一类型的照相机或成像设备。照相机30可以包括图像捕获设备32，其能够创建表示用户可能期望记录的图像的电信号。从图像捕获设备32将该电信号传递到控制照相机30的功能的控制器34。照相机30还包括用户控制单元36，用户可使用该用户控制单元36来选择照相机30的操作模式。控制器34具有将表示图像的电信号存储在诸如存储器/磁带单元38之类的存储设备中的能力。在摄像机的情况下，该存储器单元38可以典型地是录像带或磁盘驱动器，而在数字照相机的情况下，这可以典型地是某种电子的、非易失性存储器(例如，快闪存储器)。照相机30还包括电池40，其经由功率分配单元42向照相机30的各组件供电。所存储的图像的电子表示可以被微显示器44转换为可视图像，用户可以经由透镜系统(lens system)46或反射型放大镜(reflective magnifier)(未示出)来观看该微显示器44。尽管这是可以利用本发明的微显示器的应用的一个示例，但是其本质仅仅是示例性的，并且不意图以任何方式限制本发明的范围。
在图2中示出微显示器44，以便图示其主要组件。微显示器44包括塑料封装壳52，向该塑料封装壳52附上照明器壳54。照明器壳54容纳：光源56，其可以是例如三色发光二极管(LED)；以及反射器58，其收集光源x56发出的光。也可以采用任何其它合适类型的光源。然后，光透过前置偏光器(pre-polarizer)和散光器(diffuser)60，以便使不期望偏振的散射光最小化并创建均匀照明。散射的偏振光被引向偏振光束分光器(PBS)62，其反射一个线性偏振光而抑制(reject)正交线性偏振光。经过反射的光被向下引向驻留在封装壳52中的硅上液晶(LCOS)显示器面板64。如下面将进一步详细描述的，显示器面板包括可以被电控制为不同光调制状态的像素阵列。在一种光调制状态下，进入的偏振光被以相同的偏振而向着PBS 62反射回。在另一种光调制状态下，该光被以其线性偏振被旋转90°的方式而向着PBS 62反射回。如可以理解的，PBS 62将没有被偏振旋转的反射光向着照明器反射回，而偏振已经被旋转的光将透过PBS 62，以便由用户经由透镜系统46观看。连接器66从封装壳52向下悬挂(depend)以便诸如经由柔性电缆电连接到照相机30。
对显示器面板64的操作的以上讨论不意图限制本发明，因为也可以在本发明中利用其它类型的空间光调制器，诸如例如取决于微型机械镜(miniaturemechanical mirror)的空间光调制器。空间光调制器(SLM)显示器可以使用多种不同类型的光源。对于顺序彩色SLM显示器，光源优选地可以由有机或无机的红色、绿色和蓝色发光二极管构成。替换地，光源可以由红色、绿色和蓝色激光器(具体地，半导体激光器或固态激光器)构成。另外，可以使用自发光的显示器面板。另外，尽管该讨论涉及两个不同的正交方向的线性偏振光，但是本发明也可以被利用在使用非偏振光或不同类型的偏振的系统中。可以在美国专利第5748164、5808800、5977940、6100945、6507330、6525709和6633301号中以及在美国专利公开第US2004/0263502号中找到液晶空间光调制器的操作的进一步细节，通过引用将上述专利以及专利公开的每一个的内容并入于此。
显示器面板细节
图3和4中更详细地示出了显示器面板64。如图3中所示，显示器面板64包括硅背板70，已经经由胶封(glue seal)74将一片玻璃72粘附到该硅背板70上。在硅背板70和那片玻璃72之间夹着液晶材料层76。尽管没有在该视图中图示，但是玻璃72和背板70沿一个方向稍微偏移，以便允许玻璃在一侧稍微突出(overhang)以及硅在另一侧稍微突出。为图示简单，在图3中未示出许多层。例如而并非限制，可以存在位于玻璃72的内表面上的导电窗电极，在液晶材料76层的任一侧上可以存在取向层(alignment layer)，并且可以存在各种抗反射层(antireflective layer)以及许多其它层。
液晶材料76可以包括以下几种类型液晶中的任何一种，所述几种类型液晶包括但不限于铁电的、向列的或其它类型的液晶。在该实施例中，利用铁电液晶(FLC)。在FLC实施例中，有利的是使用作为多成分成分混合物(multi-component component mixture)的FLC材料。该混合物可以包括非手性的主混合物加上手性的掺杂物，该手性的掺杂物提供例如自发极化的期望幅度(magnitude)，并且提供向列相和近晶C*相螺旋状间距的单独(separate)补偿。混合物配方(mixture formulation)的适当设计提供宽温度范围的近晶C*相，优选地具有低凝固点和高熔点。期望低于-10℃、或者甚至低于-20℃、或者甚至低于-30℃的凝固点，而优选具有高于+60℃的、近晶C*相熔化为下一低序(less-ordered)相的温度，更优选具有高于+70℃甚至+80℃的熔化温度。利用适当掺杂物配置的低粘度主混合物的选择，提供合适的FLC材料，其在室温下具有利用±5V的驱动电压时少于300μs的切换时间，或者具有期望在利用低于±2V的驱动电压时甚至少于200μs的切换时间。
替换地，可以采用其它类型的显示器件(诸如，数字微镜和其它的微电子机械(MEMS)器件、等离子显示器、电致发光显示器、有机或无机发光二极管等)作为显示器面板的一部分。如可以理解的，这些替代物可以是透射型或反射型的空间光调制器(其调制来自光源的光)，或者它们可以是发光器件(其不需要分离的光源)。
硅背板70包括其上表面上的区域，反射型像素电极的阵列80位于该区域。如可以理解的，在显示器面板64的该区域中形成图像，其被已知为显示器面板的“有效区域”。仅仅为了简化显示器面板64的主要组件的图示，在图3中将硅背板70示出为无差别的块。实际上，在硅背板70内存在多个电路、导电体等，如将在下面进一步详细讨论的。
图5中更详细地图示了显示器面板64。如可以看到的，将图像数据提供到控制单元84，其通常将图像数据提供到列控制单元86并将控制/选择信息提供到行控制单元88。转而，列控制单元86和行控制单元88控制由像素阵列80进行的图像信息显示。时钟90向控制单元84和序列生成器92提供信号。序列生成器92将数字字序列提供到行控制单元88，其将该数字字序列进一步提供到像素阵列80。
控制单元84还可以与若干其它设备(并未在图5中示出它们的全部)连接(interface)。这些设备的示例是温度传感器94、窗电极驱动器96、数据存储设备98(例如，EEPROM)和光源100。
图16示出与像素阵列80中的一组k个像素相关联的数字控制逻辑电路110。该组中的每个像素具有像素电极118，在反射型显示器的情况下，其还可以是像素镜。每个像素电极被像素驱动电路116(有时也被表示为升压(boost)电路)驱动。对于许多不同类型的显示设备，通过合适的数字波形进行的两电平的电像素驱动可以提供灰度级显示。像素的光学效应本身可以是二值的(binary)，并且响应于两个所施加的电驱动电平而在光学ON和OFF状态之间进行快速切换(在ON状态下，像素发射、透射或者反射光；而在OFF状态下，像素不发射光而是阻挡(block)光)，其中，通过时间平均在人类(或机械)观看者的眼睛内产生各种灰影；或者，像素可以对电驱动电平的时间平均具有模拟的光学响应。第一种类型的像素光学效应的示例包括：铁电液晶(FLC)的快速ON/OFF切换、在德州仪器数字微镜(DMD)或数字光处理(DLP)器件中采用的倾斜像素镜的快速ON/OFF切换、等离子显示器中的等离子发射的快速ON/OFF切换、以及发光二极管(有机的或无机的)的快速ON/OFF切换。第二种类型的像素光学效应的示例包括较缓慢响应的向列液晶。限定为“两电平电像素驱动”信号的信号在这里并不意味着要被限制为在显示器的寿命期间仅采取两个不同电平的信号，而是在某些时间间隔期间采取两个不同的电平的一类信号，它们可以在那些时间间隔期间将像素驱动为许多不同灰影。例如，当显示器处于温度T1时在0和V1之间切换、并且为了补偿像素光学效应的温度依赖而当显示器处于温度T2时改变为在0和V2之间切换的信号，将仍落在两电平像素驱动信号的含义之内。进一步，为了补偿像素光学效应的波长依赖，在像素被红光照亮时的红色场期间在0和电压VR之间切换、并且在紧接着的当像素被绿光照亮时的绿色场期间在0和不同的电压VG之间切换的像素驱动信号，也将仍落在两电平驱动信号的含义之内。对于一些其它类型的显示设备，实际像素驱动电极上的模拟(而不是两电平)驱动电平仍可以通过数字像素来实现，其中，数字像素电路例如通过定时的变化来控制在像素电极上产生的电驱动电平。下面描述的电荷控制驱动方案例示了该技术。这样的设备仍落在“数字像素”和“数字显示器”的含义之内。
该组中的每个像素共享一个共有的判定逻辑电路108和选择/读取电路106。被像素组利用的数字图像数据存储在一组图像数据寄存器104中。存储在这些寄存器中的图像数据可以是从外部图像数据源通过数字控制逻辑电路84和列控制单元86提供的，其数据可以表示灰度级图像和/或多色或全色图像。如果该组中的k个像素中的每个像素在三种颜色的每种颜色中都显示例如m比特的灰度级图像(以便进行全色场序显示)，并且图像数据寄存器提供双缓冲的存储，则对于该组需要总共p＝2·3·m·k个单比特寄存器(除非该图像数据以经过压缩的形式存储或者在各像素之间共享图像数据，在该情况下可能需要较少的寄存器)。如果显示器有效区域(active area)由N×M的像素阵列组成，则将有NM/k个像素组。每组的像素数目k可以从1(每个像素具有其自己的图像数据寄存器、其自己的选择/读取电路、以及其自己的判定逻辑电路)向上直至M(每列像素共享一组图像数据存储器、以及一个选择/读取电路和一个判定逻辑电路)，或者直至甚至更大数目。
可以以电子存储器领域中已知的各种方式中的任何方式来实现图像数据寄存器。例如，它们可以被实现为传统的六晶体管(6T)静态随机存取存储器(SRAM)单元，或者被实现为其它形式的静态逻辑电路，诸如许多其它静态锁存器电路、移位寄存器级等中的任何一种。替代地，图像数据寄存器可以被实现为一晶体管(1T)动态随机存取存储器(DRAM)单元，或者通过将图像数据存储为FET晶体管栅极处(诸如，一些其它逻辑门的输入处)的电荷。图像数据存储寄存器被写入表示图像的数据。输入图像可以从显示器外部的源(诸如，广播视频、或诸如DVD播放器之类的视频播放器的输出)、或者从计算机图形输出、或者从图像传感器或照相机系统等提供。在将输入图像数据存储在图像数据存储寄存器中之前，可以对输入图像数据施加各种变换。这样的变换包括压缩、改变比例、限幅(clipping)或过扫描、彩色空间变换、各种编码方案等。控制单元84与列控制单元86协作，以便确保与某个显示像素对应的输入图像数据被写入适当寄存器中，即，在逻辑上或物理上与那个像素相关联的那些寄存器。在图像数据被写入各寄存器中之后，在那些寄存器中保持图像数据直到需要图像数据为止，在需要时，通过选择/读取电路106选择并读出所需要的寄存器。对于各种类型的可能图像数据寄存器实施中的一些，读取操作将感测一些相对小的存储值并将其转换为全逻辑电平。例如，在DRAM寄存器的情况下，图像数据被表示为存储在寄存器电容器上的小电荷。在此情况下，选择/读取电路106中的感测放大器可以被用来将阈值之上的所存储的电荷值转换为逻辑1，并将阈值之下的所存储的电荷值转换为逻辑0。替换地，在SRAM寄存器的情况下，其中，存在加载寄存器输出(例如从被用来将一组像素内的多个寄存器多路复用到所共享的选择/读取电路的共享互连产生的)的电容，选择/读取单元106中的感测放大器或检测电路可以起作用以便对加载寄存器输出的电容进行预充电，并且然后检测跨越该负载建立的电压的相对小的改变，由此加速读取操作。
判定逻辑单元108作用于通过选择/读取单元106读出的图像数据，以便将控制通过像素驱动器116提供的驱动波形产生至像素电极118，从而产生期望的或所谓的灰度级响应。选择/读取单元106的复杂的、多晶体管的实施使得能够更灵敏地检测图像数据存储器104中寄存器的状态，并且因此使得能够使用较简单的、更紧凑的寄存器形式。类似地，以判定逻辑单元108中增加的晶体管计数为代价实现的更复杂的功能使得能够产生较高性能的数字灰度级像素驱动波形，诸如脉冲宽度调制(其中，通过单个脉冲的宽度确定输出灰度级强度)。为了适应与增加的复杂度相关的增加的布局空间和对应的单元108和106的较大的晶体管计数，并且同时保留总体的高显示像素密度，可以使得选择/读取单元106和判定逻辑单元108服务于一组像素内的较大数目k的像素。尽管这样的设计策略可表现为提供期望的像素密度和驱动波形复杂度，但是其随着k增加而需要增加时钟率，并且产生比k更快地增长的功率损耗。然而，如通过下面示例阐述的本发明的新颖实施例示出了如何可以同时满足紧凑图像数据寄存器、复杂的像素驱动波形生成、以及低功率低速度的小k的明显矛盾的要求。
图6示出了根据本发明的第一实施例的、与像素阵列80中的每个像素关联的数字控制逻辑电路110，在该第一实施例中每组像素的数目k为1。如可以看到的，每个像素具有q个存储元胞(storage-cell)对112，该每对连接到选择/读取和判定逻辑单元114，选择/读取和判定逻辑单元114生成被提供到像素驱动器116的触发信号120，像素驱动器116然后提供被施加到像素电极118的驱动波形。尽管没有示出每个存储元胞对112，但是存在用于比特0的存储元胞对112、用于比特1的存储元胞对112、用于比特2的存储元胞对112等等直至用于比特q的存储元胞对112。每个存储元胞对112从列控制单元86接收图像或列数据，在逻辑单元114的控制下，图像或列数据被分配给沿着服务于多个像素的“全局(global)”列的每个像素，并且经由被称为“本地”列的像素本地的端子而被路由到各个存储元胞上。每个存储元胞对112还接收来自行控制单元88的命令WRITEA和WRITEB，这使得能够选择性地分别写入到每对中的第一或第二寄存器。
每个存储元胞对112生成被提供到判定逻辑单元114的OUTA和OUTB信号。判定逻辑单元114还接收来自控制单元84的预充电信号。判定逻辑单元114接收来自每个存储元胞对112的OUTA和OUTB信号以及SELA信号和SELB信号，并且其接收来自行控制单元88的选择/读取(S/R)命令。其生成被提供到像素驱动器116的触发信号120。除了触发信号120之外，像素驱动器116接收PIXSET信号、PIXCLR信号、以及像素供电电压VPIX(其典型地不同于被数字控制逻辑电路110使用的逻辑供电电压，并且具有比被数字控制逻辑电路110使用的逻辑供电电压更高的电压-例如，数字控制逻辑电路可以由1.8V供电，而像素被驱动到5V或到7V)。像素驱动器116生成被施加到像素电极118的像素驱动波形。
图7示出了第i个存储元胞对112的进一步细节。FET开关130和132是存储元胞对112的、存储A数据的部分；而FET开关136和138是存储元胞对112的、存储B数据的部分。首先看存储元胞对的、存储A数据的部分，可以看到本地列数据被提供到n沟道FET开关130的源极端子。WRITEAi信号被提供到FET开关130的栅极端子。如可以理解的，当WRITEAi信号处于高状态时，开关130导通，并且本地列数据被提供到FET开关132的栅极端子。甚至在WRITEAi信号返回到低状态之后，本地列数据保持被存储作为FET开关132的栅极端子上的电荷。这实质上是“存储寄存器”，在其中，在每半个存储元胞对112中存储1比特数据。
如果在FET开关132的栅极端子处存储的数据比特为0(低状态)，则FET开关132截止。如果在FET开关132的栅极端子处存储的数据为1(高状态)，则FET开关132导通，并且OUTAi信号(FET开关134的源极端子)被拉到低状态。
FET开关136和138以类似方式操作以便在其中存储B图像数据，并且控制来自存储元胞对112的OUTBi信号的状态。单独的WRITEBi信号被提供至FET开关136的栅极端子。本地列数据被提供至FET开关130和136每个的源极端子。典型地，本地列数据仅在给定时间被写入至两个存储寄存器之一，因为在给定时间WRITEAi信号和WRITEBi信号中仅一个将为高。然而，在一些应用中，如果期望的话，通过使得WRITEAi信号和WRITEBi信号两者同时为高来将数据同时写入至两个存储寄存器是可能的。此外，不需要存储元胞对112共享列线，可以给每个提供专用线。
图8提供了判定逻辑单元114的进一步细节。当信号(“未预充电”-nPRECHG)被提供至FET开关150的栅极时，使用p沟道FET开关150来对判定逻辑单元114的中央节点148进行预充电。来自q个对应存储元胞对112的A侧的q个输出信号OUTA0到OUTAq被一起连接到第二FET 151的源极，而来自q个对应存储元胞对112的B侧的q个输出信号OUTB0到OUTBq被一起连接到第三FET 152的源极。在既不选择A数据也不选择B数据(SELA和SELB两者都为低)的情况下，将nPRECHG脉动(pulse)为低，立即使FET开关150闭合，以便将逻辑供电电压(+V)提供至中央节点148，将其拉至高状态。当选择数据的A字段时，SELA信号变为高，FET 151导通，并且q个OUTAi信号中所选择的子集(通过将它们的S/R线拉至高而选择的这些信号)一起通过FET开关154和151连接到中央节点148。如果所选择的OUTA0到OUTAq信号中的任何信号被拉至低，则中央节点148也将被拉至低状况，否则其将保持为高。忽略未被选择的OUTAi信号的状态(S/R线为低的这些信号)。类似地，当选择数据的B字段时，SELB信号变为高(且SELA为低)，FET 152导通，并且q个OUTBi信号中所选择的子集(通过将它们的S/R线拉至高而选择的这些信号)一起通过FET开关156连接到中央节点148。再次，如果所选择的OUTB0到OUTBq信号中的任何信号被拉至低，则中央节点148也将被拉至低状况。在预充电循环(cycle)之后，在仍选择A或B输入中之一的情况下，信号nHOLD(“未保持”)变为有效的低，围绕反相器160提供正反馈。如果节点148没有被所选择的OUT线中的至少一根有效地拉至低，则该反馈将强迫节点148有效地为高。因此，该步骤将节点148处的触发信号120的状态解析(resolve)为完全高或完全低逻辑电平。
这样，可以并行地读出多个所选择的寄存器的状态，并且所述多个所选择的寄存器的状态同时贡献于由判定逻辑单元实现的判定。在参考图8描述的实施例中，判定逻辑单元实现有线的NOR功能：如果所选择的寄存器中的任何寄存器存储1，则输出为低。下面将更详细地解释如何将此用于生成诸如脉冲宽度调制(PWM)波形之类的像素驱动波形。
图9中图示的像素驱动器116包括锁存器电路190和六个FET开关192、194、196、198、200和202。这六个开关控制锁存器电路190的状态，并因此控制像素电极118的状态。锁存器电路190包括四个FET开关204、206、208和210，其可以被设计来以与大多数的其余逻辑电路所使用的供电电压不同的(通常比大多数的其余逻辑电路所使用的供电电压高的)供电电压VPIX操作。这四个开关中的两个开关204和206是p沟道FET开关，而另两个开关208和210是n沟道FET开关。四个开关204、206、208和210形成两个反相器，反相器的输出和输入以通常方式交叉耦合以便形成静态锁存器。两个开关206和210之间的锁存器输出节点提供驱动像素电极118的PIXEL信号。FET开关194、198和202一起串联连接在PIXEL信号和地之间，而FET开关192、196和200一起串联连接在锁存器的另一侧(nPIXEL)和地之间。开关192和194在它们的栅极被电压供电信号(+V)偏置的情况下，服务于防止对开关196、198、200和202的损坏，否则，如果VPIX供应的全电压出现在开关196、198、200和202的两端(如在没有192或194时将出现的)，则对开关196、198、200和202的损坏可能出现。分别通过PIXSET和PIXCLR信号来控制开关196和198，这些信号是由控制单元84提供的。来自判定逻辑单元114的TRIGGER信号被提供至开关200和202两者的栅极。如果PIXSET为高(PIXCLR为低)，则高TRIGGER信号将导致FET 192、196和200将nPIXEL节点拉至低，将PIXEL节点锁存为高。替代地，如果PIXCLR为高(PIXSET为低)，则高TRIGGER信号将导致FET 194、198和202将PIXEL节点其自己拉至低，将其锁存在该状态。以此方式，数字控制逻辑电路110控制每个像素电极118的状态。
可以使用上面参考图6、7、8和9描述的电路来生成多种像素驱动波形。根据第一控制方法，可以使用该电路来生成PWM驱动波形。这可以通过将适当信号施加到与每个像素中的图像数据寄存器相关联的选择/读取线来实现。仅仅作为举例，考虑：期望显示系统接收传统的24比特彩色视频信号(对于红、绿和蓝基色中的每一个，每个像素一个8比特灰度级值)，并且利用对每个像素的PWM数字灰度级驱动来将该输入信号转换为顺序彩色。在该示例中进一步考虑：期望对图像数据进行双缓冲以避免撕裂伪像。这可以通过给每个像素提供24个寄存器对(组A中的24个寄存器和组B中的24个寄存器)来完成，导致每个像素具有24根选择/读取线S/R0至S/R23。在先前使用的命名法(nomenclature)中，该示例的特征在于：具有m＝8、p＝48以及q＝24。仅仅为了命名目的，进一步假设：存储要以红色显示的输入图像数据的寄存器对被编号为0-7，要以绿色显示的数据被存储在被编号为8-15的寄存器对中，以及要以蓝色显示的数据被存储在被编号为16-23的寄存器对中，并且最低有效灰度级比特为最低寄存器编号(0、8、16)以及最高有效灰度级比特为最高寄存器编号(7、15、23)。通过将输入数据经过控制逻辑单元84传递到列控制单元86，然后传递到像素阵列“全局列”上，并且通过将信号GCOLEN(“全局列使能”)激活到每个像素的“本地列”上，来将第一帧的输入图像数据存储在A组中。通过激活WRITEA信号，可以从每个像素的本地列将输入数据写入到其A侧寄存器中，如上面参考图7所描述的。在将该第一帧的数据写入到A寄存器、并且同时类似地将第二帧写入B寄存器中之后，可以如下地读出A侧寄存器。在此情况下，序列生成器92是8比特计数器(如图17中所示)，其例如由时钟信号驱动以便提供单调减小的8比特值的序列。如果期望首先显示表示红色图像信息的数据，则该序列的8比特C0-C7首先被施加到该显示器中的所有像素的S/R0至S/R7线(而每个像素中的其它16根S/R线全部保持为低)。也就是说，计数器输出的最低有效比特C0被分配给每个像素的S/R0线，以此类推。对于每个序列状态，图8的预充电和SELA脉动一次。在任何给定的序列状态下，忽略与低的序列生成器输出线相关联的寄存器中的图像数据(也就是说，S/R线为低或者被取消选择的寄存器中的图像数据)。因此，在正在显示红色信息的阶段期间，忽略保持要以绿色或蓝色显示的信息的所有寄存器。取决于序列状态，甚至忽略要以红色显示的一些信息。在像素中的与高序列生成器输出线相关联的寄存器中(也就是说，计数器状态已经使得S/R线被驱动为高的寄存器)，如果任何寄存器存储1，则节点148将被拉至低并且触发信号120将无效。另一方面，如果在给定序列状态下，给定像素中的与高的序列生成器输出线相关联的所有寄存器存储0，则预充电/SELA循环将像素节点148保持为高，并且在激活nHOLD时，该像素的TRIGGER线将被拉至高。在激活PIXSET或PIXCLR中所选择的一个时，高TRIGGER线将像素锁存器190设置为特定状态。
通过考虑图10中以表格示出的这样的算法的简化版本，看出这能够产生PWM驱动信号，在图10中，为了简化展示，示出仅仅四比特而不是八比特。如可以看到的，序列生成器输出利用输出比特C0至C3提供数字斜坡信号(值单调减小)。图10表格中的接下来的四列(被标记为“所存储的图像数据比特”)表示检查在像素寄存器112中存储的四比特数据中的哪些比特。在被表示为E的位置中，将检查给定比特，而在被表示为X的位置中，将不检查给定比特。简要参考图8，当要检查给定比特时，选择/读取信号将为高，从而使得开关154和156导通。当要忽略给定比特时，选择/读取信号处于低状况，并且开关154和156不导通。图10中表格的最右边的列列出了将产生高值的TRIGGER信号的四比特像素值。如可以看到的，在检查全部四比特时的初始1111序列生成器状态的时间步阶1处，将产生高TRIGGER的唯一被存储的像素数据值为0000。在时间步阶2的下一序列状态1110时，仅仅检查寄存器1、2和3，并且，如果所存储的图像数据值具有与计数器值的反(inverse)匹配的值0001，或者如果所存储的图像数据值具有不匹配的值0000，则将产生高TRIGGER线。在序列生成器输出1101的第三时间步阶时，仅仅检查寄存器0、2和3，并且，如果所存储的图像数据值具有与计数器值的反匹配的值0010，或者如果所存储的图像数据值具有不匹配的值0000，则产生高TRIGGER输出。如从图10可以看出的，对于第二和第三时间步阶，所存储的图像数据值0000产生高TRIGGER状况，如同与计数器值的反匹配的一个所存储的图像数据值产生高TRIGGER那样。当然，如果计数器从初始1111状态向下单调减小，则所存储的数据值0000已经在第一寄存器状态产生高TRIGGER，因此，对于产生PWM波形的目的而言，所存储的数据值0000在后面再次产生高TRIGGER是无关紧要的，这是因为该序列在检查该比特组合时已经经历了该点，并且另外的高TRIGGER信号将不再产生像素驱动器116的状态中的改变，如后面将解释的。在第四时间步阶处，对于序列生成器输出状态1100，仅仅检查寄存器2和3，并且对于所存储的图像数据值0000、0001、0010和0011产生高TRIGGER信号。如可以看到的，其自己以像斜坡一样的方式来经过(step through)被忽略的比特组合。还可以看到：无论何时序列输出使得忽略一个比特，将存在产生高TRIGGER信号的两个所存储的图像数据值；无论何时忽略两个比特，将存在产生高TRIGGER信号的四个所存储的图像数据值；无论何时忽略三个比特，将存在产生高TRIGGER信号的八个所存储的图像数据值；并且在忽略全部四个比特的一种情况下，将存在产生高TRIGGER信号的16个所存储的图像数据值(也就是说，任何可能的所存储的图像值都将产生触发)。然而，在这些情况的每种情况下，在图10的适当的表格单元中最后列出的触发数据值是关键值，这是因为其它被列出的值中的每个值先前已经产生了触发。如这里所描述的系统起作用，这是因为：在所描述的脉冲宽度调制(PWM)方法或算法中，每个像素在ON状况下开始给定的视频场时间间隔，而第一高TRIGGER状态一出现就变为OFF。即使在第一个高TRIGGER状态之后出现另外的高TRIGGER状态，图9的像素驱动电路也起作用，使得像素仍将停留在OFF状况下。因此，第一个触发事件之后的另外触发事件是无结果的。如果PWM系统在OFF状况下启动每个像素，并且在出现第一个高TRIGGER状态时将其转为ON(通过将输入图像数据的反存储在像素寄存器中(输入图像数据已经被控制逻辑电路84有选择地取反)、并且利用PIXSET信号而不是PIXCLR信号，来实现)，同样也是成立的。
在液晶领域已知，当液晶像素被具有零平均电压的驱动波形驱动时，也就是说，当被作为“DC平衡”的波形驱动时，液晶像素表现最佳。可以通过上述电路提供DC平衡的PWM驱动波形。例如，考虑以下驱动方案：其以全部被驱动至它们的ON状态的像素来开始视频场，这通过立即将所有像素的PIXSET线脉动为高的图9的像素驱动来实现(同时所有的TRIGGER线也为高(例如通过立即激活nPRECHG来实现)，同时SELA和SELB为低并且然后激活nHOLD)。然后，如上所述，在触发事件被用来通过将驱动器的PIXCLR线脉动而改变像素驱动器的状态的情况下，将减小的计数器序列施加到S/R线，导致将数字PWM波形施加到像素。为了产生DC平衡的波形，可以重复以上循环，并且再次施加相同序列(也就是说，通过激活相同组的S/R线来再次访问相同的图像数据值)，而像素在它们的OFF状态下开始该循环，(通过立即将所有像素的PIXCLR线脉动(并且所有的TRIGGER线再次为高)，并且然后通过将PIXSET线脉动而在触发事件时改变像素驱动器的状态，来实现)。在诸如铁电液晶的极性灵敏的像素光学部件(其中，ON和OFF还指示像素的光学状态)的情况下，在第二循环期间熄灭(blank)显示器照明。在具有rms-响应像素的像素的情况下，可以在两个循环期间一直提供照明。
上面的描述描绘了利用相同的全局序列同步地驱动整个像素阵列。这是不必要的。可以将不同序列分配给显示器中的不同行。在投影领域已知，利用“滚动”照明来照亮微显示器，其中，红色、绿色和蓝色照明带在面板上以以下方式顺序移动，所述方式为：面板可以在给定时刻利用一个颜色的光带来在一个部分上照亮该面板，并且利用不同颜色的光带来在不同部分上照亮该面板。通过给每行提供其自己的、在时间上从被提供到前一行的序列稍微延迟的相同序列，显示器像素可以产生时间顺序的灰度级图案，该时间顺序的灰度级图案适于利用这样的照明产生彩色顺序显示。
上面实施例的判定逻辑单元114相对于现有的用于提供脉冲宽度调制的基于比较器的电路，提供相当可观的优点。将一个数字字(所存储的图像数据)与另一数字字(序列代码)相比较的电路(例如多输入XOR电路)，要求每比特、数据值及其补数(complement)以及代码值及其补数的输入、或者每比特四个输入。这导致判定电路具有不期望的高的晶体管计数，并且这产生不期望的大的像素。另一方面，本发明的上面实施例采用的PWM方案不比较两个信号。如果序列生成器92产生预先确定的序列，则以下事实是无结果的，所述事实为：如果将NOR电路(其比例如基于XOR的比较器具有远远更少的晶体管)考虑为比较器，则NOR电路将产生错误匹配，如参考图10所描述的，其中，这些“错误”匹配比在确定脉冲后沿的定时的状态下的“错误”匹配出现得较晚。
根据上面描述，可以看出：LCOS显示器面板64以图11所示的方式显示数据。如在处理步骤220中所示的，A场(field)的图像数据被提供到像素阵列中的A存储元胞(在该示例中，对于每个像素的红色、绿色和蓝色中的每种颜色各八比特，或者每个像素总共24比特)。接下来，如处理步骤222中所示的，基于存储在A存储元胞中的A图像数据、经由PWM显示A场，而B场的图像数据被提供到像素阵列中的B存储元胞(在该示例中，又是每像素24比特)。接下来，如处理步骤224中所示的，基于存储在B存储元胞中的B图像数据、经由PWM显示B场，而A场的图像数据被提供到像素阵列中的A存储元胞(每像素24比特)。在处理步骤224之后，再次执行处理步骤222(利用新的A数据)，接着执行处理步骤224(利用新的B数据)，并且在显示图像数据时顺序地重复这两个步骤。
为了改变这里描述的显示系统的伽马特性，可以改变序列信号的定时。图13示出了简单的斜坡序列信号(部分简化以便不示出斜坡的数字特征)，该简单的斜坡序列信号是图17中描述作为时钟和计数器的序列生成器92生成的，并且被绘制为序列状态的反与时间的关系曲线。对于驱动计数器的周期时钟信号，该序列是随着时间线性降低的数字斜坡。使用上面描述的PWM驱动方法，像素驱动波形将每个时间上的显示场时间间隔划分为两个部分：ON部分和OFF部分。对于线性斜坡序列，ON像素驱动部分的宽度也随着所存储的图像数据值而线性增加。在快速响应的二值ON/OFF像素(像从铁电液晶或从倾斜微镜制成的调制器(或其它MEMS调制器)、或者从等离子或有机LED或无机LED或激光器制成的发射器)的情况下，该驱动特性赋予显示器1的伽马特性。图14示出了将赋予所显示的图像近似2的伽马特性的序列信号，其被绘制为序列状态与时间的关系曲线。在伽马特性大于1的情况下，灰度级的低强度侧的相邻灰影之间的时间间隔与高强度侧的灰影之间的时间间隔相比相对较短。图15示出了一对数字斜坡序列。在一个数字斜坡中，计数器值随着时间线性减小(γ＝1)，而在另一数字斜坡中，计数器值在斜坡中初期以较快的速率减小，并且在斜坡中的稍后位置处以相对较慢的速率减小(γ＝2)；在斜坡的初期部分中，序列状态改变之间的时间间隔较小，如将适用于以下情况的：像素以ON开始并且稍后转为OFF。为了在持续时间为T的视频场期间利用γ＝1的特性显示m比特的灰度级，序列状态以2m-1开始，并且以每个具有持续时间t＝T/(2m-1)的平均步阶减小到零。对于相同的灰度深度而γ＝2的特性，序列状态之间的时间间隔将具有持续时间ti＝T(2i-1)/(2m-1)2，其中i枚举2m-1个时间间隔。也就是说，对于8比特灰度级(m＝8)，序列应以值11111111开始，应在时间T/65025之后降至11111110，应在另外的时间3T/65025之后再降至11111101，应在另外的时间5T/65025之后再降至11111100，以此类推，最后在509T/65025的时间间隔之后从00000001降至00000000。因此，最初的减少量具有较短的持续时间，而稍后的减少量具有较长的持续时间。这样，在低灰度值的相邻灰影之间进行阶跃(step)时的显示像素的亮度的改变小于在高灰度值处的相邻灰影之间进行阶跃时的显示像素的亮度的改变。应注意，这里已经讨论了1和2的伽马特性，可能希望实现不同值的伽马特性(例如，0.45、或2.1、或2.2、或者甚至3)，或者甚至可能希望实现不是幂定律曲线的灰度级输入-输出传递曲线，并且因此不能被简单地以单个伽马参数为特征。例如，当这里描述的数字像素采用模拟响应的向列液晶调制器时，对改变两态驱动占空比的光学响应展示出非线性特性，该非线性特性可以通过具有由序列状态的适当定时所提供的反非线性的驱动信号来补偿。图17示出了实现具有产生1的伽马特性所需的恒定时间间隔的序列生成器的许多可能方式中的一种。图18示出了实现具有产生不同于1的伽马特性所需的变化时间间隔(即，在其中，一场中当像素可以改变状态时的时间之间的时间间隔不恒定)、或者产生其它非线性驱动特性所需的变化时间间隔的序列生成器的许多可能方式中的一种。这里，普通的周期时钟驱动10比特计数器，其输出是对10比特数字相等(equality)比较器的输入之一。另一比较器输入是从具有从8比特输入地址(在该示例中对应于8比特灰度深度的选择)确定的10比特数据输出的查找表(LUT)提供的。来自相等检测器的输出为8比特斜坡计数器提供时钟，该8比特斜坡计数器还给查找表提供地址输入。该查找表中的255个条目指定它们的8比特地址应当被提供为序列生成器输出时的10比特计数的值。因此，可以以10比特精度在时间间隔内的不同位置放置该255个8比特输出值。如果期望较高的精度，则简单地将10比特计数器的尺寸、查找表条目的10比特长度、以及相等比较器的输入宽度增加到较大的比特数目。将不同组的10比特数据字加载在查找表中，提供了可编程地改变显示器伽马特性的手段。通过扩展查找表，还可以在彩色顺序显示中为不同颜色的每种颜色提供不同的伽马特性。
通过上述技术(其依赖于改变序列状态之间的时间间隔)、使用数字像素驱动波形产生不同于1的伽马值，相对于之前在美国专利7238105中描述的方法(其依赖于当显示器照明强度成线性的斜坡时、序列状态之间的恒定时间间隔)具有显著优点。对于具有最大可允许输出强度的照明器而言，使得强度从零到所允许的最大值而成线性斜坡，提供最大值的一半的平均强度，并且因此未充分利用该照明器。为了更好的照明器利用，这里描述的方案允许以照明的最大值连续地进行照明。通过检查方差照明或标准差照明与时间的关系，可以量化地比较照明器利用的程度。在强度I在长度为τ(I(t)＝IMAXt/τ)的时间间隔上从零到最大值而成线性斜坡的照明器的情况下，强度值均匀分布，因此具有平均值IMAX/2和标准差
Figure G2008800068647D00271
对于在这里描述的伽马方法下可得到的恒定照明(I(t)＝IMAX)而言，平均值为IMAX，并且标准差为零。这里描述的方法因此有力地得到比1大的伽马值，并且强度相对于时间的函数具有比
Figure G2008800068647D00272
小或者比28.9％小的分数标准差。
根据第二控制方法，可以使用图6、7、8和19中绘制的电路来生成“比特平面”数字灰度级驱动波形。这些波形与被认为在当前的德州仪器DLP系统中利用的波形类似，并且与Akimoto和Hashimoto在出版在由Jay Morreale任编者的2000SID International Symposium Digest of Technical Papers(Societyfor Information Display，2000年加利福尼亚州圣何塞)第194-197页中的“A0.9-in UXGA/HDTV FLC Microdisplay”中所描述的波形类似。根据这样的比特平面方法，显示像素在与每个灰度级图像数据比特的有效性成比例的总时间内被设置为该比特的值，并且，当图像数据比特为1时该像素为ON，当图像数据比特为0时该像素为OFF。尽管可以使用比特平面技术、以显示像素的m次更新来显示m比特的灰度级图像，但是实际上较有效的比特通常被“分裂”，并且在若干个较短的时间间隔中被显示多次，以便改善通常被称为动态错误轮廓的一类图像伪像。在任何情况下，使用从先前描述的像素逻辑电路110稍作修改(仅仅在于：像素驱动器116使其输入与图19中所示的稍有不同地连接)而来的像素逻辑电路110，可以在微显示器数据速率和功率消耗远低于根据现有技术系统和方法的微显示器数据速率和功率消耗的情况下，从标准数字视频图像提供比特平面数字灰度级。
为了提供比特平面灰度级，在如上所述地写入输入图像数据的情况下，可以将图像数据寄存器划分为A组和B组以提供双缓冲。但是为了读出所选择的组，改变控制逻辑电路84中的序列生成器92的功能，使得其一次一根地顺序通过选择/读取线，而不是如上面关于PWM灰度级所述的利用斜坡波形驱动选择/读取线。这可以借助于示例更详细地被理解。
再次假设：期望显示系统接收传统的24比特彩色视频信号(对于红、绿和蓝基色中的每个基色，每个像素一个8比特灰度级值)，并且利用对每个像素的比特平面数字灰度级驱动来将该输入信号转换为顺序彩色，并且再次期望对图像数据进行双缓冲。如前面一样，这可以通过给每个像素提供24个寄存器对(组A中的24个寄存器和组B中的24个寄存器)来完成，导致每个像素具有24根选择/读取线S/R0至S/R23(k＝1、m＝8、p＝48以及q＝24)。假设寄存器对与前面一样地被编号-要以红色显示的输入图像数据存储在被编号为0-7的寄存器对中，要以绿色显示的数据被存储在被编号为8-15的寄存器对中，以及要以蓝色显示的数据被存储在被编号为16-23的寄存器对中，并且，最低有效的灰度级比特为最低寄存器编号(0、8、16)，而最高有效的灰度级比特为最高寄存器编号(7、15、23)。向所述对中的A和B成员写入、以及从所述对中的A和B成员读取，以“乒乓(ping-pong)”方式与以前一样地进行：在将数据的第一帧写入到A寄存器中并且同时类似地将第二帧写入B寄存器之后，可以读出A侧寄存器。用于读出所存储的图像数据的循环基本上如上面关于PWM灰度级描述地进行，但对选择/读取线不同编程。在既不选择A数据也不选择B数据(SELA和SELB两者都为低)的情况下，将nPRECHG信号脉动为低，立即使FET开关150闭合，以便将逻辑供电电压(+V)提供至中央节点148，将其拉至高状态。当选择数据的A字段时，SELA信号变为高，FET 151导通，以便使得能够感测像素的A侧的寄存器的状态。与PWM灰度级(其中，序列生成器将8比特计数状态的序列提供给S/R线中的8根，而其它16根S/R线保持为低)相反，现在该序列一次仅将一根S/R线驱动为高。如果期望例如首先显示红色数据的最高有效比特(MSB)，则将S/R7驱动为高，而将其它23根S/R线保持为低。这将会将OUTA7信号通过FET开关154连接到中央节点148。如果特定像素中的寄存器7存储1，则其输出将会将其OUTA7信号拉至低，这将会转而将中央节点148也拉至低状况。如果特定像素中的寄存器7存储0，则其输出将会打开(open)，并且中央节点148将会保持为高。忽略未被选择的其它23个OUTAi信号(S/R线为低的那些信号)的状态。在预充电循环之后，在SELA仍为高的情况下，信号nHOLD(“未保持”)变为有效的低，围绕反相器160提供正反馈。如果节点148为高而没有被OUTA7线有效地拉至低，则该反馈将强迫节点148有效地为高。因此，该步骤将TRIGGER线的状态解析为完全高或完全低逻辑电平，该电平精确地与寄存器7的状态相反(即，如果寄存器7存储1，则TRIGGER将为低，并且，如果寄存器7存储0，则TRIGGER将为高)。反相器160的输出侧上的信号nTRIGGER将对应地具有与寄存器7中的比特相同的电平。
信号TRIGGER和nTRIGGER被提供给图19中所示的像素驱动器116。将PIXSET脉动为高使得FET开关200或202之一(取决于TRIGGER或nTRIGGER中哪个为高)将锁存器190的对应侧拉至低，在PIXSET变为低之后保持该状况。以此方式，被施加到像素电极118的信号PIXEL获取与存储在寄存器7中的比特的值相同的值。
在根据比特的有效性的、提供适当持续时间的显示之间的改变的时间间隔的情况下，可以对于其它所存储的图像比特重复以下序列：该序列通过仅使得一个寄存器的S/R线为高来选择该寄存器，通过对节点148进行预充电和激活nHOLD来读出该寄存器存储的比特，并且然后通过脉动PIXSET来将所读出的值施加到像素电极。如果将比特写入到像素电极与显示器的照明的颜色同步，则根据需要，可以分裂或者不分裂更有效的比特的显示时间间隔，并且给定颜色的比特可以在显示另一颜色的比特之前被全部不间断地显示，或者序列可以从第一颜色到其它颜色并且然后再返回第一颜色。图24将用于前面描述的示例性4比特PWM情况的序列生成器92的输出、和用于根据刚刚叙述的方法的无任何比特分裂的4比特比特平面情况的序列生成器92的输出进行比较。在参考图24的上面部分描述的PWM方法的情况下，在由时间标度上的计时标记(tick-mark)所指示的每个时间处读出图像数据寄存器(总共15次读出)。在参考图24的下面部分描述的比特平面方法的情况下，在由计时标记0、8、12和14所指示的时间处读出像素寄存器。在由计时标记15所指示的时间处，显示器中的全部像素都为写为OFF。这可以例如通过如下步骤来完成：如上面参考图8所述地循环判定逻辑电路114(但其中SELA或者SELB均无效)，保证TRIGGER信号的高状态，并且然后激活PIXCLR以便将保持ON的任何像素切换为OFF。
根据第一数字灰度级方法(PWM)或者第二数字灰度级方法(比特平面)，参考图6、7和8描述的像素电路110还可以提供存储图像数据的动态寄存器112的刷新。使用上面在比特平面方法中描述的序列，可以通过仅激活该组S/R线中的一根S/R线来读出单个比特。然后，在nHOLD有效的情况下，激活REFRESH线导致FET 158(图8中示出)导电(conduct)，将所读出的比特写入到像素的本地列。由此，激活寄存器的WRITEA或WRITEB线将比特写回其原始寄存器，将那里的电平恢复为原始值。保持PIXSET和PIXCLR线为低，允许在不对像素电极的状态造成任何干扰的情况下进行刷新处理。因此，可以根据需要频繁地执行散布在如上所述的两种数字灰度级方法中使用的像素选择/读取循环之间的刷新处理，甚至允许具有要容忍的短保持时间的寄存器。本发明的特性是：可以并行地执行动态寄存器的刷新。也就是说，可以与另一像素的动态存储器中的电平恢复同时地，执行将存储在给定像素的动态存储器112中的电平的恢复。实际上，本发明允许一次对一行像素中的全部像素执行该操作。本发明甚至允许对比一行像素更大的像素组同时且并行地执行该操作，实际上，可以对像素阵列80中的全部像素同时执行该操作。该并行特性是合乎需要的，这是因为：其使得刷新整个寄存器阵列所需的时间最小化，这转而便于在灰度级方法中使用的像素选择/读取循环之间、以及在用于存储新进入的图像数据的写入操作之间，散布刷新操作。此外，其使得容易具有高刷新速率，高刷新速率是适应导致一部分寄存器具有相对短的数据保持时间的动态寄存器设计所希望的或所需要的，该设计经常是最紧凑或最容易实现的寄存器的设计。
本发明的另一特点是：该刷新和电平恢复操作是本地的。也就是说，感测存储在图像数据寄存器112中的电平、并且恢复该电平的操作可以通过在位于接近该寄存器的电路来执行。本发明假设：该感测和恢复电路位于比像素阵列列(或行)的一半长度更接近于该寄存器，并且实际上可以具有寄存器的一些像素(诸如48个像素或者甚至12个像素)的大小。实际上，根据本发明的实施例，感测电路可以在寄存器的六个像素或甚至一个像素距离之内。本发明还提供：感测和恢复电路可以仅被一小组像素(该组包含48个像素或更少像素)利用，或者甚至感测和恢复电路可以仅被单个像素利用。本地感测和刷新的该特性具有使功率消耗最小化的优点，这是因为：在刷新操作中使用的能量是由与对将寄存器和感测/恢复电路互联的配线进行充电和放电相关联的能量确定的。
申请人已经发现，尽管设计具有许多毫秒的中等保持时间的动态寄存器是可行的，但是一小部分(比方说，可能是稍小于每百万份中100份(ppm))可能具有比100μs更短的保持时间。甚至更小的部分(可能10ppm)可能具有比10μs更短的保持时间。有可能例如通过增加FET晶体管132和138的栅极的面积来增加寄存器保持时间，但是这可能不期望地增加最小可实现的像素尺寸。因此，有利的是：以高于50Hz或60Hz速率(以该速率提供新的视频数据)的速率刷新像素寄存器，或者甚至以高于顺序彩色的彩色场速率(其典型地在150-720Hz的范围内)的速率刷新像素寄存器。甚至可能有利的是：具有高于1kHz、或者甚至高于10kHz的刷新速率，所有这些刷新速率对于上述像素电路都是可行的。
对于这里描述的LCOS显示器面板64，可以将缺陷存储寄存器对显示的图像的影响最小化。图20示出了LCOS面板，许多缺陷存储寄存器或元胞位于其中。在最差情况的情形下，在显示器中的特定位置处的缺陷存储寄存器可以包括眼睛对其最敏感的颜色(绿色)的最高有效比特的信息。可以将这些缺陷存储元胞映射为相反地在显示器中的这些位置处包含在视觉上较不显著的(significant)或者较不引人注意的信息，例如，较不容易被察觉的颜色(蓝色和红色)的最低有效比特。图21中所示的处理描述了这是如何进行的。首先，在处理步骤240中，象之前描述的显示器或微显示器一样的显示器或微显示器被配置为具有像素阵列和DRAM帧缓冲器。如这里所描述的，贯穿像素阵列地分布DRAM帧缓冲器，然而该处理也将在以下情形下进行：不贯穿阵列地分布DRAM帧缓冲器，或者即使帧缓冲器使用除了DRAM之外的存储元胞类型。接下来，在处理步骤242中识别帧缓冲器中的缺陷。可以以许多方式来识别这些缺陷，包括视觉观察和自动测试。此后，在处理步骤244中，将指示缺陷位置的信息存储在一个或多个存储寄存器中。例如，这些存储寄存器可以在与控制单元84相关联的存储单元98中，该存储单元可以包括非易失性存储器，使得仅需要执行测试操作一次。替代地，这些存储寄存器可以在微显示器的背板上，并且，可以通过每当给微显示器供电时的内置自测来确定缺陷位置。随后，在处理步骤246中，执行映射处理，使得被放置在缺陷存储元胞的位置中的图像数据既按照比特又按照颜色地基于数据的有效性。例如，可以使用第一缺陷元胞来包含蓝色或红色的最低有效比特，这是因为：与绿色相比，眼睛对这些颜色更不敏感。可以使用该相同像素的区域中的另外的缺陷元胞来包含较不显著的颜色之一的下一最低有效比特，以此类推。
上面的映射处理的一个实施例依赖于逐行映射。假设：在显示器的各像素行中的一个像素行的某个位置存在缺陷存储元胞(比方说，将存储与该像素相关联的q个图像数据比特中的第i比特的元胞)，如果没有进行相反的映射，则该缺陷存储元胞对应于高视觉显著性的图像数据比特。通过激活第i根writeA或writeB线来写入该缺陷元胞，并且通过激活第i根读取/选择线来读取或选择该缺陷元胞。在下文中，该情形将被称为处于第i寄存器行中的缺陷元胞。(因此，显示器具有N个像素行，并且每个像素行具有q个寄存器行。)对于该寄存器行，可以使用行控制/选择块88中的可编程电路来将第i寄存器行中的所有存储元胞与另一寄存器行(比方说，第j行)中的元胞进行交换。假如在该像素行的第j寄存器行中没有缺陷存储元胞，并且假如原始地作为q个图像数据比特的第j比特的内容比原始地作为第i比特的内容具有较低的视觉显著性，则这将改善显示器的表现力。进一步假设：确定在q个灰度级比特中，重新映射任何像素行中的、与它们中的r个一样多的灰度级比特将是可接受的。例如，如果在最低有效绿色比特和在两个最低有效蓝色和红色比特中，缺陷是可以容忍的，则r将具有值5。
然后，通过基于行的重新映射可以使得如下的给定显示器是可接受的，所述给定显示器具有与任何像素行中不多于r个寄存器行相对应的缺陷存储元胞。可以通过许多不同技术来实现这种基于行的重新映射，将参考图25来描述其中的一种技术，图25示出了映射解码电路块300。之前描述的行控制/选择电路88将对于每个像素行(或者对于每组共同寻址的像素行)包括一个这样的块。映射解码电路块300包括以q×q阵列布置的三态缓冲器302。如果阵列中的每行和每列中的仅一个缓冲器302使其输出激活，则该阵列作用为交叉点开关以便将q个输入选择解码信号映射到q个输出选择解码信号。为了确定哪些缓冲器302使其输出激活，解码器304和锁存器组306与每行三态缓冲器相关联。每组包含大于log2q的最小数目的锁存器是足够的，在图25中，每组被示出为包含五个锁存器(这对于q＝24是适当的)，但是可以适当地使用其它的组大小。选择解码信号既用于存储器写入操作也用于存储器选择/读取操作，从而映射对于控制器84是透明的。
该电路可以如下操作以映射缺陷存储元胞，使得缺陷的影响是不令人讨厌的或不可察觉的。首先通过如上面关于图21所述的测试来发现像素阵列中缺陷寄存器的位置。对于每个缺陷，仅需要注意：缺陷在哪个像素行中出现以及缺陷在那个行中的哪个寄存器行中出现；缺陷元胞的像素列是不相关的。像素行可能没有缺陷元胞、具有单个缺陷元胞、或者具有多于一个缺陷元胞。然后，为了操作该显示器，例如根据以下方法加载锁存器组306。根据q个不同图像数据比特的视觉显著性来给它们分配等级(ranking)。可以将绿色MSB分配1以表示视觉上最显著，而给蓝色LSB分配24以表示视觉上最不显著。其它比特将具有中间等级。可以以取决于显示器的预期使用的方式来定义整个等级排列方案。示例性的等级排列被描绘在图26中的表格的比特值(BIT VALUE)列中。通常，但并非必须，可以对显示器中的每一行应用相同的等级。对于每行像素，控制器84的电路扫描过对于q个寄存器行而明显的缺陷。第一个无缺陷寄存器行被分配给视觉上最显著的比特。第一个缺陷寄存器行被分配给视觉上最不显著的比特。继续进行该处理，将无缺陷寄存器行分配给不断降低视觉显著性的比特，并且将缺陷寄存器行分配给不断增加视觉显著性的比特，直到分配了给定像素行的所有寄存器行为止。通过将适当比特写入锁存器组306来记录该分配。图26中的表格示出了对q＝24比特的显示器中的假定示例性像素行进行映射的结果。在该像素行中，测试揭示寄存器行3、7、9、12和17中的缺陷存储元胞。因此，寄存器行3被映射为对应于最低视觉显著性的比特(在该示例中为蓝色LSB(B0))。类似地，缺陷寄存器行7被映射为红色LSB(R0)，寄存器行9被映射为绿色LSB(G0)，寄存器行12被映射为蓝色的LSB的下一比特(B1)，并且，寄存器行17被映射为红色的LSB的下一比特(R1)。在该表格的最右列中示出了记录在每个锁存器组306中的产生该匹配的值。以类似方式进行对于所有的显示像素行的锁存器组的加载。如果对于给定像素行检测到多于严重(critical)数目r的缺陷寄存器行，则可以将该显示器视为不可接受的，否则缺陷的映射产生具有可接受的质量的显示。
在加载了所有锁存器组之后，显示器可以如参考图5到19所述地操作。当期望写入或选择以及读取与图像灰度级数据的第i比特相对应的图像数据时，控制器84激活被提供给映射解码块300的第i输入选择解码信号。映射解码块300然后将该信号映射至输出选择解码信号，取决于输入图像数据被写入A块还是B块，或者取决于读取回所存储的图像数据以便给判定逻辑块114提供输入还是以便刷新图像数据存储元胞，该输出选择解码信号被转而提供到WRITEA、WRITEB或S/R线。在写入进入的图像数据的情况下，控制器84可以激活用于单个像素行的输入选择解码信号，而对于读出或者刷新，控制器84可以同时激活所有像素行中的输入选择解码信号。
尽管在错误映射的上面描述中将映射描述为对行进行操作，但是应理解本发明的该方面不限于基于行的映射，而是可以用于被连接成任何期望逻辑组的像素或寄存器。
其它技术可能对于使缺陷存储元胞对所显示的图像质量的影响最小化是有用的。如果存储元胞更可能通过坚持一种方式而不进行其他方式而发生故障，则可以选择存储在存储元胞中的数据的极性从而提供以下情况：存储元胞的更有可能的故障将导致比预期更暗的像素，而不是比预期更亮的像素。作为对将缺陷元胞从一个图像数据值映射到另一图像数据值的替代，可以在每个像素行中提供额外的存储元胞。例如，为了利用双缓冲显示对于三种颜色的每种颜色都具有8比特灰度级信息的图像以防止撕裂伪像，每个像素需要48个寄存器。该显示器设计可以提供每个像素多于48个(例如50个)寄存器。然后，当发现了缺陷寄存器行时，可以使用与参考图25描述的映射解码电路相同类型的映射解码电路来在缺陷寄存器行的位置中映射额外的行。但是，从一个图像值映射到另一图像值的故障容忍技术将允许像素比带有冗余存储元胞的像素具有较少的晶体管，并因此具有更小的面积。替代地，对于相同尺寸的像素和相同的像素电路复杂度，当前发明的故障容忍技术通常将导致比冗余技术导致的更高的显示器背板产量。在参考图7描述的实施例中的缺陷存储元胞通常意味着晶体管130、132、136或138之一是故障的。类似的映射技术还可以被用来提供对参考图8描述的判定逻辑单元114中的缺陷晶体管的容忍。例如，对选择/读取功能负责的晶体管154或156可能通过甚至在它们的S/R线为低时也导电(conductive)而发生故障。这可能防止判定逻辑电路不断地产生触发信号，导致缺陷像素从不变为OFF，即使在令人不满的寄存器行被映射到低视觉显著性时也不变为OFF。通过测试显示器以发现这样的缺陷、注意它们的位置(例如在非易失性存储器98或者在背板70上的存储寄存器中)、并且然后设计控制器为与输入数据比特无关地总是将0写入对应的存储元胞，可以容忍该缺陷。利用该另外的映射，可以使得这样的缺陷实质上是无害的。
如上所述的本发明的故障检测和重新映射特征操作以降低帧缓冲器寄存器和像素电路中的缺陷的视觉显著性。这意味着，在完成故障检测和重新映射处理之后，观看显示器的人看到比尚未执行该处理的情况下更令人满意的显示图像。与不执行该处理的情况相比，通过执行该处理降低了人眼对缓冲器存储器和像素电路中的缺陷的检测能力。在每百万分之几百的范围中的错误率的情况下，执行所描述的处理可以将具有明显的像素缺陷的显示器转换为没有在正常观看情况下可检测到的缺陷的显示器。
包括上面参考图7、8和9描述的电路的本发明也可以被用来利用脉冲生成适合用于驱动双稳态FLC像素的数字像素驱动波形。典型地利用三电平电信号来驱动双稳态FLC器件或像素，该三电平电信号可以取+V、-V和0V的值。正的+V脉冲将FLC切换为ON状态，负的-V脉冲将FLC切换为OFF状态。在切换脉冲完成之后，器件驱动被设置为0V(短路)。该器件的双稳态存储器特性使得其在被施加0V驱动时无限期地保持其最后切换的光学状态。本发明的实施例可以通过同时激励位于玻璃72的内表面上的导电窗电极和像素电极来生成这样的三电平驱动。典型地期望+V和-V状态仅出现在如图30中所图示的短时间段τ内。如所图示的，如果像素电极在时间段τ内被驱动为与施加到窗电极的电压不同的电压，则可以容易地生成脉冲。本发明的一个实施例通过添加第二序列生成器以及向每个像素的电路添加锁存器以指示像素电极脉冲的完成，来使得像素电极在所期望的时间段τ内处于+V或-V状态。首先，所有像素电极被设置为+V状态，而窗电极被驱动为0V。在已经经过了期望的时间段之后，窗电极被驱动为+V。该处理建立第一个+V脉冲，将所有像素变为ON，并且然后将像素上的电压差返回为0V(即使在该处理结束时，像素电极118也保持在+V)。如之前关于图7和图8中详述的实施例所述的，第一序列生成器然后进行向下计数，像素判定逻辑单元在PIXCLR有效的情况下作用使得：当第一触发事件出现时，像素电极被切换为0V状态(在像素上施加-V电压差)。在取决于像素的所存储的图像数据值的时间段之后，该第一触发事件出现。在产生触发事件(其将像素电极设置为0V)的第一序列状态之后，当像素电极状态已经处于0V时，随后的触发事件不具有任何影响。在第一序列生成器的序列开始之后的时间间隔τ，第二序列生成器开始输出与第一生成器采用的状态序列相同的状态序列，其输出被替代地多路复用到它们相同组的像素选择/读取线。在作用于来自第二序列生成器的状态时，像素判定逻辑单元在PIXSET有效的情况下作用，使得所产生的触发事件使像素电极被设置为+V状态(将像素电极上的电压差返回至零)。第二序列生成器的该动作然后终止-V像素电极脉冲。随后的来自第一序列生成器的匹配将趋向于将像素电极驱动为不期望的状态。通过向像素判定逻辑单元添加锁存器802，如图31中所示，可以避免这样的随后的来自第一序列生成器的匹配。在视频场开始时，通过立即激活S_CLR线来初始化锁存器，使得锁存器输出STATE为零。每当基于由第一序列生成器提供的序列元素来进行判定时，线SEL_STATE被保持为高，并且因此所添加的锁存器802的状态将是判定中的因素，仅当锁存器状态使STATE为低时允许TRIGGER变为高。在每个第二序列生成器计算之后，线S_SET被脉动为高。来自第二序列的第一触发事件(即，使得-V脉冲终止的触发事件)将使得锁存器802反转(flip)，导致输出STATE变为高。在锁存器802已经被写入为具有STATE高之后，来自第一序列生成器的随后的判定结果将不导致触发事件，这是因为STATE和SEL_STATE将作用以总是对动态节点118进行放电，因此，像素电极将保持处于+V状态。
可以通过交替地将窗电极和像素电极在相同的电压值(0V和V)之间进行切换并保持相同持续时间τ的时间间隔来生成如上所述的脉冲、并且总是交替地施加相反符号的脉冲，来确保液晶像素的DC平衡。
图27示出了本发明的另一实施例。该实施例利用所谓的一晶体管(1T)DRAM存储寄存器。1T寄存器(如被作为元件402示出的)包括单个晶体管和电容器403。该寄存器具有非常紧凑的布局，但是要求更复杂的读出电路(如在图27中被作为感测放大器404示出的)。图27的左部分示出了通过p根写入线(这里称为用于寄存器写入的RWRITE)和一根本地列线来寻址的p个存储寄存器的组406。该本地列还连接到感测放大器404的输入。如之前关于图6描述的，要被存储在寄存器中的输入图像数据被从列控制单元86传送到全局列，并且然后当GCOLEN为高时传送到本地列上。通过将RWRITE线脉动为高来加载寄存器，这将寄存器电容器403充电到本地列线的电压(至少到本地列线的电压的一个晶体管阈值电压内)。通过再次激活RWRITE线来读出寄存器，此时，寄存器电容器403将其存储的电荷与本地列节点的电容共享。更紧凑的1T寄存器需要感测放大器404，其可以通过图27中所示的七晶体管电路来提供。在读取之前，通过脉动SA RESET(感测放大器复位)线来初始化感测放大器404，这对积分电容器405放电，并且将输入拉至由BIAS1和BIAS2的电平确定的中间电压。然后，激活所选择的寄存器的RWRITE线，将寄存器电容器403连接到感测放大器输入。当寄存器电容器放电时进入放大器输入的电荷流被集合(integrate)到小的感测放大电容器405上，在感测放大器的输出缓冲器反相器的输入处产生大的电压改变。图27还包括判定逻辑单元408，其利用与之前关于图7和图8描述的判定逻辑单元相似的构思，但是由于主要的图像数据存储装置现在处于寄存器组406中，因此，判定电路408仅需要具有与一个灰度级图像值中的比特数目一样多的元件。例如，在包括三个8比特灰度级值(每个颜色一个8比特灰度级值)的24比特图像表示的情况下，判定电路408仅需要具有8个输入。这是图27中仅仅作为举例而示出的情况。在通过感测放大器404读出寄存器组406的给定比特之后，(通过将nSAEN拉至低来使能感测放大器输出)可以输出该给定比特，并且通过激活判定电路的WRITE线中所选择的一根WRITE线可以将该给定比特存储在判定电路408的所选择的输入上。在加载了判定电路的所有输入之后，已经读出了完整的灰度级图像值，通过以与之前关于图10、11和24描述的方式类似的方式、将序列生成器的输出施加到判定单元S/R线，可以生成灰度级像素驱动波形。如前面一样，判定单元的输出触发线连接到像关于图9和19所描述的像素驱动电路那样的像素驱动电路。通过分别激活RREFRESH和REFRESH信号，提供寄存器值和判定单元输入值的刷新。
本发明的另一实施例可以被用来提供利用数字控制信号实现的模拟像素驱动波形。已知某些铁电液晶展示出模拟切换特性(在本领域中已知为“V形”切换)，如M.J.O’Callaghan等人在Applied Physics Letters第85卷第6344-6346页(2004年)的“Charge controlled，fixed optic axis analog(‘v-shaped’)switching of bent-core ferroelectric liquid crystal”中、以及Physical Review E第67卷第011710-011712页(2003年)的“Switching dynamics and surface forcesin thresholdless“V-shaped”switching ferroelectric liquid crystals”中、以及Ferroelectrics第343卷第201-207页(2006年)的“High-tilt，high-Ps，de VriesFLCs for analog electro-optic phase modulation”中所描述的。已经发现在通过驱动电路控制像素驱动电荷的模拟值的驱动状况(而不是驱动电路控制驱动电压的更通常的情况)下可以获得改进的模拟切换特性。
使用例如图28中所示的像素驱动电路，可以通过数字控制的电路来提供恒定电荷的像素驱动，该数字控制的电路依赖于FLC极化(polarization)对驱动步阶(drive step)的时间响应。在DRIVE信号为低的情况下，使得传输门610打开，并且使得锁存器602的输出从像素镜电极118断开，通过分别将UP或DOWN线脉动为有效，可以将锁存器的输出设置为高或低状态。然后，当将DRIVE线脉动为高时，锁存器输出电压将被施加到位于像素镜118上的FLC材料。假设初始FLC状态使得锁存器输出电平将作用以将FLC切换至其相反的二值状态，在光学响应T 608改变的时间期间(这里的时间标度是定标的单位η/PE，其中η是FLC定向粘度，P是其自发极化(spontaneouspolarization)，以及E＝V/d是锁存器驱动电压V在FLC器件厚度d上产生的电场)，切换电流606i(t)(像图29中所示的那样)将从锁存器输出流到镜电极上。如可以看到的，在切换处理的稍后时间，光学响应已经几乎达到其饱和状态，但是大量电流继续流动。如果在该点处(由垂直虚线标记)，DRIVE信号变为低，则传输门610将变为开路，FLC像素将从驱动器电隔离，并且将不再允许电荷流到其电极上。因此，可以通过控制切换处理期间的、将DRIVE信号拉至低的时间来控制所提供的电荷量。此后，随着FLC电容的绝缘部分被放电，极化P将继续重新定向并且FLC上的电压将下降。如果DRIVE信号在切换处理中没有太晚才降至低，则该处理将能够消耗剩余在像素电极上的全部电荷，并且该器件上的电压将降为接近零。
可以通过使用所存储的数据和上面参考例如图7和8描述的判定逻辑电路，来控制在切换处理期间将DRIVE信号拉至低的时间。因此，可以使用用以存储预先确定的像素灰度级值的像素寄存器、与序列生成器协作作用以产生数字像素定时信号的判定逻辑电路、以及诸如图28中所示的电路的像素驱动116来构成根据本发明的一个实施例的像素，其中，所述像素驱动116以产生取决于预先确定的所存储的数字像素灰度级值的模拟像素电荷驱动和对应的像素模拟光学响应的方式，来响应于该数字定时信号而选择性地驱动像素电极并且使像素电极开路。例如，像素判定逻辑电路生成如之前所述的触发信号，该触发信号确定何时改变图28中的DRIVE信号的状态。
对于典型的FLC材料，切换电荷2Ps和切换时间两者都随着温度改变。在参考图28描述的“切换&打开”驱动器的情况下，这意味着DRIVE为高的时间间隔的持续时间将随着温度改变。存在可以实现这些变型的许多方式。可以预先将FLC材料的Ps和切换时间属性特征化。然后，通过给LCOS或其它器件装备温度传感器，该器件可以响应于所感测的温度，根据列表示出的材料参数来调整驱动状况和参数。在“切换&打开”驱动器的情况下，可以通过控制逻辑电路(其对所感测的温度作出响应)来调整DRIVE脉冲的定时。
作为对依赖于预先特征化FLC材料参数的替代，可以以如下描述地在原地感测FLC材料参数。例如，可以将电路集成在LCOS背板内以便感测来自“参考”像素(可能位于有源像素阵列的外围上)的电流。如果该阵列中的主像素的像素电极被从0V(OFF)驱动到VDD(ON)，并且公共窗电极被偏置在VDD/2，则参考像素电路可以通过将像素电极偏置在VDD/2来模拟这些状况。然后，可以间断性地将窗电极(至少覆盖在参考像素上的那部分窗电极)从0V脉动到VDD并回到0V来模拟有源像素的驱动状况。被配置为例如积分器的感测电路将提供与流入参考像素的电荷成比例的输出电压。通过利用模数转换器对积分器输出进行采样，可以将像素充电的幅度和动态变化提供给控制逻辑电路。因此，对于在某个所选择的时刻出现的操作状况，控制逻辑电路将“知道”FLC切换电荷的幅度是多少、以及FLC切换电荷耗费多长时间到达(比方说)那个值的95％。可以将这些参数存储在本地存储器中，并且然后在DRIVE脉动的持续时间内使用这些参数来设置驱动参数。
电荷控制的驱动与电压源驱动相比，将FLC v形切换滞后作用降低了30倍(factor)，而没有产生不期望的增加饱和电压的结果；并且与对于电压源驱动而获得的响应时间相比，电荷控制的驱动可以将小信号光学响应上升和下降时间降低倍。
尽管上面描述了模拟调制所需的、用于控制中间的FLC驱动状态的电荷控制驱动的优点，但是这种类型的驱动还可以提供依赖于二值FLC切换的器件的优点。考虑：V形状的模拟切换的静电解释(如N.A.Clark等人在LiquidCrystals第27卷第985-990(2000年)的“Electrostatics and the electro-opticbehaviour of chiral smectics C：‘block’polarization screening of applied voltageand‘V-shaped’switching”中描述的)将FLC材料建模为均匀(uniform)极化的平板(slab)，这在FLC自发极化为高时出现。利用 σ F = P · s ^ , 通过极化向量P的定向，以通常方式来确定该平板表面上的铁电电荷σF，其中，
Figure G2008800068647D00402
是平板表面法向的单位向量。假设外部驱动电路施加的电荷σA比FLC的自发极化Ps＝|P|小，则根据该模型，P仅采取使得σA+σF＝O的定向。这暗示了液晶内的电场为零。根据该模型，使得图像滞留(sticking)的离子的行为(图像滞留的消除通常使得DC平衡的驱动成为必要)将在高极化材料和在低极化材料中相当不同，尤其是在不将过多电荷施加到驱动电极的驱动状况下。
图像滞留是由FLC材料内的自由离子的分离而产生的电场引起的。该电场修改所施加的电场，产生器件电特性的漂移，这将其自身表现为之前施加的图像图案(pattern)的轻微可视的残留。通过在非零离子集中的区域中所施加的电场(即，FLC材料内的非零场)来驱动离子分离。如上所述，使用高极化FLC材料可以大大减弱液晶材料自身内的电场。因此，在该FLC情况下，对任何离子的动作将大大减少，使得离子具有少得多的用以分离并产生不期望的内部电场的驱动。尽管具有在15-30nC/cm2范围内的极化的FLC材料已经被典型地用于二值切换应用，但是在100nC/cm2或更大的极化的情况下，趋于排除所施加的电场的极化增强(stiffening)效应将变得最明显。使用高Ps材料的优点在于：将所施加的电压的时间平均拉至零不再是降低图像滞留的唯一方式。通过允许驱动波形具有ON和OFF持续时间的不平衡的比率(其仍产生少量图像滞留或者不产生图像滞留)，可以基本上使FLC器件的光学占空比和光吞吐量(light throughput)加倍。
如这里所描述的，使用与新驱动技术结合的尤其高的极化的FLC材料为FLC电光器件的操作提供意想不到的优点。对于模拟操作，新的“切换&打开”驱动提供适合于LCOS器件的尤其紧凑的驱动器实现。对于二值操作，三个原理(每个在其自己起作用时有效，但是在与其它原理组合时更有效)在保持低图像滞留的同时提供改变与DC平衡偏离的驱动波形的自由：
1.使用具有高自发极化的FLC材料，优选地具有比现在用于二值切换的材料的典型的大约30nC/cm2更高的自发极化，甚至更优选地具有比60-70nC/cm2更高的自发极化，以及还要更优选地具有比100nC/cm2更高的自发极化；
2.使用向FLC调制器提供高输出阻抗的驱动电路，优选地当该调制器未被有效切换时提供开路状况；
3.驱动电路的操作使得其仅提供足够的电荷(并且不比足够的电荷多得多的电荷)，以便将FLC调制器拉至期望的光学状态。
上述的显示系统和微显示器面板相对于之前公开的系统具有大量优点。例如，如上面描述的，在图像数据由三种颜色构成并且每个颜色具有8比特灰度级的情况下，用于缓冲和重新排序图像数据并且提供PWM驱动信号的基于移位寄存器的系统将要求每个像素772个晶体管。相反，在参考图6、7、8和9描述的本发明的实施例的情况下，每个像素的晶体管的数目大大减小。在输入图像数据每个像素具有p比特(即，对于三色显示、并且每种颜色具有8比特的灰度级，p＝24)的情况下，图7的寄存器对电路将要求4p个晶体管，而图8的选择电路将要求另外2p个晶体管，并且，图8的读取电路具有独立于p的值的9个另外的晶体管。因此，除了图9的像素驱动器的10个晶体管，每个像素将要求6p+9个晶体管(如果包括像素驱动器的话，则是6p+19个晶体管)。在p＝24的情况下，在平均基础上，与之前描述的移位寄存器实现所需的772个晶体管相比，本发明的每个像素将因此要求153个晶体管。如果两种实现都使用同样的10晶体管的像素驱动电路，则该比较将是782个晶体管对163个晶体管。对于图6、7、8和9中描述的电路，输入图像数据深度的每比特每像素所需的晶体管的总数目在从用于p＝8的8.4(如可能是用于使用数字灰度级的单色显示器的情况)到用于p＝10的7.9(如可能是用于具有较大的比特深度的单色显示器的情况)、到用于p＝21的6.9(如可能是通过一个LSB的逐帧时间抖动来实现256个灰度级别(level)/颜色的彩色显示器的情况)、到用于p＝24的6.8的范围内变化。申请人已经发现：对于p＝21(每个像素总共145个晶体管)的情况，像素电路在0.18μm的CMOS工艺下可以布局在每像素小于144μm2的面积中。申请人还发现：在该情况下，SVGA显示器(具有800×600像素的阵列)在将每个彩色场每帧显示两次(并且还将每个彩色场的反每帧显示两次，以便实现DC平衡)的彩色顺序模式下显示全白图像时，仅消耗61mW。
对于具有1.39ms的场持续时间的720Hz的视频场速率，上面关于通过序列状态之间的可变时间间隔来产生gamma(伽马)＝2特性的教导指示了：在8比特灰度级的情况下，最小的时间间隔将具有1.39ms/65025的持续时间。因此，该时间间隔将具有21ns的持续时间，设置最小所需的读取时间。这与在上述的现有技术的四分之一VGA显示器中要求的7.6ns的读取时间相比是非常有利的，并且甚至与现有技术的1080线显示器中要求的1.7ns的读取时间相比更是有利的。
申请人已经发现：利用上面描述的本发明的实施例，可以制作以下的VGA(640×480)显示器，该显示器每60Hz视频帧时间显示两次红色、绿色和蓝色场中的每一个(并且将红色、绿色和蓝色场中的每一个再显示两次以用于DC平衡，而没有照明)，同时仅需要以25MHz总线速率操作的24根数据输入线，直接接收标准数字视频输入并且不要求其它ASIC或额外存储器。申请人还类似地发现：可以制作以下的SVGA(800×600)显示器，该显示器仍然仅需要24根数据输入线，现在操作与30MHz一样低的总线时钟速率，容易地适应用于更接近于40MHz的该解决方案的标准时钟速率。这可以与德州仪器以DLP(数字光处理)品牌销售的SVGA显示器相比。申请人对在Mitsubishi PK20投影仪中使用的这样的显示器进行的检查揭示了该显示器具有150个互联管脚。DLP面板经由90线柔性电路连接到具有564管脚控制ASIC和32Mb外部帧缓冲器存储器的另一主板。
在参考图27和9描述的本发明的实施例的情况下，每个像素的晶体管的数目甚至进一步减少(even further)。再次在每像素具有p比特的输入图像数据的情况下，图27的1T晶体管组电路将仅要求2p个晶体管(与2p个电容器一起)，而感测放大器和相关联的全局列使能和刷新晶体管，要求9个晶体管。假设灰度级值中的比特数目为p/3，则图27的判定电路要求另外p+6个晶体管。因此，包括图9的像素驱动器的十个晶体管，图27的实施例的每个像素将要求3p+25个晶体管。在p＝24的情况下，图27的实施例的每个像素因此将需要97个晶体管。然后，输入图像数据深度的每比特每像素所需的晶体管的总数目小于5，其对于p从15变化到25(即，输入比特/颜色从5变化到8)，几乎变化降至4。
尽管迄今结合照相机30的使用而已经描述了微显示器44和LCOS显示器面板64，但是，还可以将微显示器44和显示器面板64用于诸如HDTV(如图22中所示)之类的背投影应用、以及如在HDTV投影仪(如图23中所示)中示出的前投影方式中。
为了例示和说明的目的，已经呈现了上面的描述。此外，该描述不趋于将本发明限制到这里公开的形式。尽管上面已经讨论了一些示例方面和实施例，但是，本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。因此，趋于将所附权利要求解释为包括所有这样的变型、修改、改变、添加和子组合，如在它们真实的精神和范围之内。

Claims (41)

1.一种显示器，包括：
像素阵列，像素可以被驱动为不同光学状态；以及
时钟，其生成被用来控制该像素阵列中的每个像素的光学状态的信号，其中，改变该信号以便实现不同于1的伽马特性。
2.如权利要求1所述的显示器，还包括用于照亮该像素阵列的光源，其中，不改变光源的强度来实现非1的伽马特性。
3.如权利要求1所述的显示器，其中，所实现的伽马特性大于1。
4.如权利要求1所述的显示器，其中，所实现的伽马特性近似为2。
5.如权利要求1所述的显示器，其中，所实现的伽马特性是可编程的。
6.一种显示器，包括：
像素阵列，像素可以被驱动为不同光学状态；以及
用于照亮该像素阵列的光源，
其中，显示器面板在不改变光源的强度来实现不同于1的伽马特性的情况下，提供不同于1的伽马特性。
7.如权利要求6所述的显示器，还包括时钟，其生成被用来控制该像素阵列中的每个像素的光学状态以驱动像素的信号，其中，改变该信号以便实现大于1的伽马特性。
8.一种数字显示器，包括：
像素阵列，每个像素具有可选择的光学状态；以及
多个逻辑电路，每个逻辑电路接收一对数字输入并且基于所述数字输入提供输出信号，其中，每个像素的光学状态至少部分基于所述输出信号，其中，每个这样的逻辑电路被多个像素共享，所述多个像素的数目介于1和24之间且包括1和24。
9.如权利要求8所述的数字显示器，其中，所述数字输入之一表示斜坡值。
10.如权利要求8所述的数字显示器，其中，所述数字输入之一表示像素值。
11.如权利要求8所述的数字显示器，还包括被多于24个像素共享的其它逻辑电路。
12.如权利要求8所述的数字显示器，其中，所述像素阵列包括明显比48行更多的像素行。
13.如权利要求8所述的数字显示器，其中，每个像素包括不多于700个晶体管。
14.如权利要求8所述的数字显示器，其中，每个像素包括不多于500个晶体管。
15.如权利要求8所述的数字显示器，其中，每个像素包括不多于300个晶体管。
16.如权利要求8所述的数字显示器，其中，每个像素包括不多于200个晶体管。
17.如权利要求8所述的数字显示器，其中，每个像素包括不多于150个晶体管。
18.如权利要求8所述的数字显示器，其中，每个像素存储多于2比特的图像数据。
19.如权利要求8所述的数字显示器，其中，每个像素存储多于8比特的图像数据。
20.如权利要求8所述的数字显示器，其中，每个像素存储多于24比特的图像数据。
21.如权利要求8所述的数字显示器，其中，每个像素存储48比特的图像数据。
22.一种数字显示器，包括：
像素阵列；以及
在其中存储像素的图像数据的帧缓冲器。
23.如权利要求22所述的数字显示器，其中，在该显示器中包括存储寄存器，所述存储寄存器指示所述帧缓冲器内的、在其中具有缺陷的行。
24.如权利要求23所述的数字显示器，其中，该显示器安排图像数据的相对较低有效比特存储在所述帧缓冲器内的、具有缺陷的行中。
25.如权利要求23所述的数字显示器，其中，该显示器安排具有缺陷元胞的帧缓冲器部分包含比绿色更不易察觉的颜色的数据。
26.如权利要求23所述的数字显示器，其中，测试该帧缓冲器以便确定该帧缓冲器内的、在其中具有缺陷的行，并且将指示这些行的信息存储在存储寄存器中。
27.如权利要求22所述的数字显示器，其中，选择所存储的图像数据的极性，以便使得缺陷导致像素提供比在没有缺陷的情况下像素将显示的光更少的光。
28.一种操作数字显示器的方法，包括：
提供具有像素阵列和帧缓冲器的显示器；
识别帧缓冲器内的、具有一个或多个缺陷的行；
存储指示哪些行具有缺陷的信息；以及
使用所存储的信息以便将图像数据的相对较低有效比特放置在所述帧缓冲器内的、具有缺陷的行中。
29.如权利要求28所述的方法，还包括：选择所存储的图像数据的极性，以便使得缺陷导致像素提供比在没有缺陷的情况下像素将显示的光更少的光。
30.一种数字显示器，包括：
像素阵列，其具有M列像素和N行像素；以及
时钟，其生成被提供到所述像素阵列以驱动像素的时钟信号，其中，所述时钟信号的速率不大于(作为M、N的函数的公式)。
31.如权利要求30所述的数字显示器，其中，通过对于要显示的每帧数据，仅将数据写入每个像素一次，来将时钟速率保持为相对较低。
32.一种数字显示器，包括：
像素阵列，其具有M列和N行，在像素中包括电路，该电路将表示要由该像素显示的光学状态的所存储数据转换为该像素的驱动信号，
其中，M至少为400，并且N至少为250。
33.一种数字显示器，包括：
像素阵列，其具有M列和N行，在像素中存储表示要由该像素显示的光学状态的数据，其中，每个像素包括不多于700个晶体管，
其中，M至少为400，并且N至少为250。
34.如权利要求33所述的数字显示器，其中，每个像素包括不多于500个晶体管。
35.如权利要求33所述的数字显示器，其中，每个像素包括不多于300个晶体管。
36.如权利要求33所述的数字显示器，其中，每个像素包括不多于200个晶体管。
37.如权利要求33所述的数字显示器，其中，每个像素包括不多于150个晶体管。
38.如权利要求33所述的数字显示器，其中，每个像素存储多于2比特的图像数据。
39.如权利要求33所述的数字显示器，其中，每个像素存储多于8比特的图像数据。
40.如权利要求33所述的数字显示器，其中，每个像素存储多于24比特的图像数据。
41.如权利要求33所述的数字显示器，其中，每个像素存储48比特的图像数据。
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