JP4663832B2 - 液晶を駆動する方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、一般に液晶ディスプレイシステムに関し、より具体的には、ビデオデータの完全なフレームを記憶することのできる液晶ディスプレイシステムに関する。
【０００２】
【従来の技術】
液晶ディスプレイ（ＬＣＤ）は、電子ディスプレイの一般的な形態になってきた。ＬＣＤは、２枚のガラスの間に置かれる液晶から構成される。通常の状態で光が液晶を容易に伝搬するよう、クリスタルを並べることができる。しかし、電界が存在するとき、液晶はそれらの並びを変更し、液晶を通る光の量を大きく減少させる。ＬＣＤ上の選択された「画素」すなわち個々の領域に電界を印加することにより、画像を形成することができる。ＬＣＤは、1,228,800個以上の画素を持つことができる。ＬＣＤの解像度は、ＬＣＤアレイにおける画素の密度に直接関係する。
【０００３】
ＬＣＤに商業的に使用される液晶のいくつかの種類がある。第１の主な種類は、捩れネマチック（ＴＮ； twisted nematic）液晶と呼ばれる。捩れネマチック液晶のＬＣＤは、高いコントラストをもつ画像を生成する。しかし、捩れネマチック液晶のＬＣＤは、分子旋光時間が遅いだけでなく、相対的に狭い視野角を持つ。液晶の第２の種類は、強誘電性液晶と呼ばれる。強誘電性液晶のＬＣＤは、それらの小さいセルギャップ（通常は１〜２ミクロン）の結果として、より広い視野角を持つ。さらに強誘電性液晶（ＦＬＣＤ）は、通常５０〜１００マイクロ秒の範囲の、より速い分子旋光速度を持つ。
【０００４】
典型的なＦＬＣＤは、強誘電性液晶を有する構造で覆われる表示チップ、照明器および観察光学部品を備える。ＦＬＣＤの操作は、ホストコンピュータおよび外部フレームバッファメモリにより支援される。ＦＬＣＤ上にカラー画像を表示するため、画像データのフレームが、ホストコンピュータから外部フレームバッファメモリに転送される。外部フレームバッファメモリは、マルチビットの画素データを、ＦＬＣＤのそれぞれの画素に供給する。外部フレームバッファメモリからのそのマルチビット画素データでＦＬＣＤのそれぞれの画素をロードする時間順次処理の結果、画素データのフレームにより表されるカラー画像が、ＦＬＣＤ上に表示される。典型的には、ＦＬＣＤのそれぞれの画素は、１ビットの記憶要素を持つ。したがって、それぞれの画素において特定のグレースケールを持つ特定の色を表示するため、外部フレームバッファメモリは、画素データの一連の「１ビット」を、画素に供給しなければならない。所望の強度で所望の色を生成するのに、ＦＬＣＤのそれぞれの画素に必要なビット数は、２４ビットまたはそれ以上である（たとえば、１つの色につき８ビットのグレースケールを持つ場合、３つの色で２４ビットである）。
【０００５】
画素データのビットに依存して、照明器からの光が、観察光学部品に反射され、または観察光学部品から偏光される。ＦＬＣＤの画素は、照明器と協力して、時変調されるマイクロミラーとして動作し、カラー画像を生成する。カラー画像は、画素データのビット値により決定される。カラー画像の品質は、画素の密度、それぞれの画素に配られるカラーに関連したビット数、およびカラーのそれぞれのフレームがリフレッシュされるレートにより決定される。カラー画像の品質は、フレームバッファメモリから画素への画素データの転送レートにより、実質的に制限される。
【０００６】
１ビットの記憶要素を持つＦＬＣＤ上に高品質のカラー画像を表示するため、外部フレームバッファメモリから個々の画素への高バンド幅のデータリンクが必要とされる。しかし、高バンド幅のデータリンクは高価で、潜在的に雑音があり、大量の電力を必要とする。
【０００７】
小林ら（以下、小林という）の米国特許番号第4,432,610号の「液晶表示装置（Liquid Crystal Display Device）」は、画素において様々な記憶要素を持つＬＣＤを記載している。小林の特許に記載された記憶要素のすべてが、１ビットの記憶要素である。
【０００８】
ＬＣＤの１ビットの記憶要素にかかわる問題は、高いデータ転送レートで画素データのビットを連続的に供給して、ＬＣＤ上に高解像度の画像を生じさせる必要があるということに関連する。十分高いデータ転送レートが達成されない限り、ＬＣＤアレイの大きさ、表示フレームレート、および（または）各フレームあたり転送できる画素データのビット数に限界がある。これらの物理的限界が、表示画像の品質に影響する。
【０００９】
１ビットの記憶要素を持つ他のＬＣＤは、Parksの米国特許番号第5,471,225号の「一体化されたフレームバッファを持つ液晶ディスプレイ(Liquid Crystal Display with Integrated Frame Buffer)」に記載されている。ParksのＬＣＤにおける１ビット記憶要素は、３つのトランジスタおよび２つの抵抗器から構成されるスタティックランダムアクセスメモリ（ＳＲＡＭ）である。ＳＲＡＭセルにより、ＬＣＤは、リフレッシュすることなく無期限に、画像を表示することができるようになる。しかし、小林のＬＣＤについて上記確認されたデータ転送レートの問題は、ParksのＬＣＤにも存在する。
【００１０】
米国特許番号第5,627,557号の山口ら（以下、山口という）の「表示装置(Display Devices)」は、ＬＣＤの改良された画素について記載している。画素は、１つの記憶要素に加え、２つの動的なサンプルアンドホールド・キャパシタを使用することにより、ＤＣ平衡に画素データの反転を提供する回路を備える。ＤＣ平衡回路は、外部フレームバッファメモリからＬＣＤ画素への必要なデータ転送レートを２分の１に減らす。
【００１１】
他の実施形態では、山口は、画素データの第２のビットを書き込みつつ、画素データの第１のビットを表示する能力を持つ画素を記載している。この実施形態におけるそれぞれの画素は、２ビットの記憶要素を持つ画素として機能し、必要なデータ転送レートをさらに減らす。しかし、山口のＬＣＤは、なお比較的高いデータ転送レートを必要とし、前述したように、ＬＣＤサイズ、フレームレートおよび各画素あたりのカラー関連ビットに関係する制限を潜在的に課す。
【００１２】
【発明が解決しようとする課題】
ＬＣＤを駆動する装置が「静止（static)」表示モードにある時さえ、高バンド幅が要求される。たとえば、ワードプロセシング文書の一部の静止（すなわち連続的な）画像を表示するＬＣＤのラップトップ・コンピュータは、同一の画素データをＬＣＤに繰り返し供給する高いデータ転送レートを必要とする。１００メガビット／秒（bps）から２ギガビット／秒（bps）の範囲のデータ転送レートが、文書の画像を保持するのに必要なことがある。
【００１３】
必要なのは、ＬＣＤ装置の操作により通常課せられるデータレートおよびバンド幅の条件を緩和する記憶要素を備える画素を持つＬＣＤシステムである。
【００１４】
【課題を解決するための手段】
上記の課題を解決するため、この発明の表示装置の画素アレイの液晶を駆動する方法は、マルチビット画素データの複数の画素関連のビットを、画素のそれぞれに一体化されたメモリアレイの複数のメモリセルに送り、該マルチビット画素データのフレームの少なくとも主要部分を画素に伝えるステップと、それぞれの前記メモリアレイが、前記複数の画素関連のビットを格納する容量を持ち、前記画素のそれぞれにおいて、前記複数の画素関連のビットが該メモリアレイのメモリセルに送られ、該画素関連のビットが該メモリセルに書き込まれるステップと、前記メモリアレイのメモリセルを選択的にアクセスし、それぞれの画素内において、前記複数の画素関連のビットが、該それぞれの画素のメモリアレイから、選択された順番で読み出されるようにするステップと、前記個々の画素からの前記複数の画素関連のビットの順序読み出しに基づいて、個々の画素内の液晶に電界を印加するステップとを含む。
【００１５】
一体化表示装置、および装置の表示エリア内の液晶を駆動する方法は、表示装置のそれぞれの画素内にメモリセルを一体化することを含む。メモリセルにより、画素データの読み出し操作を、書き込み操作から分離するのが好ましい。これは、デュアルポートのメモリセルを提供することにより達成される。また、好ましい実施形態では、それぞれの画素内のデュアルポートメモリセルの数が、各フレームあたり画素に送られる画素データのビット数に等しい。すなわち、画素データのフレームが１８ビットのカラーおよびグレースケール情報を有するならば、それぞれの画素は、１８個のデュアルポートメモリセルのアレイを有するのが好ましい。
【００１６】
それぞれのデュアルポートメモリセルは、書き込みポート、記憶要素、および直列にゲートされた読み出しポートにより形成されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）であることができる。デュアルポートメモリセルを、４個のトランジスタのような４個のデバイスの直列接続により形成することができる。代わりに、デュアルポートメモリセルを、３個のトランジスタのような３個のデバイスと、平面キャパシタ、ステックド（積層）キャパシタ、またはトレンチ（溝形)キャパシタのようなキャパシタとの直列接続により形成することができる。４個のトランジスタの実施形態では、１つのトランジスタがキャパシタとして機能し、画素データのビット値を示す電荷を蓄積する。
【００１７】
記憶デバイスの一方の側には、書き込み操作の間に操作される書き込みアクセスデバイスがあり、記憶デバイスを、画素データが受け取られる書き込みビット線に接続する。同じ記憶デバイスに接続されるのは、２つの直列接続された読み出しデバイスであり、これらの読み出しデバイスは、ローカル読み出しビット線にデータを読み出すのに個別に制御される。直列接続された読み出しデバイスは、ローカルの読み出しデコーダとして機能する。記憶デバイス内の画素データのビットは、両方の読み出しデバイスが「オン」である時のみ読み出される。一方の読み出しデバイスを、読み出しカラー（read_color）信号により制御し、他方の読み出しデバイスを、読み出しグレースケール（read_grayscale）信号により制御することができる。特定のメモリセルの読み出し操作は、信号の正しい組み合わせがそのメモリにある時のみ実行されるので、セルアレイ全体の時間順次読み出しが発生することができる。さらに、特定のメモリアレイの時間順次読み出しを、装置の表示エリア内のメモリセルのすべてにおいて、同一かつ同時に実現することができる。
【００１８】
表示装置は、典型的には液晶デバイスであり、強誘電性液晶デバイス（ＦＬＣＤ）であるのが好ましい。しかし、個々の画素の光学的性質が、マルチビットの画素データを受け取ることにより決定される他の表示装置に、デュアルポートメモリセルのアレイを使用することもできる。メモリセルのアレイに加え、それぞれの画素が、センス増幅器、ＤＣ平衡回路および駆動回路を備えるのが好ましい。
【００１９】
画素マトリクスは、一体化表示装置の表示エリアを定める。この発明に必要不可欠というものではないけれども、画素マトリクスは、ＶＧＡサイズに十分な画素を含むのがよい。一体化表示装置上に製造されるのは、フレームバッファ回路も含めて、読み出しおよび書き込み操作のための支援回路であるのが好ましい。フレームバッファ回路は２つのデータレジスタを備え、画素へのデジタル画像データのフレームを、１回につき１セグメント一時記憶して転送することができる。
【００２０】
２つのデータレジスタを交互方式で操作することができ、一方のデータレジスタがデータセグメントを記憶する時、他方のデータレジスタは、そのデータレジスタ内に前に記憶された別のデータセグメントを転送するようにする。記憶および転送操作が完了すると、２つのデータレジスタは、それらの操作を切り替えることができ、記憶していたデータレジスタが、記憶されたデータセグメントを転送するようにする。この方法では、デジタル画像データのフレームを、連続した流れで画素に伝えることができる。
【００２１】
支援回路の他の構成要素は、書き込みクロック発生器、書き込み行ドライバ、書き込み制御回路および書き込みビットドライバを備える。これらの構成要素は、一体化表示装置の書き込み操作に主に関連する。読み出し操作に主に関連する構成要素は、読み出しクロック発生器、読み出しＤＲＡＭクロック発生器、読み出し行ドライバおよび読み出し列ドライバである。
【００２２】
好ましい実施形態では、メモリセルの２つの読み出しアクセスデバイスの間に捕捉されることがあるキャパシタンス電荷からの潜在的なデータ劣化を最小にするよう、読み出し順序が選択される。読み出し順序は、それぞれの画素内で、メモリセルの第１の読み出しアクセスデバイスが１つの読み出しサイクルの間に１回だけアドレスされるよう編成される。また、好ましい実施形態では、書き込み操作は、一部の読み出し操作の間禁止され、データの間違った読み出しとなることがある読み出しおよび書き込み操作の間、メモリセルが同時にアドレスされないようにする。
【００２３】
一体化表示装置の画素マトリクスにおける液晶を駆動する方法は、マルチビットの画素データのフレームが、マトリクスの画素のそれぞれにあるメモリセルに伝えられるステップを含む。次に、マルチビット画素データが、マトリクスの画素に書き込まれる。マルチビットの画素データのフレームが書き込まれた後、画素マトリクス内のメモリセルが選択的にアクセスされ、それぞれのメモリセルに記憶されたデータを順番に読み出すことにより、マルチビット画素データのフレームを表示する。順次読み出しは、読み出しサイクルの間に１回だけ、それぞれのメモリセル内の直列にゲートされたトランジスタのうち第１の読み出しトランジスタをアドレスするステップを含み、それにより、メモリセルにおける潜在的なデータ劣化を最小にする。最後に、マトリクスの画素の液晶に電界が印加される。電界は、メモリセルに記憶された画素データに対応する。
【００２４】
この発明の有利な点は、画素に画素データを書き込むレートを、ホストシステムと互換性があるよう選択しつつ、画素データを読み出すレートを、画像品質を最大にするよう選択することができるということである。
【００２５】
この発明の他の有利な点は、特定の画像に必要なすべてのビットを画素に記憶することができるということである。画素内にフレーム全体を記憶する能力は、外部フレームバッファの必要性を取り除き、表示装置に画素データを提供するデータレートおよびバンド幅の条件を緩和する。
【００２６】
【発明の実施の形態】
図１を参照すると、ＬＣＤアプリケーションで使用するためのデュアルポートダイナミックＲＡＭ（ＤＲＡＭ）セル１０が、書き込みビット線１２および読み出しビット線２４に接続されて示される。書き込みトランジスタ３２、記憶トランジスタ３４、垂直読み出しトランジスタ３６および水平読み出しトランジスタ３８は、直列に接続される主の伝導パスを持ち、この伝導パスは、書き込みビット線１２から読み出しビット線２４への伝導パスを提供する。トランジスタ３２、３４、３６および３８は、金属酸化物半導体（MOS）トランジスタとして示される。
【００２７】
書き込みトランジスタ３２のゲートは、書き込みワード線１４に接続され、記憶トランジスタ３４のゲートは、電源（ＶＤＤ）に接続される。垂直読み出しトランジスタ３６および水平読み出しトランジスタ３８のゲートは、垂直読み出し線１８および水平読み出し線２２にそれぞれ接続される。
【００２８】
画素データのビットをデュアルポートＤＲＡＭセル１０に書き込むため、たとえば５ボルトのＶＤＤを記憶トランジスタ３４のゲートに印加することにより、記憶トランジスタ３４は所定の電圧まで最初に充電される。記憶トランジスタ３４は、本質的にキャパシタとして機能する。データの実際の書き込みは、書き込みワード線（wwl）１４をアドレスし、書き込みトランジスタ３２をオンにし、書き込みビット線（wbl）から画素データのビットを受け取ることにより達成される。その間、読み出しビット線（rbl）２４への伝導パスは、トランジスタ３６またはトランジスタ３８のいずれかにより遮られ、そのどちらのトランジスタも、垂直読み出し線１８または水平読み出し線２２への制御信号により、それぞれオフにされる。ビットが「０」か「１」のどちらであるかに依存して、記憶トランジスタ３４に格納される電圧は、２つのレベルのうちの一方にまで充電される。
【００２９】
データの読み出しは、垂直読み出しグレースケール線１８および水平読み出しカラー線２２をアドレスすることを必要とする。読み出し線１８および２２を同時にアドレスすることにより、垂直読み出しトランジスタ３６および水平読み出しトランジスタ３８がオンになり、記憶トランジスタ３４から読み出しビット線（rbl）２４への伝導パスが提供され、書き込みビット線（wbl）１２への伝導パスはトランジスタ３２により遮られ、トランジスタ３２は、書き込みワード線への制御信号によりオフにされる。
【００３０】
ＬＣＤのそれぞれの画素には、デュアルポートＤＲＡＭセル１０のアレイがある。好ましい実施形態では、そのようなセルの数が、フレームの画素データのそれぞれのセグメントにおけるビット数に等しい。たとえば、画素データのフレームが各画素あたり１８ビット（たとえば、３色あり、１色につき６ビットのグレースケール）を有するアプリケーションでは、ＬＣＤのそれぞれの画素が、１８個のデュアルポートＤＲＡＭセルを持つのが好ましい。２つの読み出しトランジスタ３６および３８の直列ゲートは、画素における特定のデュアルポートＤＲＡＭセルの選択を可能にする。特定のデュアルポートＤＲＡＭセルを選択する能力は、従来の外部デコーダの機能と等価である。このように、デュアルポートＤＲＡＭセルのＬＣＤは、別のデコーダを必要としない。
【００３１】
デュアルポートＤＲＡＭセルの物理的設計は、多数のビット幅のワードをデュアルポートＤＲＡＭセルの行に書き込むことを可能にする。また、この物理的設計は、１つの書き込み操作のため書き込みワード線がアクセスされる間に、読み出し操作が起こることを可能にする。こうして、読み出し操作は、書き込み操作から独立している。独立した書き込みおよび読み出し機能により、デュアルポートＤＲＡＭセルのＬＣＤは、フリッカや表示アーティファクトを最小にする高速な表示レートだけでなく、様々なホストシステムに適合するよう遅いデータ入力レートを持つこともできる。
【００３２】
図２は、1/2Ｖセンス方式を持つ１８ビットレジスタの画素５１の概要図を示す。１８ビットレジスタの画素は、図１を参照して説明した種類の１８個のデュアルポートＤＲＡＭセルを備える。ＤＲＡＭセルは、左アレイと右アレイとに分割される。左アレイは９個のデュアルポートＤＲＡＭセルを含むけれども、図２では１つのデュアルポートＤＲＡＭセル５２で表される。また、右アレイも９個のデュアルポートＤＲＡＭセルを含むけれども、１つのデュアルポートＤＲＡＭセル５４で表される。左アレイは左側の読み出しビット線５６に接続され、右アレイは右側の読み出しビット線５８に接続される。電源線１６（たとえば、ＶＤＤ）は、デュアルポートＤＲＡＭセル５２および５４の両方に接続される。
【００３３】
デュアルポートＤＲＡＭセル５２および５４の読み出しおよび書き込み操作は、図１のデュアルポートＤＲＡＭセル１０の操作と同じである。デュアルポートＤＲＡＭセル５２が読まれると、データが、左側の読み出しビット線５６に現れる。同様に、デュアルポートＤＲＡＭセル５４が読み出されると、データが、右側の読み出しビット線５８に現れる。読み出しビット線５６および５８は、センス増幅回路６０に接続される。
【００３４】
センス増幅回路６０は、センス増幅器６２と、３個の電気スイッチ６４、６６および６８を有する。センス増幅回路６０は1/2Ｖ方式を用いるけれども、1/2Ｃ方式や、非対称のセンス増幅器のような通常の任意の増幅方式を用いることもできる。センス増幅器６２の一方の出力線５７は左側の読み出しビット線５６に接続され、他方の出力線５５は右側の読み出しビット線５８に接続される。センス増幅器６２は、２つのインバータ５９および６１を持つ、交差して結合されたラッチゲート型のセンス増幅器であり、センス増幅器６２の上部に位置した２つのＰチャネルMOSトランジスタと、センス増幅器６２の下部に位置した２つのＮチャネルMOSトランジスタとを備えることができる（図６を参照）。
【００３５】
ＰチャネルMOSトランジスタの一方と、ＮチャネルMOSトランジスタの一方は、スイッチ６８からスイッチ６４まで、直列に接続される。また、他方の２つのＰチャネルおよびＮチャネルMOSトランジスタは、スイッチ６８からスイッチ６４まで直列に接続され、並列な伝導パスが、スイッチ６４と６８の間に形成される。スイッチ６４は、並列伝導パスの一方の端から地上までのパスを提供し、スイッチ６８は他方の端をＶＤＤに接続する。スイッチ６６が閉じられるとき、スイッチ６６は、センス増幅器６２の２つの出力線５５および５７を電気的に連結する。
【００３６】
センス増幅器回路６０はダイナミック回路であり、精密なタイミングシーケンスを必要とする。最初のプレチャージ（事前充電）状態の間、スイッチ６６がオンにされ、センス増幅器６２の出力線５５および５７を互いに接続する。接続は、センス増幅器６２の両側を、およそＶＤＤの半分、すなわちＶＤＤが５．０ボルトの時は２．５ボルトに等化する。その後、スイッチ６６がオフにされ、センス増幅器６２の出力線の接続を切る。これで、センス増幅器６２は、画素データのビットを受け取る準備が整う。
【００３７】
この時点で、レジスタ画素５１の１８個のデュアルポートＤＲＡＭセルのうちの１つが、読み出すだすために選択される。選択されるデュアルポートＤＲＡＭセルは、セル５２またはセル５４のような、左アレイまたは右アレイ上に位置することができる。記憶された画素データの位置およびビットに依存して、選択されたデュアルポートＤＲＡＭセルは、左読み出しビット線５６または右読み出しビット線５８を「低(low)」または「高(high)」のどちらかにする。その後、スイッチ６８が閉じられ、センス増幅器６２の２つのＰチャネルMOSトランジスタをＶＤＤに接続する。短時間の遅延後、スイッチ６４が閉じられ、センス増幅器６２の２つのＮチャネルMOSトランジスタから地上への伝導パスを提供する。
【００３８】
画像データのビットにより引き起こされる、センス増幅器６２の２つの出力線５５および５７の間の不均衡は、センス増幅器６２により信号の振れ(swing；スイング）に増幅される。センス増幅器６２の振れは、読み出されたメモリセルの方向に、センス増幅器の一方の出力線を高電圧（ＶＤＤ）に駆動し、他方の出力線を低電圧（アース）に駆動する。また、振れは、読み出されたメモリセルのリフレッシュすなわち再生（リストア）を引き起こす。
【００３９】
また、センス増幅器６２の振れは、ＬＣＤを形成する画素アレイの特定の画素の液晶１００を駆動およびリフレッシュするのに使用される。検出された画素データのビットに依存して、出力線５５および５７上の電圧のうちの一方が、画素データの検出されたビットを表す「真」信号であり、他方の電圧は、反転した信号である。「真」信号は、液晶１００を駆動するのに使用され、反転した信号は、その後、ＤＣ平衡を行ったり液晶１００をリフレッシュするのに使用される。
【００４０】
センス増幅回路６０はＤＣ平衡回路８０に接続され、ＤＣ平衡回路８０は、２つのスイッチ８２および８４から構成される。「真」信号が出力線５５上にある表示サイクルの間、スイッチ８２が閉じられ、「真」信号が液晶ドライバ９０に伝わるようにする。一方、次のＤＣ平衡サイクルの間、スイッチ８４が閉じられ、反転した信号がＤＣ平衡回路を伝わって液晶１００をリセットできるようにする。反転信号またはＤＣ平衡を提供することは、ほとんどのＬＣＤに必要であり、当該技術分野において周知である。
【００４１】
好ましい実施形態では、液晶１００は強誘電性液晶（ＦＬＣ）またはポーラー液晶（polar liquid crystal）である。強誘電性液晶は、その状態をより高速に変化させるので、捩れネマチック液晶より好ましく、より高い表示フレームレート、すなわち各表示色あたりより多くのビットのグレースケールをもつ高品質表示を可能にする。
【００４２】
また、ＤＣ平衡回路８０および液晶１００の間に接続される液晶ドライバ９０が、図２に示される。液晶ドライバ９０は従来の回路であり、２つのスイッチ８６および８８と、３つのMOSトランジスタ９２、９４および９６から構成することができる。ＶＨＶスイッチ８８および３つのトランジスタ９２、９４および９６は、ＶＨＶから地上まで直列に接続される。トランジスタ９２および９４のゲートは連結され、電源９８に接続される。たとえば、電源９８は、２．５ボルトをトランジスタ９２および９４のゲートに供給することができる。トランジスタ９２および９４の間に接続されるのは、液晶１００に至る出力端子９９である。
【００４３】
トランジスタ９６のゲートは、液晶ドライバ９０からＤＣ平衡回路８０までの接続を提供する。また、トランジスタ９６のゲートに接続されるのは、接地スイッチ８６であり、このスイッチは、トランジスタ９６のゲートから地上までの伝導パスを提供する。
【００４４】
液晶ドライバ９０に含まれるスイッチ８６および８８は、ＭＯＳプロセス技術によって決められるＭＯＳゲート降伏電圧により通常許されるものより高い電圧を確実に切り換えることができるようにする。たとえば、MOS技術が３．３Ｖの電源に制限されるならば、ＦＬＣＤ駆動電圧は、この回路を用いて５．０Ｖにまで大きくされ、この時の電源９８は２．５Ｖである。液晶ドライバ９０の駆動方式を用いると、３．３Ｖの信頼性の制限より大きいゲート電圧を受けるMOSトランジスタが全くない。この方法でＦＬＣＤ駆動電圧を大きくすることにより、ＦＬＣ材料は、より高速なＦＬＣスイッチングスピードに変換する最大駆動電圧を受け取ることができる。
【００４５】
液晶ドライバ９０が液晶１００を駆動するため、スイッチ８６および８８は、ドライバのプレチャージ段階の間は閉じられる。スイッチ８６を閉じることにより、トランジスタ９６がオフになり、トランジスタ９６のゲートの電圧を「低」に駆動する。スイッチ８８を閉じることにより、ＶＤＤが出力端子９９に接続され、出力端子９９の電圧を「高」に駆動する。出力端子９９が「高」に充電されると、スイッチ８６および８８が開かれる。
【００４６】
セル５２および５４を含む１８個のＤＲＡＭセルのうちの１つから１ビットが読み出された後、真信号または反転信号のどちらかが、ＤＣ平衡回路８０から受け取られる。トランジスタ９６のゲートがすでに低電圧にプレチャージされているので、受け取った信号が「低」ならば、トランジスタ９６は「オフ」状態のままである。しかし、受け取った信号が「高」ならば、トランジスタ９６のゲートにおける電圧は「高」に引き上げられ、トランジスタ９６をオンにする。トランジスタの起動は、出力端子９９から地上までの伝導パスを提供し、これにより出力端子９９の電圧を「低」に駆動する。出力端子９９の電圧降下は、液晶１００を駆動して画素データのビットを表示し、または液晶１００をリフレッシュする。
【００４７】
好ましい実施形態では、図２のスイッチのすべてが、ＣＭＯＳプロセスを使用して作られる半導体（MOS）トランジスタである。しかし、「オン」および「オフ」状態を持つ他の電子デバイスを使用することもできる。
【００４８】
図３は、図２の１８ビットレジスタの画素５１のリフレッシュ／読み出しのタイミングシーケンスを示す。図２の参照番号は、同じ構成要素を参照するとき図３にも使用される。ｔ＝０において、リフレッシュクロック１１０は「高」になり、前のサイクルで読み出されたデュアルポートＤＲＡＭセル１１２がリフレッシュされる。ｔ＝ｔ１において、前のデュアルポートＤＲＡＭセルのリフレッシュが完了する。ｔ＝ｔ２において、スイッチ６４が開かれ、センス増幅器６２から地上までの接続がオフになる。さらに、スイッチ８６が閉じられ、トランジスタ９６のゲートを接地する。スイッチ８６を閉じることにより、トランジスタ９６のゲートが「低」にプレチャージされる。ｔ＝ｔ３において、スイッチ６６が閉じられ、センス増幅器６２の２つの出力線５５および５７を等化する。また、この時、スイッチ８８が閉じられ、出力端子９９を「高」にプレチャージする。ｔ＝ｔ４において、スイッチ６８が開かれ、ＶＤＤからセンス増幅器６２までの接続をオフにする。ｔ＝ｔ５において、スイッチ６６が開かれ、画素データの新しいビットを受け取る準備をする。
【００４９】
１８ビットのレジスタ画素５１の読み出し操作が、ｔ＝ｔ６において開始する。この時、デュアルポートＤＲＡＭセル１１４がアクセスされる。スイッチ８６および８８が開かれ、液晶ドライバ９０のプレチャージ段階を終える。ＤＲＡＭセル１１４をアクセスするとき、受け取ったデータのビットにより引き起こされるセンス増幅器の不均衡により、スイッチ６４および６８が閉じられた後のビット値に依存して、センス増幅器６２の出力線５５および５７の一方がＶＤＤに、他方の出力線が接地に振れる。ｔ＝ｔ７において、スイッチ６８が閉じられ、ＶＤＤからセンス増幅器６２までの接続をオンにする。ｔ＝ｔ８において、スイッチ６４が閉じられ、センス増幅器６２から地上までの接続をオンにする。ｔ＝ｔ９において、スイッチ８２が閉じられ、センス増幅器６２から液晶ドライバ９０まで接続する。デュアルポートＤＲＡＭセル１１４から読み出された画像データのビットに依存して、液晶ドライバ９０は、出力端子９９を「低」に駆動して液晶１００をオンにし、または、出力端子９９を変化させずに、液晶ドライバを、液晶１００がオフにされていたプレチャージの「高」状態のままにする。最後に、ｔ＝ｔ１０において、スイッチ８２が開かれ、センス増幅器を液晶ドライバ９０から切り離し、読み出し操作を終える。
【００５０】
図４は、ＤＣ平衡のタイミングシーケンスを示す。ここで、図３と同様に、図２の参照番号を適用てきる時は使用する。ＤＣ平衡に関する１８ビットレジスタの画素５１の操作を、図２および図４を参照して説明する。ｔ＝０において、リフレッシュクロック１１０がオフにされる。ｔ＝ｔ１において、スイッチ８６が閉じられ、トランジスタ９６のゲートが接地される。スイッチ８６を閉じることにより、トランジスタ９６のゲートが、「低」にプレチャージされる。ｔ＝ｔ２において、スイッチ８８が閉じられ、出力端子９９を「高」に充電する。ｔ＝ｔ３において、スイッチ８６および８８の両方が開かれ、液晶ドライバ９０のプレチャージ段階を終える。ｔ＝ｔ４において、スイッチ８４が閉じられ、センス増幅器６２を液晶ドライバ９０に接続する。前に読み出された画素データのビットに依存して、図３に示される読み出しタイミングシーケンスの間の液晶１００の前の状態がオフならば、液晶ドライバ９０は出力端子９９を「低」に設定して液晶１００をオンにし、または、ノード９９を変化させずに、液晶１００をプレチャージの「高」状態のままにする。その後、ｔ＝ｔ５において、スイッチ８４が開かれ、センス増幅器６２を液晶ドライバ９０から分離し、ＤＣ平衡プレチャージと駆動のシーケンスを終える。
【００５１】
図５を参照すると、書き込み／リフレッシュのタイミングシーケンスが示される。書き込み／リフレッシュのタイミングシーケンスは、アクティブな書き込みワード線１１６によりアドレスされる画素を介して、書き込みビット線１２からセンス増幅器６２に新規のデータを書き込む必要がある。ここで、図３と同様に、図２に示される参照番号を適用できる時は使用する。書き込み／リフレッシュに関する１８ビットのレジスタ画素５１の操作を、図２および図５を参照して説明する。ｔ＝０において、書き込み／リフレッシュクロック１２０がオンにされ、信号書き込みワード線（wwl）１１６がアクセスされる。ｔ＝ｔ１において、スイッチ６４が開かれ、センス増幅器６２から地上までの接続をオフにする。ｔ＝ｔ２において、スイッチ６６が閉じられ、センス増幅器６２の出力線５５および５７を等化する。ｔ＝ｔ３において、スイッチ６８が開かれ、ＶＤＤからセンス増幅器６２までの接続をオフにする。ｔ＝ｔ４において、スイッチ６６が開かれ、書き込み／リフレッシュの準備をする。ｔ＝ｔ６において、スイッチ６８が閉じられ、ＶＤＤからセンス増幅器６２までの接続をオンにする。ｔ＝ｔ７において、スイッチ６４が閉じられ、センス増幅器６２から地上までの接続をオンにする。この時、画素データのビットが、１つのデュアルポートＤＲＡＭセル上に書き込まれ、またはリフレッシュされる。ｔ＝ｔ８において、書き込み／リフレッシュクロック１２０がオフにされる。
【００５２】
図１を参照すると、書き込みビット線１２が読み出しビット線２４から分離されているので、デュアルポートメモリセル１０の読み出し操作が、書き込み操作より大きい周波数で発生することができる。これは、読み出し操作の周波数が選択され、フリッカや表示上のアーティファクトを最小にしつつ、書き込み操作が、比較的遅いホストシステムと互換性のあるレートで行われることができるという有利な点を持つ。理想的には、ラップトップコンピュータが、コンピュータユーザによる検査のためワードプロセシング文書の一部を表示するときのように、表示システムが、画素データの連続したフレームが有意な期間の間同一であるということを電子的に認識するとき、書き込み操作の周波数はゼロに下がる。
【００５３】
図１に示されるように、デュアルポートメモリセル１０は、書き込みワード線１４により制御される書き込みアクセストランジスタ３２を備え、書き込みビット線１２を、大きいゲート領域のトランジスタ３４のような記憶デバイスに接続する。この場合、トランジスタ３４は、そのゲートが固定電圧（ＶＤＤ）に接続され、シリコンの表面を反転して記憶キャパシタとして機能する。また、デュアルポートメモリセルは、２つの直列に接続された読み出しトランジスタ３６および３８を備え、第１の読み出しトランジスタは線１８に沿った読み出しグレースケール（read_grayscale）信号により制御され、第２のトランジスタは線２２に沿った読み出しカラー（read_color）信号により制御される。記憶デバイス３４は、読み出しトランジスタ３６および３８の両方が起動される時にのみ読み出しビット線２４に接続される。メモリセルの物理的設計により、独立した読み出し操作が発生しつつ、多数のビット幅（たとえば、６または８ビット）であるワードを、書き込み操作のとき１つの書き込みワード線のアクセスでメモリセルの行に書き込むことができる。それぞれの独立した読み出し操作は、読み出しグレースケールおよび読み出しカラー信号の特異な組み合わせとして発生し、表示装置の画素アレイにおける特定の画素内の１ビットを読み出す。しかし、読み出しグレースケールおよび読み出しカラー信号の同じ組み合わせが、画素アレイのそれぞれの画素から、対応するビットを読み出す。読み出されるべきビット総数がＸに等しければ、好ましい実施形態では、デュアルポートメモリセルの数がＸに等しく、セルの読み出し操作が画素のすべてについて同じシーケンスに従う。特定のアレイのセルを順番に読み出すプロセスにより、動的記憶ノード上に格納されたデータをサンプリングおよびリフレッシュする機能がイネーブルされ、表示される画像を時間的順序で構築するため、駆動回路に表示データが供給される。
【００５４】
画素のサイズおよび画素の配置は、この発明にとって非常に重要な事項ではない。上記説明したメモリセルアレイの製造は、０．３４μmのＣＭＯＳプロセスにおけるＶＧＡアレイ（すなわち、６４０×４８０画素アレイ）、または０．１８μmのＣMOSプロセスにおけるＱＧＡアレイ（すなわち、１２８０×９６０の画素アレイ）でも実現することができる。
【００５５】
図６は、1/2Ｃセンス方式の２４ビットレジスタ画素（すなわち、Ｎ＝２４）の概要図である。２４ビットのレジスタ画素は、図２の１８ビットのレジスタ画素５１に非常に類似するが、２つの主な違いがある。名前から明らかなように、２４ビットのレジスタ画素は、６個の追加のデュアルポートＤＲＡＭセルを持つ。また、２４ビットのレジスタ画素は左側のメモリアレイ１４０および右側のメモリアレイ１５０を持つので、６個の追加のセルが、メモリアレイ１４０および１５０の間で均等に分散される。したがって、メモリアレイ１４０および１５０は、それぞれ１２個のデュアルポートＤＲＡＭセルを備える。２４ビットおよび１８ビットのレジスタ画素における他の主な違いは、センス増幅方式である。１８ビットのレジスタの画素におけるセンス増幅回路６０（図２）は1/2Ｖセンス方式を使用する。図６に示される２４ビットのレジスタ画素は、センス増幅回路１３０について1/2Ｃセンス方式を使用する。上記述べたように、使用されるセンス方式の種類は、この発明にとって決定的な事項ではない。
【００５６】
図２を参照して上記説明したスイッチのすべてが、トランジスタとして図６に示され、また、センス増幅回路１３０内のセンス増幅器もトランジスタを使用して詳細に示される。しかし、これらのトランジスタは、１８ビットのレジスタ画素を参照して説明した、対応する構成要素として同じ方法で機能する。このように、違いは形のみであり、内容は異ならない。
【００５７】
１８ビットのレジスタ画素と同様に、左側のメモリアレイ１４０はセンス増幅回路１３０の一方の側に接続され、右側のメモリアレイ１５０は他方の側に接続される。センス増幅回路１３０はＤＣ平衡回路１６０に接続され、ＤＣ平衡回路１６０はＤＣ平衡回路８０と同じである。液晶ドライバ１７０は平衡回路１６０に接続される。また、液晶ドライバ１７０も、図２の液晶ドライバ９０と同一である。液晶ドライバは、液晶１００に接続される。
【００５８】
２４ビットのレジスタ画素は、１８ビットのレジスタ画素と非常に類似した方法で動作する。唯一の違いは、図２のセンス増幅回路６０と比較して、センス増幅回路１３０の動作にある。センス増幅回路１３０は、センス増幅回路６０の1/2Ｖ方式の代わりに1/2Ｃ方式を使用し、２つのダミーメモリセル１３２および１３４を使用する。センス増幅器の1/2Ｃ方式は、当該技術分野において周知である。しかし、方式における相違は、センス増幅回路１３０の機能に影響しない。また、センス増幅回路１３０は、特定のデュアルポートＤＲＡＭセルが読み出されてセンス増幅器の一方の出力が高電圧に振れ、他方の出力が低電圧に振れるとき、画素データのビットにより引き起こされる不均衡を検知する。「高」および「低」信号は、ＤＣ平衡回路１６０を介して液晶ドライバ１７０に送られ、１８ビットのレジスタ画素５１について前述したのと同じ方法で液晶１００を駆動する。
【００５９】
１８ビットのレジスタ画素および２４ビットのレジスタ画素のみについてここに説明したけれども、デュアルポートＤＲＡＭセルを使用する他の設計の画素、および１８ビットおよび２４ビットのレジスタ画素の他の構成要素を考慮することもできる。１つの画素上に製造することのできるデュアルポートＤＲＡＭセルの数は、チップ製造技術によってのみ制限される。したがって、追加のデュアルポートＤＲＡＭセルを１つの画素に置いて、３６ビット、４８ビットおよび６４ビットのレジスタ画素のような様々なレジスタの画素を作ることができる。
【００６０】
図７を参照すると、一体化表示装置１７２のブロック図が示される。一体化表示装置１７２の中央に位置するのは、画素１７６のマトリクス１７４である。画素１７６は、図２または図６のいずれかに示されるのと同じ種類であることができる。しかしここでは、一体化表示装置１７２は、図２の実施形態のように１８ビットのレジスタ画素を持つものとして説明する。マトリクス１７４は、Ｎ×Ｍの画素１７６を有する。一体化表示装置１７２は、ＶＧＡディスプレイであることができ、この場合には307,200個の画素１７６がマトリクス１７４に含まれる。しかし、マトリクス１７４における画素１７６の数は、この発明にとって決定的な事項ではない。
【００６１】
書き込み操作に主として関連する一体化表示装置１７２の構成要素は、書き込みクロック発生器１７８、書き込み行ドライバ１８０、書き込み制御回路１８２、書き込みビット線ドライバ１８４およびフレームバッファ回路を備える。フレームバッファ回路は、データスイッチ（ＤＳ）１８６と１８８、データレジスタ１９０と１９２、およびポインタ１９４、１９６および１９８から構成される。
【００６２】
書き込みクロック発生器１７８は、書き込みクロック信号を書き込み行ドライバ１８０に提供する。書き込み行ドライバ１８０は、書き込みクロック信号を使用してマトリクス１７４内の書き込みワード線をアドレスし、アドレスされた書き込みワード線に電気的に接続されるメモリセルの書き込みトランジスタを起動する。マトリクス１７４の画素１７６のそれぞれの行における書き込みトランジスタのゲートが、３つの書き込みワード線のうちの１つに接続される。したがって、マトリクス１７４は、Ｎ×３の書き込みワード線を有する。書き込みワード線は、書き込み行ドライバ１８０により一度に１回だけアドレスされる。書き込み行ドライバ１８０は信号を送り、特定の書き込みワード線により制御される書き込みトランジスタをオンにする。一度に１つの書き込みワード線をアドレスすることにより、マトリクス１７４のメモリセルのすべての書き込みトランジスタをアドレスすることができる。書き込み行ドライバ１８０を、前方向（すなわちマトリクス１７４の下から上）または後ろ方向に、書き込みワード線を順番にアクセスするよう構成することができる。前方向または後ろ方向についての制御信号は、書き込み制御回路１８２により提供される。また、書き込み制御回路１８２は、データスイッチ１８６および１８８に制御信号を提供する。
【００６３】
データスイッチ１８６および１８８は、外部ソースから、データレジスタ１９０またはデータレジスタ１９２のいずれかに、デジタル画像データのストリームを送る。デジタル画像データの１つのストリームは、マトリクス１７４の画素１７６の１つの行全体についての、画像データの１つのフレームの一部としてここで定義される。したがって、マトリクス１７４の画素のそれぞれの行についてＭ画素あるので、デジタル画像データのストリームは、Ｍ個のマルチビット画素データから構成される。それぞれのマルチビット画素データは、３色を有し、さらにそれぞれの色あたり６ビットのグレースケール情報を含むので、１８ビット有する。前に格納されたデジタル画像データのストリームを、画素１７６の指定された行に書き込むため、他のデータレジスタが前に格納されたデジタル画像データのストリームを書き込みビット線ドライバ１８４に転送する間、データスイッチ１８６および１８８は、一時記憶のため２つのデータレジスタ１９０および１９２のうちの一方に、デジタル画像データの１つのストリームを転送するよう動作する。受け取りおよび転送機能は、データレジスタ１９０および１９２による交互方式で達成される。すなわち、第１のデータレジスタは、デジタル画像データの第１のストリームを受け取って格納し、第２のデータレジスタはデジタル画像データの第２のストリームを画素行に転送する。ここで、デジタル画像データの第２のストリームは、前のサイクルの間に第２のデータレジスタに一時的に格納されたものである。終了すると、第１のデータレジスタは、デジタル画像データの第１のストリームを書き込みビット線ドライバ１８４に送り、第２のデータレジスタは、デジタル画像データの第３のストリームを受け取って格納する。このサイクルは、書き込みビット線ドライバ１８４に、結果的にはマトリクス１７４の画素１７６に、デジタル画像データのフレーム全体が転送されるまで繰り返される。
【００６４】
データレジスタ１９０および１９２は、それぞれＮレジスタ回路を有し、Ｎレジスタ回路は、デジタル画像データのストリーム、すなわちマトリクス１７４の画素１７６の行全体の画像データを格納することができる。１つのレジスタ回路は１８個のデュアルポートレジスタセルを備え、マルチビット画素データを格納する。ポインタ１９４、１９６および１９８は、データレジスタ１９０および１９２内のデュアルポートレジスタセルの書き込みおよび読み出しポートの信号を制御する。書き込みビット線ドライバ１８４は、データレジスタ１９０または１９２のどちらかから、マトリクス１７４の画素１７６の行に転送されるデジタル画像データのストリームをリレーする（relay；中継する）よう動作する。次に、フレームバッファ回路の動作を、以下に詳細に説明する。
【００６５】
一体化表示装置１７２の読み出し操作は、読み出しクロック発生器２００、読み出しＤＲＡＭクロック発生器２０２、読み出し行ドライバ２０４および読み出し列ドライバ２０６により主に実行される。読み出しクロック発生器２００は、読み出しＤＲＡＭクロック発生器２０２と、読み出しドライバ２０４および２０６に、信号を提供する。また、読み出しクロック発生器２００は、外部カラー照明を、カラー選択とＤＣ平衡の内部制御と協調させるため、照明器制御信号を外部回路（図示せず）に供給する。外部カラー照明は、赤、緑および青色から構成することができる。読み出しクロック発生器２００は、時変調シーケンス、輝度変調シーケンス、または時間シーケンスと輝度シーケンスの組み合わせで動作するようプログラムすることができ、マトリクス１７４上に画像を表示する。読み出し行ドライバ２０４は、マトリクス１７４の画素１７６におけるメモリセルのそれぞれの水平読み出しトランジスタを制御し、読み出し列ドライバ２０６は垂直読み出しトランジスタを制御する。読み出しＤＲＡＭ発生器２０２は、マトリクス１７４の画素１７６のそれぞれにあるセンス増幅回路、ＤＣ平衡回路および液晶ドライバの動的操作のための信号を提供する。
【００６６】
図８を参照すると、すべての１８個のデュアルポートＤＲＡＭセルを示す図２のレジスタ画素５１が表されている。適用できるときは、図２で使用されたものと同じ参照番号を使用する。簡単にするため、センス増幅回路６０、ＤＣ平衡回路８０および液晶ドライバ９０をブロックで示す。さらに、記憶トランジスタ３４が、簡単に識別するためキャパシタとして示される。図８のレジスタ画素５１は、図７の一体化表示装置の書き込み操作を説明するのに使用される。
【００６７】
画素５１内のメモリセルの第１の行は、ＤＲＡＭセル２１０、２１２、２１４、２１６、２１８および２２０により定められる。メモリセルの第２の行は、ＤＲＡＭセル２２２、２２４、２２６、２２８、２３０および２３２により定められる。最後に、メモリセルの第３の行は、セル２３４、２３６、２３８、２４０、２４２および２４４により定められる。メモリセルの列は、セル２１０、２２２および２３４、セル２１２、２２４および２３６などにより定められる。レジスタ画素５１は、色の「赤」、「緑」、「青」およびそれらの関連する６ビットのグレースケールを表す１８ビットのデータを格納するよう設計される。たとえば、第１の行を、色「青」の６ビットのデータを格納するよう設計することができる。同様に、第２の行は、６ビットの色「緑」を格納でき、第３の行は、６ビットの色「赤」を格納することができる。
【００６８】
セル２１０〜２４４のそれぞれは、左読み出しビット線５６または右読み出しビット線５８のどちらかに接続される。さらに、メモリセルのそれぞれの列は、書き込みビット線に接続される。セル２１０、２２２および２３４の第１の列は、書き込みビット線２５２に接続される。セル２１２、２２４および２３６の第２の列は、書き込みビット線２５４に接続される。同様に、セル２１４、２２６および２３８の第３の列は、書き込みビット線２５６に接続される。セル２１６２２８および２４０の第４の列は、書き込みビット線２５８に接続される。同様に、セルセル２１８、２３０および２４２の第５の列は、書き込みビット線２６０に接続される。セル２２０、２３２および２４４の第６の列は、書き込みビット線２６２に接続される。
【００６９】
書き込みトランジスタ３２は、セル２１０〜２４４の書き込みポートを制御し、３つの書き込みワード線２４６、２４８および２５０のうちの１つに接続される。メモリセルの第１の行におけるセル２１０〜２２０の書き込みトランジスタ３２のゲートは、書き込みワード線２４６に電気的に接続される。同様に、メモリセルの第２の行のセル２２２〜２３２の書き込みトランジスタ３２のゲートは、書き込みワード線２４８に接続される。書き込みワード線２５０は、メモリセルの第３の行のセル２３４〜２４４の書き込みトランジスタ３２のゲートに接続される。
【００７０】
書き込み操作の間、図７に示される書き込み行ドライバ１８０からの信号レベルが、書き込みワード線２４６、２４８および２５０のうちの１つを介して送られ、セルの行におけるすべての書き込みトランジスタ３２を「オン」にする。たとえば、色「赤」を表すデジタルワードが画素５１に格納されているならば、起動信号が書き込みワード線２５０に印加され、セル２３４〜２４４の書き込みトランジスタ３２をオンにする。さらに、１ビットのデータが１つの書き込みビット線上にあるように、６ビットのデジタルワードが、書き込みビット線ドライバ１８４により書き込みビット線２５２〜２６２を介して送られる。デジタルワードは、並列な方法で画素５１に書き込まれる。ワードがメモリセル２３４〜２４４の第３の行に書き込まれたとき、起動信号が書き込みワード線２５０から取り去られ、起動信号を書き込みワード線２４８に印加して、メモリセル２２２〜２３２の第２の行に書き込むことができる。このようにして、マルチビット画素データ全体を一度に画素５１に、すなわちメモリセルの行に書き込むことができる。
【００７１】
より規模が大きくなると、Ｍデジタルワードを画素１７６の行のメモリセルの行に同時にＮ×３回書き込むことにより、デジタル画像データのフレーム全体をマトリクス１７４に書き込むことができる。最初に、デジタル画像データの第１のストリームがデータスイッチ１８８により受け取られる。書き込み制御回路１８２はデータスイッチ１８８を制御して、デジタル画像データのストリームをデータレジスタ１９２に転送する。または、データスイッチ１８６は、デジタル画像データのストリームをデータレジスタ１９０に転送することができる。データストリームは１８ビットのパケットから構成され、それぞれの１８ビットのパケットは、マトリクス１７４の１つの画素１７６の画像データのすべてを含む。１つの１８ビットパケットは、３つの６ビットワードを有する（赤、緑、青の３色のそれぞれに）。
【００７２】
データレジスタ１９２が、Ｍ×３のデジタルワード（すなわち、マトリクス１７４の画素１７６の１行全体についての画像データ）で満たされた後、データスイッチ１８８は、データレジスタ１９２にデータを送るのを止める。データスイッチ１８６は、データレジスタ１９０に、次のデジタル画像データのストリームを送りはじめる。一方、データレジスタ１９２は、マトリクス１７４の画素１７６の行に書き込むため、１つの色についてのすべてのデジタルワードを、書き込みビット線ドライバ１８４に転送する。一体化表示装置１７２が前方向で構成されるならば（すなわち、マトリクス１７４の下からマトリクス１７４の上へと向かう方向）、これらのデジタルワードは、マトリクス１７４の画素１７６の一番下の行について色「赤」のデータを表すであろう。その後、書き込みビット線ドライバ１８４は、デジタルワードの信号を増幅し、それらを、並列方法でＭ×６の書き込みビット線を介して画素１７６の一番下の行にリレーする。マトリクス１７４の画素１７６のそれぞれの列が６個の書き込みビット線を持つので、Ｍ×６の書き込みビット線がある。６個の書き込みビット線は、画素１７６の列という点ですべての画素について共通である。同時に、書き込み行ドライバ１８０が、信号を書き込みワード線に送り、書き込みワード線は、マトリクス１７４の画素１７６の一番下の行における色「赤」についてのメモリセルの行に対応する。
【００７３】
データレジスタ１９０および１９２の格納および転送操作は、ポインタ１９４、１９６および１９８により同期がとられる。ポインタ１９４〜１９８は、データレジスタ１９２が色「赤」についてのすべてのデジタルワードを送ったとき（すなわち、データレジスタ１９２に格納されたデータの３分の１）、レジスタ１９０がマトリクス１７４の画素１７６の次の行のデータの３分の１を確実に格納するよう動作する。ポインタ１９４〜１９８は、色「緑」についても同様のやり方で動作しつづけ、データレジスタ１９２が色「緑」に関連するデジタルワードを転送したとき、データレジスタ１９２が、受け取られているデータの３分の２を格納しているようにする。ポインタ１９４〜１９８による同期は、色「青」についても持続する。また、書き込み行ドライバ１８０が次の書き込みワード線に信号を供給するため、すなわち「ステップアップ（step up）」するため、ポインタ１９４〜１９８は書き込み制御回路１８２に情報を提供し、書き込み行ドライバ１８０を制御する。「ステップアップ」は、１つの色のデジタルワードが、画素１７６の行のメモリセルの適切な行に書き込まれた時に発生する。
【００７４】
データがデータレジスタ１９２から画素１７６の行に書き込まれた後、データスイッチ１８６および１８８は、デジタル画像データの次のストリームをデータレジスタ１９２に送りはじめるよう動作し、データレジスタ１９０に格納されたデータは、画素の次の行に書き込まれる。このようにして、デジタル画像データのフレームが、一体化表示装置１７２のマトリクス１７４に書き込まれる。
【００７５】
図９を参照すると、図８と同じレジスタ画素５１が、垂直読み出しトランジスタ３６および水平読み出しトランジスタ３８への接続と共に示される。書き込みワード線２４６、２４８および２５０は、簡単のため削除されて示される。メモリセル２１０〜２４４の垂直読み出しトランジスタ３６のゲートは、６個のグレースケール線のうちの１つに接続される。セル２１０、２２２および２３４の第１の列の垂直読み出しトランジスタ３６のゲートは、グレースケール線２６４に接続される。セル２１２、２２４および２３６の第２の列の垂直読み出しトランジスタのゲートは、グレースケール線２６６に接続される。同様に、セル２１４、２２６および２３８の第３の列の垂直読み出しトランジスタ３６のゲートは、グレースケール線２６８に接続される。セル２１６、２２８および２４０の第４の列の垂直読み出しトランジスタ３６のゲートは、グレースケール線２７０に接続され、セル２１８、２３０および２４２の第５の列の垂直読み出しトランジスタ３６のゲートは、グレースケール線２７２に接続される。最後に、セル２２０、２３２および２４４の第６の列の垂直読み出しトランジスタ３６のゲートは、グレースケール線２７４に接続される。
【００７６】
メモリセル２１０〜２４４の水平読み出しトランジスタ３８のゲートは、３つのカラー線２７６、２７８および２８０のうちの１つに接続される。セル２１０〜２２０の第１の行の水平読み出しトランジスタ３８のゲートは、カラー線２７６に接続され、セル２２２〜２３２の第２の行の水平読み出しトランジスタ３８のゲートは、カラー線２７８に接続される。セル２３４〜２４４の第３の行の水平読み出しトランジスタ３８のゲートは、カラー線２８０に接続される。グレースケール線およびカラー線に電圧を印加することにより、メモリセル２１０〜２４４のうちの１つに格納された１ビットのデータを読み出すことができる。たとえば、メモリセル２１０に格納されたデータを読み出すため、起動電圧レベルが、グレースケール線２６４およびカラー線２７６に印加される。電圧は、トランジスタ３６および３８をオンにし、データが、左読み出しビット線５６を介して読み出されることができるようにする。
【００７７】
より規模が大きくなると、マトリクス１７４は、Ｍ×６のグレースケール線を有する。６個のグレースケール線のセットは、マトリクス１７４全体におけるすべての画素１７６に共通である。同様に、Ｍ×３のカラー線がある。３個のカラー線のセットは、マトリクス１７４全体のすべての画素１７６に共通である。画素１７６の特定のメモリセルが読み出しのためにアクセスされるとき、マトリクスの画素１７６のそれぞれにある対応するメモリセルがアクセスされるよう、読み出し操作が実行される。
【００７８】
画素１７６のそれぞれに格納された１８ビットすべてを読み出すため、メモリセル２１０〜２４４を任意の順番で読み出すことができる。しかし、ランダム方式でメモリセル２１０〜２４４をアクセスするとき、潜在的な問題が存在する。交互方式でメモリセルの垂直および水平読み出しトランジスタ３６および３８をアドレスすることにより、そのメモリセルの読み出しトランジスタ３６および３８の間にキャパシタンス電荷が蓄積されることがある。このキャパシタンス電荷は、メモリセルの読み出しトランジスタ３６および３８の間に、別のメモリセルを読み出すときに捕捉される電荷である。格納されたデータがキャパシタンス電荷に露出されるとき、キャパシタンス電荷が、そのメモリセルに格納されたデータを劣化させることがある。たとえば、メモリセル２１０は、記憶トランジスタ３４に格納された「１」を持つことができ、これは、記憶トランジスタ３４に蓄えられた１．５Ｖの電荷により表される。左読み出しビット線５６に接続された他のメモリセルの「０」を読み出すため、カラー線２７６がアドレスされて水平トランジスタ３８をオンにするならば、ゼロの電圧が、セル２１０の読み出しトランジスタ３６および３８の間に捕捉される。さらに、垂直トランジスタ３６がアドレスされてグレースケール線２６４に接続された別のメモリセルをアクセスし、垂直読み出しトランジスタ３６をオンにするならば、メモリセル２１０の記憶トランジスタ３４に蓄積された１．５Ｖの電荷は、捕捉された電圧に電気的に接続されるときにほぼ１．３Ｖまで低下する。読み出しトランジスタ３６および３８が同様の方法で繰り返しアドレスされると、メモリセル２１０の記憶トランジスタ３４に格納された「１」は、メモリセル２１０がアクセスされる時に「０」として間違って読み出されるかもしれない程度にまで低下することがある。
【００７９】
上記のような潜在的なデータ劣化を防止するため、垂直読み出しトランジスタ３６および水平読み出しトランジスタ３８の間にあり、デュアルポートメモリセル２１０〜２４４のそれぞれにあるキャパシタンス電荷に対する露出を最小にするよう、読み出しシーケンスを選択することができる。潜在的なデータ劣化を考慮に入れた読み出しのタイミングシーケンスを図１０に示す。図１０の読み出しのタイミングシーケンスを、図７および図９を参照して説明する。図１０の上部にある６個の信号は、グレースケール線２６４〜２７４に印加されるパルスを表す。信号Ｓ_１０、Ｓ_１１、Ｓ_１２、Ｓ_１３、Ｓ_１４およびＳ_１５は、グレースケール線２６４、２６６、２６８、２７０、２７２および２７４にそれぞれ印加される信号である。下部にある３つの信号は、カラー線２７６〜２８０に印加されるパルスを表す。信号Ｓ_２０、Ｓ_２１およびＳ_２２は、カラー線２７６、２７８および２８０にそれぞれ印加される信号をそれぞれ表す。信号Ｓ_１０〜Ｓ_１５およびＳ_２０〜Ｓ_２２は、読み出しクロック発生器２００により供給される。期間ｔ＝０からｔ＝１８は、１つの読み出しサイクルを表す。
【００８０】
期間ｔ＝０からｔ＝３の間、信号Ｓ_１０は「高」であり、メモリセル２１０、２２２および２３４の垂直読み出しトランジスタ３６をオンにする。同じ期間中に、メモリセル２１０、２２２および２３４の水平読み出しトランジスタ３８が、順番にアドレスされる。ｔ＝０およびｔ＝１の間で、信号Ｓ_２０は、メモリセル２１０の水平読み出しトランジスタ３８をオンにし、メモリセル２１０に格納されたデータをアクセスする。同様に、ｔ＝１とｔ＝２の間で、信号Ｓ_２１は、メモリセル２２２の水平読み出しトランジスタ３８をオンにし、メモリセル２２２に格納されたデータをアクセスする。最後に、ｔ＝２からｔ＝３の間で、信号Ｓ_２２は、メモリセル２３４の水平読み出しトランジスタ３８をオンにし、メモリセル２３４に格納されたデータをアクセスする。ｔ＝３において、信号Ｓ_１０が降下し、メモリセル２１０、２２２および２３４の垂直読み出しトランジスタ３６をオフにする。ｔ＝３からｔ＝６の間、信号Ｓ_１１は「高」であり、メモリセル２１２、２２４および２３６の垂直読み出しトランジスタ３６をオンにする。ｔ＝３とｔ＝６の間で、カラー線２７６〜２８０は、再び信号Ｓ_２０〜Ｓ_２２により順番にアドレスされる。同様の方法で、メモリセル２１０〜２４４のすべてが、ｔ＝０からｔ＝１８の間に順番に読み出される。
【００８１】
図１０の読み出しシーケンスの重要な特徴は、１つの読み出しサイクル（すなわち、ｔ＝０からｔ＝１８）の間に、メモリセル２１０〜２４４のそれぞれの垂直読み出しトランジスタ３６が、１回だけオンにされるということである。このように、潜在的なデータの劣化が、読み出しサイクルの間に１回だけ起こる可能性があり、データが間違って読み出されるという程度にまでデータが劣化されないようにする。次の読み出しサイクルの間に垂直読み出しトランジスタをオンにしても、レジスタ画素５１のフルリフレッシュ（full refresh）機能により、その影響は取るに足らないものである。すなわち、メモリセルが同時に読み出されてリフレッシュされるので、それぞれのメモリセルが読み出しサイクルの間に１回読み出されてリフレッシュされてから、次の読み出しサイクルの前に、最初の読み出しサイクルの間の何らかのデータ劣化が補償される。
【００８２】
一体化表示装置１７２の読み出し操作に伴う他の問題は、読み出し／書き込みのデータ競合である。一体化表示装置１７２は、独立した読み出しおよび書き込み操作を可能にする。しかし、マトリクス１７４の画素１７６内のメモリセルを同時にアドレスして、同じメモリセルに書き込み同じメモリセルから読み出すということはできない。アクティブ読み出し期間の間は書き込みシーケンスを始めないことにより、データ競合を解決することができる。データ競合の問題に関係する信号を図１１に示す。信号２８２は、図７に示される読み出しクロック発生器２００により提供される読み出しクロック制御（rclk）信号である。信号２８４は、読み出しＤＲＡＭクロック発生器２０２によりrclk信号２８２から生成される読み出し／リフレッシュ制御（rrclk）信号である。信号２８６は、外部回路から書き込み制御回路１８２により受け取られる外部書き込みクロック制御（ewclk）信号である。最後の信号２８８は、一体化表示装置１７２の書き込み操作を実際に制御する修正された書き込みクロック制御（mwclk）信号である。mwclk信号２８８はrrclk信号２８４から生成され、ewclk信号２８６は書き込みクロック発生器１７８により生成される。
【００８３】
データ競合の危険な時間は、読み出し／リフレッシュ制御信号２８４が「高」の時のものである。したがって、危険な期間は、ｔＡおよびｔＢ、ｔＣおよびｔＤ、ｔＥおよびｔＦの間である。データ競合は、ewclk信号２８６の立ち上がりエッジが、危険な期間のうちの１つに重なる場合に起こることがある。図１１に示されるように、ewclk信号２８６の立ち上がりエッジが、危険な期間に重なる唯一の期間が、ｔＣおよびｔＤの間である。この期間の間、書き込み操作は、危険な期間が終わるまでmwclk信号２８８を遅延させることにより禁止される。他の時間の間、mwclk信号２８８はewclk信号２８６と同じであり、書き込み操作は進行することができる。説明した方法で書き込み操作を禁止することにより、書き込み／読み出しデータ競合が避けられる。
【００８４】
この発明による一体化表示装置の画素のマトリクスにおける液晶を駆動する方法を、図１２を参照して説明する。ステップ３００では、マルチビット画素データのフレームが、マトリクスの画素のそれぞれにあるメモリセルに伝えられる。それぞれのマルチビット画素データは、３色およびそれぞれの色あたり６ビットのグレースケール情報の１８ビットを有し、６ビットワードが、１つの色とそれに関連するグレースケールを表す。マルチビット画素データのフレームは、一度に１つのセグメント受け取られ、メモリセルに送られる。それぞれのセグメントは、マトリクスの画素の１行についての画素データを含む。第１のセグメントが受け取られ、２つのデータレジスタのうちの１つに一時格納される。第１のセグメントが第１のデータレジスタに格納された後、第２のセグメントが受け取られ、第２のデータレジスタに格納される。第１のセグメントは、一体化表示装置の書き込みビット線ドライバに送られ、書き込みビット線ドライバは、マトリクスにおける画素行に第１のセグメントをリレーする。書き込みビット線ドライバは、６ビット部分の第１のセグメントを画素のそれぞれにリレーし、第１のセグメントの３分の１が、並列方法で画素行に書き込まれるようにする。セグメントの格納および転送は、同時に実行されるのが好ましい。
【００８５】
第１のセグメントが書き込みビット線ドライバに送られ、第２のセグメントが受け取られて第２のデータレジスタに格納された後、第３のセグメントが受け取られ、第１のデータレジスタに格納される。さらに、第２のセグメントが、第２のデータレジスタから書き込みビット線ドライバに送られる。この交互方法において、マルチビット画素データのフレームのすべてのセグメントが受け取られ、通常の連続した流れで格納されて送られる。
【００８６】
ステップ３１０において、マルチビット画素データのフレームが、マトリクスの画素に書き込まれる。マルチビット画素データのフレームが書き込まれた後、画素マトリクス内のメモリセルが選択的にアクセスされ、ステップ３２０でそれぞれのメモリに格納されたデータのビットを順番に読み出すことにより、マルチビット画素データのフレームを表示する。メモリセルにおける潜在的なデータ劣化を最小にするため、順番に読み出すことは、それぞれのメモリセル内における直列にゲートされたトランジスタのうちの第１の読み出しトランジスタを、クロック読み出しサイクルの間に１回のみアドレスすることを含むのが好ましい。ステップ３３０の間、電界がマトリクスの画素における液晶に印加される。電界は、メモリセルに格納された画素データに対応する。
【００８７】
本発明は例として次の実施態様を含む。
【００８８】
（１）マルチビット画素データの複数の画素関連のビットを、画素のそれぞれに一体化されたメモリアレイの複数のメモリセルに送り、該マルチビット画素データのフレームの少なくとも主要部分を画素に伝えるステップと、
それぞれの前記メモリアレイが、前記複数の画素関連のビットを格納する容量を持ち、前記画素のそれぞれにおいて、前記複数の画素関連のビットが該メモリアレイのメモリセルに送られ、該画素関連のビットが該メモリセルに書き込まれるステップと、
前記メモリアレイのメモリセルを選択的にアクセスし、それぞれの画素内において、前記複数の画素関連のビットが、該それぞれの画素のメモリアレイから、選択された順番で読み出されるようにするステップと、
前記個々の画素からの前記複数の画素関連のビットの順序読み出しに基づいて、個々の画素内の液晶に電界を印加するステップと、
を含む表示装置の画素アレイの液晶を駆動する方法。
【００８９】
（２）前記マルチビット画素データを前記メモリセルに伝えるステップが、
前記マルチビット画素データのフレームの一部を、前記表示装置の第１および第２のレジスタに交互方式で一時格納し、前記マルチビット画素データのフレームが、概して連続した方法で前記第１および第２のレジスタを介してリレーされるようにするステップを含む上記（１）に記載の表示装置の画素アレイの液晶を駆動する方法。
【００９０】
（３）前記メモリセルに前記マルチビット画素データを伝えるステップが、前記第１および第２のレジスタに格納される前記マルチビット画素データのフレームの一部を、交互方式で前記画素のそれぞれにあるメモリセルに転送し、該交互方式が、前記第１および第２のレジスタに一時格納する前記ステップの交互方式と逆になるようにするステップを含む上記（２）に記載の表示装置の画素アレイの液晶を駆動する方法。
【００９１】
（４）前記複数の画素関連のビットを送るステップが、前記画素のそれぞれについて前記複数の画素関連のビットにより表される、包括的なセットの色およびグレースケール情報を送るステップを含む上記（１）に記載の表示装置の画素アレイの液晶を駆動する方法。
【００９２】
（５）前記複数の画素関連のビットを書き込むステップと、前記メモリアレイのセルを選択的にアクセスするステップが、独立したレートで実行される上記（１）に記載の表示装置の画素アレイの液晶を駆動する方法。
【００９３】
（６）前記表示装置の読み出し操作の状態を監視することにより、前記メモリセルの１つのセルについて実行される同時の読み出しおよび書き込み操作を禁止するステップを含む上記（１）に記載の表示装置の画素アレイの液晶を駆動する方法。
【００９４】
（７）前記同時の読み出しおよび書き込み操作を禁止するステップが、内部的に修正された書き込み信号を提供して、前記書き込み操作を制御するステップを含み、該内部的に修正された書き込み信号が、前記読み出し操作の状態と相互に関連する上記（６）に記載の表示装置の画素アレイの液晶を駆動する方法。
【００９５】
（８）前記メモリアレイのセルを選択的にアクセスする方法が、前記選択された順番に関連する読み出し信号を生成するステップを含み、該読み出し信号が、前記それぞれの画素内のメモリアレイのセルにおけるデータ劣化を最小にするよう構成される上記（１）に記載の表示装置の画素アレイの液晶を駆動する方法。
【００９６】
（９）前記選択された順番に関連する読み出し信号を生成するステップが、前記メモリアレイのセルに前記読み出し信号を提供するステップを含み、前記メモリアレイのそれぞれのセル内における直列にゲートされたスイッチのうちの第１の読み出しスイッチがアクセスされるのを、読み出しサイクルの間に１回に制限するようにした上記（８）に記載の表示装置の画素アレイの液晶を駆動する方法。
【００９７】
（１０）画素データのそれぞれが色およびグレースケールを表すビットを有しており、前記一体化表示装置によりホストシステムから複数の該画素データを受け取るステップと、
画素レベルにおいて、前記複数の画素データを前記画素マトリクスに並列方法で送り、前記ビットが前記画素のそれぞれに一括して送られ、該ビットが前記画素内のメモリセルに格納されるステップと、
前記画素のそれぞれにあるそれぞれのメモリセルを個々にアドレスして、前記画素のそれぞれにあるメモリセルに格納された前記ビットを読み出し、該ビットが、予め選択された順番で読み出されるようにするステップと、
前記メモリセルから読み出された前記ビットに応答して、前記画素マトリクス内の液晶に電界を印加するステップと、
を含む一体化表示装置の画素マトリクスの液晶を駆動する方法。
【００９８】
（１１）前記画素のそれぞれにあるそれぞれのメモリセルを個々にアドレスするステップが、
前記それぞれのメモリセル内における直列にゲートされた第１および第２のスイッチを電気的に起動し、該第１および第２のスイッチの両方が閉じられるようにするステップを含む上記（１０）に記載の一体化表示装置の画素マトリクスの液晶を駆動する方法。
【００９９】
（１２）前記第１および第２のスイッチを電気的に起動するステップが、前記予め選択された順番の間に１回だけ、前記第１のスイッチを閉じるステップを含む上記（１１）に記載の一体化表示装置の画素マトリクスの液晶を駆動する方法。
【０１００】
（１３）前記複数の画素データを転送するステップが、前記ビットの読み出しのステップに従って、前記画素内のメモリセルに前記複数の画素データを書き込み、同じメモリセルに対する同時の書き込みおよび読み出しが起こらないようにする上記（１０）に記載の一体化表示装置の画素マトリクスの液晶を駆動する方法。
【０１０１】
（１４）前記一体化表示装置内のフレームバッファに、前記ホストシステムから受け取った前記複数の画素データを一時記憶するステップを含む上記（１０）に記載の一体化表示装置の画素マトリクスの液晶を駆動する方法。
【０１０２】
（１５）前記複数の画素データを一時格納するステップおよび前記複数の画素データを転送するステップが、同時に起こる方法で実行される上記（１４）に記載の一体化表示装置の画素マトリクスの液晶を駆動する方法。
【０１０３】
（１６）前記複数の画素データを一時記憶するステップが、前記複数の画素データを、前記フレームバッファの第１および第２のレジスタに交互方式で格納するステップを含む（１４）に記載の一体化表示装置の画素マトリクスの液晶を駆動する方法。
【０１０４】
（１７）画素アレイであって、それぞれの画素が液晶および複数のメモリセルを有し、それぞれのメモリセルが書き込みビット線および読み出しビット線に接続され、該メモリセルが、読み出しおよび書き込み操作に関して独立してアクセスされることができる画素アレイと、
前記画素アレイに操作上接続され、外部ソースから受け取ったデジタル画像データを前記画素アレイに選択的にリレーするデータバッファ手段であって、前記外部ソースから前記デジタル画像データを受け取るための入力を持つデータバッファ手段と、
前記データバッファ手段に接続され、前記データバッファ手段から前記画素アレイに前記デジタル画像データを転送するビット線ドライバであって、複数の書き込みビット線により前記画素に接続され、前記デジタル画像データの画素関連のビットが、並列方法で前記それぞれの画素に送られるようにするビット線ドライバと、を備える液晶表示装置。
【０１０５】
（１８）前記データバッファ手段が、第１および第２のデータ格納手段を備え、前記外部ソースからのデジタル画像データの一部を受け取り、該デジタル画像データの一部を、交互方式で前記ビット線ドライバに送る上記（１７）に記載の液晶表示装置。
【０１０６】
（１９）前記画素アレイに操作上接続される読み出し信号生成手段を備え、前記画素アレイに読み出し信号を提供して、前記それぞれの画素内のメモリセルにアクセスし、該読み出し信号が予め決められた順番に対応して、前記読み出し操作の間に前記メモリセルにアクセスする上記（１７）に記載の液晶表示装置。
【０１０７】
（２０）前記画素アレイに操作上接続される書き込み信号生成手段を備え、前記画素アレイに書き込み信号を提供し、前記読み出し信号生成手段に接続されて、前記読み出し信号に応答した前記書き込み信号を生成する上記（１９）に記載の液晶表示装置。
【０１０８】
【発明の効果】
ＬＣＤ装置の操作により通常課せられるデータレートおよびバンド幅の条件を緩和することができる。
【図面の簡単な説明】
【図１】この発明による、デュアルポートのダイナミックランダムアクセスメモリの概要図。
【図２】この発明による、1/2Ｖセンスの１８ビットレジスタの画素の概要図。
【図３】この発明による、１８ビットレジスタ画素のリフレッシュ／読み出しのタイミングシーケンスを示す図。
【図４】この発明による、１８ビットレジスタ画素のＤＣ平衡のタイミングシーケンスを示す図。
【図５】この発明による、１８ビットレジスタ画素の書き込み／リフレッシュのタイミングシーケンスを示す図。
【図６】この発明による、1/2Ｃセンス方式の２４ビットレジスタ画素の概要図。
【図７】図１のメモリセルを取り入れた一体化表示装置のブロック図。
【図８】書き込みワード線への接続をもつ１８個のメモリセルのすべてを示す、図２の１８ビットレジスタ画素の概要図。
【図９】グレースケール線およびカラー線への接続を含む、図８の１８ビットレジスタ画素の概要図。
【図１０】潜在的なデータ劣化を最小にする１８ビットレジスタ画素の読み出し切替えシーケンスを示す図。
【図１１】読み出し／書き込みデータ競合を禁止するデータ競合制御のタイミングシーケンスを示す図。
【図１２】この発明による、一体化表示装置の画素マトリクスの液晶を駆動する方法を示す流れ図。
【符号の説明】
１２ 書き込みビット線
１４ 書き込みワード線
１８ 読み出しグレースケール線
２２ 読み出しカラー線
２４ 読み出しビット線
３２ 書き込みトランジスタ
３４ 記憶トランジスタ
３６ 垂直読み出しトランジスタ
３８ 水平読み出しトランジスタ

Claims (17)

1. デジタル表示装置の画素アレイの液晶を駆動するための方法であって、
   マルチビット画素データのフレームの少なくとも主要部分を画素に伝えるステップであって、該マルチビット画素データの複数の画素関連のビットを、画素のそれぞれに一体化されたメモリアレイの複数のメモリセルに送ることを含むステップと、
   前記画素のそれぞれにおいて、前記複数の画素関連のビットが送られた前記メモリアレイのメモリセルに、該複数の画素関連のビットを書き込むステップであって、それぞれの該メモリアレイは、前記複数の画素関連のビットを格納する容量を有している、ステップと、
   それぞれの前記画素内において、前記複数の画素関連のビットの各々が、それぞれの前記画素のメモリアレイから、選択された順番で読み出されるように、該メモリアレイのメモリセルの各々を選択的にアクセスするステップであって、前記選択された順番に関連する読み出し信号を発生することと、それぞれの前記メモリセル内における直列接続された垂直読み出しトランジスタおよび水平読み出しトランジスタのうちの選択された読み出しトランジスタが、読み出しサイクルの間、１回だけアクセスされるように制限されるように、前記読み出し信号を前記メモリセルに提供することと、を含み、前記読み出し信号は、それぞれの前記画素の前記メモリアレイのメモリセルにおけるデータ劣化を最小にするよう構成される、ステップと、
   それぞれの前記画素からの前記複数の画素関連のビットの順序読み出しに基づいて、それぞれの前記画素内の液晶に電界を印加するステップと、
   を含む、方法。
2. 前記伝えるステップは、前記マルチビット画素データのフレームが、ほぼ連続的に、第１および第２のレジスタを介してリレーされるように、前記マルチビット画素データのフレームの各部分を、前記表示装置の前記第１および第２のレジスタに交互に一時的に格納するステップを含む、請求項１に記載の方法。
3. 前記伝えるステップは、前記第１および第２のレジスタに格納された前記マルチビット画素データのフレームの各部分を、交互に、各前記画素の前記メモリセルに転送するステップをさらに含み、該転送における交互の順番は、前記第１および第２のレジスタへの前記各部分の一時的な格納における交互の順番とは逆である、請求項２に記載の方法。
4. 前記マルチビット画素データの複数の画素関連のビットを、画素のそれぞれに一体化されたメモリアレイの複数のメモリセルに送ることが、それぞれの前記画素について前記複数の画素関連のビットにより表される、包括的な一組の色およびグレースケール情報を送ることを含む、請求項１に記載の方法。
5. 前記複数の画素関連のビットを書き込むステップおよび前記メモリアレイのメモリセルの各々を選択的にアクセスするステップが、独立したレートで実行される、請求項１に記載の方法。
6. 前記表示装置の読み出し操作の状態を監視することにより、前記メモリセルのうちの１つのメモリセルについて実行される同時の読み出しおよび書き込み操作を禁止するステップをさらに含む、請求項１に記載の方法。
7. 前記同時の読み出しおよび書き込み操作を禁止するステップが、内部的に修正された書き込み信号を提供して前記書き込み操作を制御するステップを含み、該内部的に修正された書き込み信号は、前記読み出し操作の状態と相互に関連する、請求項６に記載の方法。
8. 一体化表示装置の画素マトリクスの液晶を駆動するための方法であって、
   前記一体化表示装置が、ホストシステムから、複数の画素データを受け取るステップであって、該画素データのそれぞれは、色およびグレースケールを表すビットを有している、ステップと、
   前記ビットが、画素のそれぞれに一括して送られて、該ビットが、該画素内のメモリセルに格納されるように、画素レベルにおいて、前記複数の画素データを前記画素マトリクスに並列で転送するステップと、
   前記ビットが、予め選択された順番で読み出されるように、それぞれの前記画素内の前記メモリセルに格納された前記ビットを読み出すステップであって、各前記メモリセル内における直列接続された垂直読み出しトランジスタおよび水平読み出しトランジスタを、該垂直読み出しトランジスタおよび水平読み出しトランジスタの両方が閉じられるように電気的に起動することにより、それぞれの前記画素内の各メモリセルを個別にアドレスすることを含む、ステップと、
   前記メモリセルから読み出された前記ビットに応答して、前記画素マトリクス内の液晶に電界を印加するステップと、
   を含む、方法。
9. 前記垂直読み出しトランジスタおよび前記水平読み出しトランジスタを電気的に起動することが、前記予め選択された順番の間に１回だけ、一方の読み出しトランジスタを閉じることを含む、請求項８に記載の方法。
10. 前記複数の画素データを前記画素マトリクスに並列で転送するステップが、同じ前記メモリセルに対する同時の書き込みおよび読み出しが起こらないように、前記ビットを読み出すステップに従って、前記画素内のメモリセルに前記複数の画素データを書き込むステップを含む、請求項８に記載の方法。
11. 前記一体化表示装置内のフレームバッファに、前記ホストシステムから受け取った前記複数の画素データを一時的に格納するステップをさらに含む、請求項８に記載の方法。
12. 前記複数の画素データを一時的に格納するステップおよび前記画素マトリクスに並列で転送するステップが、同時に実行される、請求項１１に記載の方法。
13. 前記複数の画素データを一時的に格納するステップが、前記複数の画素データを、前記フレームバッファの第１および第２のレジスタに交互に格納するステップを含む、請求項１１に記載の方法。
14. 液晶表示装置において、
    画素アレイであって、それぞれの画素は、液晶および複数のメモリセルを有しており、それぞれの該メモリセルは、該メモリセルが読み出しおよび書き込み操作に関して独立してアクセスされることができるように、独立してアドレス可能な垂直読み出しトランジスタおよび水平読み出しトランジスタの直列接続を介して接続された書き込みビット線および読み出しビット線を有している、画素アレイと、
    前記画素アレイに操作上接続され、外部ソースから受け取ったデジタル画像データを前記画素アレイに選択的にリレーするデータバッファ手段であって、該外部ソースから該デジタル画像データを受け取るための入力を有している、データバッファ手段と、
    前記データバッファ手段に接続され、該データバッファ手段から前記画素アレイに前記デジタル画像データを転送するビット線ドライバであって、前記デジタル画像データの画素関連のビットが、それぞれの前記画素に並列に送られるように、複数の書き込みビット線により該画素に接続されるビット線ドライバと、
    を備えている液晶表示装置。
15. 前記外部ソースからの前記デジタル画像データの各部分を受け取り、前記デジタル画像データの各部分を前記ビット線ドライバに交互に送る第１および第２のデータ格納手段を、前記データバッファ手段が備えている、請求項１４に記載の液晶表示装置。
16. 前記画素アレイに操作上接続され、前記画素アレイに読み出し信号を提供してそれぞれの前記画素の前記メモリセルにアクセスする読み出し信号発生手段をさらに備えており、該読み出し信号は、該読み出し操作の間、前記メモリセルにアクセスするための予め選択された順番に対応している、請求項１４に記載の液晶表示装置。
17. 前記画素アレイに操作上接続され、該画素アレイに書き込み信号を提供する書き込み信号発生手段をさらに備え、前記書き込み信号発生手段は、前記読み出し信号発生手段に接続されて、該読み出し信号に応答して前記書き込み信号を発生する、請求項１６に記載の液晶表示装置。

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