JP4584386B2 - 表示装置のピクセルセルを駆動する方法及び液晶ディスプレイ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に液晶ディスプレイに関し、特に、ビデオデータを記憶可能な液晶ディスプレイに関する。
【0002】
【従来の技術】
液晶ディスプレイ(LCD)は、電子ディスプレイの人気のある形態になってきている。LCDは、2枚のガラスに挟まれた液晶で構成される。結晶は、通常の状態では、液晶を光が容易に透過するように整列可能であるが、電界が存在すると、液晶はその整列を変え、結晶を通る光の光量が大幅に減少する。LCD上の異なる「ピクセル」または別個の領域において電界を与えることによって、LCD上に画像を形成することができる。LCDは、1,228,800を上回るピクセルを備えることができる。LCDの解像度は、LCD配列におけるピクセルの密度と直接関係する。
【0003】
LCDにおいて商業的に活用される液晶には代替のタイプが多数ある。第1の主要なタイプはツイストネマティック(twisted nematic)液晶といわれる。ツイストネマティック液晶を備えたLCDは、コントラストの高い画像をもたらす。しかしながら、ツイストネマティック液晶を備えたLCDは、視野角が比較的狭く、分子の回転速度が遅い。第2のタイプの液晶は、強誘電性液晶といわれる。強誘電性液晶を備えたLCDは、そのセルギャップが1〜2ミクロンと小さいため、視野角はより広い。さらに、強誘電性液晶ディスプレイ(FLCD)は、分子の回転速度がより高速であり、典型的には、50〜100マイクロ秒の範囲である。
【0004】
典型的なFLCDは、強誘電性液晶を含む構造で被覆されたディスプレイチップと、発光体(illuminator)と、視認用光学機器(viewing optics)と、を含む。従来のFLCDの動作は、ホストコンピュータと外部フレームバッファメモリにより支援される。FLCD上でカラー画像を表示するためには、1フレームの画像データを、ホストコンピュータから外部フレームバッファメモリに転送する。外部フレームバッファメモリは、マルチビットのピクセルデータをFLCD内の各ピクセルに供給する。該フレームのピクセルデータにより表現されるカラー画像は、FLCDの各ピクセルに、そのマルチビットのピクセルデータを外部フレームバッファメモリからロードする連続処理が行われた結果、FLCDに表示される。典型的には、FLCDにおける各ピクセルは、図1に示すように、1ビット記憶レジスタ10と、ピクセルドライバ12と、を有する。したがって、各ピクセルにおいてある特定輝度を有する特定カラーを表示するためには、外部フレームバッファメモリは、ビット線14およびワード線16を通して、一連の1ビットのピクセルデータをピクセルに供給する必要がある。所望のカラーを所望の輝度で生成するためにFLCDの各ピクセルに必要なビット数は、おそらく24ビット以上である(たとえば、1色当たり8ビットのグレイスケールを備えた3色)。画像を表示するために必要となるデータに加えて、ピクセルが所望の画像を表示した後に同一または反対のDCバランスデータを各ピクセルに伝達する必要がある。DCバランスは、液晶の寿命を延ばすために活用され、当該技術において周知である。DCバランスデータはFLCDにより視覚的に表示されないが、依然としてこのデータは、外部回路からピクセルに供給される。
【0005】
転送されるピクセルデータにより、発光体からの光は、視認用光学機器に向かって反射されるか、あるいはそれからそらされる。FLCDの各ピクセルは、発光体と協働して時変調マイクロミラーとして作用してカラー画像を生成するが、これはピクセルデータのビット値により決定される。カラー画像の品質は、ピクセルの密度、各ピクセルに転送されるピクセルデータにおける色関連のビットの数、そしてピクセルに対するピクセルデータのデータ転送速度により決定される。1ビット記憶レジスタを有するFLCDで高品質のカラー画像を表示するために、外部フレームバッファメモリからそれぞれのピクセルへの高帯域幅データリンクが、表示データおよびDCバランスデータを転送するために必要とされる。しかしながら、高帯域幅データリンクは高価であり、潜在的にノイズが多く、大量の電力を必要とする。
【0006】
Kobayashiらの「Liquid Crystal Display Device」と題する米国特許第4,432,610号(以下、Kobayashiと記載する)は、ピクセル内に各種記憶素子を備えたLCDについて記載している。Kobayashiに記載された記憶素子は、すべて1ビット記憶素子である。1つのLCDに1ビットの記憶レジスタで問題となるのは、LCDに高解像度の画像を表示するためにピクセルのデータビットを高速のデータ転送速度で連続して供給する必要があることである。データ転送速度が十分に高速でないと、LCD配列のサイズ、表示フレームレートおよび/または1フレーム当たりに転送し得るピクセルデータのビット数に制限が生じる。これらの物理的制限は、表示画像の品質に影響を及ぼす。
【0007】
1ビット記憶素子を備える別のLCDが、Parksの「Liquid Crystal Display with Integrated Frame Buffer」と題する米国特許第5,471,225号に記載されている。ParksのLCDにおける1ビット記憶素子は、3個のトランジスタと、2個の抵抗器とで構成されるスタティックランダムアクセスメモリ(SRAM)セルである。SRAMセルにより、LCDは、リフレッシュなしでいつまでも画像を表示させることができる。しかしながら、KobayashiのLCDについて上述したデータ転送速度の問題は、ParksのLCDにおいても存在する。
【0008】
Yamaguchiらの「Display Device」と題する米国特許第5,627,557号(以下、Yamaguchiと記載する)は、LCDに関する改良したピクセルを記載している。ピクセルは、第1の表示データビットを記憶しながら第2の表示データビットを表示する回路を含む。さらに、Yamaguchiは、DCバランスに利用し得る、負の走査信号を保持するサンプルホールドキャパシタを含むピクセルセルに組み込まれた回路を開示している。ピクセルセル内の表示データと同時にDCバランスデータを保持しながら、該DCバランスデータを外部駆動回路により作成して、ピクセルセルのビット線を通じて外部フレームバッファから転送する。
【0009】
【発明が解決しようとする課題】
フレームバッファと表示ピクセル間の高帯域幅リンクの費用、および高解像度のビデオ画像を生成するために必要となる大量の表示データを鑑みるに、表示データおよびDCバランスデータをピクセルセルに転送する要件を少なくすることのできるピクセルセルが必要とされている。
【0010】
【課題を解決するための手段】
ピクセルセルに対するデータ転送要件を低減する方法および装置は、外部フレームバッファまたは表示データの他のソースからピクセルに転送される表示データを利用することによって、各ピクセルセルが、それ自身のDCバランスデータを生成する回路を備える、ピクセル配列を伴う。各ピクセルセルは、2つの別個の記憶ノードに分岐する初期記憶ノードを含み、分岐された第1のノードが、ピクセルの表示条件を決定するために用いられるデータを記憶するために使用され、分岐された第2のノードが、DCバランスデータを生成し、保持するために使用される。表示データを表示の目的でピクセルにより一旦使用してしまうと、DCバランスデータはピクセルに対して多重化され、このDCバランスデータに従ってピクセルが駆動される。DCバランスデータを外部ソースからピクセルセルに転送するのではなく、ピクセルセル内でDCバランスデータを生成することによって、ピクセルセルに対するデータ転送の負荷は約二分の一に減少する。
【0011】
好適な実施形態において、2ビットのメモリおよびDCバランス生成機能を備えたピクセルセルは、入力記憶ブロックと、フレーム転送ブロックと、駆動記憶ブロックと、DCバランスブロックと、マルチプレクサと、ピクセルドライバと、を含む。入力記憶ブロックは、書き込みビット線(write bit line)および書き込みワード線(write word line)を通じて外部ディスプレイバッファから受信される1ビットの表示データを記憶する回路を含む。入力記憶ブロックは、3つのNMOSトランジスタからなり、該トランジスタは、ダイナミック記憶ノードを生成するように構成される。さらに、入力記憶ブロックは、リセット信号が活性化すると、ダイナミック記憶ノードをリセットするグローバルリセット信号を供給する。入力記憶ブロックの動作には、選択された書き込みワード線にパルスを送出して、書き込みビット線から記憶ノードにビットを読み出すことができるようにすることが含まれている。
【0012】
フレーム転送ブロックは、データをピクセルドライバにスクロールするのではなく、ピクセルセル配列のすべてのピクセルドライバに全フレームのデータを同時に転送することを可能にする回路である。フレーム転送は、グローバルタイミングブロックから受信されるグローバル転送信号(図ではgtと記載)によってトリガされる。フレーム転送ブロックは、2つのNMOSトランジスタと、1つのダイナミック記憶ノードからなる。この2つのNMOSトランジスタは、ダイナミック記憶ノードから分かれた2本の別個の導電経路に配設され、一方の導電経路は、駆動記憶ブロックと接続し、他方の導電経路は、DCバランスブロックと接続する。
【0013】
駆動記憶ブロックは、ピクセルを駆動するためにピクセルドライバにより用いられる1ビットの表示データを保持するダイナミック記憶ノードである。駆動記憶ブロックは、フレーム転送ブロックの一方の分岐にあるトランジスタのドレインからピクセルドライバにあるトランジスタのゲートに延設する電流の経路により形成される。駆動記憶ブロックは、入力記憶ブロックからピクセルドライバに表示データを送るように機能する。入力記憶ブロックに記憶された表示データビットと、駆動記憶ブロックに記憶された表示データビットを組み合わせることで、2ビットのメモリを備えたピクセルセルを作成する。
【0014】
DCバランスブロックは、入力記憶ブロックから受信される表示データの分岐からDCバランスデータを生成する。DCバランスブロックは、各々のピクセルを駆動する時機がくるまでDCバランスデータを記憶する。DCバランスブロックは、4つのNMOSトランジスタからなり、これらを接続して2つのダイナミック記憶ノードを作成する。第1の記憶ノードは、フレーム転送中に表示データを受信し、第2の記憶ノードは、フレーム転送中に受信される表示データに応答して生成されるDCバランスデータを記憶する。
【0015】
マルチプレクサブロックは、駆動記憶データおよびDCバランスデータをいつピクセルドライバにより受信するかを制御する。マルチプレクサブロックは、2つのNMOSトランジスタからなり、一方のトランジスタは、駆動記憶ブロックを既知の状態にリセットするよう動作し、他方のトランジスタは、DCバランスブロックと駆動記憶ブロックとの切換えとして動作する。ピクセルドライバをDCバランスブロックから制御するためには、この2つのトランジスタの一方において反転信号(図ではinvと記載)をパルス駆動し、DCバランスデータをピクセルドライバに転送する。
【0016】
ピクセルドライバブロックは、駆動記憶ブロックから表示データを、DCバランスブロックからDCバランスデータをそれぞれ受信する。ピクセルドライバは、受信した表示データまたはDCバランスデータに応じてピクセルに供給される電圧を制御する。ピクセルドライバブロックは、1つのNMOSトランジスタと、1つのPMOSトランジスタからなり、これらを接続してダイナミック記憶ノードを形成する。ダイナミック記憶ノードがピクセルドライバにおいて遷移を誘発するかしないかにより、液晶を駆動する電圧が決定される。
【0017】
単一ピクセルセルの動作では、一連のリセットおよびプリチャージの段階に次いで、表示データを読み取り、表示データをピクセルドライバに転送することが必要になる。初期のリセット/プリチャージ段階には、駆動記憶ブロックを既知の状態にリセットし、DCバランスブロックを既知の状態にリセットおよびプリチャージし、ピクセルドライバを既知の状態にプリチャージすることが含まれる。データの入力記憶ブロックへの書き込みには、書き込みワード線をパルス駆動し、データビットを書き込みビット線から入力記憶ブロックに渡すことを可能とすることが含まれる。このデータビットが「1」であれば、入力記憶ノードは高電圧に充電され、逆に、データビットが「0」であれば、入力記憶ノードは低電圧に充電される。ピクセルセル動作は、入力記憶ブロックに書き込まれるのが「1」か「0」かによってわずかに異なるので、2通りの状況についてそれぞれ説明するが、「1」ビットの場合を先に、「0」ビットの場合を次に説明する。
【0018】
記憶された「1」ビットの表示データを入力記憶ブロックからピクセルドライバに転送するために、グローバル転送信号をパルス駆動することによりグローバル転送ブロックの各トランジスタを活性化する。グローバル転送信号をパルス駆動することにより、駆動記憶ブロックとDCバランスブロックとに高電圧信号を同時に転送する。駆動記憶ブロックにおける高電圧信号により、ピクセルドライバのトランジスタが活性化され、ピクセルドライバの記憶ノードをプリチャージされた高電圧から低電圧に遷移する。ピクセルドライバにおける記憶ノードの高電圧から低電圧への遷移は、「1」ビットのピクセルを駆動することと同等である。また、駆動記憶ブロックにおける高電圧信号も同時にDCバランスブロックに転送され、該ブロックにおける第1の記憶ノードが低電圧から高電圧に遷移される。低電圧から高電圧への遷移によりトランジスタが活性化され、第2のノードが高電圧から低電圧に降下し、これによって、次にピクセルドライバに転送されるDCバランスデータが生成される。
【0019】
「1」ビットを所望の時間ピクセルドライバで表示した後、DCバランスデータに応じてピクセルを駆動することが必要である。既知のようにDCバランスデータを書き込み線から書き出すのではなく、ピクセルセルが、内部生成されるDCバランスデータを用いてピクセルセルを駆動する。DCバランスデータの使用では、駆動記憶ノードを既知の状態まで降下し、ピクセルドライバを既知の状態まで充電するというリセット/プリチャージ動作が必要となる。リセット/プリチャージ動作が完了すると、マルチプレクサ内の反転信号をパルス駆動することにより、新たに生成したDCバランスデータをDCバランスブロックからピクセルドライバに転送する。反転信号は、DCバランスブロックの第2のノードにおいて保持された低電圧電荷をピクセルドライバに対して解放し、該ノードが低電圧のため、この電荷は、ピクセルドライバのプリチャージされたノードに何の影響も与えない。この結果、表示データの反転である電圧にピクセルを駆動し、これによって、ピクセル内で生成されたデータでDCバランスを達成する。
【0020】
「0」ビットを最初に入力記憶ブロックに書き込む場合、グローバル転送信号が活性化されると、駆動記憶ブロックとDCバランスブロックは、同時に低電圧信号をそれぞれ受信する。駆動記憶ブロックにより受信された低電圧信号は、ピクセルドライバに転送されるが、ピクセルドライバの記憶ノードを高電圧から低電圧に遷移させない。同様に、DCバランスブロックに転送される低電圧信号によっても、DCバランスブロック内の第2記憶ノードは高電圧から低電圧に遷移されない。
【0021】
「0」ビットを所望の時間間隔でピクセルドライバにより表示した後、DCバランスのリセット/プリチャージ動作が開始される。表示された「1」ビットの場合のように、DCバランスのリセット/プリチャージ動作には、駆動記憶ブロックを既知の状態にリセットし、ピクセルドライバを既知の状態までプリチャージすることが含まれる。DCバランスのリセット/プリチャージ動作が完了すると、マルチプレクサにおいて反転信号がパルス駆動され、DCバランスブロックの第2ノードに記憶されたDCバランスデータがピクセルドライバに転送される。DCバランスブロック内の記憶ノードが高電圧に充電されるので、ピクセルドライバが高電圧から低電圧に遷移し、これによってピクセルを表示データとして反対の信号で駆動する。
【0022】
本発明の利点としては、1ビットの表示ピクセルよりも発光効率が向上し、色のちらつきを可能な限り除去し、表示フレームレートを低減し、ピクセルセルインタフェース帯域幅の要件に対してフレームバッファを約半分に減少することが挙げられる。1ビットピクセルと比べて2ビットピクセルの他の利点は、2ビットピクセルにより、表示のスクロールからグローバル転送表示に動作を変更可能としたことである。
【0023】
【発明の実施の形態】
図2は、本発明による単一ピクセルセル20のブロック図である。図2のピクセルは、ピクセルマトリックスにおける1つのピクセルセルであって、これらのピクセルを組み合わせて表示装置を形成する。図2の各ブロックをそれぞれ説明し、次いで本発明によるピクセルセルの全体動作を説明する。
【0024】
液晶ディスプレイ(LCD)の技術分野において知られているように、各ピクセルセルには、外部駆動回路および/またはディスプレイバッファ24から書き込みビット線(wbl)26および書き込みワード線(wwl)28を介してデータが供給される。書き込みビット線はデータ線としても知られ、表示データを「1」および「0」として表すピクセルに電圧を供給する。書き込みワード線は走査信号線としても知られ、データをいつ書き込みビット線から読み出すかを制御する機構を提供する。全ディスプレイには、書き込みビット線と書き込みワード線のマトリクスが含まれ、これがピクセルセル配列と接続され、ディスプレイにおける各ピクセルの制御をそれぞれ行っている。
【0025】
グローバルタイミングブロック32は、従来の周辺システムであって、表示装置におけるすべてのピクセルのタイミングを制御する。従来のタイミング信号に加えて、グローバルタイミングブロックは、グローバルリセット信号、グローバル転送信号および各ピクセルの反転信号を生成する。グローバルリセット、グローバル転送の各信号および反転信号は本発明に固有のものであり、詳細を後述する。
【0026】
入力記憶ブロック30は、データビットを記憶する回路を含む。このデータビットを本明細書全体を通して入力ビットと呼び、これがディスプレイバッファ24から受信されて新たな表示データビットとなり、ピクセルを駆動するために用いられる。図2のピクセルセルの好ましいピクセルセル回路レイアウト60を図3に示し、破線ボックス70により入力記憶ブロックを識別する。入力記憶ブロックは、3つのNMOSトランジスタQ1、Q2およびQ3からなり、a1においてダイナミック記憶ノードを作成するように構成される。Q1のソースは、書き込みビット線66と接続され、Q1のゲートは、書き込みワード線68と接続される。Q1のドレインは、Q2のソースおよびQ3のソースと接続される。Q2のゲートは、グローバルリセット信号を受信するように接続され、Q2のドレインは、アースと接続される。Q3は、記憶コンデンサとして機能し、Q3は、ゲートがVDD(典型的には5ボルト)と接続され、ドレインがノードb1と接続される。
【0027】
入力記憶ブロックの動作により、書き込みワード線をパルス駆動して書き込みビット線からビットを読み出すことができる。書き込みビット線が高電圧であると、ノードa1は高電圧になり、Q3により高電圧に保持される。グローバルリセット信号(リセット、図ではresetと記載)は、ディスプレイを初期化してフレームブランキングを行うか、あるいはテストおよびピクセル配列のキャリブレーションを行うために用いられる、ここで、全配列を、表示データのソースと接続する必要なく既知の状態に活性化することができる。グローバルリセット信号は、配列におけるあらゆるピクセルの入力記憶ブロックをリセットする能力を有することから「グローバル」である。
【0028】
図2に戻って、フレーム転送ブロック36は、従来技術のようにデータをピクセルにスクロールするのではなく、全フレームのデータを配列内のあらゆるピクセルに同時に転送可能な回路である。フレーム転送は、グローバルタイミングブロック32から受信したグローバル転送信号によりトリガされる。フレーム転送ブロック36の好ましい回路レイアウトを図3において破線ボックス76により示す。フレーム転送ブロックは、2つのNMOSトランジスタQ4およびQ5と、1つのダイナミック記憶ノードb1からなる。図示のように、Q3のドレインは、ノードb1において2つの別個の導電経路72および74に分かれる。一方の導電経路72は、入力記憶ブロックからQ4、そして駆動記憶ブロック40および80へと進み、他方の導電経路74は、入力記憶ブロックからQ5、そしてDCバランスブロック44および84へと進む。Q4およびQ5のいずれのゲートもグローバル転送信号によりトリガされ、これによりノードb1のデータをノードc1およびd1に転送し得る。すなわち、グローバル転送信号がパルス駆動されるときにノードb1が高電圧であれば、ノードc1およびd1は高電圧になり、グローバル転送信号がパルス駆動されるときにノードb1が低電圧であると、ノードc1およびd1は、プリチャージされた低電圧状態に維持される。表示データをピクセルドライバにフレーム単位で転送可能とすることでブランクフレームの必要がなくなり、カラービットをインターリーブして色のちらつきを最小限に抑えることができる。
【0029】
図2を参照して、駆動記憶ブロック40は、ピクセルドライバ52により使用される表示データビットを保持する記憶ノードである。表示データビットは駆動ビットと呼ばれ、好ましくは高電圧または低電圧のいずれかとして表される。駆動記憶ブロックは、図3において破線ボックス80により示され、いかなるトランジスタも含まない。ダイナミック記憶ノードc1により識別される駆動記憶ブロックは、Q4のドレインからQ11のゲートに延設する電流の経路により形成される。動作時、トランジスタQ10の信号pc2からのパルスにより予めノードc1を低電圧に設定することができ、ノードc1が高電圧になるとQ11のゲートが活性化される。入力記憶ブロックに記憶される入力ビットと、駆動記憶ブロックに記憶される表示ビットとを組み合わせて、ピクセルセルに2ビットのメモリを提供する。
【0030】
図2に示すDCバランスブロック44は、入力記憶ブロック30から受信される表示データからDCバランスデータを生成し、ピクセルを駆動する時機がくるまでDCバランスデータを記憶する。DCバランスブロックの好ましい回路レイアウトは、図3において破線ボックス84により示され、4つのNMOSトランジスタQ6、Q7、Q8およびQ9からなり、これらを接続してダイナミック記憶ノードd1およびe1を作成する。ノードd1は、Q5のドレイン、Q6のソースおよびQ7のゲートの接続点にあり、ノードe1は、Q8のドレイン、Q7のソースおよびQ9のソースの接続点にある。トランジスタQ6およびQ8は、グローバルプリチャージ(pc)信号により活性化される。DCバランス記憶ブロックをプリチャージすることは、Q6およびQ8のpc信号をパルス駆動することを伴い、これによりノードd1を(アースに向かって)低電圧にし、ノードe1を(VDDに向かって)高電圧に充電する効果が得られる。
【0031】
図2に示すマルチプレクサブロック48は、駆動記憶データおよびDCバランスデータがピクセルドライバ52によりいつ受信されるかを制御する。マルチプレクサの好ましい回路レイアウトが図3において破線ボックス88により示され、2つのNMOSトランジスタQ9およびQ10からなる。動作時、ピクセルドライバは、通常、駆動記憶ブロック40により制御される。ピクセルドライバをDCバランスブロックから制御するためには、pc2信号をまずパルス駆動してノードc1を確実に低電圧にする。pc2のパルス駆動後、反転信号をパルス駆動し、ノードe1におけるデータをピクセルドライバにより検出する。e1が最初に高電圧であると、反転信号をパルス駆動することによりQ11のゲートが活性化されて、ノードo1が低電圧に降下され、e1が最初に低電圧であると、反転信号をパルス駆動してもQ11のゲートは活性化されない。
【0032】
図2に示すピクセルドライバブロック52は、駆動記憶ブロック40から表示データを、DCバランスブロック44からDCバランスデータをそれぞれ受信し、受信したデータに応じてピクセルに供給する電圧を制御する。ピクセルドライバブロックの好ましい回路レイアウトが図3において破線ボックス92により示され、1つのNMOSトランジスタと、1つのPMOSトランジスタからなり、これを接続してダイナミック記憶ノードo1を形成する。図示のように、ノードo1は、Q11のソースとQ12のドレインの接続点において形成される。Q11のゲートは、ノードc1またはe1からの各信号により活性化され、Q12のゲートは、プリチャージ信号pc2の反転であるプリチャージ信号pc2bにより活性化される。ピクセルドライバブロックの動作は、pc2b信号をパルス駆動することによりノードo1を高電圧にプリチャージすることを伴う。一旦プリチャージすると、Q11のゲートが活性化される場合は、ノードo1は高電圧から低電圧になり、これに応じてトランジスタが付随する液晶を駆動する。一方、Q11のゲートが活性化されない場合、ノードo1は遷移を起こさず、これに応じて液晶が駆動される。PMOSトランジスタを備えた液晶を駆動することで、駆動信号は、VDDからアース電圧までフルに振れることが可能である。
【0033】
図2および図3を参照して説明したピクセルセルは、たとえば、640×480ピクセルのVGAディスプレイおよび/または1280×960ピクセルのQGAディスプレイにおいて実現することができる。メモリセルは、たとえば、0.35ミクロンまたは0.18ミクロンのCMOSプロセスによりそれぞれ製造することができる。
【0034】
単一ピクセルセル20および60の動作について、図4〜図11を参照して段階ごとに説明する。図中の太線は、高電圧に充電される導電経路を示す。図4は、リセット/プリチャージ段階を示し、このとき、リセット信号であるpc、pc2、pc2bは、いずれもパルス駆動される。リセット信号をパルス駆動することにより、ノードa1が低電圧に設定される。pc信号をパルス駆動することにより、ノードd1が低電圧に設定され、太線で示すようにノードe1が(VDDに向かって)高電圧にプリチャージされる。pc2信号をパルス駆動することにより、ノードc1が低電圧に設定され、pc2b信号をパルス駆動することにより、太線で示すようにノードo1が高電圧にプリチャージされる。リセット/プリチャージ段階は、ダイナミックピクセルドライバを初期化するために必要な基本手順であり、ピクセルセルをセットアップすることで、ノードc1に高電圧信号のみを与え、それによりノードo1を高電圧から低電圧に遷移させる。
【0035】
ピクセルセルが上述したようにリセット/プリチャージされた後、データ書き込みが行われる。データ書き込み段階において、データビットは、書き込みビット線からノードa1に書き込まれる。図5を参照するに、データビットをノードa1に書き込むために、書き込みワード線信号を高電圧にパルス駆動して、これによりQ1を活性化し、データビットを書き込みビット線からノードa1に渡すことができる。書き込みビット線が高電圧の場合、ノードa1は低電圧から高電圧に変化し、ノードa1は「1」を表す。書き込みビット線が低電圧の場合、ノードa1は低電圧に維持され、ノードa1は「0」を表す。ノードa1が高電圧の場合、Q3は記憶コンデンサとして機能し、書き込み動作により供給されたビット値を保持する。図5は、「1」ビットがノードa1に書き込まれ、入力記憶ブロックに記憶された後のピクセルセルを示す。図示のように、太線は高電圧に充電される導電経路を示す。a1が高電圧であればb1も高電圧であり、かつQ4およびQ5により高電圧電荷の転送が阻止されるということに留意することが重要である。さらに、ノードe1およびo1は、入力記憶ブロックにおいて生じた書き込みおよび記憶動作によって影響を受けないことに留意することも重要である。「0」をノードa1に書き込む場合、ピクセルセルの充電は図4に示したように正確に維持され、このときノードa1およびb1は低電圧に維持される。
【0036】
ピクセルセルの動作は、入力記憶ブロックに書き込まれるのが「1」か「0」かによってわずかに異なるので、2通りの状況についてそれぞれ説明するが、「1」ビットの場合については図5〜図8を参照して説明し、「0」ビットの場合については図9および図10を参照して説明する。図5のノードa1およびb1において太線で示すように、「1」が入力記憶ブロックに記憶される。記憶したビットをピクセルドライバに転送して、そのビットを表示データに変換可能にするために、グローバル転送ブロックのトランジスタQ4およびQ5をグローバル転送信号をパルス駆動することにより活性化する。図6を参照するに、グローバル転送信号をパルス駆動することにより、ノードc1およびd1に同時に高電圧信号を転送する。ノードc1の高電圧信号はQ11をオンにし、ノードo1を高電圧から低電圧に遷移させる。ノードo1の高電圧から低電圧への遷移は、「1」ビットのピクセルを駆動することと同等である。ノードd1の高電圧信号はQ7をオンにしてノードe1を高電圧から低電圧に降下させ、次のピクセルドライバへの転送のためにDCバランスデータを生成する。
【0037】
所望の時間、「1」ビットがピクセルにより表示された後に、ピクセルを、反転信号、すなわち負信号で同時間駆動してDCバランスを達成することが必要である。従来のようにDCバランスデータを書き込みビット線から書き込むのではなく、ピクセルセルは、内部生成したDCバランスデータを使用する。DCバランスデータ転送を行うためにピクセルセルを準備するよう、この場合も、pc2およびpc2bの各信号をパルス駆動することによりピクセルセルをリセット/プリチャージする必要がある。図7は、「1」が入力記憶ノードから転送された直後の場合にDCバランスのリセット/プリチャージを行った後のピクセルセルを示す。pc2をパルス駆動することによりQ10をオンにして、(「1」が転送された直後の場合と同様に)ノードc1が高電圧であればこれを低電圧にし、pc2bをパルス駆動することによりQ12をオンにして、(「1」が転送された直後の場合と同様に)ノードo1が低電圧であればこれを高電圧にする。さらに、ノードd1は充電状態のままであるが、より重要なこととして、Q7がフレーム転送によりオンになったときノードe1が低電圧に降下したため、ノードe1はこれ以上充電されないことに留意されたい。
【0038】
図8を参照して、DCバランスデータをピクセルドライバに転送するために、反転信号をパルス駆動し、ノードe1におけるデータをノードc1に、そしてQ11のゲートに転送させる。「1」が最初に入力記憶ブロックから転送される場合は、ノードd1は高電圧であり、ノードe1は低電圧である。ノードe1が低電圧であるため、反転信号をパルス駆動してもQ11はオンにならず、このためノードo1は高電圧に維持される。ノードo1を高電圧状態のままにしておくと、DCバランス中にピクセルは、「0」ビットと同等に駆動される。
【0039】
図9および図10を参照して、「0」ビットが最初に入力記憶ブロックに書き込まれる場合について説明する。図9を参照すると、上述したように、「0」ビットが書き込みビット線からノードa1に書き込まれた後、ノードa1は低電圧に維持される。ノードa1は、グローバル転送信号が活性化されたときに低電圧であるため、ノードc1およびd1は、その予め設定された低電圧状態を維持する。ノードc1は低電圧のままであるため、Q11は活性化されず、この結果ノードo1は高電圧に維持され、「0」ビットに従ってピクセルを駆動する。ノードd1は低電圧のままであるので、Q7は活性化されず、この結果ノードe1は高電圧のままである。
【0040】
「0」ビットを所望の時間間隔で表示した後、DCバランスのリセット/プリチャージ動作が開始される。表示された「1」ビットの場合のように、DCバランスのリセット/プリチャージ動作には、pc2信号をパルス駆動し、pc2b信号をパルス駆動することが含まれる。ノードc1はすでに低電圧であり、ノードo1はすでに高電圧であるため、DCバランスのプリセット機能がこの2つのノードの状態を変えることはない。このことは図9から明らかである。
【0041】
DCバランスのリセット/プリチャージが完了すると、反転信号が高電圧にパルス駆動され、図10に示すように、ノードe1に記憶されている電荷は、トランジスタQ9を通じてノードc1と共有される。ノードc1を高電圧にすることでトランジスタQ11がオンになり、ノードo1が高電圧から低電圧に遷移される。ノードo1の高電圧から低電圧への遷移により、適正なDCバランスがピクセルに供給される。
【0042】
DCバランス処理が完了すると、1つの表示サイクルが完了し、リセット/プリチャージ動作が繰り返される。表示サイクルは、表示される色のグレイスケールビットごとに繰り返される。なお、入力ビットを入力記憶ブロックに書き込むことと、駆動ビットを駆動記憶ブロックまたはDCバランスブロックから表示することは、部分的に重複した時間期間中に生じ得るそれぞれ独立した動作であるということに留意されたい。すなわち、駆動ビットを表示しながら新たな入力ビットを入力記憶ブロックに書き込むことができる。書き込みと表示の独立した動作を提供することで、全フレームの入力ビットがピクセルセルの配列に書き込まれているときに必要となる場合があるブランキングフレームの必要性をなくすことができる。
【0043】
記憶ノードがすべてダイナミック記憶ノードであるため、トランジスタの総数および面積に関する要件が最小限に保たれる。さらに、ダイナミック記憶ノードにより、低電力モードでの動作が可能になるとともに直接的な直流の漏れ経路がなくなる。
【0044】
図11は、本発明の好ましい方法の処理フロー図である。ステップ100において、単一のピクセルセルに組み込まれた回路で表示データを受信する。ステップ102において、単一のピクセルセルに組み込まれた回路を用いて、DCバランスデータを表示データから生成する。ステップ104において、表示データに従って単一のピクセルセルを駆動する。ステップ106において、DCバランスデータに従って単一のピクセルセルを駆動する。
【0045】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
1.単一ピクセルセルに組み込まれた回路において表示データを受信するステップ(100)と、
前記単一ピクセルセルに集積された前記回路を用いて、前記表示データからDCバランスデータを生成するステップ(102)と、
前記表示データに従って前記単一ピクセルセルを駆動するステップ(104)と、
前記DCバランスデータに従って前記単一ピクセルセルを駆動するステップ(106)
を含む、表示装置のピクセルを駆動する方法。
2.前記生成ステップ(102)が、前記表示データを複製して前記表示データを2つの個別のダイナミック記憶ノード(40および44)に記憶するステップを含む、上項1の方法。
3.前記生成ステップ(102)が、ローバルフレーム転送信号を活性化することにより、前記表示データを入力記憶ノード(30)から駆動記憶ノードとDCバランスノードにシフトするステップを含む、上項1の方法。
4.ピクセルセルのマトリクスを含む液晶ディスプレイ(LCD)装置であって、各ピクセルセルが
ビット線に続するためのビット線入力と、ワード線に続するためのワード線入力とを有し、かつ前記ビット線入力を通じて受信される表示データを記憶する回路を含む、入力記憶ユニット(30)と、
前記入力記憶ユニットと関連して動作し、かつ前記表示データを受信するための入力と、前記表示データに応答してディスプレイ結晶体を駆動する回路とを有する、ピクセルドライバ(52)と、
前記入力記憶ユニットと関連動作して前記表示データを受信するための入力と、前記ピクセルドライバと関連動作して前記ピクセルドライバに前記表示データを出力するための出力とを有し、かつ前記表示データを記憶する回路を含む、駆動記憶ユニット(40)と、
前記入力記憶ユニットと関連動作して前記表示データを受信するための入力と、前記ピクセルドライバと関連動作して前記ピクセルドライバにDCバランスデータを出力するための出力とを有し、かつ前記表示データをDCバランスデータに変換し、前記DCバランスデータを記憶する回路を含む、DCバランス生成記憶ユニット(44)
を備えることからなる、LCD装置。
5.前記DCバランス生成記憶ユニット(44)が、前記表示データを反転して前記表示データを前記DCバランスデータに変換する反転回路を含む、上項4のLCD装置。
6.前記反転回路(84)が、NMOSトランジスタにより分離された2つのダイナミック記憶ノードを含む、上項5のLCD装置。
7.前記入力記憶ユニット(30)が、グローバルリセット入力を含み、該グローバルリセット入力を介するグローバルリセット信号の受信に応答して、前記入力記憶ユニットを既知の状態にリセットする、上項4のLCD装置。
8.前記入力記憶ユニット(30)の出力から表示データを受信するための入力と、前記駆動記憶ユニット(40)の前記入力に表示データを出力するための第1出力と、前記DCバランス生成記憶ユニット(44)の前記入力に表示データを出力するための第2出力とを有するフレーム転送回路(36)をさらに備える、上項4のLCD装置。
9.グローバル転送信号入力に接続されたゲートを有し、かつ前記グローバル転送入力を介するグローバル転送信号の受信に応答して、前記第1および第2の出力への導電経路を規定する2つのトランジスタを、前記フレーム転送回路(36)が備える、上項8のLCD装置。
10.前記入力記憶ユニット(30)、前記駆動記憶ユニット(40)および前記DCバランスユニット(44)が、ダイナミック記憶ノードを備える、上項4のLCD装置。
【0046】
【発明の効果】
本発明によれば、ピクセルセルへのデータ転送負荷を低減することができるので、データ転送に伴うノイズ、消費電力等の問題が軽減される。
【図面の簡単な説明】
【図1】従来技術による、1ビット記憶レジスタおよびピクセルドライバを有するピクセルを示す。
【図2】本発明による、2ビット記憶機能とともに内部DCバランス生成機能を有する単一ピクセルセルのブロック図である。
【図3】本発明による、2ビットメモリおよびDCバランス生成機能を有する単一ピクセルセルの回路図である。
【図4】本発明による、単一ピクセルセルのプリセット段階を示す。
【図5】本発明による、単一ピクセルセルのデータ書き込み段階を示す。
【図6】本発明による、単一ピクセルセルのフレーム転送段階を示す。
【図7】本発明による、単一ピクセルセルのDCバランスプリセット段階を示す。
【図8】本発明による、単一ピクセルセルのDCバランス段階を示す。
【図9】本発明による、単一ピクセルセルのフレーム転送段階を示す。
【図10】本発明による、単一ピクセルセルのDCバランス段階を示す。
【図11】本発明による、ピクセルを駆動する好ましい方法の処理フロー図である。
【符号の説明】
30 入力記憶ブロック
36 フレーム転送回路
40 駆動記憶ブロック
44 DCバランスブロック
52 ピクセルドライバ
Claims (9)
- 表示装置を構成するマトリクスをなすピクセルセルを、各ピクセルセルに組み込まれた回路を用いて駆動する方法であって、前記回路には、表示データを受信して保持するための表示データ受信部が設けられており、
グローバルリセット信号の受信に応答して、前記マトリクスをなす全てのピクセルセルの前記表示データ受信部に保持されているデータを既知の状態にリセットするステップと、
前記マトリクスをなすピクセルセルのうちの所与の単一ピクセルセルについて、該単一のピクセルセルに組み込まれた前記回路を用いて、
前記回路の前記表示データ受信部において表示データを受信するステップ(100)と、
前記受信した表示データからDCバランスデータを生成するステップ(102)と、
前記受信した表示データに従って前記単一ピクセルセルを駆動する第1の駆動ステップ(104)と、
前記DCバランスデータに従って前記単一ピクセルセルを駆動する第2の駆動ステップ(106)
を実施する方法。 - 前記生成するステップ(102)が、前記表示データを複製して前記表示データを2つの個別のダイナミック記憶ノード(40および44)に記憶するステップを含む、請求項1の方法。
- 前記受信するステップが、グローバルフレーム転送信号の活性化に応答して、前記受信するステップにおいて受信した表示データを、前記生成するステップ及び前記第1の駆動ステップに渡すステップを含む、請求項1の方法。
- ピクセルセルのマトリクスを有する液晶ディスプレイ(LCD)装置であって、
各ピクセルセルが、
ビット線に接続するためのビット線入力と、ワード線に接続するためのワード線入力と、前記ビット線入力を通じて受信される表示データを記憶する回路とを有する入力記憶ブロック(30)と、
前記入力記憶ブロックから前記表示データを受信するための入力と、この入力において受信した表示データを記憶する手段と、該記憶した表示データを出力するための出力とを有する駆動記憶ブロック(40)と、
前記入力記憶ブロックから前記表示データを受信するための入力と、この入力において受信した表示データをDCバランスデータに変換して、該DCバランスデータを記憶する回路と、この記憶したDCバランスデータを出力するための出力とを有するDCバランスブロック(44)と、
前記駆動記憶ブロックから出力された前記表示データ及び前記DCバランスブロックから出力された前記DCバランスデータを受信するための入力と、該受信した表示データ及びDCバランスデータに応答して前記ピクセルセルを駆動する回路とを有するピクセルドライバ(52)
を備え、
前記入力記憶ブロックが、グローバルリセット入力を有し、該グローバルリセット入力を介するグローバルリセット信号の受信に応答して、前記入力記憶ブロックを既知の状態にリセットするように構成されてなる、LCD装置。 - 前記DCバランスブロック(44)が、前記表示データを反転して前記表示データを前記DCバランスデータに変換する反転回路を備える、請求項4のLCD装置。
- 前記反転回路(84)が、
NMOSトランジスタと、
該NMOSトランジスタの制御入力に接続された第1のダイナミック記憶ノードと、
該NMOSトランジスタの出力に接続された第2のダイナミック記憶ノード
を有し、
前記第1のダイナミック記憶ノードは、前記入力記憶ブロックから受信した表示データを記憶し、前記NMOSトランジスタは、該第1のダイナミック記憶ノードに記憶されている前記表示データによって制御されて、該表示データを反転して前記DCバランスデータに変換し、前記第2のダイナミック記憶ノードは、この変換されたDCバランスデータを記憶する、請求項5のLCD装置。 - 前記入力記憶ブロック(30)の出力から表示データを受信するための入力と、この入力において受信した表示データを前記駆動記憶ブロック(40)の前記入力へと出力するための第1の出力と、該受信した表示データを前記DCバランスブロック(44)の前記入力へと出力するための第2の出力とを有するフレーム転送回路(36)をさらに備える、請求項4のLCD装置。
- 前記フレーム転送回路(36)がグローバル転送信号入力に接続されたゲートを有する2つのトランジスタを備える、請求項7のLCD装置であって、前記2つのトランジスタは、前記グローバル転送信号入力を介するグローバル転送信号の受信に応答して、前記フレーム転送回路の前記入力において受信した前記表示データを前記第1および第2の出力へ伝達することからなる、LCD装置。
- 前記入力記憶ブロック(30)が、前記ビット線入力を通じて受信される表示データを保持する第1のダイナミック記憶ノードを有し、
前記駆動記憶ブロック(40)における表示データを記憶する前記手段が第2のダイナミック記憶ノードであり、
前記DCバランスブロック(44)が、該DCバランスブロックにおいて変換されたDCバランスデータを保持する第3のダイナミック記憶ノードを有する、請求項4のLCD装置。
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