JPS58198084A - 表示素子 - Google Patents
表示素子Info
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- JPS58198084A JPS58198084A JP57081228A JP8122882A JPS58198084A JP S58198084 A JPS58198084 A JP S58198084A JP 57081228 A JP57081228 A JP 57081228A JP 8122882 A JP8122882 A JP 8122882A JP S58198084 A JPS58198084 A JP S58198084A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、液晶を用いたアクティブマトリクス表示素子
の回路構成に関するものである。
の回路構成に関するものである。
従来の表示素子を第1図に示す。液晶とMO8i−
型FETアレイを組み合わせて構成されている。
第1図に於て、単位画素を構成するのは、半導体層に形
成されたMO+3型FF!Tl、信号蓄積用コンデンサ
2.及び液晶セル3である。この基本的な動作を説明す
る。まずMO日型FETをPチャンネルとし、ゲートラ
インxiにゲート信号としての負のパルス電圧を印加す
ると、FKTlはオン状態となシ、信号ラインyiに印
加した画像信号はFET1を通してコンデンサ2に充電
される。
成されたMO+3型FF!Tl、信号蓄積用コンデンサ
2.及び液晶セル3である。この基本的な動作を説明す
る。まずMO日型FETをPチャンネルとし、ゲートラ
インxiにゲート信号としての負のパルス電圧を印加す
ると、FKTlはオン状態となシ、信号ラインyiに印
加した画像信号はFET1を通してコンデンサ2に充電
される。
負のパルスが消滅すれば、FETIはオフ状態となシ、
コンデンサ2に充電された電圧は、液晶セル3を通じて
放電されながら保持され、液晶に印加されつづける。そ
して、ゲート信号xiからXz+l 、 ZS+1−・
・と線順次に走査し、その位置に対応した画像信号を信
号ラインyj 、 yi+1. yi+2・・・に印加
することによシ全体の画像が表示される。
コンデンサ2に充電された電圧は、液晶セル3を通じて
放電されながら保持され、液晶に印加されつづける。そ
して、ゲート信号xiからXz+l 、 ZS+1−・
・と線順次に走査し、その位置に対応した画像信号を信
号ラインyj 、 yi+1. yi+2・・・に印加
することによシ全体の画像が表示される。
このとき対向電極はガラス等に全面に付けられた共通透
明電極で、第1図の4が共通電極端子である。そして、
共通電極端子は常にある電位に保た2− れている。さて、このような画像表示装置は、中間調を
含む画像や動画を表示する場合、すなわちテレビ画像の
表示などには最適であるが、静止画の表示にはきわめて
不適当であった。なぜならば前述したようにコンデンサ
2に充電された信号は液晶セル3を通じて放電していく
ので、常に書込み動作を行なわないとコンデンサの両端
の電圧がどんどん下がってしまい、液晶にかかる電圧が
変化してし゛まり。従って、静止画像を表示する場合で
も常に書込み動作を行なう必要があり、常に回路全体を
動かしておくための電力が必要である。
明電極で、第1図の4が共通電極端子である。そして、
共通電極端子は常にある電位に保た2− れている。さて、このような画像表示装置は、中間調を
含む画像や動画を表示する場合、すなわちテレビ画像の
表示などには最適であるが、静止画の表示にはきわめて
不適当であった。なぜならば前述したようにコンデンサ
2に充電された信号は液晶セル3を通じて放電していく
ので、常に書込み動作を行なわないとコンデンサの両端
の電圧がどんどん下がってしまい、液晶にかかる電圧が
変化してし゛まり。従って、静止画像を表示する場合で
も常に書込み動作を行なう必要があり、常に回路全体を
動かしておくための電力が必要である。
例えば200X200画素の画面を毎秒60枚書き込む
ためには、最大周波数として約2.5 M Hzが必要
となシかなり大きな電力を消費してしまう。
ためには、最大周波数として約2.5 M Hzが必要
となシかなり大きな電力を消費してしまう。
尚、毎秒60枚の画像を書き込むというのは液晶を交流
駆動してフリッカを生じさせないため必要な値である。
駆動してフリッカを生じさせないため必要な値である。
そこで、本発明は中間調を必要としない画像、静止画像
を表示するのに適した、消費電力が少ない表示素子を供
することを目的とする。
を表示するのに適した、消費電力が少ない表示素子を供
することを目的とする。
3−
以下図面とともに本発明の説明をしていく。
第2図に本発明の表示素子を示す。単位画素を構成する
のは、半導体層に形成されたスイッチングトランジスタ
5.信号蓄積容量6.CMOSインバータ7、信号選択
回路8.液晶セル9である。
のは、半導体層に形成されたスイッチングトランジスタ
5.信号蓄積容量6.CMOSインバータ7、信号選択
回路8.液晶セル9である。
そして液晶を交流駆動するためのクロック源1゜を具備
している。スイッチングトランジスタ5はMOf3 )
ランジスタで構成され、トランジスタ5のソースは信号
ライン!/イに接続され、ドレインはCMOSインバー
タ7のゲートに接続される。
している。スイッチングトランジスタ5はMOf3 )
ランジスタで構成され、トランジスタ5のソースは信号
ライン!/イに接続され、ドレインはCMOSインバー
タ7のゲートに接続される。
そして、CMOSインバータ7のゲートに信号蓄積容量
6が形成される。さらに、信号選択回路8の入力にはク
ロック源10の信号が入力され、前記CMOSインバー
タ7の出力を制御信号として入力信号と同相の信号およ
び逆相の信号を選択的に出力するというものであシ、信
号選択回路8の出力は画素電極9αと接続される。いま
、クロック源10の出力を共通電極端子11に接続し、
CMOSインバータ7の出力が11のとき信号選択回路
8の入力と出力が逆相となj5、CMOBイン4− バーク7の出力が101のとき信号選択回路8の入力と
出力が同相となる場合を例にとって動作を説明する。こ
こで、信号111は高い電圧レベル、10wは低い電圧
レベルである。まず、ゲートラインxikゲート信号と
して負のパルスが印加され、トランジスタ5がオンする
と容量6には、’llLの電位にしたがって充放電され
る。容量6の電位がCMOSインバータ7のしきい値電
圧よシ高い場合は、CMOSインバータ7の出力はIQ
Iになシ、同様処しきい値電圧よシ低い場合は、CMO
Sインバータの出力は111になる。
6が形成される。さらに、信号選択回路8の入力にはク
ロック源10の信号が入力され、前記CMOSインバー
タ7の出力を制御信号として入力信号と同相の信号およ
び逆相の信号を選択的に出力するというものであシ、信
号選択回路8の出力は画素電極9αと接続される。いま
、クロック源10の出力を共通電極端子11に接続し、
CMOSインバータ7の出力が11のとき信号選択回路
8の入力と出力が逆相となj5、CMOBイン4− バーク7の出力が101のとき信号選択回路8の入力と
出力が同相となる場合を例にとって動作を説明する。こ
こで、信号111は高い電圧レベル、10wは低い電圧
レベルである。まず、ゲートラインxikゲート信号と
して負のパルスが印加され、トランジスタ5がオンする
と容量6には、’llLの電位にしたがって充放電され
る。容量6の電位がCMOSインバータ7のしきい値電
圧よシ高い場合は、CMOSインバータ7の出力はIQ
Iになシ、同様処しきい値電圧よシ低い場合は、CMO
Sインバータの出力は111になる。
ゲート信号が消滅すれば、トランジスタ5はオフ状態と
なシ、容量6からの放電経路がなくなるので、容量6の
電位は長時間保たれる。そして、CMOSインバータ7
の出力が111の画素は、信号選択回路8の入力と出力
が逆相になるので、クロック源の波形つまシ共通電極電
位と信号選択回路の出力つまり画素電極9αの波形は、
電源電圧をVとすると、それぞれ第3図Aの12α、1
2bに示すように逆相のクロックとなシ、液晶9には5
− ±Vの交流電圧13αが印加され選択画素となる。
なシ、容量6からの放電経路がなくなるので、容量6の
電位は長時間保たれる。そして、CMOSインバータ7
の出力が111の画素は、信号選択回路8の入力と出力
が逆相になるので、クロック源の波形つまシ共通電極電
位と信号選択回路の出力つまり画素電極9αの波形は、
電源電圧をVとすると、それぞれ第3図Aの12α、1
2bに示すように逆相のクロックとなシ、液晶9には5
− ±Vの交流電圧13αが印加され選択画素となる。
一方、CMOSインバータの出力がIQIの画素ハ同様
に第3図Bの12α、12oのように同相のクロックと
なるので、液晶9には13bのごとく全く電圧が印加さ
れず、非選択画素となる。従って静止画像を非常に少な
い電力で表示することが可能となる。なぜならば、静止
画像の場合、信号ライン’II t t Wigs・・
・とゲートラインxi、πj+1・・・の駆動回路を通
常は全て停止してクロック源10のみを動かしておけば
よく、信号およびゲートライン駆動回路は、容量の電圧
をリフレッシュするために間欠的に動作させればよいか
らである。そして、通常クロック源1oの周波数は、3
0Hz程度を低いので、消費電力は周辺駆動回路を間欠
的に動かすため電力のみでよく、容量の電圧をりフレッ
シュする周期は回路構造や、容量の大きさによって異な
るが、10秒またはそれ以上でよく、従来の表示素子に
比べて消費電力は600分の1以下になる。また、液晶
に印加される電圧は、容量6の電圧が直接印加されるの
ではな6一 く、信号選択回路8の出力が印加されるので、容量6の
電圧が変動しても、しきい値をこえないかぎシ常に液晶
には一定の電圧が印加される。従って、容量の電圧変化
に対して安定な表示が得られる。また、CMOSインバ
ータ7は容量6の放電経路をなすための高入力インビダ
ンス回路であシ、信号選択回路80入カインピダンスが
充分高ければ、CMOSインバータは除去しても同様の
動作轡効来が得られる。
に第3図Bの12α、12oのように同相のクロックと
なるので、液晶9には13bのごとく全く電圧が印加さ
れず、非選択画素となる。従って静止画像を非常に少な
い電力で表示することが可能となる。なぜならば、静止
画像の場合、信号ライン’II t t Wigs・・
・とゲートラインxi、πj+1・・・の駆動回路を通
常は全て停止してクロック源10のみを動かしておけば
よく、信号およびゲートライン駆動回路は、容量の電圧
をリフレッシュするために間欠的に動作させればよいか
らである。そして、通常クロック源1oの周波数は、3
0Hz程度を低いので、消費電力は周辺駆動回路を間欠
的に動かすため電力のみでよく、容量の電圧をりフレッ
シュする周期は回路構造や、容量の大きさによって異な
るが、10秒またはそれ以上でよく、従来の表示素子に
比べて消費電力は600分の1以下になる。また、液晶
に印加される電圧は、容量6の電圧が直接印加されるの
ではな6一 く、信号選択回路8の出力が印加されるので、容量6の
電圧が変動しても、しきい値をこえないかぎシ常に液晶
には一定の電圧が印加される。従って、容量の電圧変化
に対して安定な表示が得られる。また、CMOSインバ
ータ7は容量6の放電経路をなすための高入力インビダ
ンス回路であシ、信号選択回路80入カインピダンスが
充分高ければ、CMOSインバータは除去しても同様の
動作轡効来が得られる。
第3図に、本発明の表示素子の実施例を示す。
信号選択回路として、排他的論理和C以下FiORと略
す)14を用いたものであシ、ここでFiOR14は0
MO8で構成され、入力インピダンスが充分大きいので
、CMOSインバータは省略できる。KOR14の一方
の入力端子は、トランジスタ5のドレインおよび容量6
の一端と接続され、BOR14の他方の入力端子は、共
通電極と共にクロック源10の出力と接続される。そう
すると容量6の電圧がFOR回路14のしきい値電圧よ
シも高い場合は、FOR回路の出力つまシ、画素7− 電極9αの波形と共通電極の波形は逆相となり、液晶9
には第3図A13αの如く交流電圧が印加される。また
、容量6の電圧がEOR回路14のしきい値電圧よシも
低い場合は、同様に液晶9には第3図B13bの如く全
く電圧が印加されない。
す)14を用いたものであシ、ここでFiOR14は0
MO8で構成され、入力インピダンスが充分大きいので
、CMOSインバータは省略できる。KOR14の一方
の入力端子は、トランジスタ5のドレインおよび容量6
の一端と接続され、BOR14の他方の入力端子は、共
通電極と共にクロック源10の出力と接続される。そう
すると容量6の電圧がFOR回路14のしきい値電圧よ
シも高い場合は、FOR回路の出力つまシ、画素7− 電極9αの波形と共通電極の波形は逆相となり、液晶9
には第3図A13αの如く交流電圧が印加される。また
、容量6の電圧がEOR回路14のしきい値電圧よシも
低い場合は、同様に液晶9には第3図B13bの如く全
く電圧が印加されない。
第5図に本発明の表示素子の他の実施例を示す。
スイッチングトランジスタ5のドレインに、容量素子6
の一端とCMOSインバータ15のゲートが接続される
。CMOf3インバータISO出力はCMOSインバー
タ16の入力と接続される。また、信号選択回路は、ト
ランスミッションゲート(以下TGと略す)17.18
で構成される。そしてインバータ16の出力を、Te1
7のnチャンネル側ゲートおよびTe18のPチャンネ
ル側ゲートに接続し、インバータ15の出力をTe17
のPチャンネル側ゲートおよびTe18のnチャンネル
側ゲートに接続する。また、Te17゜18の出力を互
いに接続して画素電極9αを接続 ゛し、Te18
の入力端子は全画素共通に共通電極と接続して、クロッ
ク源10と接続する。さらに8− Te17の入力端子は全画素共通にして、インバータ1
9を介してクロック源10と接続する。このように構成
することによシ、容量6の電圧がインバータ15のしき
い値電圧よシ高いときは、インバータ15の出力が10
′、インバータ16の出力が11wとなシ、Te17が
オン状態、Te18がオフ状態になるため、液晶セルに
は第3図Aの如く±Vの交流電圧が印加され、同様に容
量6の電圧がインバータ15のしきい値電圧よシ低いと
きは、液晶セルには電圧が印加されない。第4図、第5
図の例では、信号選択回路としてFiOR回路または、
102個を用いているが、要するに信号蓄積容量の電圧
が、信号選択回路のしきい値電圧よシも高いときと低い
ときに、画素電極に印加される交流波形の位相を反転さ
せることが出来れば良いのであj5、AND回路の組み
合わせ、OR回路の組み合わせ等でも全く同様の動作を
させることが出来、これらも本発明の範躊に入ることは
もちろんである。また、°スイッチングトランジスタは
nチャンネルMO8FFtTあるいはTGを用9− いても同じである。
の一端とCMOSインバータ15のゲートが接続される
。CMOf3インバータISO出力はCMOSインバー
タ16の入力と接続される。また、信号選択回路は、ト
ランスミッションゲート(以下TGと略す)17.18
で構成される。そしてインバータ16の出力を、Te1
7のnチャンネル側ゲートおよびTe18のPチャンネ
ル側ゲートに接続し、インバータ15の出力をTe17
のPチャンネル側ゲートおよびTe18のnチャンネル
側ゲートに接続する。また、Te17゜18の出力を互
いに接続して画素電極9αを接続 ゛し、Te18
の入力端子は全画素共通に共通電極と接続して、クロッ
ク源10と接続する。さらに8− Te17の入力端子は全画素共通にして、インバータ1
9を介してクロック源10と接続する。このように構成
することによシ、容量6の電圧がインバータ15のしき
い値電圧よシ高いときは、インバータ15の出力が10
′、インバータ16の出力が11wとなシ、Te17が
オン状態、Te18がオフ状態になるため、液晶セルに
は第3図Aの如く±Vの交流電圧が印加され、同様に容
量6の電圧がインバータ15のしきい値電圧よシ低いと
きは、液晶セルには電圧が印加されない。第4図、第5
図の例では、信号選択回路としてFiOR回路または、
102個を用いているが、要するに信号蓄積容量の電圧
が、信号選択回路のしきい値電圧よシも高いときと低い
ときに、画素電極に印加される交流波形の位相を反転さ
せることが出来れば良いのであj5、AND回路の組み
合わせ、OR回路の組み合わせ等でも全く同様の動作を
させることが出来、これらも本発明の範躊に入ることは
もちろんである。また、°スイッチングトランジスタは
nチャンネルMO8FFtTあるいはTGを用9− いても同じである。
以上のような本発明の画像表示装置を用いることにより
、中間調を必要としない画像およびその静止画像を表示
するのに適した、消費電力が少なくてすむ画像表示装置
を得るという当初の目的は完全に達成できる。つまシ、
静止画素表示時には30Hg程度のクロック源以外の周
辺駆動回路は間欠的に動作させれば良いのであシ、さら
に容量の電圧が直接液晶に印加されるのではなく、信号
選択回路の出力から電源電圧によって定まる常に一定の
電圧の信号が印加されるので安定な表示ができるのであ
る。また、静止画−動画を問わず交流駆動が可能となる
ので、寿命・信頼性の点でも優れた表示素子が得られる
。
、中間調を必要としない画像およびその静止画像を表示
するのに適した、消費電力が少なくてすむ画像表示装置
を得るという当初の目的は完全に達成できる。つまシ、
静止画素表示時には30Hg程度のクロック源以外の周
辺駆動回路は間欠的に動作させれば良いのであシ、さら
に容量の電圧が直接液晶に印加されるのではなく、信号
選択回路の出力から電源電圧によって定まる常に一定の
電圧の信号が印加されるので安定な表示ができるのであ
る。また、静止画−動画を問わず交流駆動が可能となる
ので、寿命・信頼性の点でも優れた表示素子が得られる
。
第1図は従来の表示素子を示す回路図、第2図は本発明
の表示素子を示す回路図、第3図A、Bは本発明の表示
素子に於ける液晶駆動電圧を示す説明図、第4図、第5
図は本発明の実施例を示す−1(1− 回路図である。 5−・スイッチングトランジスタ 6・・信号蓄積容量 7 、15 、16・・CMOSインバータ8・・信号
選択回路 9・・液晶セル 9α・・画素電極 lO・・クロック源 11・・共通電極端子 12α、12b、I2c・・クロック波形13α、13
b・・液晶駆動電圧波形 I4・・排他的論理和 17 、18・・トランスミッションゲート19・・イ
ンバータ 以 上 11− 第1図 第?(2) lzb]Jl「し日JIJ 1う(1(12α−12し) +z(「L口」1」1丁■ +3b(lZcL−12e )
の表示素子を示す回路図、第3図A、Bは本発明の表示
素子に於ける液晶駆動電圧を示す説明図、第4図、第5
図は本発明の実施例を示す−1(1− 回路図である。 5−・スイッチングトランジスタ 6・・信号蓄積容量 7 、15 、16・・CMOSインバータ8・・信号
選択回路 9・・液晶セル 9α・・画素電極 lO・・クロック源 11・・共通電極端子 12α、12b、I2c・・クロック波形13α、13
b・・液晶駆動電圧波形 I4・・排他的論理和 17 、18・・トランスミッションゲート19・・イ
ンバータ 以 上 11− 第1図 第?(2) lzb]Jl「し日JIJ 1う(1(12α−12し) +z(「L口」1」1丁■ +3b(lZcL−12e )
Claims (1)
- ガラス等の絶縁基板上に形成された半導体層、または半
導体基板上に、行列状に画素が形成され前記画素電極上
に液晶を介して設置された透光性基板上の透明電極を対
向電極とした表示素子に於て、前記一つの画素に対して
少なくとも、一つのスイッチング素子と、一つの容量素
子、および前記容量素子の両端の電圧に応じて液晶への
交流電圧印加と電圧無印加状態を選択するための信号選
択回路を、前記半導体層に形成したことを特徴とする表
示素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57081228A JPS58198084A (ja) | 1982-05-14 | 1982-05-14 | 表示素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57081228A JPS58198084A (ja) | 1982-05-14 | 1982-05-14 | 表示素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58198084A true JPS58198084A (ja) | 1983-11-17 |
JPH0451835B2 JPH0451835B2 (ja) | 1992-08-20 |
Family
ID=13740602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57081228A Granted JPS58198084A (ja) | 1982-05-14 | 1982-05-14 | 表示素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58198084A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6217797A (ja) * | 1985-07-16 | 1987-01-26 | ソニー株式会社 | 液晶表示装置 |
JP2000194331A (ja) * | 1998-11-18 | 2000-07-14 | Agilent Technol Inc | Dcバランス回路を組み込んだピクセルセル |
US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
JP2004524590A (ja) * | 2001-05-02 | 2004-08-12 | マイクロエミッシブ ディスプレイズ リミテッド | ピクセル回路と動作方法 |
JP2008241832A (ja) * | 2007-03-26 | 2008-10-09 | Seiko Epson Corp | 液晶装置、画素回路、アクティブマトリクス基板、および電子機器 |
JP2008268853A (ja) * | 2007-03-29 | 2008-11-06 | Seiko Epson Corp | 電気泳動表示装置とその駆動方法、及び電子機器 |
JP2011076079A (ja) * | 2009-09-04 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 表示装置、および電子機器 |
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---|---|---|---|---|
JPS5518602A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Liquid crystal display |
-
1982
- 1982-05-14 JP JP57081228A patent/JPS58198084A/ja active Granted
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