JPS58198084A - 表示素子 - Google Patents
表示素子Info
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- JPS58198084A JPS58198084A JP57081228A JP8122882A JPS58198084A JP S58198084 A JPS58198084 A JP S58198084A JP 57081228 A JP57081228 A JP 57081228A JP 8122882 A JP8122882 A JP 8122882A JP S58198084 A JPS58198084 A JP S58198084A
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- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、液晶を用いたアクティブマトリクス表示素子
の回路構成に関するものである。
の回路構成に関するものである。
従来の表示素子を第１図に示す。液晶とＭＯ８ｉ−
型ＦＥＴアレイを組み合わせて構成されている。
第１図に於て、単位画素を構成するのは、半導体層に形
成されたＭＯ＋３型ＦＦ！Ｔｌ、信号蓄積用コンデンサ
２．及び液晶セル３である。この基本的な動作を説明す
る。まずＭＯ日型ＦＥＴをＰチャンネルとし、ゲートラ
インｘｉにゲート信号としての負のパルス電圧を印加す
ると、ＦＫＴｌはオン状態となシ、信号ラインｙｉに印
加した画像信号はＦＥＴ１を通してコンデンサ２に充電
される。
成されたＭＯ＋３型ＦＦ！Ｔｌ、信号蓄積用コンデンサ
２．及び液晶セル３である。この基本的な動作を説明す
る。まずＭＯ日型ＦＥＴをＰチャンネルとし、ゲートラ
インｘｉにゲート信号としての負のパルス電圧を印加す
ると、ＦＫＴｌはオン状態となシ、信号ラインｙｉに印
加した画像信号はＦＥＴ１を通してコンデンサ２に充電
される。
負のパルスが消滅すれば、ＦＥＴＩはオフ状態となシ、
コンデンサ２に充電された電圧は、液晶セル３を通じて
放電されながら保持され、液晶に印加されつづける。そ
して、ゲート信号ｘｉからＸｚ＋ｌ 、 ＺＳ＋１−・
・と線順次に走査し、その位置に対応した画像信号を信
号ラインｙｊ 、 ｙｉ＋１． ｙｉ＋２・・・に印加
することによシ全体の画像が表示される。
コンデンサ２に充電された電圧は、液晶セル３を通じて
放電されながら保持され、液晶に印加されつづける。そ
して、ゲート信号ｘｉからＸｚ＋ｌ 、 ＺＳ＋１−・
・と線順次に走査し、その位置に対応した画像信号を信
号ラインｙｊ 、 ｙｉ＋１． ｙｉ＋２・・・に印加
することによシ全体の画像が表示される。
このとき対向電極はガラス等に全面に付けられた共通透
明電極で、第１図の４が共通電極端子である。そして、
共通電極端子は常にある電位に保た２− れている。さて、このような画像表示装置は、中間調を
含む画像や動画を表示する場合、すなわちテレビ画像の
表示などには最適であるが、静止画の表示にはきわめて
不適当であった。なぜならば前述したようにコンデンサ
２に充電された信号は液晶セル３を通じて放電していく
ので、常に書込み動作を行なわないとコンデンサの両端
の電圧がどんどん下がってしまい、液晶にかかる電圧が
変化してし゛まり。従って、静止画像を表示する場合で
も常に書込み動作を行なう必要があり、常に回路全体を
動かしておくための電力が必要である。
明電極で、第１図の４が共通電極端子である。そして、
共通電極端子は常にある電位に保た２− れている。さて、このような画像表示装置は、中間調を
含む画像や動画を表示する場合、すなわちテレビ画像の
表示などには最適であるが、静止画の表示にはきわめて
不適当であった。なぜならば前述したようにコンデンサ
２に充電された信号は液晶セル３を通じて放電していく
ので、常に書込み動作を行なわないとコンデンサの両端
の電圧がどんどん下がってしまい、液晶にかかる電圧が
変化してし゛まり。従って、静止画像を表示する場合で
も常に書込み動作を行なう必要があり、常に回路全体を
動かしておくための電力が必要である。
例えば２００Ｘ２００画素の画面を毎秒６０枚書き込む
ためには、最大周波数として約２．５ Ｍ Ｈｚが必要
となシかなり大きな電力を消費してしまう。
ためには、最大周波数として約２．５ Ｍ Ｈｚが必要
となシかなり大きな電力を消費してしまう。
尚、毎秒６０枚の画像を書き込むというのは液晶を交流
駆動してフリッカを生じさせないため必要な値である。
駆動してフリッカを生じさせないため必要な値である。
そこで、本発明は中間調を必要としない画像、静止画像
を表示するのに適した、消費電力が少ない表示素子を供
することを目的とする。
を表示するのに適した、消費電力が少ない表示素子を供
することを目的とする。
３−
以下図面とともに本発明の説明をしていく。
第２図に本発明の表示素子を示す。単位画素を構成する
のは、半導体層に形成されたスイッチングトランジスタ
５．信号蓄積容量６．ＣＭＯＳインバータ７、信号選択
回路８．液晶セル９である。
のは、半導体層に形成されたスイッチングトランジスタ
５．信号蓄積容量６．ＣＭＯＳインバータ７、信号選択
回路８．液晶セル９である。
そして液晶を交流駆動するためのクロック源１゜を具備
している。スイッチングトランジスタ５はＭＯｆ３ ）
ランジスタで構成され、トランジスタ５のソースは信号
ライン！／イに接続され、ドレインはＣＭＯＳインバー
タ７のゲートに接続される。
している。スイッチングトランジスタ５はＭＯｆ３ ）
ランジスタで構成され、トランジスタ５のソースは信号
ライン！／イに接続され、ドレインはＣＭＯＳインバー
タ７のゲートに接続される。
そして、ＣＭＯＳインバータ７のゲートに信号蓄積容量
６が形成される。さらに、信号選択回路８の入力にはク
ロック源１０の信号が入力され、前記ＣＭＯＳインバー
タ７の出力を制御信号として入力信号と同相の信号およ
び逆相の信号を選択的に出力するというものであシ、信
号選択回路８の出力は画素電極９αと接続される。いま
、クロック源１０の出力を共通電極端子１１に接続し、
ＣＭＯＳインバータ７の出力が１１のとき信号選択回路
８の入力と出力が逆相となｊ５、ＣＭＯＢイン４− バーク７の出力が１０１のとき信号選択回路８の入力と
出力が同相となる場合を例にとって動作を説明する。こ
こで、信号１１１は高い電圧レベル、１０ｗは低い電圧
レベルである。まず、ゲートラインｘｉｋゲート信号と
して負のパルスが印加され、トランジスタ５がオンする
と容量６には、’ｌｌＬの電位にしたがって充放電され
る。容量６の電位がＣＭＯＳインバータ７のしきい値電
圧よシ高い場合は、ＣＭＯＳインバータ７の出力はＩＱ
Ｉになシ、同様処しきい値電圧よシ低い場合は、ＣＭＯ
Ｓインバータの出力は１１１になる。
６が形成される。さらに、信号選択回路８の入力にはク
ロック源１０の信号が入力され、前記ＣＭＯＳインバー
タ７の出力を制御信号として入力信号と同相の信号およ
び逆相の信号を選択的に出力するというものであシ、信
号選択回路８の出力は画素電極９αと接続される。いま
、クロック源１０の出力を共通電極端子１１に接続し、
ＣＭＯＳインバータ７の出力が１１のとき信号選択回路
８の入力と出力が逆相となｊ５、ＣＭＯＢイン４− バーク７の出力が１０１のとき信号選択回路８の入力と
出力が同相となる場合を例にとって動作を説明する。こ
こで、信号１１１は高い電圧レベル、１０ｗは低い電圧
レベルである。まず、ゲートラインｘｉｋゲート信号と
して負のパルスが印加され、トランジスタ５がオンする
と容量６には、’ｌｌＬの電位にしたがって充放電され
る。容量６の電位がＣＭＯＳインバータ７のしきい値電
圧よシ高い場合は、ＣＭＯＳインバータ７の出力はＩＱ
Ｉになシ、同様処しきい値電圧よシ低い場合は、ＣＭＯ
Ｓインバータの出力は１１１になる。
ゲート信号が消滅すれば、トランジスタ５はオフ状態と
なシ、容量６からの放電経路がなくなるので、容量６の
電位は長時間保たれる。そして、ＣＭＯＳインバータ７
の出力が１１１の画素は、信号選択回路８の入力と出力
が逆相になるので、クロック源の波形つまシ共通電極電
位と信号選択回路の出力つまり画素電極９αの波形は、
電源電圧をＶとすると、それぞれ第３図Ａの１２α、１
２ｂに示すように逆相のクロックとなシ、液晶９には５
− ±Ｖの交流電圧１３αが印加され選択画素となる。
なシ、容量６からの放電経路がなくなるので、容量６の
電位は長時間保たれる。そして、ＣＭＯＳインバータ７
の出力が１１１の画素は、信号選択回路８の入力と出力
が逆相になるので、クロック源の波形つまシ共通電極電
位と信号選択回路の出力つまり画素電極９αの波形は、
電源電圧をＶとすると、それぞれ第３図Ａの１２α、１
２ｂに示すように逆相のクロックとなシ、液晶９には５
− ±Ｖの交流電圧１３αが印加され選択画素となる。
一方、ＣＭＯＳインバータの出力がＩＱＩの画素ハ同様
に第３図Ｂの１２α、１２ｏのように同相のクロックと
なるので、液晶９には１３ｂのごとく全く電圧が印加さ
れず、非選択画素となる。従って静止画像を非常に少な
い電力で表示することが可能となる。なぜならば、静止
画像の場合、信号ライン’ＩＩ ｔ ｔ Ｗｉｇｓ・・
・とゲートラインｘｉ、πｊ＋１・・・の駆動回路を通
常は全て停止してクロック源１０のみを動かしておけば
よく、信号およびゲートライン駆動回路は、容量の電圧
をリフレッシュするために間欠的に動作させればよいか
らである。そして、通常クロック源１ｏの周波数は、３
０Ｈｚ程度を低いので、消費電力は周辺駆動回路を間欠
的に動かすため電力のみでよく、容量の電圧をりフレッ
シュする周期は回路構造や、容量の大きさによって異な
るが、１０秒またはそれ以上でよく、従来の表示素子に
比べて消費電力は６００分の１以下になる。また、液晶
に印加される電圧は、容量６の電圧が直接印加されるの
ではな６一 く、信号選択回路８の出力が印加されるので、容量６の
電圧が変動しても、しきい値をこえないかぎシ常に液晶
には一定の電圧が印加される。従って、容量の電圧変化
に対して安定な表示が得られる。また、ＣＭＯＳインバ
ータ７は容量６の放電経路をなすための高入力インビダ
ンス回路であシ、信号選択回路８０入カインピダンスが
充分高ければ、ＣＭＯＳインバータは除去しても同様の
動作轡効来が得られる。
に第３図Ｂの１２α、１２ｏのように同相のクロックと
なるので、液晶９には１３ｂのごとく全く電圧が印加さ
れず、非選択画素となる。従って静止画像を非常に少な
い電力で表示することが可能となる。なぜならば、静止
画像の場合、信号ライン’ＩＩ ｔ ｔ Ｗｉｇｓ・・
・とゲートラインｘｉ、πｊ＋１・・・の駆動回路を通
常は全て停止してクロック源１０のみを動かしておけば
よく、信号およびゲートライン駆動回路は、容量の電圧
をリフレッシュするために間欠的に動作させればよいか
らである。そして、通常クロック源１ｏの周波数は、３
０Ｈｚ程度を低いので、消費電力は周辺駆動回路を間欠
的に動かすため電力のみでよく、容量の電圧をりフレッ
シュする周期は回路構造や、容量の大きさによって異な
るが、１０秒またはそれ以上でよく、従来の表示素子に
比べて消費電力は６００分の１以下になる。また、液晶
に印加される電圧は、容量６の電圧が直接印加されるの
ではな６一 く、信号選択回路８の出力が印加されるので、容量６の
電圧が変動しても、しきい値をこえないかぎシ常に液晶
には一定の電圧が印加される。従って、容量の電圧変化
に対して安定な表示が得られる。また、ＣＭＯＳインバ
ータ７は容量６の放電経路をなすための高入力インビダ
ンス回路であシ、信号選択回路８０入カインピダンスが
充分高ければ、ＣＭＯＳインバータは除去しても同様の
動作轡効来が得られる。
第３図に、本発明の表示素子の実施例を示す。
信号選択回路として、排他的論理和Ｃ以下ＦｉＯＲと略
す）１４を用いたものであシ、ここでＦｉＯＲ１４は０
ＭＯ８で構成され、入力インピダンスが充分大きいので
、ＣＭＯＳインバータは省略できる。ＫＯＲ１４の一方
の入力端子は、トランジスタ５のドレインおよび容量６
の一端と接続され、ＢＯＲ１４の他方の入力端子は、共
通電極と共にクロック源１０の出力と接続される。そう
すると容量６の電圧がＦＯＲ回路１４のしきい値電圧よ
シも高い場合は、ＦＯＲ回路の出力つまシ、画素７− 電極９αの波形と共通電極の波形は逆相となり、液晶９
には第３図Ａ１３αの如く交流電圧が印加される。また
、容量６の電圧がＥＯＲ回路１４のしきい値電圧よシも
低い場合は、同様に液晶９には第３図Ｂ１３ｂの如く全
く電圧が印加されない。
す）１４を用いたものであシ、ここでＦｉＯＲ１４は０
ＭＯ８で構成され、入力インピダンスが充分大きいので
、ＣＭＯＳインバータは省略できる。ＫＯＲ１４の一方
の入力端子は、トランジスタ５のドレインおよび容量６
の一端と接続され、ＢＯＲ１４の他方の入力端子は、共
通電極と共にクロック源１０の出力と接続される。そう
すると容量６の電圧がＦＯＲ回路１４のしきい値電圧よ
シも高い場合は、ＦＯＲ回路の出力つまシ、画素７− 電極９αの波形と共通電極の波形は逆相となり、液晶９
には第３図Ａ１３αの如く交流電圧が印加される。また
、容量６の電圧がＥＯＲ回路１４のしきい値電圧よシも
低い場合は、同様に液晶９には第３図Ｂ１３ｂの如く全
く電圧が印加されない。
第５図に本発明の表示素子の他の実施例を示す。
スイッチングトランジスタ５のドレインに、容量素子６
の一端とＣＭＯＳインバータ１５のゲートが接続される
。ＣＭＯｆ３インバータＩＳＯ出力はＣＭＯＳインバー
タ１６の入力と接続される。また、信号選択回路は、ト
ランスミッションゲート（以下ＴＧと略す）１７．１８
で構成される。そしてインバータ１６の出力を、Ｔｅ１
７のｎチャンネル側ゲートおよびＴｅ１８のＰチャンネ
ル側ゲートに接続し、インバータ１５の出力をＴｅ１７
のＰチャンネル側ゲートおよびＴｅ１８のｎチャンネル
側ゲートに接続する。また、Ｔｅ１７゜１８の出力を互
いに接続して画素電極９αを接続 ゛し、Ｔｅ１８
の入力端子は全画素共通に共通電極と接続して、クロッ
ク源１０と接続する。さらに８− Ｔｅ１７の入力端子は全画素共通にして、インバータ１
９を介してクロック源１０と接続する。このように構成
することによシ、容量６の電圧がインバータ１５のしき
い値電圧よシ高いときは、インバータ１５の出力が１０
′、インバータ１６の出力が１１ｗとなシ、Ｔｅ１７が
オン状態、Ｔｅ１８がオフ状態になるため、液晶セルに
は第３図Ａの如く±Ｖの交流電圧が印加され、同様に容
量６の電圧がインバータ１５のしきい値電圧よシ低いと
きは、液晶セルには電圧が印加されない。第４図、第５
図の例では、信号選択回路としてＦｉＯＲ回路または、
１０２個を用いているが、要するに信号蓄積容量の電圧
が、信号選択回路のしきい値電圧よシも高いときと低い
ときに、画素電極に印加される交流波形の位相を反転さ
せることが出来れば良いのであｊ５、ＡＮＤ回路の組み
合わせ、ＯＲ回路の組み合わせ等でも全く同様の動作を
させることが出来、これらも本発明の範躊に入ることは
もちろんである。また、°スイッチングトランジスタは
ｎチャンネルＭＯ８ＦＦｔＴあるいはＴＧを用９− いても同じである。
の一端とＣＭＯＳインバータ１５のゲートが接続される
。ＣＭＯｆ３インバータＩＳＯ出力はＣＭＯＳインバー
タ１６の入力と接続される。また、信号選択回路は、ト
ランスミッションゲート（以下ＴＧと略す）１７．１８
で構成される。そしてインバータ１６の出力を、Ｔｅ１
７のｎチャンネル側ゲートおよびＴｅ１８のＰチャンネ
ル側ゲートに接続し、インバータ１５の出力をＴｅ１７
のＰチャンネル側ゲートおよびＴｅ１８のｎチャンネル
側ゲートに接続する。また、Ｔｅ１７゜１８の出力を互
いに接続して画素電極９αを接続 ゛し、Ｔｅ１８
の入力端子は全画素共通に共通電極と接続して、クロッ
ク源１０と接続する。さらに８− Ｔｅ１７の入力端子は全画素共通にして、インバータ１
９を介してクロック源１０と接続する。このように構成
することによシ、容量６の電圧がインバータ１５のしき
い値電圧よシ高いときは、インバータ１５の出力が１０
′、インバータ１６の出力が１１ｗとなシ、Ｔｅ１７が
オン状態、Ｔｅ１８がオフ状態になるため、液晶セルに
は第３図Ａの如く±Ｖの交流電圧が印加され、同様に容
量６の電圧がインバータ１５のしきい値電圧よシ低いと
きは、液晶セルには電圧が印加されない。第４図、第５
図の例では、信号選択回路としてＦｉＯＲ回路または、
１０２個を用いているが、要するに信号蓄積容量の電圧
が、信号選択回路のしきい値電圧よシも高いときと低い
ときに、画素電極に印加される交流波形の位相を反転さ
せることが出来れば良いのであｊ５、ＡＮＤ回路の組み
合わせ、ＯＲ回路の組み合わせ等でも全く同様の動作を
させることが出来、これらも本発明の範躊に入ることは
もちろんである。また、°スイッチングトランジスタは
ｎチャンネルＭＯ８ＦＦｔＴあるいはＴＧを用９− いても同じである。
以上のような本発明の画像表示装置を用いることにより
、中間調を必要としない画像およびその静止画像を表示
するのに適した、消費電力が少なくてすむ画像表示装置
を得るという当初の目的は完全に達成できる。つまシ、
静止画素表示時には３０Ｈｇ程度のクロック源以外の周
辺駆動回路は間欠的に動作させれば良いのであシ、さら
に容量の電圧が直接液晶に印加されるのではなく、信号
選択回路の出力から電源電圧によって定まる常に一定の
電圧の信号が印加されるので安定な表示ができるのであ
る。また、静止画−動画を問わず交流駆動が可能となる
ので、寿命・信頼性の点でも優れた表示素子が得られる
。
、中間調を必要としない画像およびその静止画像を表示
するのに適した、消費電力が少なくてすむ画像表示装置
を得るという当初の目的は完全に達成できる。つまシ、
静止画素表示時には３０Ｈｇ程度のクロック源以外の周
辺駆動回路は間欠的に動作させれば良いのであシ、さら
に容量の電圧が直接液晶に印加されるのではなく、信号
選択回路の出力から電源電圧によって定まる常に一定の
電圧の信号が印加されるので安定な表示ができるのであ
る。また、静止画−動画を問わず交流駆動が可能となる
ので、寿命・信頼性の点でも優れた表示素子が得られる
。
第１図は従来の表示素子を示す回路図、第２図は本発明
の表示素子を示す回路図、第３図Ａ、Ｂは本発明の表示
素子に於ける液晶駆動電圧を示す説明図、第４図、第５
図は本発明の実施例を示す−１（１− 回路図である。 ５−・スイッチングトランジスタ ６・・信号蓄積容量 ７ 、１５ 、１６・・ＣＭＯＳインバータ８・・信号
選択回路 ９・・液晶セル ９α・・画素電極 ｌＯ・・クロック源 １１・・共通電極端子 １２α、１２ｂ、Ｉ２ｃ・・クロック波形１３α、１３
ｂ・・液晶駆動電圧波形 Ｉ４・・排他的論理和 １７ 、１８・・トランスミッションゲート１９・・イ
ンバータ 以 上 １１− 第１図 第？（２） ｌｚｂ］Ｊｌ「し日ＪＩＪ １う（１（１２α−１２し） ＋ｚ（「Ｌ口」１」１丁■ ＋３ｂ（ｌＺｃＬ−１２ｅ ）
の表示素子を示す回路図、第３図Ａ、Ｂは本発明の表示
素子に於ける液晶駆動電圧を示す説明図、第４図、第５
図は本発明の実施例を示す−１（１− 回路図である。 ５−・スイッチングトランジスタ ６・・信号蓄積容量 ７ 、１５ 、１６・・ＣＭＯＳインバータ８・・信号
選択回路 ９・・液晶セル ９α・・画素電極 ｌＯ・・クロック源 １１・・共通電極端子 １２α、１２ｂ、Ｉ２ｃ・・クロック波形１３α、１３
ｂ・・液晶駆動電圧波形 Ｉ４・・排他的論理和 １７ 、１８・・トランスミッションゲート１９・・イ
ンバータ 以 上 １１− 第１図 第？（２） ｌｚｂ］Ｊｌ「し日ＪＩＪ １う（１（１２α−１２し） ＋ｚ（「Ｌ口」１」１丁■ ＋３ｂ（ｌＺｃＬ−１２ｅ ）
Claims (1)
- ガラス等の絶縁基板上に形成された半導体層、または半
導体基板上に、行列状に画素が形成され前記画素電極上
に液晶を介して設置された透光性基板上の透明電極を対
向電極とした表示素子に於て、前記一つの画素に対して
少なくとも、一つのスイッチング素子と、一つの容量素
子、および前記容量素子の両端の電圧に応じて液晶への
交流電圧印加と電圧無印加状態を選択するための信号選
択回路を、前記半導体層に形成したことを特徴とする表
示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081228A JPS58198084A (ja) | 1982-05-14 | 1982-05-14 | 表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081228A JPS58198084A (ja) | 1982-05-14 | 1982-05-14 | 表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58198084A true JPS58198084A (ja) | 1983-11-17 |
| JPH0451835B2 JPH0451835B2 (ja) | 1992-08-20 |
Family
ID=13740602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081228A Granted JPS58198084A (ja) | 1982-05-14 | 1982-05-14 | 表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58198084A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6217797A (ja) * | 1985-07-16 | 1987-01-26 | ソニー株式会社 | 液晶表示装置 |
| JP2000194331A (ja) * | 1998-11-18 | 2000-07-14 | Agilent Technol Inc | Ｄｃバランス回路を組み込んだピクセルセル |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| JP2004524590A (ja) * | 2001-05-02 | 2004-08-12 | マイクロエミッシブ ディスプレイズ リミテッド | ピクセル回路と動作方法 |
| JP2008241832A (ja) * | 2007-03-26 | 2008-10-09 | Seiko Epson Corp | 液晶装置、画素回路、アクティブマトリクス基板、および電子機器 |
| JP2008268853A (ja) * | 2007-03-29 | 2008-11-06 | Seiko Epson Corp | 電気泳動表示装置とその駆動方法、及び電子機器 |
| JP2011076079A (ja) * | 2009-09-04 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 表示装置、および電子機器 |
| US8237653B2 (en) | 2007-03-29 | 2012-08-07 | Seiko Epson Corporation | Electrophoretic display device, method of driving electrophoretic device, and electronic apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518602A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Liquid crystal display |
-
1982
- 1982-05-14 JP JP57081228A patent/JPS58198084A/ja active Granted
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