JPH0451835B2 - - Google Patents
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- JPH0451835B2 JPH0451835B2 JP57081228A JP8122882A JPH0451835B2 JP H0451835 B2 JPH0451835 B2 JP H0451835B2 JP 57081228 A JP57081228 A JP 57081228A JP 8122882 A JP8122882 A JP 8122882A JP H0451835 B2 JPH0451835 B2 JP H0451835B2
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- JP
- Japan
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- voltage
- liquid crystal
- signal
- output
- capacitor
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- 239000004973 liquid crystal related substance Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 3
- 239000003990 capacitor Substances 0.000 description 22
- 210000002858 crystal cell Anatomy 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
本発明は、液晶を用いたアクテイブマトリクス
表示素子の回路構成に関するものである。
表示素子の回路構成に関するものである。
従来の表示素子を第１図に示す。液晶とMOS
型FETアレイを組み合わせて構成されている。
第１図に於て、単位画素を構成するのは、半導体
層に形成されたMOS型FET１、信号蓄積用コン
デンサ２、及び液晶セル３である。この基本的な
動作を説明する。まずMOS型FETをＰチヤンネ
ルとし、ゲートラインxiにゲート信号としての負
のパルス電圧を印加すると、FET１はオン状態
となり、信号ラインyiに印加した画像信号はFET
１を通してコンデンサ２に充電される。負のパル
スが消滅すれば、FET１はオフ状態となり、コ
ンデンサ２に充電された電圧は、液晶セル３を通
じて放電されながら保持され、液晶に印加されつ
づける。そして、ゲート信号xiからxi+1，xi+2…
と線順次に走査し、その位置に対応した画像信号
を信号ラインyi，yi+1，yi+2…に印加することによ
り全体の画像が表示される。
型FETアレイを組み合わせて構成されている。
第１図に於て、単位画素を構成するのは、半導体
層に形成されたMOS型FET１、信号蓄積用コン
デンサ２、及び液晶セル３である。この基本的な
動作を説明する。まずMOS型FETをＰチヤンネ
ルとし、ゲートラインxiにゲート信号としての負
のパルス電圧を印加すると、FET１はオン状態
となり、信号ラインyiに印加した画像信号はFET
１を通してコンデンサ２に充電される。負のパル
スが消滅すれば、FET１はオフ状態となり、コ
ンデンサ２に充電された電圧は、液晶セル３を通
じて放電されながら保持され、液晶に印加されつ
づける。そして、ゲート信号xiからxi+1，xi+2…
と線順次に走査し、その位置に対応した画像信号
を信号ラインyi，yi+1，yi+2…に印加することによ
り全体の画像が表示される。
このとき対向電極はガラス等に全面に付けられ
た共通透明電極で、第１図の４が共通電極端子で
ある。そして、共通電極端子は常にある電位に保
たれている。さて、このような画像表示装置は、
中間調を含む画像や動画を表示する場合、すなわ
ちテレビ画像の表示などには最適であるが、静止
画の表示にはきわめて不適当であつた。なぜなら
ば前述したようにコンデンサ２に充電された信号
は液晶セル３を通じて放電していくので、常に書
込み動作を行なわないとコンデンサの両端の電圧
がどんどん下がつてしまい、液晶にかかる電圧が
変化してしまう。従つて、静止画像を表示する場
合でも常に書込み動作を行なう必要があり、常に
回路全体を動かしておくための電力が必要であ
る。例えば200×200画素の画面を毎秒60枚書き込
むためには、最大周波数として約2.5MHzが必要
となりかなり大きな電力を消費してしまう。尚、
毎秒60枚の画像を書き込むというのは液晶を交流
駆動してフリツカを生じさせないため必要な値で
ある。
た共通透明電極で、第１図の４が共通電極端子で
ある。そして、共通電極端子は常にある電位に保
たれている。さて、このような画像表示装置は、
中間調を含む画像や動画を表示する場合、すなわ
ちテレビ画像の表示などには最適であるが、静止
画の表示にはきわめて不適当であつた。なぜなら
ば前述したようにコンデンサ２に充電された信号
は液晶セル３を通じて放電していくので、常に書
込み動作を行なわないとコンデンサの両端の電圧
がどんどん下がつてしまい、液晶にかかる電圧が
変化してしまう。従つて、静止画像を表示する場
合でも常に書込み動作を行なう必要があり、常に
回路全体を動かしておくための電力が必要であ
る。例えば200×200画素の画面を毎秒60枚書き込
むためには、最大周波数として約2.5MHzが必要
となりかなり大きな電力を消費してしまう。尚、
毎秒60枚の画像を書き込むというのは液晶を交流
駆動してフリツカを生じさせないため必要な値で
ある。
そこで、本発明は中間調を必要としない画像、
静止画像を表示するのに適した、消費電力が少な
い表示素子を供することを目的とする。
静止画像を表示するのに適した、消費電力が少な
い表示素子を供することを目的とする。
以下図面とともに本発明の説明をしていく。
第２図に本発明の表示素子を示す。単位画素を構
成するのは、半導体層に形成されたスイツチング
トランジスタ５、信号蓄積容量６、CMOSイン
バータ７、信号選択回路８、液晶セル９である。
そして液晶を交流駆動するためのクロツク源１０
を具備している。スイツチングトランジスタ５は
MOSトランジスタで構成され、トランジスタ５
のソースは信号ラインyiに接続され、ドレインは
CMOSインバータ７のゲートに接続される。そ
して、CMOSインバータ７のゲートに信号蓄積
容量６が形成される。さらに、信号選択回路８の
入力にはクロツク源１０の信号が入力され、前記
CMOSインバータ７の出力を制御信号として入
力信号と同相の信号および逆相の信号を選択的に
出力するというものであり、信号選択回路８の出
力は画素電極９ａと接続される。いま、クロツク
源１０の出力を共通電極端子１１に接続し、
CMOSインバータ７の出力が“１”のとき信号
選択回路８の入力と出力が逆相となり、CMOS
インバータ７の出力が“０”のとき信号選択回路
８の入力と出力が同相となる場合を例にとつて動
作を説明する。ここで、信号“１”は高い電圧レ
ベル、“０”は低い電圧レベルである。まず、ゲ
ートラインxiにゲート信号として負のパルスが印
加され、トランジスタ５がオンすると容量６に
は、yiの電位にしたがつて充放電される。容量６
の電位がCMOSインバータ７のしきい値電圧よ
り高い場合は、CMOSインバータ７の出力は
“０”になり、同様にしきい値電圧より低い場合
は、CMOSインバータの出力は“１”になる。
成するのは、半導体層に形成されたスイツチング
トランジスタ５、信号蓄積容量６、CMOSイン
バータ７、信号選択回路８、液晶セル９である。
そして液晶を交流駆動するためのクロツク源１０
を具備している。スイツチングトランジスタ５は
MOSトランジスタで構成され、トランジスタ５
のソースは信号ラインyiに接続され、ドレインは
CMOSインバータ７のゲートに接続される。そ
して、CMOSインバータ７のゲートに信号蓄積
容量６が形成される。さらに、信号選択回路８の
入力にはクロツク源１０の信号が入力され、前記
CMOSインバータ７の出力を制御信号として入
力信号と同相の信号および逆相の信号を選択的に
出力するというものであり、信号選択回路８の出
力は画素電極９ａと接続される。いま、クロツク
源１０の出力を共通電極端子１１に接続し、
CMOSインバータ７の出力が“１”のとき信号
選択回路８の入力と出力が逆相となり、CMOS
インバータ７の出力が“０”のとき信号選択回路
８の入力と出力が同相となる場合を例にとつて動
作を説明する。ここで、信号“１”は高い電圧レ
ベル、“０”は低い電圧レベルである。まず、ゲ
ートラインxiにゲート信号として負のパルスが印
加され、トランジスタ５がオンすると容量６に
は、yiの電位にしたがつて充放電される。容量６
の電位がCMOSインバータ７のしきい値電圧よ
り高い場合は、CMOSインバータ７の出力は
“０”になり、同様にしきい値電圧より低い場合
は、CMOSインバータの出力は“１”になる。
ゲート信号が消滅すれば、トランジスタ５はオ
フ状態となり、容量６からの放電経路がなくなる
ので、容量６の電位は長時間保たれる。そして、
CMOSインバータ７の出力が“１”の画素は、
信号選択回路８の入力と出力が逆相になるので、
クロツク源の波形つまり共通電極電位と信号選択
回路の出力つまり画素電極９ａの波形は、電源電
圧をＶとすると、それぞれ第３図Ａの１２ａ，１
２ｂに示すように逆相のクロツクとなり、液晶９
には±Ｖの交流電圧１３ａが印加され選択画素と
なる。一方、CMOSインバータの出力が“０”
の画素は同様に第３図Ｂの１２ａ，１２ｃのよう
に同相のクロツクとなるので、液晶９には１３ｂ
のごとく全く電圧が印加されず、非選択画素とな
る。従つて静止画像を非常に少ない電力で表示す
ることが可能となる。なぜならば、静止画像の場
合、信号ラインyi，yi+1…とゲートラインxi，xi+1
…の駆動回路を通常は全て停止してクロツク源１
０のみを動かしておけばよく、信号およびゲート
ライン駆動回路は、容量の電圧をリフレツシユす
るために間欠的に動作させればよいからである。
そして、通常クロツク源１０の周波数は、30Hz程
度を低いので、消費電力は周辺駆動回路を間欠的
に動かすため電力のみでよく、容量の電圧をリフ
レツシュする周期は回路構造や、容量の大きさに
よつて異なるが、10秒またはそれ以上でよく、従
来の表示素子に比べて消費電力は600分の１以下
になる。また、液晶に印加される電圧は、容量６
の電圧が直接印加されるのではなく、信号選択回
路８の出力が印加されるので、容量６の電圧が変
動しても、しきい値をこえないかぎり常に液晶に
は一定の電圧が印加される。従つて、容量の電圧
変化に対して安定な表示が得られる。また、
CMOSインバータ７は容量６の放電経路をなす
ための高入力インピダンス回路であり、信号選択
回路８の入力インピダンスが充分高ければ、
CMOSインバータは除去しても同様の動作・効
果が得られる。
フ状態となり、容量６からの放電経路がなくなる
ので、容量６の電位は長時間保たれる。そして、
CMOSインバータ７の出力が“１”の画素は、
信号選択回路８の入力と出力が逆相になるので、
クロツク源の波形つまり共通電極電位と信号選択
回路の出力つまり画素電極９ａの波形は、電源電
圧をＶとすると、それぞれ第３図Ａの１２ａ，１
２ｂに示すように逆相のクロツクとなり、液晶９
には±Ｖの交流電圧１３ａが印加され選択画素と
なる。一方、CMOSインバータの出力が“０”
の画素は同様に第３図Ｂの１２ａ，１２ｃのよう
に同相のクロツクとなるので、液晶９には１３ｂ
のごとく全く電圧が印加されず、非選択画素とな
る。従つて静止画像を非常に少ない電力で表示す
ることが可能となる。なぜならば、静止画像の場
合、信号ラインyi，yi+1…とゲートラインxi，xi+1
…の駆動回路を通常は全て停止してクロツク源１
０のみを動かしておけばよく、信号およびゲート
ライン駆動回路は、容量の電圧をリフレツシユす
るために間欠的に動作させればよいからである。
そして、通常クロツク源１０の周波数は、30Hz程
度を低いので、消費電力は周辺駆動回路を間欠的
に動かすため電力のみでよく、容量の電圧をリフ
レツシュする周期は回路構造や、容量の大きさに
よつて異なるが、10秒またはそれ以上でよく、従
来の表示素子に比べて消費電力は600分の１以下
になる。また、液晶に印加される電圧は、容量６
の電圧が直接印加されるのではなく、信号選択回
路８の出力が印加されるので、容量６の電圧が変
動しても、しきい値をこえないかぎり常に液晶に
は一定の電圧が印加される。従つて、容量の電圧
変化に対して安定な表示が得られる。また、
CMOSインバータ７は容量６の放電経路をなす
ための高入力インピダンス回路であり、信号選択
回路８の入力インピダンスが充分高ければ、
CMOSインバータは除去しても同様の動作・効
果が得られる。
第４図に、本発明の表示素子の実施例を示す。
信号選択回路として、排他的論理和（以下EOR
と略す）１４を用いたものであり、ここでEOR
１４はCMOSで構成され、入力インピダンスが
充分大きいので、CMOSインバータは省略でき
る。EOR１４の一方の入力端子は、トランジス
タ５のドレインおよび容量６の一端と接続され、
EOR１４の他方の入力端子は、共通電極と共に
クロツク源１０の出力と接続される。そうすると
容量６の電圧がEOR回路１４のしきい値電圧よ
りも高い場合は、EOR回路の出力つまり、画素
電極９ａの波形と共通電極の波形は逆相となり、
液晶９には第３図Ａ１３ａの如く交流電圧が印加
される。また、容量６の電圧がEOR回路１４の
しきい値電圧よりも低い場合は、同様に液晶９に
は第３図Ｂ１３ｂの如く全く電圧が印加されな
い。
信号選択回路として、排他的論理和（以下EOR
と略す）１４を用いたものであり、ここでEOR
１４はCMOSで構成され、入力インピダンスが
充分大きいので、CMOSインバータは省略でき
る。EOR１４の一方の入力端子は、トランジス
タ５のドレインおよび容量６の一端と接続され、
EOR１４の他方の入力端子は、共通電極と共に
クロツク源１０の出力と接続される。そうすると
容量６の電圧がEOR回路１４のしきい値電圧よ
りも高い場合は、EOR回路の出力つまり、画素
電極９ａの波形と共通電極の波形は逆相となり、
液晶９には第３図Ａ１３ａの如く交流電圧が印加
される。また、容量６の電圧がEOR回路１４の
しきい値電圧よりも低い場合は、同様に液晶９に
は第３図Ｂ１３ｂの如く全く電圧が印加されな
い。
第５図に本発明の表示素子の他の実施例を示
す。スイツチングトランジタ５のドレインに、容
量素子６の一端とCMOSインバータ１５のゲー
トが接続される。CMOSインバータ１５の出力
はCMOSインバータ１６の入力と接続される。
また、信号選択回路は、トランスミツシヨンゲー
ト（以下TGと略す）１７，１８で構成される。
そしてインバータ１６の出力を、TG１７のｎチ
ヤンネル側ゲートおよびTG１８のＰチヤンネル
側ゲートに接続し、インバータ１５の出力をTG
１７のＰチヤンネル側ゲートおよびTG１８のｎ
チヤンネル側ゲートに接続する。また、TG１
７，１８の出力を互いに接続して画素電極９ａを
接続し、TG１８の入力端子は全画素共通に共通
電極と接続して、クロツク源１０と接続する。さ
らにTG１７の入力端子は全画素共通にして、イ
ンバータ１９を介してクロツク源１０と接続す
る。このように構成することにより、容量６の電
圧がインバータ１５のしきい値電圧より高いとき
は、インバータ１５の出力が“０”、インバータ
１６の出力が“１”となり、TG１７がオン状
態、TG１８がオフ状態になるため、液晶セルに
は第３図Ａの如く±の交流電圧が印加され、同
様に容量６の電圧がインバータ１５のしきい値電
圧より低いときは、液晶セルには電圧が印加され
ない。第４図、第５図の例では、信号選択回路と
してEOR回路または、TG2個を用いているが、
要するに信号蓄積容量の電圧が、信号選択回路の
しきい値電圧よりも高いときと低いときに、画素
電極に印加される交流波形の位相を反転させるこ
とが出来れば良いのであり、AND回路の組み合
わせ、OR回路の組み合わせ等でも全く同様の動
作をさせることが出来、これらも本発明の範疇に
入ることはもちろんである。また、スイツチング
トランジスタはｎチヤンネルMOSFETあるいは
TGを用いても同じである。
す。スイツチングトランジタ５のドレインに、容
量素子６の一端とCMOSインバータ１５のゲー
トが接続される。CMOSインバータ１５の出力
はCMOSインバータ１６の入力と接続される。
また、信号選択回路は、トランスミツシヨンゲー
ト（以下TGと略す）１７，１８で構成される。
そしてインバータ１６の出力を、TG１７のｎチ
ヤンネル側ゲートおよびTG１８のＰチヤンネル
側ゲートに接続し、インバータ１５の出力をTG
１７のＰチヤンネル側ゲートおよびTG１８のｎ
チヤンネル側ゲートに接続する。また、TG１
７，１８の出力を互いに接続して画素電極９ａを
接続し、TG１８の入力端子は全画素共通に共通
電極と接続して、クロツク源１０と接続する。さ
らにTG１７の入力端子は全画素共通にして、イ
ンバータ１９を介してクロツク源１０と接続す
る。このように構成することにより、容量６の電
圧がインバータ１５のしきい値電圧より高いとき
は、インバータ１５の出力が“０”、インバータ
１６の出力が“１”となり、TG１７がオン状
態、TG１８がオフ状態になるため、液晶セルに
は第３図Ａの如く±の交流電圧が印加され、同
様に容量６の電圧がインバータ１５のしきい値電
圧より低いときは、液晶セルには電圧が印加され
ない。第４図、第５図の例では、信号選択回路と
してEOR回路または、TG2個を用いているが、
要するに信号蓄積容量の電圧が、信号選択回路の
しきい値電圧よりも高いときと低いときに、画素
電極に印加される交流波形の位相を反転させるこ
とが出来れば良いのであり、AND回路の組み合
わせ、OR回路の組み合わせ等でも全く同様の動
作をさせることが出来、これらも本発明の範疇に
入ることはもちろんである。また、スイツチング
トランジスタはｎチヤンネルMOSFETあるいは
TGを用いても同じである。
以上のような本発明の画像表示装置を用いるこ
とにより、中間調を必要としない画像およびその
静止画像を表示するのに適した、消費電力が少な
くてすむ画像表示装置を得るという当初の目的は
完全に達成できる。つまり、静止画素表示時には
30Hz程度のクロツク源以外の周辺駆動回路は間欠
的に動作させれば良いのであり、さらに容量の電
圧が直接液晶に印加されるのではなく、信号選択
回路の出力から電源電圧によつて定まる常に一定
の電圧の信号が印加されるので安定な表示ができ
るのである。また、静止画・動画を問わず交流駆
動が可能となるので、寿命・信頼性の点でも優れ
た表示素子が得られる。
とにより、中間調を必要としない画像およびその
静止画像を表示するのに適した、消費電力が少な
くてすむ画像表示装置を得るという当初の目的は
完全に達成できる。つまり、静止画素表示時には
30Hz程度のクロツク源以外の周辺駆動回路は間欠
的に動作させれば良いのであり、さらに容量の電
圧が直接液晶に印加されるのではなく、信号選択
回路の出力から電源電圧によつて定まる常に一定
の電圧の信号が印加されるので安定な表示ができ
るのである。また、静止画・動画を問わず交流駆
動が可能となるので、寿命・信頼性の点でも優れ
た表示素子が得られる。
第１図は従来の表示素子を示す回路図、第２図
は本発明の表示素子を示す回路図、第３図Ａ，Ｂ
は本発明の表示素子に於ける液晶駆動電圧を示す
説明図、第４図、第５図は本発明の実施例を示す
回路図である。 ５……スイツチングトランジスタ、６……信号
蓄積容量、７，１５，１６……CMOSインバー
タ、８……信号選択回路、９……液晶セル、９ａ
……画素電極、１０……クロツク源、１１……共
通電極端子、１２ａ，１２ｂ，１２ｃ……クロツ
ク波形、１３ａ，１３ｂ……液晶駆動電圧波形、
１４……排他的論理和、１７，１８……トランス
ミツシヨンゲート、１９……インバータ。
は本発明の表示素子を示す回路図、第３図Ａ，Ｂ
は本発明の表示素子に於ける液晶駆動電圧を示す
説明図、第４図、第５図は本発明の実施例を示す
回路図である。 ５……スイツチングトランジスタ、６……信号
蓄積容量、７，１５，１６……CMOSインバー
タ、８……信号選択回路、９……液晶セル、９ａ
……画素電極、１０……クロツク源、１１……共
通電極端子、１２ａ，１２ｂ，１２ｃ……クロツ
ク波形、１３ａ，１３ｂ……液晶駆動電圧波形、
１４……排他的論理和、１７，１８……トランス
ミツシヨンゲート、１９……インバータ。
Claims (1)
- １ ガラス等の絶縁基板上に形成された半導体層
上に、または半導体基板上に、行列状に画素が形
成され前記画素電極上に液晶を介して設置された
透光性基板上の透明電極を対向電極とした表示素
子に於て、前記一つの画素に対して少なくとも、
一つのスイツチング素子と、一つの容量素子、お
よび前記容量素子の両端の電圧に応じて液晶への
交流電圧印加と電圧無印加状態を選択するための
トランスミツシヨンゲートから成る信号選択回路
と各トランスミツシヨンゲートに外部クロツク源
からの交流駆動電圧を与える共通電極を、前記半
導体層に形成したことを特徴とする表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081228A JPS58198084A (ja) | 1982-05-14 | 1982-05-14 | 表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081228A JPS58198084A (ja) | 1982-05-14 | 1982-05-14 | 表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58198084A JPS58198084A (ja) | 1983-11-17 |
| JPH0451835B2 true JPH0451835B2 (ja) | 1992-08-20 |
Family
ID=13740602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081228A Granted JPS58198084A (ja) | 1982-05-14 | 1982-05-14 | 表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58198084A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693167B2 (ja) * | 1985-07-16 | 1994-11-16 | ソニー株式会社 | 液晶表示装置 |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| US6262703B1 (en) * | 1998-11-18 | 2001-07-17 | Agilent Technologies, Inc. | Pixel cell with integrated DC balance circuit |
| GB0110802D0 (en) * | 2001-05-02 | 2001-06-27 | Microemissive Displays Ltd | Pixel circuit and operating method |
| JP2008241832A (ja) * | 2007-03-26 | 2008-10-09 | Seiko Epson Corp | 液晶装置、画素回路、アクティブマトリクス基板、および電子機器 |
| JP4577349B2 (ja) * | 2007-03-29 | 2010-11-10 | セイコーエプソン株式会社 | 電気泳動表示装置とその駆動方法、及び電子機器 |
| US8237653B2 (en) | 2007-03-29 | 2012-08-07 | Seiko Epson Corporation | Electrophoretic display device, method of driving electrophoretic device, and electronic apparatus |
| KR101746198B1 (ko) | 2009-09-04 | 2017-06-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 전자기기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518602A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Liquid crystal display |
-
1982
- 1982-05-14 JP JP57081228A patent/JPS58198084A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518602A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58198084A (ja) | 1983-11-17 |
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|---|---|---|
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