JPH0334077B2 - - Google Patents
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- JPH0334077B2 JPH0334077B2 JP56172733A JP17273381A JPH0334077B2 JP H0334077 B2 JPH0334077 B2 JP H0334077B2 JP 56172733 A JP56172733 A JP 56172733A JP 17273381 A JP17273381 A JP 17273381A JP H0334077 B2 JPH0334077 B2 JP H0334077B2
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Description
【発明の詳細な説明】
本発明は、マトリクス表示装置に係わり、特に
回路の配線数を少なくし駆動回路を簡素化できる
マトリクス装置及びその駆動方法に関する。
回路の配線数を少なくし駆動回路を簡素化できる
マトリクス装置及びその駆動方法に関する。
表示体を液晶とするマトリクス表示法の１つに
それぞれの液晶画素を独立に駆動する方式が提案
されている。このうちMOS−FETを駆動電圧の
スイツチ素子として用いた駆動法は、ヒユーズ社
等から発表されている。例えば、“A2.5”
Diagonal、High Contrast、Dynamic
Scattering Liquid Crystal Matrix Display
with Video Drivers、1978 Society for
Information Display Digest”に示されている
表示エレメントは、第１図に示す如く１個の
MOS型の電界効果トランジスタ（以下MOS−
FETと称す）４と１個のコンデンサ５及び画素
６で構成されている。
それぞれの液晶画素を独立に駆動する方式が提案
されている。このうちMOS−FETを駆動電圧の
スイツチ素子として用いた駆動法は、ヒユーズ社
等から発表されている。例えば、“A2.5”
Diagonal、High Contrast、Dynamic
Scattering Liquid Crystal Matrix Display
with Video Drivers、1978 Society for
Information Display Digest”に示されている
表示エレメントは、第１図に示す如く１個の
MOS型の電界効果トランジスタ（以下MOS−
FETと称す）４と１個のコンデンサ５及び画素
６で構成されている。
この駆動法は、ゲート信号線３にゲート電圧
VGを印加してMOS−FET４をオン状態にし、一
方のソース信号線２に画素６を形成する液晶を励
起するための電圧VSを印加するものである。こ
の時、第２図に示した如くにソース信号線２に加
えるソース電圧VSのレベルを変化させると画素
６に加わる電圧VLCが変化する。このときの実効
電圧の変化によつて液晶の明るさを制御すること
ができテレビ画像のような段調表示が可能とな
る。
VGを印加してMOS−FET４をオン状態にし、一
方のソース信号線２に画素６を形成する液晶を励
起するための電圧VSを印加するものである。こ
の時、第２図に示した如くにソース信号線２に加
えるソース電圧VSのレベルを変化させると画素
６に加わる電圧VLCが変化する。このときの実効
電圧の変化によつて液晶の明るさを制御すること
ができテレビ画像のような段調表示が可能とな
る。
ところで、この駆動法では液晶自身の放電時定
数が少さいため保持コンデンサ５を画素６に並列
に接続して時定数を大きくし液晶に印加される実
効電圧を大きくしている。この保持コンデンサ５
のキヤパシタンス容量は、画素６の数十倍も必要
なため保持コンデンサの占有面積が大きくなる。
数が少さいため保持コンデンサ５を画素６に並列
に接続して時定数を大きくし液晶に印加される実
効電圧を大きくしている。この保持コンデンサ５
のキヤパシタンス容量は、画素６の数十倍も必要
なため保持コンデンサの占有面積が大きくなる。
このため、特に保持コンデンサの容量のバラツ
キ、欠陥等が問題となる。また、液晶をオン・オ
フする２階調表示の場合でも保持コンデンサを十
分大きくする必要があつた。
キ、欠陥等が問題となる。また、液晶をオン・オ
フする２階調表示の場合でも保持コンデンサを十
分大きくする必要があつた。
これにより、表示体である液晶の放電時定数に
影響を受けない安定した駆動回路が要求されてい
た。
影響を受けない安定した駆動回路が要求されてい
た。
この様な問題はPLZT、EC、EL等の液晶以外
の表示体を用いた場合にも生じていた。
の表示体を用いた場合にも生じていた。
本発明の目的は、上記欠点を除去し、表示体の
放電時定数に影響を受けず簡単な構成で表示体を
駆動できる回路を提供することにある。
放電時定数に影響を受けず簡単な構成で表示体を
駆動できる回路を提供することにある。
上記目的を達成する本発明の特徴とするところ
は、一方の基板に設けられた複数個の一方の電極
と他方の基板に設けられた共通電極との対向部分
と、それ等の間に保持される表示体とによつて形
成される画素が全体としてマトリクス状をなすも
のを時分割駆動するものに於いて、上記一対の基
板のうち少なくとも一方に複数個のゲート信号線
と、上記ゲート信号線と直交する複数個のソース
信号線を設け、かつ上記ゲート信号線と上記ソー
ス信号線との各交点に少なくとも３端子を有する
第１の半導体スイツチと少なくとも３端子を有す
る第２の半導体スイツチとコンデンサを設け、上
記ゲート信号線は上記第１の半導体スイツチの制
御端子と上記第２の半導体スイツチの一方の主端
子とに接続し、上記ソース信号線は上記第１の半
導体スイツチの一方の主端子に接続し、上記第１
の半導体スイツチの他方の主端子は上記コンデン
サと、該コンデンサと並列に設けられた第２の半
導体スイツチの制御端子とに接続し、上記第２の
半導体スイツチの他方の主端子は上記一方の電極
に接続することにある。
は、一方の基板に設けられた複数個の一方の電極
と他方の基板に設けられた共通電極との対向部分
と、それ等の間に保持される表示体とによつて形
成される画素が全体としてマトリクス状をなすも
のを時分割駆動するものに於いて、上記一対の基
板のうち少なくとも一方に複数個のゲート信号線
と、上記ゲート信号線と直交する複数個のソース
信号線を設け、かつ上記ゲート信号線と上記ソー
ス信号線との各交点に少なくとも３端子を有する
第１の半導体スイツチと少なくとも３端子を有す
る第２の半導体スイツチとコンデンサを設け、上
記ゲート信号線は上記第１の半導体スイツチの制
御端子と上記第２の半導体スイツチの一方の主端
子とに接続し、上記ソース信号線は上記第１の半
導体スイツチの一方の主端子に接続し、上記第１
の半導体スイツチの他方の主端子は上記コンデン
サと、該コンデンサと並列に設けられた第２の半
導体スイツチの制御端子とに接続し、上記第２の
半導体スイツチの他方の主端子は上記一方の電極
に接続することにある。
さらに、本発明の特徴とするところは、選択さ
れた上記ゲート信号線には上記第１の半導体スイ
ツチのしきい値電圧VT1より大きい電圧VGHを、
選択されない上記ゲート信号線には上記VT1より
小さい電圧VGLを、選択された上記ソース信号線
には上記第２の半導体スイツチのしきい値電圧
VT2より大きい電圧VSHを、選択されない上記ソ
ース信号線には上記VT2より小さい電圧VSLをそ
れぞれ印加することにある。
れた上記ゲート信号線には上記第１の半導体スイ
ツチのしきい値電圧VT1より大きい電圧VGHを、
選択されない上記ゲート信号線には上記VT1より
小さい電圧VGLを、選択された上記ソース信号線
には上記第２の半導体スイツチのしきい値電圧
VT2より大きい電圧VSHを、選択されない上記ソ
ース信号線には上記VT2より小さい電圧VSLをそ
れぞれ印加することにある。
第３図は、本発明の一実施例の構成図を示した
ものである。
ものである。
表示エレメント１０は、第１の半導体スイツチ
である第１のMOS−FET１３、第２の半導体ス
イツチである第２のMOS−FET１４とメモリと
なるコンデンサ１５及び画素１６で構成されてい
る。画素１６は、一方の電極２４と共通電極２０
との対向部分とそれ等の間に保持される表示体で
ある液晶によつて形成される。ここでは、Ｎチヤ
ンネルMOS−FETを例にとり説明する。
である第１のMOS−FET１３、第２の半導体ス
イツチである第２のMOS−FET１４とメモリと
なるコンデンサ１５及び画素１６で構成されてい
る。画素１６は、一方の電極２４と共通電極２０
との対向部分とそれ等の間に保持される表示体で
ある液晶によつて形成される。ここでは、Ｎチヤ
ンネルMOS−FETを例にとり説明する。
第１のMOS−FET１３は、ゲート信号線１２
のゲート電圧VGによりオン又はオフ状態となる。
ここで、第１のMOS−FET１３がオンするとソ
ース信号線１１のソース電圧VSがコンデンサ１
５に充電される。
のゲート電圧VGによりオン又はオフ状態となる。
ここで、第１のMOS−FET１３がオンするとソ
ース信号線１１のソース電圧VSがコンデンサ１
５に充電される。
一方、第２のMOS−FET１４は、コンデンサ
１５に充電された電圧Vstgが第２のMOS−FET
のしきい値電圧よりも十分高いとオンする。この
結果、前記したゲート信号線に印加される電圧
VGが画素１６に加わる。また、コンデンサ１５
の充電電圧Vstgが第２のMOS−FET１４のしき
い値電圧よりも十分低いと第２のMOS−FET１
４はカツトオフして、これにより画素１６の両端
の電位差はほぼ零となる。
１５に充電された電圧Vstgが第２のMOS−FET
のしきい値電圧よりも十分高いとオンする。この
結果、前記したゲート信号線に印加される電圧
VGが画素１６に加わる。また、コンデンサ１５
の充電電圧Vstgが第２のMOS−FET１４のしき
い値電圧よりも十分低いと第２のMOS−FET１
４はカツトオフして、これにより画素１６の両端
の電位差はほぼ零となる。
このように本実施例では、コンデンサ１５は第
２のMOS−FET１４のしきい値電圧より高い電
圧（波高値）を充電すればよいので、従来の保持
コンデンサより小さくて良く、占有面積が小さく
なる。さらに、第１のMOS−FET１３のゲート
端子Ｇと第２のMOS−FET１４のドレイン端子
１４を共通のゲート信号線１２に接続し、後述す
るようにゲート信号線に表示体である液晶を励起
する電圧をゲート信号に重畳して送れるので信号
配線を簡単にすることができる。
２のMOS−FET１４のしきい値電圧より高い電
圧（波高値）を充電すればよいので、従来の保持
コンデンサより小さくて良く、占有面積が小さく
なる。さらに、第１のMOS−FET１３のゲート
端子Ｇと第２のMOS−FET１４のドレイン端子
１４を共通のゲート信号線１２に接続し、後述す
るようにゲート信号線に表示体である液晶を励起
する電圧をゲート信号に重畳して送れるので信号
配線を簡単にすることができる。
ここで、第３図に示した表示エレメント回路を
用いた表示パネルの断面図を第４図に示す。この
例では、Ｐ型のシリコン基板３８に各素子を構成
している。
用いた表示パネルの断面図を第４図に示す。この
例では、Ｐ型のシリコン基板３８に各素子を構成
している。
N+拡散層３５，３２及び２８，２５は第１の
MOS−FET１３と第２のMOS−FET１４のド
レイン端子Ｄとソース端子Ｓとなり、ゲート酸化
膜３３と２６の上にあるポリシリコン層３４と２
７がそれぞれのMOS−FET１３，１４のゲート
端子Ｇとなる。N+拡散層３２とポリシリコン層
２７はAl導体３１で電気的に接続されている。
また、ポリシリコン層３０の下側にあるフイール
ド酸化膜２９がメモリとなるコンデンサ１５であ
る。一方、Al導体３６は、ソース信号線１１と
なり、Al電極２４は、画素電極１６の一方の電
極２４となる。３７はAl導体で、MOS−FET１
４のドレイン端子をゲート信号線１２に接続す
る。この電極の表面には、保護膜２１を施す。さ
らに、各導体間は、絶縁膜２３で絶縁する。
MOS−FET１３と第２のMOS−FET１４のド
レイン端子Ｄとソース端子Ｓとなり、ゲート酸化
膜３３と２６の上にあるポリシリコン層３４と２
７がそれぞれのMOS−FET１３，１４のゲート
端子Ｇとなる。N+拡散層３２とポリシリコン層
２７はAl導体３１で電気的に接続されている。
また、ポリシリコン層３０の下側にあるフイール
ド酸化膜２９がメモリとなるコンデンサ１５であ
る。一方、Al導体３６は、ソース信号線１１と
なり、Al電極２４は、画素電極１６の一方の電
極２４となる。３７はAl導体で、MOS−FET１
４のドレイン端子をゲート信号線１２に接続す
る。この電極の表面には、保護膜２１を施す。さ
らに、各導体間は、絶縁膜２３で絶縁する。
これに対し、画素１６のもう一方の電極は、ガ
ラス基板１９に形成した透明電極２０である。こ
の電極が対向端子１８となる。
ラス基板１９に形成した透明電極２０である。こ
の電極が対向端子１８となる。
液晶２２はネマチツク液晶、ネマチツク液晶＋
２色性色素、コレステリツク−ネマチツク相転移
液晶＋２色性色素あるいは、カイラルネマチツク
液晶＋２色性色素の公知のものである。
２色性色素、コレステリツク−ネマチツク相転移
液晶＋２色性色素あるいは、カイラルネマチツク
液晶＋２色性色素の公知のものである。
次に第３図に示したソース信号線１１に印加さ
れる電圧VS及びゲート信号線１２に印加される
電圧VGの電圧レベルの条件について説明する。
ゲート信号線１２に印加される電圧VGの高レベ
ルをVGHとし低レベルをVGLとする。また、ソー
ス信号線１１に印加される電圧VSの高レベルを
VSH低レベルをVSLとする。さらに、第１のMOS
−FET１３のしきい値電圧をVT1とし、第２の
MOS−FET１４のしきい値電圧をVT2とする。
れる電圧VS及びゲート信号線１２に印加される
電圧VGの電圧レベルの条件について説明する。
ゲート信号線１２に印加される電圧VGの高レベ
ルをVGHとし低レベルをVGLとする。また、ソー
ス信号線１１に印加される電圧VSの高レベルを
VSH低レベルをVSLとする。さらに、第１のMOS
−FET１３のしきい値電圧をVT1とし、第２の
MOS−FET１４のしきい値電圧をVT2とする。
第２のMOS−FET１４をオン状態とした時、
不飽和領域で動作させるには次式を満足する必要
がある。
不飽和領域で動作させるには次式を満足する必要
がある。
Vstg−VT2＞VGL ………(1)
但し、Vstgはコンデンサ１５の電圧
(1)式によりVGLは、ほとんど電圧降下がなく画
素１６に伝えられる。
素１６に伝えられる。
次に第１のMOS−FET１３を不飽和領域で動
作させるには次式を満足する必要がある。
作させるには次式を満足する必要がある。
VGH−VT1＞VSH ………(2)
さらに、第１のMOS−FET１３がVGLでカツ
トオフ状態となるには次式を満足する必要があ
る。
トオフ状態となるには次式を満足する必要があ
る。
VT1＞TGL ………(3)
ところで第１のMOS−FET１３のゲート端子
ＧにVGHが印加されるとコンデンサ１５の両端の
電圧Vstg＝VSHとなる。そこで、(1)式と(2)式から
VGHを求めると次式の様になる。
ＧにVGHが印加されるとコンデンサ１５の両端の
電圧Vstg＝VSHとなる。そこで、(1)式と(2)式から
VGHを求めると次式の様になる。
VGH＞VT1＋VT2＋VGL ………(4)
この結果、(3)式と(4)式の条件を満足することで
画素６の一方の電極の電圧はVGL又はフローテイ
ングの状態となる。前者で画素がオン状態にな
り、後者で画素がオフ状態になる。
画素６の一方の電極の電圧はVGL又はフローテイ
ングの状態となる。前者で画素がオン状態にな
り、後者で画素がオフ状態になる。
次に第３図に於けるゲート信号線に印加される
電圧VG、ソース信号線に印加される電圧VS、コ
ンデンサ電圧Vstg、対向端子電圧（＝VCM）及び
画素１６の両端の電圧Vdisの具体例について説明
する。
電圧VG、ソース信号線に印加される電圧VS、コ
ンデンサ電圧Vstg、対向端子電圧（＝VCM）及び
画素１６の両端の電圧Vdisの具体例について説明
する。
第５図は、本発明駆動方法の第１の実施例であ
る。
る。
第５図では、ゲート信号線に印加される電圧
VGはVCから±Vb変化する部分と±V0変化する部
分から構成されている。前者の電圧は表示体であ
る液晶を励起するための電圧で後者の電圧のうち
VC＋V0は第１のMOS−FET１３をオンさせるた
めの電圧であり、VC−V0は液晶を交流駆動する
ための電圧である。
VGはVCから±Vb変化する部分と±V0変化する部
分から構成されている。前者の電圧は表示体であ
る液晶を励起するための電圧で後者の電圧のうち
VC＋V0は第１のMOS−FET１３をオンさせるた
めの電圧であり、VC−V0は液晶を交流駆動する
ための電圧である。
ゲート電圧VGがVC＋V0（＝VGH）の時ソース信
号線に印加される電圧VSがVSHとなるとコンデン
サ電圧Vstg＝VSHとなり逆にVSがVSLの時Vstg＝
VSLとなる。前者で第２のMOS−FET１４はオ
ンして後者でカツトオフする。
号線に印加される電圧VSがVSHとなるとコンデン
サ電圧Vstg＝VSHとなり逆にVSがVSLの時Vstg＝
VSLとなる。前者で第２のMOS−FET１４はオ
ンして後者でカツトオフする。
一方、対向端子電圧VCMをVC（＝一定電圧）と
すると画素に加わる電圧Vdisは、±Vbの電圧と１
周期間だけ電圧レベルがアンバランスな部分から
なる。これは第２のMOS−FET１４のドレイン
端子Ｄには飽和領域で動作する程の高い電圧
（VC＋V0）が印加されるので、第２のMOS−
FET１４のソースＳの電圧はΔVだけカツトされ
ることが原因である。従つてΔV／2Nだけの直流
成分が画素に加わることになる。（Ｎ＝走査線数） しかし、例えば一般的な値としてΔV＝5V、Ｎ
＝200とすると直流電圧成分は25ｍＶとなるが、
実用的に問題とならない。
すると画素に加わる電圧Vdisは、±Vbの電圧と１
周期間だけ電圧レベルがアンバランスな部分から
なる。これは第２のMOS−FET１４のドレイン
端子Ｄには飽和領域で動作する程の高い電圧
（VC＋V0）が印加されるので、第２のMOS−
FET１４のソースＳの電圧はΔVだけカツトされ
ることが原因である。従つてΔV／2Nだけの直流
成分が画素に加わることになる。（Ｎ＝走査線数） しかし、例えば一般的な値としてΔV＝5V、Ｎ
＝200とすると直流電圧成分は25ｍＶとなるが、
実用的に問題とならない。
なお、画素６は電圧Vdisの状態によりオン又は
オフの２状態をとる。従つて画素がオン状態であ
るときの実効電圧VS1は となり、VS1が表示体である液晶のしきい値電圧
より大きくなるようにVbを選べば良い。
オフの２状態をとる。従つて画素がオン状態であ
るときの実効電圧VS1は となり、VS1が表示体である液晶のしきい値電圧
より大きくなるようにVbを選べば良い。
第６図は本発明駆動方法の第２の実施例であ
る。
る。
第６図に示した波形は、対向端子電圧VCMをVC
から±Vbだけ変化させたところに特徴がある。
最終的に画素に加わる電圧は第５図と同じであ
る。
から±Vbだけ変化させたところに特徴がある。
最終的に画素に加わる電圧は第５図と同じであ
る。
第７図は本発明駆動方法の第３の実施例であ
る。
る。
第７図に示した波形の特徴は、表示体である液
晶の励起電圧を得るためにゲート信号線に印加さ
れる電圧VG及び対向端子電圧VCM共に交流化して
いることである。このため、第５図及び第６図に
示した方式よりゲート信号線に印加される電圧
VGのVb電圧を低くすることができる。
晶の励起電圧を得るためにゲート信号線に印加さ
れる電圧VG及び対向端子電圧VCM共に交流化して
いることである。このため、第５図及び第６図に
示した方式よりゲート信号線に印加される電圧
VGのVb電圧を低くすることができる。
第８図に本発明マトリクス表示装置全体を示す
一実施例を示す。
一実施例を示す。
クロツクパルスCPに同期して画像信号Ｄはシ
フトレジスタ４０で直列信号から並列信号に変換
されてラインメモリ４１に一時保持される。
フトレジスタ４０で直列信号から並列信号に変換
されてラインメモリ４１に一時保持される。
一方、走査回路４２でフレームスタート信号
FST、ラインスタート信号LSTに同期して走査
信号S1〜Soを発生させさらに、ゲート駆動回路４
３でゲート信号線に印加される電圧VG1〜VGoを
発生する。そして、各表示エレメント１０内のコ
ンデンサには線順次走査方式で画像データを書き
込む。
FST、ラインスタート信号LSTに同期して走査
信号S1〜Soを発生させさらに、ゲート駆動回路４
３でゲート信号線に印加される電圧VG1〜VGoを
発生する。そして、各表示エレメント１０内のコ
ンデンサには線順次走査方式で画像データを書き
込む。
また、対向端子電圧VCMは、信号Ｍに同期して
対向端子電圧発生回路４４で発生する。
対向端子電圧発生回路４４で発生する。
第９図、第１０図は本発明駆動方法の第４の実
施例であり、第８図に示した信号のタイムチヤー
ト図である。ゲート信号に印加される電圧VG1〜
VGo及び対向端子電圧VCMは第７図に示した第３
の実施例に従つたものであるが、第１、第２の実
施例でも良い。
施例であり、第８図に示した信号のタイムチヤー
ト図である。ゲート信号に印加される電圧VG1〜
VGo及び対向端子電圧VCMは第７図に示した第３
の実施例に従つたものであるが、第１、第２の実
施例でも良い。
ソース信号線に印加される電圧VS1〜VSnは、
ゲート信号線に印加される電圧VG1〜VG2がVC＋
Vbの電圧となつた時にVSH又はVSLを印加する。
この結果、画素がオン又はオフ状態となる。
ゲート信号線に印加される電圧VG1〜VG2がVC＋
Vbの電圧となつた時にVSH又はVSLを印加する。
この結果、画素がオン又はオフ状態となる。
例えば第５図に示したVdis電圧にΔVのアンバ
ランスが生ずるが、本実施例によれば画素に直流
電圧成分が加わらないようにゲート電圧VGの内
VC−V0をΔVだけ大きくして、VC−V0＋ΔVとす
るので前記した問題点を解決することができる。
同様な事が第５図、第６図の波形にも適用できる
ことはいうまでもない。
ランスが生ずるが、本実施例によれば画素に直流
電圧成分が加わらないようにゲート電圧VGの内
VC−V0をΔVだけ大きくして、VC−V0＋ΔVとす
るので前記した問題点を解決することができる。
同様な事が第５図、第６図の波形にも適用できる
ことはいうまでもない。
本実施例に於いては、表示体は液晶を例にとつ
て説明したが、これに限らず、PLZT、EC、EL
等の表示体を用いても本発明は適用できる。
て説明したが、これに限らず、PLZT、EC、EL
等の表示体を用いても本発明は適用できる。
また、MOS−FETに限らず、パイポーラトラ
ンジスタ等、少なくとも３端子を有する半導体ス
イツチであれば良い。
ンジスタ等、少なくとも３端子を有する半導体ス
イツチであれば良い。
以上述べたように、本発明によればコンデンサ
の占有面積を小さくすることができる。さらに、
本発明によれば放電時定数が小さいという液晶の
特性に左右されることなく安定した駆動電圧を発
生することができ高コントラス化、高速化が達成
できる。
の占有面積を小さくすることができる。さらに、
本発明によれば放電時定数が小さいという液晶の
特性に左右されることなく安定した駆動電圧を発
生することができ高コントラス化、高速化が達成
できる。
さらに、表示体の励起電圧と走査電圧を混合さ
せる駆動方式としているため信号配線を非常に簡
単にすることができ表示パネルの高信頼化を達成
できる。
せる駆動方式としているため信号配線を非常に簡
単にすることができ表示パネルの高信頼化を達成
できる。
第１図は従来の表示エレメントの構成例、第２
図は第１図に示した回路の動作状態図、第３図は
本発明マトリクス表示装置の一実施例を示す図、
第４図は第３図を実現するための構造図、第５図
〜第７図は、本発明駆動方法の第１、第２、第３
の実施例を示す図、第８図は、本発明マトリクス
表示装置全体を示す一実施例、第９図、第１０図
は、本発明駆動方法の第４の実施例である。 １，１０……表示エレメント、２，１１……ソ
ース信号線、３，１２……ゲート信号線、６，１
６……画素、１３，１４……MOS−FET、１５
……コンデンサ。
図は第１図に示した回路の動作状態図、第３図は
本発明マトリクス表示装置の一実施例を示す図、
第４図は第３図を実現するための構造図、第５図
〜第７図は、本発明駆動方法の第１、第２、第３
の実施例を示す図、第８図は、本発明マトリクス
表示装置全体を示す一実施例、第９図、第１０図
は、本発明駆動方法の第４の実施例である。 １，１０……表示エレメント、２，１１……ソ
ース信号線、３，１２……ゲート信号線、６，１
６……画素、１３，１４……MOS−FET、１５
……コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 一方の基板に設けられた複数個の一方の電極
と他方の基板に設けられた共通電極との対向部分
と、それ等の間に保持される表示体とによつて形
成される画素が全体としてマトリクス状をなすも
のを時分割駆動するものに於いて、上記一対の基
板のうち少なくとも一方にゲート信号に重畳して
前記表示体を励起する電圧信号を流す複数個のゲ
ート信号線と、上記ゲート信号線と交差する複数
個のソース信号線を設け、かつ上記ゲート信号線
と上記ソース信号線との各交点に少なくとも３端
子を有する第１の半導体スイツチと少なくとも３
端子を有する第２の半導体スイツチとコンデンサ
を設け、上記ゲート信号線は上記第１の半導体ス
イツチの制御端子と上記第２の半導体スイツチの
一方の主端子とに接続し、上記ソース信号線は上
記第１の半導体スイツチの一方の主端子に接続
し、上記第１の半導体スイツチの他方の主端子は
上記コンデンサと、該コンデンサに並列に設けら
れた第２の半導体スイツチの制御端子とに接続
し、上記第２の半導体スイツチの他方の主端子は
上記一方の電極に接続し、上記他方の共通電極に
基準電圧を印加する構成としたことを特徴とする
マトリクス表示装置。 ２ 特許請求の範囲第１項に於いて、表示体は液
晶であることを特徴とするマトリクス表示装置。 ３ 特許請求の範囲第１項に於いて、半導体スイ
ツチは電界効果トランジスタであることを特徴と
するマトリクス表示装置。 ４ 一方の基板に設けられた複数個の一方の電極
と他方の基板に設けられた共通電極との対向部分
と、それ等の間に保持される表示体とによつて形
成される画素が全体としてマトリクス状をなし、
上記一対の基板のうち少なくとも一方に複数個の
ゲート信号線と、上記ゲート信号線と交差する複
数個のソース信号線を設け、かつ上記ゲート信号
線と上記ソース信号線との各交点に少なくとも３
端子を有する第１の半導体スイツチと少なくとも
３端子を有する第２の半導体スイツチとコンデン
サを設け、上記ゲート信号線は上記第１の半導体
スイツチの制御端子と上記第２の半導体スイツチ
の一方の主端子とに接続し、上記ソース信号線は
上記第１の半導体スイツチの一方の主端子に接続
し、上記第１の半導体スイツチの他方の主端子は
上記コンデンサと、該コンデンサと並列に設けら
れた第２の半導体スイツチの制御端子とに接続
し、上記第２の半導体スイツチの他方の主端子は
上記一方の電極に接続するものを時分割駆動する
ものに於いて、選択された上記ゲート信号線には
上記第１の半導体スイツチのしきい値電圧VT1よ
り大きい電圧VGHを、選択されない上記ゲート信
号線には上記VT1より小さい電圧VGLを、選択さ
れた上記ソース信号線には上記第２の半導体スイ
ツチのしきい値電圧VT2より大きい電圧VSHを、
選択されない上記ソース信号線には上記VT2より
小さい電圧VSLをそれぞれ印加することを特徴と
するマトリクス表示装置の駆動方法。 ５ 特許請求の範囲第４項に於いて、上記ゲート
信号線に印加する電圧信号には、上記表示体を励
起する電圧信号が重畳されることを特徴とするマ
トリクス表示装置の駆動方法。 ６ 特許請求の範囲第４項に於いて、 VGH＞VT1＋VT2＋VGL であることを特徴とするマトリクス表示装置の駆
動方法。 ７ 特許請求の範囲第４項から第６項に於いて、
表示体は液晶であることを特徴とするマトリクス
表示装置の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172733A JPS5875194A (ja) | 1981-10-30 | 1981-10-30 | マトリクス表示装置及び駆動方法 |
| US06/427,585 US4532506A (en) | 1981-10-30 | 1982-09-29 | Matrix display and driving method therefor |
| EP82109892A EP0079496B1 (en) | 1981-10-30 | 1982-10-26 | Matrix display and driving method therefor |
| DE8282109892T DE3271845D1 (en) | 1981-10-30 | 1982-10-26 | Matrix display and driving method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172733A JPS5875194A (ja) | 1981-10-30 | 1981-10-30 | マトリクス表示装置及び駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875194A JPS5875194A (ja) | 1983-05-06 |
| JPH0334077B2 true JPH0334077B2 (ja) | 1991-05-21 |
Family
ID=15947304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172733A Granted JPS5875194A (ja) | 1981-10-30 | 1981-10-30 | マトリクス表示装置及び駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4532506A (ja) |
| EP (1) | EP0079496B1 (ja) |
| JP (1) | JPS5875194A (ja) |
| DE (1) | DE3271845D1 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119390A (ja) * | 1982-12-25 | 1984-07-10 | 株式会社東芝 | 薄膜トランジスタ回路 |
| JPS59121391A (ja) * | 1982-12-28 | 1984-07-13 | シチズン時計株式会社 | 液晶表示装置 |
| JPS6059389A (ja) * | 1983-09-12 | 1985-04-05 | シャープ株式会社 | 液晶表示装置の駆動回路 |
| JPS6083477A (ja) * | 1983-10-13 | 1985-05-11 | Sharp Corp | 液昇表示装置の駆動回路 |
| JPS60182488A (ja) * | 1984-02-29 | 1985-09-18 | 日本電気株式会社 | 駆動用電子回路 |
| DE3514807C2 (de) * | 1984-04-25 | 1994-12-22 | Canon Kk | Vorrichtung mit einer Flüssigkristallzelle, zum Ansteuern einer Transistoranordnung |
| JPS60227235A (ja) * | 1984-04-26 | 1985-11-12 | Canon Inc | 画像形成装置 |
| JPH07113819B2 (ja) * | 1984-11-06 | 1995-12-06 | キヤノン株式会社 | 表示装置及びその駆動法 |
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| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US6759680B1 (en) | 1991-10-16 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
| JP2784615B2 (ja) * | 1991-10-16 | 1998-08-06 | 株式会社半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
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| KR0171233B1 (ko) | 1993-08-10 | 1999-03-20 | 쯔지 하루오 | 화상표시장치 및 그의 구동방법 |
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| US5587329A (en) * | 1994-08-24 | 1996-12-24 | David Sarnoff Research Center, Inc. | Method for fabricating a switching transistor having a capacitive network proximate a drift region |
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| JP3234131B2 (ja) * | 1995-06-23 | 2001-12-04 | 株式会社東芝 | 液晶表示装置 |
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- 1981-10-30 JP JP56172733A patent/JPS5875194A/ja active Granted
-
1982
- 1982-09-29 US US06/427,585 patent/US4532506A/en not_active Expired - Fee Related
- 1982-10-26 EP EP82109892A patent/EP0079496B1/en not_active Expired
- 1982-10-26 DE DE8282109892T patent/DE3271845D1/de not_active Expired
Patent Citations (1)
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|---|---|---|---|---|
| JPS57128394A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Indicator |
Also Published As
| Publication number | Publication date |
|---|---|
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| JPS5875194A (ja) | 1983-05-06 |
| US4532506A (en) | 1985-07-30 |
| EP0079496B1 (en) | 1986-06-25 |
| DE3271845D1 (en) | 1986-07-31 |
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