JP2540980B2 - 配線接続バンプ - Google Patents
配線接続バンプInfo
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- JP2540980B2 JP2540980B2 JP2091579A JP9157990A JP2540980B2 JP 2540980 B2 JP2540980 B2 JP 2540980B2 JP 2091579 A JP2091579 A JP 2091579A JP 9157990 A JP9157990 A JP 9157990A JP 2540980 B2 JP2540980 B2 JP 2540980B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は素子や回路等を形成した基板、あるいはPL
ZT（透明なセラミック）等の表示基板と外部引き出し配
線パターンを形成した基板とを接続する配線接続バンプ
（突起状電極）に係り、更に詳しくは回路素子とバンプ
を一体化した新規な配線接続バンプに関するものであ
る。
ZT（透明なセラミック）等の表示基板と外部引き出し配
線パターンを形成した基板とを接続する配線接続バンプ
（突起状電極）に係り、更に詳しくは回路素子とバンプ
を一体化した新規な配線接続バンプに関するものであ
る。
［発明の技術的背景およびその課題］ この種のバンプは、例えば第５図および第６図に示す
PLZTディスプレイを例にして説明すると、PLZTプレート
１に形成した複数の画素1aの電極を外部に引き出すた
め、その電極と駆動回路２との接続に用いられており、
例えば各画素1aの電極にバンプ３が形成され、また駆動
回路２の基板にはそのバンプ３に接続する配線パターン
が形成されている。これにより、各画素1aがその駆動回
路２で駆動され、つまりON表示、あるいはOFF表示され
るため、そのPLZTプレート１をディスプレイ装置として
利用することができる。
PLZTディスプレイを例にして説明すると、PLZTプレート
１に形成した複数の画素1aの電極を外部に引き出すた
め、その電極と駆動回路２との接続に用いられており、
例えば各画素1aの電極にバンプ３が形成され、また駆動
回路２の基板にはそのバンプ３に接続する配線パターン
が形成されている。これにより、各画素1aがその駆動回
路２で駆動され、つまりON表示、あるいはOFF表示され
るため、そのPLZTプレート１をディスプレイ装置として
利用することができる。
しかし、上記各画素1aがスタティック駆動である場
合、PLZTプレート１の全画素1aを駆動するためには各画
素1a毎に電極を駆動回路２に引き出し、例えば全画素1a
の数が10000個である場合、少なくとも10000本の配線パ
ターンが必要となる。
合、PLZTプレート１の全画素1aを駆動するためには各画
素1a毎に電極を駆動回路２に引き出し、例えば全画素1a
の数が10000個である場合、少なくとも10000本の配線パ
ターンが必要となる。
そこで、液晶表示装置に見られるように、配線パター
ンの本数を極めて少なくすることができるマトリックス
駆動法が考えられる。すなわち、上記バンプ接続法を利
用し、かつ、バンプ３の近傍にアクティブ素子を形成す
ればよい。
ンの本数を極めて少なくすることができるマトリックス
駆動法が考えられる。すなわち、上記バンプ接続法を利
用し、かつ、バンプ３の近傍にアクティブ素子を形成す
ればよい。
しかしながら、バンプ形成工程とアクティブ素子形成
工程の２工程を必要とし、工程数増加によるコスト高、
品質管理の困難性等の問題が増えるという問題点があ
る。また、バンプ３だけでなく、アクティブ素子を形成
するため、その分面積を必要とし、例えばPLZTプレート
１による表示装置の場合、その画素1aの開口率が低下
し、画質を低下するという欠点がある。
工程の２工程を必要とし、工程数増加によるコスト高、
品質管理の困難性等の問題が増えるという問題点があ
る。また、バンプ３だけでなく、アクティブ素子を形成
するため、その分面積を必要とし、例えばPLZTプレート
１による表示装置の場合、その画素1aの開口率が低下
し、画質を低下するという欠点がある。
この発明は上記課題に鑑みなされたものであり、その
目的はアクティブ素子とバンプを一体化し、その製造コ
ストを低く抑え、品質管理をし易くするとともに、表示
画素の開口率を高くとることができるようにした配線接
続バンプを提供することにある。
目的はアクティブ素子とバンプを一体化し、その製造コ
ストを低く抑え、品質管理をし易くするとともに、表示
画素の開口率を高くとることができるようにした配線接
続バンプを提供することにある。
［課題を解決するための手段］ 上記目的を達成するため、この発明は、複数の画素が
形成された表示板としてのPLZTプレートに、それら各画
素の電極に接続される配線パターンを有する透明基板を
重ねて、対応する画素電極と配線パターンとを接続する
配線接続バンプにおいて、上記透明基板側の上記配線パ
ターン上の上記画素電極と対応する所定位置に、バリス
タやTFTなどのアクティブ素子を形成し、同アクティブ
素子の一方の電極自体を接続バンプとして上記画素電極
に接続し、上記複数の画素をマトリックス駆動可能とし
たことを特徴としている。
形成された表示板としてのPLZTプレートに、それら各画
素の電極に接続される配線パターンを有する透明基板を
重ねて、対応する画素電極と配線パターンとを接続する
配線接続バンプにおいて、上記透明基板側の上記配線パ
ターン上の上記画素電極と対応する所定位置に、バリス
タやTFTなどのアクティブ素子を形成し、同アクティブ
素子の一方の電極自体を接続バンプとして上記画素電極
に接続し、上記複数の画素をマトリックス駆動可能とし
たことを特徴としている。
［作用］ このように、本発明においてはPLZTプレートに形成し
た画素の電極を外部に引き出すため、その引き出し配線
パターンを形成した透明基板にはその電極と対向する位
置にアクティブ素子を形成し、そのアクティブ素子をバ
ンプとして利用する。すなわち、アクティブ素子とバン
プとを一体化していることから、その製造が１工程で済
み、その面積が小さくてよい。また、そのアクティブ素
子として、例えばバリスタやTFT等の素子を形成するこ
とにより、PLZTプレートの各画素がアクティブマトリッ
クス駆動可能となり、外部引き出し配線パターンの本数
が少なくなる。
た画素の電極を外部に引き出すため、その引き出し配線
パターンを形成した透明基板にはその電極と対向する位
置にアクティブ素子を形成し、そのアクティブ素子をバ
ンプとして利用する。すなわち、アクティブ素子とバン
プとを一体化していることから、その製造が１工程で済
み、その面積が小さくてよい。また、そのアクティブ素
子として、例えばバリスタやTFT等の素子を形成するこ
とにより、PLZTプレートの各画素がアクティブマトリッ
クス駆動可能となり、外部引き出し配線パターンの本数
が少なくなる。
［実 施 例］ 以下、この発明の実施例を第１図乃至第４図に基づい
て説明する。なお、図中、第５図および第６図と同一部
分には同一符号を付し重複説明を省略する。
て説明する。なお、図中、第５図および第６図と同一部
分には同一符号を付し重複説明を省略する。
第１図において、PLZTプレート１の電極を外部に引き
出す配線パターンを形成した基板（例えば透明板；ガラ
ス板）５には画素1aと対向する位置にそれぞれ回路素子
（例えばアクティブ素子）６が設けられており、その一
方の電極７が配線パターンに接続され、他方の電極８が
PLZTプレート１の画素1aに対するバンプとして形成され
ている。
出す配線パターンを形成した基板（例えば透明板；ガラ
ス板）５には画素1aと対向する位置にそれぞれ回路素子
（例えばアクティブ素子）６が設けられており、その一
方の電極７が配線パターンに接続され、他方の電極８が
PLZTプレート１の画素1aに対するバンプとして形成され
ている。
そのアクティブ素子６としては、例えば第２図に示す
電気抵抗が印加電圧によって変化する抵抗素子のバイス
タを用いる。バリスタにはその動作原理から分類する
と、セラミック粒界障壁を利用したもの、半導体ｐ−ｎ
接合障壁を利用したもの、金属〜半導体接合を利用した
もの等がある。そこで、例えば表示装置としてPLZTプレ
ート１を用いる場合、そのバリスタには例えば酸化亜鉛
（ZnO）のものを用いることができる。すなわち、PLZT
プレート１の駆動電圧を50V以上と考えるならば、バリ
スタ電圧Vbが8kVから30kVの範囲で選択できるセラミッ
クス粒界障壁を利用したもの、つまり酸化亜鉛バリスタ
が適しているからである。
電気抵抗が印加電圧によって変化する抵抗素子のバイス
タを用いる。バリスタにはその動作原理から分類する
と、セラミック粒界障壁を利用したもの、半導体ｐ−ｎ
接合障壁を利用したもの、金属〜半導体接合を利用した
もの等がある。そこで、例えば表示装置としてPLZTプレ
ート１を用いる場合、そのバリスタには例えば酸化亜鉛
（ZnO）のものを用いることができる。すなわち、PLZT
プレート１の駆動電圧を50V以上と考えるならば、バリ
スタ電圧Vbが8kVから30kVの範囲で選択できるセラミッ
クス粒界障壁を利用したもの、つまり酸化亜鉛バリスタ
が適しているからである。
また、上記アクティブ素子６としては第３図に示され
ているTFT（Thin Film Trasistor）やダイオード等を用
いることができる。第３図のTFTの場合、例えば蒸着等
により、そのTFTをガラス板５に形成することになる
が、９がゲート電極で、10が絶縁膜で、11が半導体薄膜
で、12がソース電極で、13がドレイン電極で、14が絶縁
膜であり、この場合にはドレイン電極13がPLZTプレート
１に対する接続バンプとして用いられる。
ているTFT（Thin Film Trasistor）やダイオード等を用
いることができる。第３図のTFTの場合、例えば蒸着等
により、そのTFTをガラス板５に形成することになる
が、９がゲート電極で、10が絶縁膜で、11が半導体薄膜
で、12がソース電極で、13がドレイン電極で、14が絶縁
膜であり、この場合にはドレイン電極13がPLZTプレート
１に対する接続バンプとして用いられる。
ここで、第５図に示されているPLZTプレート１の画素
1aをアクティブマトリックス駆動する場合を例にして説
明する。
1aをアクティブマトリックス駆動する場合を例にして説
明する。
まず、ガラス板５に複数の画素1aの電極と対向して上
記アクティブ素子６のTFTを形成することになるが、第
４図に示されているように、そのガラス板５には、X,Y
の駆動ライン15,16および共通ライン（GND）17の配線パ
ターンが形成され、またその配線パターンとゲート電極
９およびソース電極12とをそれぞれ接続し、かつ、各画
素1aの電極とドレイン電極13とを接続可能とするように
TFTを形成する。そして、そのガラス板５をPLZTプレー
ト１に取り付ければ、横列の各画素1aはY1の駆動ライン
９とX1,X2,…Xnの駆動ライン９の信号により駆動するこ
とができる。
記アクティブ素子６のTFTを形成することになるが、第
４図に示されているように、そのガラス板５には、X,Y
の駆動ライン15,16および共通ライン（GND）17の配線パ
ターンが形成され、またその配線パターンとゲート電極
９およびソース電極12とをそれぞれ接続し、かつ、各画
素1aの電極とドレイン電極13とを接続可能とするように
TFTを形成する。そして、そのガラス板５をPLZTプレー
ト１に取り付ければ、横列の各画素1aはY1の駆動ライン
９とX1,X2,…Xnの駆動ライン９の信号により駆動するこ
とができる。
このように、PLZTプレート１の各画素1aの電極をアク
ティブ素子６の電極８をバンプとし、そのバンプを介し
て外部に引き出すことができるため、その各画素1aをア
クティブマトリックス駆動することが可能になる。ま
た、PLZTプレート１の各画素1aをアクティブマトリック
ス駆動することができることから、それら画素1aの電極
を外部に引き出すための配線パターンの本数が減り、例
えばそのPLZTプレート１を将来のHDTVに適用しようとし
た場合、スタティック駆動法であると、18000000本を必
要とするものが、2800本で済ませられることから、画素
1aの開口率を大きくすることができ、高精彩化、駆動回
路の薄型化が可能となり、薄型のパネルディスプレイ装
置の実現が可能になる。
ティブ素子６の電極８をバンプとし、そのバンプを介し
て外部に引き出すことができるため、その各画素1aをア
クティブマトリックス駆動することが可能になる。ま
た、PLZTプレート１の各画素1aをアクティブマトリック
ス駆動することができることから、それら画素1aの電極
を外部に引き出すための配線パターンの本数が減り、例
えばそのPLZTプレート１を将来のHDTVに適用しようとし
た場合、スタティック駆動法であると、18000000本を必
要とするものが、2800本で済ませられることから、画素
1aの開口率を大きくすることができ、高精彩化、駆動回
路の薄型化が可能となり、薄型のパネルディスプレイ装
置の実現が可能になる。
さらに、そのアクティブマトリックス駆動とするため
のアクティブ素子６と画素1aの電極を外部に引き出すた
めのバンプとを一体化したので、工程が１回で済ませら
れ、品質管理がし易くなるだけなく、接続の信頼性も向
上し、面積的にも狭くてよく、画素1aの開口率を大きく
設計することが可能となる。
のアクティブ素子６と画素1aの電極を外部に引き出すた
めのバンプとを一体化したので、工程が１回で済ませら
れ、品質管理がし易くなるだけなく、接続の信頼性も向
上し、面積的にも狭くてよく、画素1aの開口率を大きく
設計することが可能となる。
なお、上記実施例では、表示装置として用いるPLZTプ
レート１の電極を外部に引き出す場合を例にして説明し
たが、基板に形成した素子や回路をバンプを介して外部
に引き出す場合でも、同様の効果を得ることができ、こ
の場合回路素子のアクティブ素子６を抵抗とし、回路等
のインピーダンス調整にも利用することができる。
レート１の電極を外部に引き出す場合を例にして説明し
たが、基板に形成した素子や回路をバンプを介して外部
に引き出す場合でも、同様の効果を得ることができ、こ
の場合回路素子のアクティブ素子６を抵抗とし、回路等
のインピーダンス調整にも利用することができる。
［発明の効果］ 以上説明したように、この発明によれば、複数の画素
が形成された表示板としてのPLZTプレートに、それら各
画素の電極に接続される配線パターンを有する透明基板
を重ねて、対応する画素電極と配線パターンとを接続す
るにあたって、透明基板側の配線パターン上の画素電極
と対応する所定位置に、バリスタやTFTなどのアクティ
ブ素子を形成し、同アクティブ素子の一方の電極自体を
接続バンプとして画素電極に接続するようにしたことに
より、そのアクティブ素子の電極と接続バンプとが兼用
され、品質管理上好ましいばかりでなく、接続の信頼性
も高く、その結果製造コストを低く抑えることができ
る。また、その接続バンプ自体がアクティブ素子である
ため、PLZTプレートの各画素をアクティブマトリックス
駆動とすることが可能となるため、駆動ライン（配線パ
ターン）の本数をきわめて少なくすることができるばか
りでなく、画素の開口率をより大きくすることができ
る、という効果が奏される。
が形成された表示板としてのPLZTプレートに、それら各
画素の電極に接続される配線パターンを有する透明基板
を重ねて、対応する画素電極と配線パターンとを接続す
るにあたって、透明基板側の配線パターン上の画素電極
と対応する所定位置に、バリスタやTFTなどのアクティ
ブ素子を形成し、同アクティブ素子の一方の電極自体を
接続バンプとして画素電極に接続するようにしたことに
より、そのアクティブ素子の電極と接続バンプとが兼用
され、品質管理上好ましいばかりでなく、接続の信頼性
も高く、その結果製造コストを低く抑えることができ
る。また、その接続バンプ自体がアクティブ素子である
ため、PLZTプレートの各画素をアクティブマトリックス
駆動とすることが可能となるため、駆動ライン（配線パ
ターン）の本数をきわめて少なくすることができるばか
りでなく、画素の開口率をより大きくすることができ
る、という効果が奏される。
第１図はこの発明の一実施例を示す配線接続バンプの概
略的断面図、第２図は上記配線接続バンプとしてのアク
ティブ素子の特性図、第３図はこの発明の変形実施例を
示し、配線接続バンプの概略的断面図、第４図は上記第
３図に示す配線接続バンプを用いたPLZTプレートの概略
的駆動回路図、第５図は従来のバンプの概略的断面図、
第６図はPLZTプレート等の基板の概略的正面図である。 図中、１はPLZTプレート、1aは画素、５ガラス板（基
板）、６は回路素子（アクティブ素子）、7,8は電極
（アクティブ素子の）、９は電極（TFTの）、10は絶縁
膜、11は半導体薄膜、12はソース電極、13はドレイン電
極、14は絶縁膜、15,16は駆動ライン、17は共通ライン
（GND）である。 である。
略的断面図、第２図は上記配線接続バンプとしてのアク
ティブ素子の特性図、第３図はこの発明の変形実施例を
示し、配線接続バンプの概略的断面図、第４図は上記第
３図に示す配線接続バンプを用いたPLZTプレートの概略
的駆動回路図、第５図は従来のバンプの概略的断面図、
第６図はPLZTプレート等の基板の概略的正面図である。 図中、１はPLZTプレート、1aは画素、５ガラス板（基
板）、６は回路素子（アクティブ素子）、7,8は電極
（アクティブ素子の）、９は電極（TFTの）、10は絶縁
膜、11は半導体薄膜、12はソース電極、13はドレイン電
極、14は絶縁膜、15,16は駆動ライン、17は共通ライン
（GND）である。 である。
Claims (1)
- 【請求項１】複数の画素が形成された表示板としてのPL
ZTプレートに、それら各画素の電極に接続される配線パ
ターンを有する透明基板を重ねて、対応する画素電極と
配線パターンとを接続する配線接続バンプにおいて、上
記透明基板側の上記配線パターン上の上記画素電極と対
応する所定位置に、バリスタやTFTなどのアクティブ素
子を形成し、同アクティブ素子の一方の電極自体を接続
バンプとして上記画素電極に接続し、上記複数の画素を
マトリックス駆動可能としたことを特徴とする配線接続
バンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091579A JP2540980B2 (ja) | 1990-04-06 | 1990-04-06 | 配線接続バンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091579A JP2540980B2 (ja) | 1990-04-06 | 1990-04-06 | 配線接続バンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03289617A JPH03289617A (ja) | 1991-12-19 |
| JP2540980B2 true JP2540980B2 (ja) | 1996-10-09 |
Family
ID=14030453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091579A Expired - Lifetime JP2540980B2 (ja) | 1990-04-06 | 1990-04-06 | 配線接続バンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540980B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630169A (en) * | 1979-08-21 | 1981-03-26 | Canon Kk | Color display cell |
| JPS5677886A (en) * | 1979-11-30 | 1981-06-26 | Citizen Watch Co Ltd | Liquid crystal display unit |
| JPS5688195A (en) * | 1979-12-19 | 1981-07-17 | Matsushita Electric Ind Co Ltd | Image display method |
| JPS5875194A (ja) * | 1981-10-30 | 1983-05-06 | 株式会社日立製作所 | マトリクス表示装置及び駆動方法 |
| EP0198168A1 (en) * | 1985-02-21 | 1986-10-22 | OIS Optical Imaging Systems, Inc. | Active matrix liquid crystal displays and method of making them |
| JPS62218925A (ja) * | 1986-03-19 | 1987-09-26 | Nec Corp | 光シヤツタアレイ |
| JP2655540B2 (ja) * | 1988-06-06 | 1997-09-24 | 宇部興産株式会社 | 液晶表示装置 |
-
1990
- 1990-04-06 JP JP2091579A patent/JP2540980B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03289617A (ja) | 1991-12-19 |
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