JPS61145597A - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
- Publication number
- JPS61145597A JPS61145597A JP26901384A JP26901384A JPS61145597A JP S61145597 A JPS61145597 A JP S61145597A JP 26901384 A JP26901384 A JP 26901384A JP 26901384 A JP26901384 A JP 26901384A JP S61145597 A JPS61145597 A JP S61145597A
- Authority
- JP
- Japan
- Prior art keywords
- active matrix
- wiring
- thin film
- active
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、透光性基板上に能動素子をマトリクス状に形
成したアクティブマトリクス基板に関するものであり、
液晶表示装置等に用いられるものである。
成したアクティブマトリクス基板に関するものであり、
液晶表示装置等に用いられるものである。
従来の技術
近年、透光性基板に能動素子を形成したアクティブマト
リクス基板を用いた液晶表示装置の開発が活発である。
リクス基板を用いた液晶表示装置の開発が活発である。
アクティブマトリクス基板のための能動素子としては、
二端子素子であるダイオード、ＭＩＭ（金属−絶縁物−
金属）ダイオードやバリスタまた三端子素子としての薄
膜トランジスタ（ＴＦＴ ）の開発がさかんである。な
かでも能・動素子としてＴＦＴｉ用いたアクティブマ）
ｌ）クス基板は、映像の階調特性が良好であることか
ら精力的に開発が進められている。ＴＦＴを用いたアク
ティブマトリクス基板ｆｔ、第２図を用いて説明する。
二端子素子であるダイオード、ＭＩＭ（金属−絶縁物−
金属）ダイオードやバリスタまた三端子素子としての薄
膜トランジスタ（ＴＦＴ ）の開発がさかんである。な
かでも能・動素子としてＴＦＴｉ用いたアクティブマ）
ｌ）クス基板は、映像の階調特性が良好であることか
ら精力的に開発が進められている。ＴＦＴを用いたアク
ティブマトリクス基板ｆｔ、第２図を用いて説明する。
１は多結晶Ｓｉあるいは非晶質Ｓ１を用いたＴＦＴであ
り、２は前記ＴＰＴのドレインに電気的に接続された透
明電極と、カラーフィルターを形成した透光性基板上の
透明電極との間に注入される液晶が形成する容量である
。そして、ゲート配Ｎ３にて一つのラインが選択される
と、ソース配線４を通して各画素に対応するＴＦＴｌに
信号電圧が供給され、ＴＦＴのドレインと電気的に接続
された透明電極が所望の電位となり、液晶の光透過率を
変化させる。以下同様にゲート配置１！３を順次選択し
、１フイールドの画面を形成する。
り、２は前記ＴＰＴのドレインに電気的に接続された透
明電極と、カラーフィルターを形成した透光性基板上の
透明電極との間に注入される液晶が形成する容量である
。そして、ゲート配Ｎ３にて一つのラインが選択される
と、ソース配線４を通して各画素に対応するＴＦＴｌに
信号電圧が供給され、ＴＦＴのドレインと電気的に接続
された透明電極が所望の電位となり、液晶の光透過率を
変化させる。以下同様にゲート配置１！３を順次選択し
、１フイールドの画面を形成する。
発明が解決しようとする問題点
上記の様なアクティブマトリクス基板と外部駆動回路と
の接続は、フレキシブルプリント基板にて各ゲートおよ
びソース配線と直接接続するか（例えば特開昭５２−１
１６１９５参照）、または、映像表示領域外にシフトレ
ジスタを形成し、シフトレジスタによりゲートもしくは
ソース配線を選択することにより、外部回路との接続を
少なくする方法がとられる（例えば特開昭５８−２１９
５９５参照）。
の接続は、フレキシブルプリント基板にて各ゲートおよ
びソース配線と直接接続するか（例えば特開昭５２−１
１６１９５参照）、または、映像表示領域外にシフトレ
ジスタを形成し、シフトレジスタによりゲートもしくは
ソース配線を選択することにより、外部回路との接続を
少なくする方法がとられる（例えば特開昭５８−２１９
５９５参照）。
しかしながら、前者のフレキシブルプリント基板による
全ゲート配線あるいは全ソース配線との直接接続は液晶
表示装置の解像度を向上させるため絵素数を増加させた
場合、配線間のピッチが小さくなり実装が非常に困難と
なる。また、後者のシフトレジスタを用いる場合、シフ
トレジスタ形成のために歩留り低下を引き起こ、すとと
もに、特に水平定食のためには高い易動度を有する半導
体材料を用いる心安があるから、ＴＰＴを形成する材料
は制約を受ける。
全ゲート配線あるいは全ソース配線との直接接続は液晶
表示装置の解像度を向上させるため絵素数を増加させた
場合、配線間のピッチが小さくなり実装が非常に困難と
なる。また、後者のシフトレジスタを用いる場合、シフ
トレジスタ形成のために歩留り低下を引き起こ、すとと
もに、特に水平定食のためには高い易動度を有する半導
体材料を用いる心安があるから、ＴＰＴを形成する材料
は制約を受ける。
問題点を解決するための手段
本発明は、上記のような問題点を解決するためのもので
あり、映像表示領域外において、ソース配線１ＴＦＴの
ンースおよびドレインにて接続し。
あり、映像表示領域外において、ソース配線１ＴＦＴの
ンースおよびドレインにて接続し。
上記ＴＰＴのゲートを複数個ずつ共通接続し、共通接続
したＴＦＴ群ごとにパルス駆動させる。
したＴＦＴ群ごとにパルス駆動させる。
作 用
上記のようにンース配＃！を数本づつＴＩＴにて接続し
、ＴＰＴによシ信号全入力すべきソース配線を選択する
ようにすると、たとえばフレキシブルプリント基板と接
続すべき配線本数は大巾に減少するとともに、配線間隔
が大巾に拡がる。
、ＴＰＴによシ信号全入力すべきソース配線を選択する
ようにすると、たとえばフレキシブルプリント基板と接
続すべき配線本数は大巾に減少するとともに、配線間隔
が大巾に拡がる。
実施例
以下図面に従って本発明の詳細な説明する。
第１図は本発明にかかるアクティブマトリクス基板の回
路図であり、透光性基板例えばコーニング社９７０５９
あるいは石英上に、ゲート配［１６゜ゲート絶縁膜、半
導体薄膜およびンース・ドレイン配縁１３を形成し、薄
膜トランジスタ１０をマトリクス状【形成し、映像表示
領域１７とする。
路図であり、透光性基板例えばコーニング社９７０５９
あるいは石英上に、ゲート配［１６゜ゲート絶縁膜、半
導体薄膜およびンース・ドレイン配縁１３を形成し、薄
膜トランジスタ１０をマトリクス状【形成し、映像表示
領域１７とする。
上記ゲート配線１２あるいはソースドレイン配線１３に
は、Ｌ）Ｃスパッタ法により形成された金属材料例えば
Ｎｉｏ、Ｗ、Ｃｒあるいは八２ などや金属硅化物もし
くは減圧ＣＶＤ法により形成された多結晶Ｓｉ もし
くは、ＤＣあるいはＲＦスパッタ法により形成された透
明電極材料例えば５ｎ０２．１ｎ２０３あるいはＩｎ２
ｏ３（Ｓｎ０２）などを用いるとよい。上記配線用材料
を多１−に積層してもかまわない。
は、Ｌ）Ｃスパッタ法により形成された金属材料例えば
Ｎｉｏ、Ｗ、Ｃｒあるいは八２ などや金属硅化物もし
くは減圧ＣＶＤ法により形成された多結晶Ｓｉ もし
くは、ＤＣあるいはＲＦスパッタ法により形成された透
明電極材料例えば５ｎ０２．１ｎ２０３あるいはＩｎ２
ｏ３（Ｓｎ０２）などを用いるとよい。上記配線用材料
を多１−に積層してもかまわない。
ゲート絶縁膜には、プラズマＣＶＤ法により形成したＳ
ｉＮ工やＳｉｎ、あるいはＣＶＤ法によるＳ ｉ０２あ
るいは半導体層の熱酸化膜等を用いるとよいし、半導体
層にはプラズマＣＶＤ法により形成した水素化非晶質Ｓ
ｉ あるいは減圧ＣＶＤもしくは電子ビーム蒸着法に
て形成した多結晶ｓｉ を用いるとよｈｏ 上記映像表示領域１７の形成方法は、従来例とほぼ同じ
であるが、本発明においては、上記映像表示領域１７の
形成と同時に、映像表示領域外にンース配線１３″ｉ３
本−組とするように薄膜トランジスタ（以下ＴＦＴと呼
ぶ）１４．１５と信号切り換え用ゲート配置１６ｔ−形
成する。
ｉＮ工やＳｉｎ、あるいはＣＶＤ法によるＳ ｉ０２あ
るいは半導体層の熱酸化膜等を用いるとよいし、半導体
層にはプラズマＣＶＤ法により形成した水素化非晶質Ｓ
ｉ あるいは減圧ＣＶＤもしくは電子ビーム蒸着法に
て形成した多結晶ｓｉ を用いるとよｈｏ 上記映像表示領域１７の形成方法は、従来例とほぼ同じ
であるが、本発明においては、上記映像表示領域１７の
形成と同時に、映像表示領域外にンース配線１３″ｉ３
本−組とするように薄膜トランジスタ（以下ＴＦＴと呼
ぶ）１４．１５と信号切り換え用ゲート配置１６ｔ−形
成する。
このようにして形成したアクティブマトリクス基板の駆
動方法を第３図を用いて説明する。第３図は、各配線に
印加する駆動パルスを時間関係を図示したものである。
動方法を第３図を用いて説明する。第３図は、各配線に
印加する駆動パルスを時間関係を図示したものである。
時間ｔ１ において、ゲート配線１２のφＧ、が選択
されると、１ｇ号切り換え用ゲート配線１６のφＡが選
択される。この時にンース信号線１３に印加されている
信号電圧ｖｓは、ＴＦＴｌ５のソースドレインにて互い
に接続された２つのソース配線群に印加されこのソース
配線群とゲート配線１２とで選択される画素群のＴＦＴ
ｌｏａ、１０ｂのドレイン電圧を所望の設定電位とする
。
されると、１ｇ号切り換え用ゲート配線１６のφＡが選
択される。この時にンース信号線１３に印加されている
信号電圧ｖｓは、ＴＦＴｌ５のソースドレインにて互い
に接続された２つのソース配線群に印加されこのソース
配線群とゲート配線１２とで選択される画素群のＴＦＴ
ｌｏａ、１０ｂのドレイン電圧を所望の設定電位とする
。
時間ｔ２ において信号切９換え用ゲート配線１６のφ
Ｂが選択されるとＴＦＴｌ ４のソースドレインにて互
いに接続された２つのソース配線群に、ン−ス信号巌１
３に印加されている信号電圧が印加され、この２つのソ
ース配線群とゲート配線１２とで選択される画素群のＴ
ＦＴｌｏａ、１０ｂ のドレイン電圧を所望の設定電
位とする。時間ｔ３においては、信号切り換え用ゲート
配線はどちらも選択されず、ＴＰＴｌ ４ 、１５とで
接続されたソース配線群は選択されないので、ゲート配
＃Ｊ１２と残るソース配線群とで選択される画素群のＴ
ＦＴｌｏｂのドレイン電圧を所望の設定電圧とする。こ
のようにして−水平定食ラインの表示が終了すると、時
間ｔ４ において、ゲート配線１２のφＧ２が選択され
、以下同様に信号表示のために各画素が選択される。
Ｂが選択されるとＴＦＴｌ ４のソースドレインにて互
いに接続された２つのソース配線群に、ン−ス信号巌１
３に印加されている信号電圧が印加され、この２つのソ
ース配線群とゲート配線１２とで選択される画素群のＴ
ＦＴｌｏａ、１０ｂ のドレイン電圧を所望の設定電
位とする。時間ｔ３においては、信号切り換え用ゲート
配線はどちらも選択されず、ＴＰＴｌ ４ 、１５とで
接続されたソース配線群は選択されないので、ゲート配
＃Ｊ１２と残るソース配線群とで選択される画素群のＴ
ＦＴｌｏｂのドレイン電圧を所望の設定電圧とする。こ
のようにして−水平定食ラインの表示が終了すると、時
間ｔ４ において、ゲート配線１２のφＧ２が選択され
、以下同様に信号表示のために各画素が選択される。
このようにして形成したアクティブマトリクス基板は液
晶表示装置はもちろんのこととして、ＰＬＺＴ光シャッ
タやＥＬｔ−用いた表示装置にも使用することが可能で
ある。また、上記実施例にて明らかなように、本発明は
映像表示領域外の配線に関するものであるから、映像表
示領域にＴＰＴなどの能動素子を使わずに、ストライプ
状の透明電極を交差させ、この間に液晶を注入する単純
マトリクス型の液晶表示装置にも適用可能である６さら
に、上記実施例においては、ソース配線を３本−組とし
たが、本発明は、何れも、これに限定されるものではな
く、より多くのソース配線を一組とする場合には信号切
り換え用ゲート配線を増やすとよい。
晶表示装置はもちろんのこととして、ＰＬＺＴ光シャッ
タやＥＬｔ−用いた表示装置にも使用することが可能で
ある。また、上記実施例にて明らかなように、本発明は
映像表示領域外の配線に関するものであるから、映像表
示領域にＴＰＴなどの能動素子を使わずに、ストライプ
状の透明電極を交差させ、この間に液晶を注入する単純
マトリクス型の液晶表示装置にも適用可能である６さら
に、上記実施例においては、ソース配線を３本−組とし
たが、本発明は、何れも、これに限定されるものではな
く、より多くのソース配線を一組とする場合には信号切
り換え用ゲート配線を増やすとよい。
発明の効果
本発明を用いるなら、アクティブマトリクス基板を用い
た液晶表示装置あるいは他の表示装置、例えばＥＬやＰ
ＬＺＴ光シャッタ等を表示に使用する表示装置の解像度
向上のため画素数を増加させるとき、複雑なシフトレジ
スタを形成することなく、フレキ７プル配線基板による
実装を容易になる。すなわち、従来の％以下の接続本数
ですむとともに、配線ピッチは３倍以上となるから大巾
な歩留シの向上とコストの低減がはかれる。従ってその
産業上の意義は極めて大である。
た液晶表示装置あるいは他の表示装置、例えばＥＬやＰ
ＬＺＴ光シャッタ等を表示に使用する表示装置の解像度
向上のため画素数を増加させるとき、複雑なシフトレジ
スタを形成することなく、フレキ７プル配線基板による
実装を容易になる。すなわち、従来の％以下の接続本数
ですむとともに、配線ピッチは３倍以上となるから大巾
な歩留シの向上とコストの低減がはかれる。従ってその
産業上の意義は極めて大である。
第１図は本発明にかかるアクティブマトリクス基板の回
路図、槙２図は従来のアクティブマトリクス基板の回路
図、第３図は本発明のアクティブマトリクス基板の駆動
方法を説明するための図である。 １０ａ〜１０ｃ・・・・・・薄膜トランジスタ、１１・
・・・・・液晶、１２・・・・・・ゲート配線、１３・
・・・・・ソース配線、１４．１５・・・・・・薄膜ト
ランジスタ、１６・・・・・・信号切シ換え用ゲート配
線、１７・・・・・・映像表示領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名”１
０ 、。 １１−−−ゲーｌ馴１ ｆ５−−−ソース配域 第２図 第３図
路図、槙２図は従来のアクティブマトリクス基板の回路
図、第３図は本発明のアクティブマトリクス基板の駆動
方法を説明するための図である。 １０ａ〜１０ｃ・・・・・・薄膜トランジスタ、１１・
・・・・・液晶、１２・・・・・・ゲート配線、１３・
・・・・・ソース配線、１４．１５・・・・・・薄膜ト
ランジスタ、１６・・・・・・信号切シ換え用ゲート配
線、１７・・・・・・映像表示領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名”１
０ 、。 １１−−−ゲーｌ馴１ ｆ５−−−ソース配域 第２図 第３図
Claims (2)
- （１）透光性基板上に形成された複数の能動素子と、こ
の能動素子を駆動する複数の配線群と、前記能動素子の
出力部に電気的に接続された画素電極とからなる映像表
示領域と、前記配線群間を接続する複数の薄膜トランジ
スタと、この薄膜トランジスタのゲートと電気的に接続
された複数の配線群とからなるアクティブマトリクス基
板。 - （２）能動素子を薄膜トランジスタにて形成し、前記薄
膜トランジスタが多結晶Ｓｉあるいは水素化非晶質Ｓｉ
をその構成の一要素として含むことを特徴とする特許請
求の範囲第１項に記載されたアクティブマトリクス基板
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26901384A JPS61145597A (ja) | 1984-12-19 | 1984-12-19 | アクティブマトリクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26901384A JPS61145597A (ja) | 1984-12-19 | 1984-12-19 | アクティブマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61145597A true JPS61145597A (ja) | 1986-07-03 |
| JPH0374839B2 JPH0374839B2 (ja) | 1991-11-28 |
Family
ID=17466453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26901384A Granted JPS61145597A (ja) | 1984-12-19 | 1984-12-19 | アクティブマトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151689A (en) * | 1988-04-25 | 1992-09-29 | Hitachi, Ltd. | Display device with matrix-arranged pixels having reduced number of vertical signal lines |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946686A (ja) * | 1982-09-09 | 1984-03-16 | セイコーエプソン株式会社 | 表示装置 |
-
1984
- 1984-12-19 JP JP26901384A patent/JPS61145597A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946686A (ja) * | 1982-09-09 | 1984-03-16 | セイコーエプソン株式会社 | 表示装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151689A (en) * | 1988-04-25 | 1992-09-29 | Hitachi, Ltd. | Display device with matrix-arranged pixels having reduced number of vertical signal lines |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374839B2 (ja) | 1991-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |