JPH06104434A - 薄膜トランジスタ素子，アクティブマトリクス表示装置及びイメージセンサ - Google Patents
薄膜トランジスタ素子，アクティブマトリクス表示装置及びイメージセンサInfo
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- JPH06104434A JPH06104434A JP24972292A JP24972292A JPH06104434A JP H06104434 A JPH06104434 A JP H06104434A JP 24972292 A JP24972292 A JP 24972292A JP 24972292 A JP24972292 A JP 24972292A JP H06104434 A JPH06104434 A JP H06104434A
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Abstract
(57)【要約】
【目的】 スレッショルド電圧のシフトを抑制し、信頼
性のある回路素子を得る。 【構成】 ゲート絶縁膜を電子スピン密度が１０15ｃｍ
-3以下の絶縁膜で構成したアモルファス又はポリシリコ
ン薄膜トランジスタ素子及びこの薄膜トランジスタ素子
を駆動回路に内設したアクティブマトリクスを表示装置
並びにイメージセンサ。
性のある回路素子を得る。 【構成】 ゲート絶縁膜を電子スピン密度が１０15ｃｍ
-3以下の絶縁膜で構成したアモルファス又はポリシリコ
ン薄膜トランジスタ素子及びこの薄膜トランジスタ素子
を駆動回路に内設したアクティブマトリクスを表示装置
並びにイメージセンサ。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等のアク
ティブマトリクス表示装置やイメージセンサ等の周辺論
理・駆動回路の構造に関する。
ティブマトリクス表示装置やイメージセンサ等の周辺論
理・駆動回路の構造に関する。
【０００２】
【従来の技術】絶縁基板上に表示パターンを生起する絵
素電極をマトリクス状に配し、各絵素電極隅部に薄膜ト
ランジスタ素子等のスイッチング素子を接続してこのス
イッチング素子をオン，オフ制御することにより各絵素
電極を独立して駆動し、画面上に表示パターンを得るア
クティブマトリクス駆動方式が液晶などを用いた表示装
置に採用されている。またこのアクティブマトリクス駆
動方式を採用した表示装置は、液晶テレビジョン，ワー
ドプロセッサ，コンピュータの端末表示装置等に実用化
されている。これらの液晶表示装置は外部に集積回路か
らなる駆動回路を設けるか又は表示装置を構成するセル
構造の周辺面上に薄膜トランジスタを利用した論理・駆
動回路を搭載することにより駆動されている。図１０に
液晶表示装置のセル基板と同一基板上に形成された駆動
回路を構成する薄膜トランジスタの断面構造を模式図で
示す。この薄膜トランジスタの構造は、絶縁基板１００
１上にゲート電極１００２、ゲート絶縁膜１００３、チ
ャネル領域となるアモルファス又はポリシリコン半導体
層１００４、半導体層１００４をエッチング液から保護
するエッチングストッパー層１００５、オーミック接触
を得るｎ+−シリコン層を順次形成し、ｎ+−シリコン層
を第１のｎ+−シリコン層１００６と第２のｎ+−シリコ
ン層１００７に分割し、第１のｎ+−シリコン層１００
６にソース電極１００８、第２のｎ+−シリコン層１０
０７にドレイン電極１００９をそれぞれ電気的に接続し
たものである。イメージセンサーの周辺回路についても
同様の薄膜トランジスタが使用されている。
素電極をマトリクス状に配し、各絵素電極隅部に薄膜ト
ランジスタ素子等のスイッチング素子を接続してこのス
イッチング素子をオン，オフ制御することにより各絵素
電極を独立して駆動し、画面上に表示パターンを得るア
クティブマトリクス駆動方式が液晶などを用いた表示装
置に採用されている。またこのアクティブマトリクス駆
動方式を採用した表示装置は、液晶テレビジョン，ワー
ドプロセッサ，コンピュータの端末表示装置等に実用化
されている。これらの液晶表示装置は外部に集積回路か
らなる駆動回路を設けるか又は表示装置を構成するセル
構造の周辺面上に薄膜トランジスタを利用した論理・駆
動回路を搭載することにより駆動されている。図１０に
液晶表示装置のセル基板と同一基板上に形成された駆動
回路を構成する薄膜トランジスタの断面構造を模式図で
示す。この薄膜トランジスタの構造は、絶縁基板１００
１上にゲート電極１００２、ゲート絶縁膜１００３、チ
ャネル領域となるアモルファス又はポリシリコン半導体
層１００４、半導体層１００４をエッチング液から保護
するエッチングストッパー層１００５、オーミック接触
を得るｎ+−シリコン層を順次形成し、ｎ+−シリコン層
を第１のｎ+−シリコン層１００６と第２のｎ+−シリコ
ン層１００７に分割し、第１のｎ+−シリコン層１００
６にソース電極１００８、第２のｎ+−シリコン層１０
０７にドレイン電極１００９をそれぞれ電気的に接続し
たものである。イメージセンサーの周辺回路についても
同様の薄膜トランジスタが使用されている。
【０００３】
【発明が解決しようとする課題】論理・駆動回路にはイ
ンバータ回路が多く使用される。液晶表示装置やイメー
ジセンサー等の駆動回路に使用されるシフトレジスタ回
路、バッファー回路には、２段以上接続されたインバー
タが使用されている。図１１及び図１２に２段のインバ
ータ回路とその各ノードＡ，Ｂ，Ｃの波形をそれぞれ示
す。このインバータ回路では薄膜トランジスタ１１０
１，１１０２のゲート端子と接地電位ＧＮＤに接続され
たソース端子の間にかかる電圧に注目すると、常に薄膜
トランジスタ１１０１，１１０２のどちらかにデューテ
ィー比５０％以上のパルスが印加されることになる。図
１３に薄膜トランジスタのゲート・ソース間のバイアス
に対するスレショルド電圧のシフト量を示し、図１４に
バイアス印加時間に対するスレショルド電圧のシフト量
を印加電圧のデューティー比９９，９％と５０％につい
て示す。図１３はストレス時間３時間、温度８０℃のデ
ータ、図１４は印加電圧が高−２５Ｖ、低０Ｖのデータ
である。従来の薄膜トランジスタのゲート絶縁膜の電子
スピン密度（１０16ｃｍ-3以上）では短時間でスレショ
ルド電圧がシフトしてしまうため図１１のような回路で
は回路特性が短時間で変化し、信頼性の点で大きな問題
であった。また図１１の回路を含む液晶表示装置やイメ
ージセンサーの周辺回路、その他アモルファス又は低温
プロセス（６００℃以下）ポリシリコン薄膜トランジス
タを用いた回路も同様の問題がある。
ンバータ回路が多く使用される。液晶表示装置やイメー
ジセンサー等の駆動回路に使用されるシフトレジスタ回
路、バッファー回路には、２段以上接続されたインバー
タが使用されている。図１１及び図１２に２段のインバ
ータ回路とその各ノードＡ，Ｂ，Ｃの波形をそれぞれ示
す。このインバータ回路では薄膜トランジスタ１１０
１，１１０２のゲート端子と接地電位ＧＮＤに接続され
たソース端子の間にかかる電圧に注目すると、常に薄膜
トランジスタ１１０１，１１０２のどちらかにデューテ
ィー比５０％以上のパルスが印加されることになる。図
１３に薄膜トランジスタのゲート・ソース間のバイアス
に対するスレショルド電圧のシフト量を示し、図１４に
バイアス印加時間に対するスレショルド電圧のシフト量
を印加電圧のデューティー比９９，９％と５０％につい
て示す。図１３はストレス時間３時間、温度８０℃のデ
ータ、図１４は印加電圧が高−２５Ｖ、低０Ｖのデータ
である。従来の薄膜トランジスタのゲート絶縁膜の電子
スピン密度（１０16ｃｍ-3以上）では短時間でスレショ
ルド電圧がシフトしてしまうため図１１のような回路で
は回路特性が短時間で変化し、信頼性の点で大きな問題
であった。また図１１の回路を含む液晶表示装置やイメ
ージセンサーの周辺回路、その他アモルファス又は低温
プロセス（６００℃以下）ポリシリコン薄膜トランジス
タを用いた回路も同様の問題がある。
【０００４】本発明はこのような問題点を解決するもの
であり、高信頼性の薄膜トランジスタ素子、アクティブ
マトリクス方式の表示装置及びイメージセンサー等を提
供することを目的とする。
であり、高信頼性の薄膜トランジスタ素子、アクティブ
マトリクス方式の表示装置及びイメージセンサー等を提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は絶縁基板上に載
置されたアモルファス又はポリシリコン半導体層，ゲー
ト電極，ゲート絶縁膜及びソース・ドレイン電極を具備
する薄膜トランジスタ素子において、前記ゲート絶縁膜
に電子スピン密度が１０15ｃｍ-3以下の絶縁膜を用いた
ことを特徴とする薄膜トランジスタ素子である。
置されたアモルファス又はポリシリコン半導体層，ゲー
ト電極，ゲート絶縁膜及びソース・ドレイン電極を具備
する薄膜トランジスタ素子において、前記ゲート絶縁膜
に電子スピン密度が１０15ｃｍ-3以下の絶縁膜を用いた
ことを特徴とする薄膜トランジスタ素子である。
【０００６】またこの薄膜トランジスタ素子をアクティ
ブマトリクス表示装置の駆動回路を構成する駆動用回路
素子あるいはイメージセンサーの周辺回路の回路素子と
して利用することにより駆動回路としての信頼性が増大
する。
ブマトリクス表示装置の駆動回路を構成する駆動用回路
素子あるいはイメージセンサーの周辺回路の回路素子と
して利用することにより駆動回路としての信頼性が増大
する。
【０００７】
【作用】薄膜トランジスタ素子のゲート絶縁膜の電子ス
ピン密度を１０15ｃｍ-3以下に設定することにより、薄
膜トランジスタのスレッショルド電圧のシフトを大幅に
抑制することができ、薄膜トランジスタ素子、アクティ
ブマトリクス駆動方式の表示装置、イメージセンサー等
の信頼性を大幅に高めることができる。
ピン密度を１０15ｃｍ-3以下に設定することにより、薄
膜トランジスタのスレッショルド電圧のシフトを大幅に
抑制することができ、薄膜トランジスタ素子、アクティ
ブマトリクス駆動方式の表示装置、イメージセンサー等
の信頼性を大幅に高めることができる。
【０００８】
【実施例１】第１の実施例として薄膜トランジスタの断
面構造を図１に示し、以下に詳細に説明する。ガラス基
板１０１上にタンタル（Ｔａ）３０００Åをスパッター
により成膜し、フォトレジスト法により電極部と配線部
のパターンにエッチングしてゲート電極１０２を形成し
た後、ゲート電極１０２上及びガラス基板１０１上に第
１ゲート絶縁膜１０３として電子スピン密度１０15ｃｍ
-3以下の酸化シリコン（ＳｉＯ）３０００Åを成長温度
４００℃で常圧ＣＶＤにより成膜する。次にこの上に第
２のゲート絶縁膜１０４として窒化シリコン（Ｓｉ
3Ｎ4）を５００Åの厚さで堆積する。第２のゲート絶縁
膜１０４上にチャネル領域を形成するシリコン半導体層
１０５としてアモルファスシリコンを３００Å、半導体
層１０５を保護するエッチングストッパー層となる窒化
シリコン（Ｓｉ3Ｎ4）を２０００Å、それぞれプラズマ
ＣＶＤ法により連続して積層する。アモルファスシリコ
ンの代わりに６００℃以下の低温プロセスで成膜した微
結晶ポリシリコンを用いても良い。その後フォトレジス
トにより窒化シリコンを所定パターンにエッチングして
エッチングストッパー１０６を形成する。次にｎ+−シ
リコン膜５００ÅをプラズマＣＶＤ法により堆積し、第
１のｎ+−シリコン層１０７と第２のｎ+−シリコン層１
０８に分離する。第１のｎ+−シリコン層１０７にソー
ス電極１０９を重畳し、第２のｎ+−シリコン層１０８
にドレイン電極１１０を重畳することにより本実施例の
薄膜トランジスタそしが作製される。尚、第１及び第２
のｎ+−シリコン層１０７，１０８とソース・ドレイン
電極１０９，１１０は同時にエッチングで分離成形して
もよい。
面構造を図１に示し、以下に詳細に説明する。ガラス基
板１０１上にタンタル（Ｔａ）３０００Åをスパッター
により成膜し、フォトレジスト法により電極部と配線部
のパターンにエッチングしてゲート電極１０２を形成し
た後、ゲート電極１０２上及びガラス基板１０１上に第
１ゲート絶縁膜１０３として電子スピン密度１０15ｃｍ
-3以下の酸化シリコン（ＳｉＯ）３０００Åを成長温度
４００℃で常圧ＣＶＤにより成膜する。次にこの上に第
２のゲート絶縁膜１０４として窒化シリコン（Ｓｉ
3Ｎ4）を５００Åの厚さで堆積する。第２のゲート絶縁
膜１０４上にチャネル領域を形成するシリコン半導体層
１０５としてアモルファスシリコンを３００Å、半導体
層１０５を保護するエッチングストッパー層となる窒化
シリコン（Ｓｉ3Ｎ4）を２０００Å、それぞれプラズマ
ＣＶＤ法により連続して積層する。アモルファスシリコ
ンの代わりに６００℃以下の低温プロセスで成膜した微
結晶ポリシリコンを用いても良い。その後フォトレジス
トにより窒化シリコンを所定パターンにエッチングして
エッチングストッパー１０６を形成する。次にｎ+−シ
リコン膜５００ÅをプラズマＣＶＤ法により堆積し、第
１のｎ+−シリコン層１０７と第２のｎ+−シリコン層１
０８に分離する。第１のｎ+−シリコン層１０７にソー
ス電極１０９を重畳し、第２のｎ+−シリコン層１０８
にドレイン電極１１０を重畳することにより本実施例の
薄膜トランジスタそしが作製される。尚、第１及び第２
のｎ+−シリコン層１０７，１０８とソース・ドレイン
電極１０９，１１０は同時にエッチングで分離成形して
もよい。
【０００９】電子スピン密度１０15ｃｍ-3以下のゲート
絶縁膜をアモルファス又はポリシリコンで得るには３５
０℃〜５００℃の温度でオゾン（Ｏ3）ガスを３．５〜
９．５SCCM、テトラエチルオルソシリケイト（ＴＥＯ
Ｓ）を１５〜３５SCCMの各流量で流し常圧ＣＶＤで成膜
する方法がある。本実施例の薄膜トランジスタ素子を用
いて構成したインバータ回路を図２に示す。
絶縁膜をアモルファス又はポリシリコンで得るには３５
０℃〜５００℃の温度でオゾン（Ｏ3）ガスを３．５〜
９．５SCCM、テトラエチルオルソシリケイト（ＴＥＯ
Ｓ）を１５〜３５SCCMの各流量で流し常圧ＣＶＤで成膜
する方法がある。本実施例の薄膜トランジスタ素子を用
いて構成したインバータ回路を図２に示す。
【００１０】
【実施例２】第２の実施例として図３に図１で示した薄
膜トランジスタ素子を用いて構成したアクティブマトリ
クス方式液晶表示装置の概略の回路図を示す。この駆動
回路は走査線として機能する多数の平行するゲートバス
ライン３０１と、該ゲートバスライン３０１に直交しデ
ータ信号線として機能するソースバスライン３０２と両
バスラインの交差位置近傍に絵素駆動用薄膜トランジス
タ３０３を配置し、薄膜トランジスタ３０３には１絵素
領域を覆う形状に形成した透明電極よりなる絵素電極３
０４を接続し、絵素電極３０４と対向電極３０５との間
に絵素を形成した。上記対向電極３０５と絵素電極３０
４との間にツィステッドネマチック液晶層が介在し、対
向電極３０５は複数の絵素領域を覆って共通に形成され
ている。個々のゲートバスライン３０１には各ゲートバ
スライン３０１を駆動するために図１で示す薄膜トラン
ジスタ素子を利用した駆動波形形成論理・駆動回路（シ
フトレジスタ）３０６がそれぞれ接続されている。
膜トランジスタ素子を用いて構成したアクティブマトリ
クス方式液晶表示装置の概略の回路図を示す。この駆動
回路は走査線として機能する多数の平行するゲートバス
ライン３０１と、該ゲートバスライン３０１に直交しデ
ータ信号線として機能するソースバスライン３０２と両
バスラインの交差位置近傍に絵素駆動用薄膜トランジス
タ３０３を配置し、薄膜トランジスタ３０３には１絵素
領域を覆う形状に形成した透明電極よりなる絵素電極３
０４を接続し、絵素電極３０４と対向電極３０５との間
に絵素を形成した。上記対向電極３０５と絵素電極３０
４との間にツィステッドネマチック液晶層が介在し、対
向電極３０５は複数の絵素領域を覆って共通に形成され
ている。個々のゲートバスライン３０１には各ゲートバ
スライン３０１を駆動するために図１で示す薄膜トラン
ジスタ素子を利用した駆動波形形成論理・駆動回路（シ
フトレジスタ）３０６がそれぞれ接続されている。
【００１１】個々の論理・駆動回路３０６には２相のク
ロック信号３０７，３０８（φ，−φ｝とスタートパル
ス信号３０９（ＳＴＰ）ラインが共通に接続されてお
り、これら各信号により論理・駆動回路３０６に設定さ
れた該当タイミングで対応するゲートバスライン３０１
に薄膜トランジスタ３０３をオンする電圧が１５〜１０
０μｓｅｃのパルスで印加され、ソースバスライン３０
２上の画像信号を各ゲートバスライン上の絵素に書き込
むように構成される。
ロック信号３０７，３０８（φ，−φ｝とスタートパル
ス信号３０９（ＳＴＰ）ラインが共通に接続されてお
り、これら各信号により論理・駆動回路３０６に設定さ
れた該当タイミングで対応するゲートバスライン３０１
に薄膜トランジスタ３０３をオンする電圧が１５〜１０
０μｓｅｃのパルスで印加され、ソースバスライン３０
２上の画像信号を各ゲートバスライン上の絵素に書き込
むように構成される。
【００１２】上記書き込み動作を行う論理・駆動回路３
０６の詳細を図４に示す。各論理・駆動回路３０６には
４個の薄膜トランジスタを単位として構成したインバー
タ回路４０１を、ゲートバスラインのアドレスに対応す
る段数接続し、このインバータ回路４０１とゲートバス
ラインとの間にバツファー回路４０２を接続した。
０６の詳細を図４に示す。各論理・駆動回路３０６には
４個の薄膜トランジスタを単位として構成したインバー
タ回路４０１を、ゲートバスラインのアドレスに対応す
る段数接続し、このインバータ回路４０１とゲートバス
ラインとの間にバツファー回路４０２を接続した。
【００１３】上記液晶表示装置及び論理・駆動回路は同
一絶縁基板上に実施例１で示した図１の薄膜トランジス
タ素子を用いて形成したものである。
一絶縁基板上に実施例１で示した図１の薄膜トランジス
タ素子を用いて形成したものである。
【００１４】
【実施例３】第３の実施例として図５に図１で示した薄
膜トランジスタ素子を用いて構成したイメージセンサー
の概略の回路図を示す。この駆動回路は走査線として機
能する多数の平行するゲートバスライン５０１と、該ゲ
ートバスライン５０１に直交し信号線として機能するソ
ースバスライン５０２と両バスラインの交差位置近傍に
薄膜トランジスタ５０３を配置し、薄膜トランジスタ５
０３には１絵素領域を覆う形状に形成したフォトダイオ
ード５０４を接続し、さらに各フォトダイオード５０４
の共通電源５０５を接続している。
膜トランジスタ素子を用いて構成したイメージセンサー
の概略の回路図を示す。この駆動回路は走査線として機
能する多数の平行するゲートバスライン５０１と、該ゲ
ートバスライン５０１に直交し信号線として機能するソ
ースバスライン５０２と両バスラインの交差位置近傍に
薄膜トランジスタ５０３を配置し、薄膜トランジスタ５
０３には１絵素領域を覆う形状に形成したフォトダイオ
ード５０４を接続し、さらに各フォトダイオード５０４
の共通電源５０５を接続している。
【００１５】個々のゲートバスライン５０１には各ゲー
トバスライン５０１を駆動するために薄膜トランジスタ
を利用した駆動波形形成用論理・駆動回路（シフトレジ
スタ）５０６がそれぞれ接続されている。
トバスライン５０１を駆動するために薄膜トランジスタ
を利用した駆動波形形成用論理・駆動回路（シフトレジ
スタ）５０６がそれぞれ接続されている。
【００１６】個々の論理・駆動回路５０６には２相のク
ロック信号５０７，５０８（φ，−φ）とスタートパル
ス信号５０９（ＳＴＰ）ラインが共通に接続されてお
り、これらの信号により論理・駆動回路５０６に設定さ
れた該当タイミングで対応するゲートバスライン５０１
に薄膜トランジスタ５０３をオンする電圧を１５〜１０
０μｓｅｃのパルスで印加し、各ゲートバスライン上の
フォトダイオードによって光電変換された画像信号をソ
ースバスライン５０２上に読み込むように構成してい
る。上記読み込み動作を行う論理・駆動回路５０６の詳
細を図６に示す。各論理・駆動回路５０６には４個の薄
膜トランジスタを単位として構成したインバータ回路６
０１を、ゲートバスラインのアドレスに対応する段数接
続し、このインバータ回路６０１とゲートバスラインと
の間にバッファー回路６０２を接続している。
ロック信号５０７，５０８（φ，−φ）とスタートパル
ス信号５０９（ＳＴＰ）ラインが共通に接続されてお
り、これらの信号により論理・駆動回路５０６に設定さ
れた該当タイミングで対応するゲートバスライン５０１
に薄膜トランジスタ５０３をオンする電圧を１５〜１０
０μｓｅｃのパルスで印加し、各ゲートバスライン上の
フォトダイオードによって光電変換された画像信号をソ
ースバスライン５０２上に読み込むように構成してい
る。上記読み込み動作を行う論理・駆動回路５０６の詳
細を図６に示す。各論理・駆動回路５０６には４個の薄
膜トランジスタを単位として構成したインバータ回路６
０１を、ゲートバスラインのアドレスに対応する段数接
続し、このインバータ回路６０１とゲートバスラインと
の間にバッファー回路６０２を接続している。
【００１７】上記イメージセンサー及び論理・駆動回路
は同一絶縁基板に実施例１で示した図１の薄膜トランジ
スタ素子を用いて形成したものである。
は同一絶縁基板に実施例１で示した図１の薄膜トランジ
スタ素子を用いて形成したものである。
【００１８】
【実施例４】第４の実施例として薄膜トランジスタの断
面構造を図７に示し、以下に詳細に説明する。ガラス基
板７０１上にタンタル３０００Åをスパッター法により
成膜し、フォトレジスト法により電極部と配線部のパタ
ーンにエッチングしてゲート電極７０２を形成した後、
ゲート電極７０２を陽極酸化することにより第１のゲー
ト絶縁膜としてタンタル陽極酸化膜７０３を３０００Å
形成し、第２ゲート絶縁膜７０４として電子スピン密度
１０15ｃｍ-3以下の酸化シリコン３０００Åを成長温度
４００℃で常圧ＣＶＤにより形成し、第３のゲート絶縁
膜７０５として窒化シリコンを５００Å、シリコン半導
体層７０６としてアモルファスシリコンを３０００Å、
エッチングストッパー層として窒化シリコンを２０００
ÅそれぞれプラズマＣＶＤ法により連続形成する。その
後フォトレジストにより窒化シリコンを所定パターンに
エッチングしてエッチングストッパー７０７を形成し、
次にｎ+−シリコン膜５００ÅをプラズマＣＶＤ法によ
り形成し、第１のｎ+−シリコン層７０８と第２のｎ+−
シリコン層７０９に分離し、第１のｎ+−シリコン層７
０８にソース電極７１０を電気的に接続し、第２のｎ+
−シリコン層７０９にドレイン電極７１１を接続する。
面構造を図７に示し、以下に詳細に説明する。ガラス基
板７０１上にタンタル３０００Åをスパッター法により
成膜し、フォトレジスト法により電極部と配線部のパタ
ーンにエッチングしてゲート電極７０２を形成した後、
ゲート電極７０２を陽極酸化することにより第１のゲー
ト絶縁膜としてタンタル陽極酸化膜７０３を３０００Å
形成し、第２ゲート絶縁膜７０４として電子スピン密度
１０15ｃｍ-3以下の酸化シリコン３０００Åを成長温度
４００℃で常圧ＣＶＤにより形成し、第３のゲート絶縁
膜７０５として窒化シリコンを５００Å、シリコン半導
体層７０６としてアモルファスシリコンを３０００Å、
エッチングストッパー層として窒化シリコンを２０００
ÅそれぞれプラズマＣＶＤ法により連続形成する。その
後フォトレジストにより窒化シリコンを所定パターンに
エッチングしてエッチングストッパー７０７を形成し、
次にｎ+−シリコン膜５００ÅをプラズマＣＶＤ法によ
り形成し、第１のｎ+−シリコン層７０８と第２のｎ+−
シリコン層７０９に分離し、第１のｎ+−シリコン層７
０８にソース電極７１０を電気的に接続し、第２のｎ+
−シリコン層７０９にドレイン電極７１１を接続する。
【００１９】上記薄膜トランジスタを用いて実施例１，
２，３と同様の論理・駆動回路を形成した。
２，３と同様の論理・駆動回路を形成した。
【００２０】
【実施例５】第５の実施例として薄膜トランジスタの断
面構造を図８に示し、以下に詳細に説明する。ガラス基
板８０１上にクロム（Ｃｒ）５００Åをスパッター法に
より成膜、遮光板８０２を形成し、遮光板８０２と薄膜
トランジスタとの絶縁を取るための絶縁膜８０３として
酸化シリコン膜を４５００Å成膜した。次にＩＴＯ膜
（透明導電膜）を６００Å成膜し、第１のＩＴＯ膜８０
４と第２のＩＴＯ膜８０５に分離し、次にｎ+−シリコ
ン膜５００ÅをプラズマＣＶＤ法により形成し、第１の
ｎ+−シリコン層８０６と第２のｎ+−シリコン層８０７
に分離し、第１のＩＴＯ膜８０４と第１のｎ+−シリコ
ン層８０６を電気的に接続し、第２のＩＴＯ膜８９０５
と第２のｎ+−シリコン層８０７を電気的に接続する。
さらにシリコン半導体層８０８としてアモルファスシリ
コンを３００ÅプラズマＣＶＤ法により形成し、第１の
ゲート絶縁膜８０９として窒化シリコンを５００Åプラ
ズマＣＶＤ法により成膜した。次に第２のゲート絶縁膜
８１０として電子スピン密度１０15ｃｍ-3以下の酸化シ
リコン３０００Åを成長温度４００℃で常圧ＣＶＤによ
り形成し、ゲート電極８１１としてアルミニウム３００
０Åを形成した。以上により本実施例の薄膜トランジス
タが作製される。
面構造を図８に示し、以下に詳細に説明する。ガラス基
板８０１上にクロム（Ｃｒ）５００Åをスパッター法に
より成膜、遮光板８０２を形成し、遮光板８０２と薄膜
トランジスタとの絶縁を取るための絶縁膜８０３として
酸化シリコン膜を４５００Å成膜した。次にＩＴＯ膜
（透明導電膜）を６００Å成膜し、第１のＩＴＯ膜８０
４と第２のＩＴＯ膜８０５に分離し、次にｎ+−シリコ
ン膜５００ÅをプラズマＣＶＤ法により形成し、第１の
ｎ+−シリコン層８０６と第２のｎ+−シリコン層８０７
に分離し、第１のＩＴＯ膜８０４と第１のｎ+−シリコ
ン層８０６を電気的に接続し、第２のＩＴＯ膜８９０５
と第２のｎ+−シリコン層８０７を電気的に接続する。
さらにシリコン半導体層８０８としてアモルファスシリ
コンを３００ÅプラズマＣＶＤ法により形成し、第１の
ゲート絶縁膜８０９として窒化シリコンを５００Åプラ
ズマＣＶＤ法により成膜した。次に第２のゲート絶縁膜
８１０として電子スピン密度１０15ｃｍ-3以下の酸化シ
リコン３０００Åを成長温度４００℃で常圧ＣＶＤによ
り形成し、ゲート電極８１１としてアルミニウム３００
０Åを形成した。以上により本実施例の薄膜トランジス
タが作製される。
【００２１】
【実施例６】第６の実施例として薄膜トランジスタの断
面構造をず９に示し、以下に詳細に説明する。ガラス基
板９０１上に第１の絶縁膜９０２として酸化シリコン膜
を４５００Å成膜した。次にシリコン半導体層９０３と
してＬＰＣＶＤにより成長温度４５０℃でポリシリコン
膜１５００Åを形成し、ゲート絶縁膜９０４として電子
スピン密度１０15ｃｍ-3以下の酸化シリコン１０００Å
を成長温度４００℃で常圧ＣＶＤにより形成し、次にゲ
ート電極９０５としてＬＰＣＶＤにより成長温度４５０
℃でポリシリコン膜１０００Åを形成し、その後イオン
ドーピング法を用いてゲート電極９０５に対して自己整
合的に第１のｎ+−シリコン層９０６と第２のｎ+−シリ
コン層９０７を形成し、次にゲート絶縁膜の不要部分を
エッチング液にて除去し、第２の絶縁膜９０８として酸
化シリコン４０００Åを成膜し、ソース・ドレイン電極
を形成するためのコンタクトホールを形成し、電極とな
るアルミニウム３０００Åをスパッターにより成膜し、
第１のｎ+−シリコン層９０６とソース電極９０９を電
気的に接続し、第２のｎ+−シリコン層９０７とドレイ
ン電極９１０を電気的に接続した。以上により本実施例
の薄膜トランジスタが作製される。
面構造をず９に示し、以下に詳細に説明する。ガラス基
板９０１上に第１の絶縁膜９０２として酸化シリコン膜
を４５００Å成膜した。次にシリコン半導体層９０３と
してＬＰＣＶＤにより成長温度４５０℃でポリシリコン
膜１５００Åを形成し、ゲート絶縁膜９０４として電子
スピン密度１０15ｃｍ-3以下の酸化シリコン１０００Å
を成長温度４００℃で常圧ＣＶＤにより形成し、次にゲ
ート電極９０５としてＬＰＣＶＤにより成長温度４５０
℃でポリシリコン膜１０００Åを形成し、その後イオン
ドーピング法を用いてゲート電極９０５に対して自己整
合的に第１のｎ+−シリコン層９０６と第２のｎ+−シリ
コン層９０７を形成し、次にゲート絶縁膜の不要部分を
エッチング液にて除去し、第２の絶縁膜９０８として酸
化シリコン４０００Åを成膜し、ソース・ドレイン電極
を形成するためのコンタクトホールを形成し、電極とな
るアルミニウム３０００Åをスパッターにより成膜し、
第１のｎ+−シリコン層９０６とソース電極９０９を電
気的に接続し、第２のｎ+−シリコン層９０７とドレイ
ン電極９１０を電気的に接続した。以上により本実施例
の薄膜トランジスタが作製される。
【００２２】
【発明の効果】本発明のように、薄膜トランジスタを用
いて構成する論理・駆動回路において論理・駆動回路を
構成する薄膜トランジスタのゲート絶縁膜の電子スピン
密度を１０15ｃｍ-3以下に改善することにより、薄膜ト
ランジスタのスレショルド電圧のシフトが大幅に抑制さ
れ、薄膜トランジスタ回路及びアクティブマトリクス方
式液晶表示装置、イメージセンサー等の薄膜トランジス
タを用いたデバイスの信頼性を大幅に向上することがで
きる。
いて構成する論理・駆動回路において論理・駆動回路を
構成する薄膜トランジスタのゲート絶縁膜の電子スピン
密度を１０15ｃｍ-3以下に改善することにより、薄膜ト
ランジスタのスレショルド電圧のシフトが大幅に抑制さ
れ、薄膜トランジスタ回路及びアクティブマトリクス方
式液晶表示装置、イメージセンサー等の薄膜トランジス
タを用いたデバイスの信頼性を大幅に向上することがで
きる。
【図１】本発明の一実施例を示す薄膜トランジスタの断
面図
面図
【図２】本発明の一実施例を示す２段インバータ回路図
【図３】本発明の一実施例を示すアクティブマトリクス
方式液晶表示装置の平面図
方式液晶表示装置の平面図
【図４】本発明の一実施例を示す論理・駆動回路図
【図５】本発明の一実施例を示すイメージセンサー基板
の平面図
の平面図
【図６】本発明の一実施例を示す論理・駆動回路図
【図７】本発明の一実施例を示す薄膜トランジスタの断
面図
面図
【図８】本発明の一実施例を示す薄膜トランジスタの断
面図
面図
【図９】本発明の一実施例を示す薄膜トランジスタの断
面図
面図
【図１０】従来の薄膜トランジスタの断面図
【図１１】従来の２段インバータ回路図
【図１２】２段インバータの回路内の信号波形図
【図１３】従来の薄膜トランジスタのスレショルド電圧
のシフト量
のシフト量
【図１４】ストレス時間に対する薄膜トランジスタのス
レショルド電圧のシフト量
レショルド電圧のシフト量
１０１ ガラス基板 １０２ ゲート電極 １０３ 第１のゲート絶縁膜 １０４ 第２のゲート絶縁膜 １０５ シリコン半導体層 １０６ エッチングストッパー １０７ 第１のｎ+−シリコン層 １０８ 第２のｎ+−シリコン層 ３０６ 駆動波形形成用論理・駆動回路（シフトレジス
タ） ３０７，３０８ クロック信号ライン ４０１ インバータ回路 ４０２ バッファ回路 ５０１ ゲートバスライン ５０２ ソースバスライン ５０３ 薄膜トランジスタ ５０４ フォトダイオード ５０６ 駆動波形形成用論理・駆動回路（シフトレジス
タ） ６０１ インバータ回路 ６０２ バッファ回路 ７０３ 第１のゲート絶縁膜 ７０４ 第２のゲート絶縁膜 ７０５ 第３のゲート絶縁膜 ８０９ 第１のゲート絶縁膜 ８１０ 第２のゲート絶縁膜 ９０１ ガラス基板 ９０２ 第１の絶縁膜 ９０３ シリコン半導体層 ９０４ ゲート絶縁膜 ９０５ ゲート電極 ９０６ 第１のｎ+−シリコン半導体層 ９０７ 第２のｎ+−シリコン半導体層 ９０８ 第２の絶縁膜 ９０９ ソース電極 ９１０ ドレイン電極
タ） ３０７，３０８ クロック信号ライン ４０１ インバータ回路 ４０２ バッファ回路 ５０１ ゲートバスライン ５０２ ソースバスライン ５０３ 薄膜トランジスタ ５０４ フォトダイオード ５０６ 駆動波形形成用論理・駆動回路（シフトレジス
タ） ６０１ インバータ回路 ６０２ バッファ回路 ７０３ 第１のゲート絶縁膜 ７０４ 第２のゲート絶縁膜 ７０５ 第３のゲート絶縁膜 ８０９ 第１のゲート絶縁膜 ８１０ 第２のゲート絶縁膜 ９０１ ガラス基板 ９０２ 第１の絶縁膜 ９０３ シリコン半導体層 ９０４ ゲート絶縁膜 ９０５ ゲート電極 ９０６ 第１のｎ+−シリコン半導体層 ９０７ 第２のｎ+−シリコン半導体層 ９０８ 第２の絶縁膜 ９０９ ソース電極 ９１０ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永安 孝好 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 片山 幹雄 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 平田 貢祥 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (3)
- 【請求項１】 絶縁基板上に載置されたアモルファス又
はポリシリコン半導体層，ゲート電極，ゲート絶縁膜及
びソース・ドレイン電極を具備する薄膜トランジスタポ
リシリコン素子において、前記ゲート絶縁膜に電子スピ
ン密度が１０15ｃｍ-3以下の絶縁膜を用いたことを特徴
とする薄膜トランジスタ素子。 - 【請求項２】 絶縁基板上に複数の絵素と各絵素を駆動
するスイッチング素子をマトリクス状に配置し、該スイ
ッチング素子を駆動する駆動回路に内設される薄膜トラ
ンジスタのゲート絶縁膜を電子スピン密度が１０15ｃｍ
-3以下の絶縁膜としたことを特徴とするアクティブマト
リクス表示装置。 - 【請求項３】 絶縁基板上に複数のフォトダイオードと
各フォトダイオードを選択するトランジスタをマトリク
ス及びライン状に配置してなるイメージセンサにおい
て、前記トランジスタを駆動する駆動回路に薄膜トラン
ジスタを設け、該薄膜トランジスタのゲート絶縁膜に電
子スピン密度が１０15ｃｍ-3以下の絶縁膜を用いたこと
を特徴とするイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24972292A JPH06104434A (ja) | 1992-09-18 | 1992-09-18 | 薄膜トランジスタ素子，アクティブマトリクス表示装置及びイメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24972292A JPH06104434A (ja) | 1992-09-18 | 1992-09-18 | 薄膜トランジスタ素子，アクティブマトリクス表示装置及びイメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104434A true JPH06104434A (ja) | 1994-04-15 |
Family
ID=17197228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24972292A Pending JPH06104434A (ja) | 1992-09-18 | 1992-09-18 | 薄膜トランジスタ素子，アクティブマトリクス表示装置及びイメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104434A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664527B2 (en) | 1995-09-05 | 2003-12-16 | Canon Kabushiki Kaisha | Photoelectric converter and X-ray image pick-up device |
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| KR100683664B1 (ko) * | 2004-01-06 | 2007-02-15 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 박막 트랜지스터를 제조하는 방법 및이를 구비한 평판 디스플레이 소자 |
| KR100876402B1 (ko) * | 2002-04-17 | 2008-12-31 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
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| JP2014063171A (ja) * | 2013-10-21 | 2014-04-10 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| KR20150020293A (ko) * | 2012-05-10 | 2015-02-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 디바이스 |
| US9048163B2 (en) | 2011-07-04 | 2015-06-02 | Samsung Electronics Co., Ltd. | Transistor, electronic device including transistor, and manufacturing methods thereof |
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| US20180083140A1 (en) | 2012-09-24 | 2018-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2020030419A (ja) * | 2012-08-23 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1992
- 1992-09-18 JP JP24972292A patent/JPH06104434A/ja active Pending
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