JPH0614154B2 - 液晶マトリクスパネル - Google Patents
液晶マトリクスパネルInfo
- Publication number
- JPH0614154B2 JPH0614154B2 JP58205233A JP20523383A JPH0614154B2 JP H0614154 B2 JPH0614154 B2 JP H0614154B2 JP 58205233 A JP58205233 A JP 58205233A JP 20523383 A JP20523383 A JP 20523383A JP H0614154 B2 JPH0614154 B2 JP H0614154B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- thin film
- film transistor
- liquid crystal
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
Description
【発明の詳細な説明】 本発明はスイッチング素子により各画素を独立に駆動す
る液晶マトリクスパネルに関する。
る液晶マトリクスパネルに関する。
グラフィックやキャラクターあるいはテレビ動画の表示
を行なう大表示容量の薄型平面表示装置の開発がさかん
である。そのような薄型表示装置の中で、最近有望視さ
れているものに液晶マトリクスパネルがあり、その大表
示容量化は、各表示画素にスイッチング素子を積層し
て、各画素を独立に駆動する方式で実現されている。ス
イッチング素子としては、多結晶シリコン、アモルファ
スシリコンなどの薄膜トランジスタが用いられる。この
ようにして、従来クロストークが大きくてマトリクス駆
動が困難であった液晶表示装置においてクロストークの
防止が完全にできるようになった。
を行なう大表示容量の薄型平面表示装置の開発がさかん
である。そのような薄型表示装置の中で、最近有望視さ
れているものに液晶マトリクスパネルがあり、その大表
示容量化は、各表示画素にスイッチング素子を積層し
て、各画素を独立に駆動する方式で実現されている。ス
イッチング素子としては、多結晶シリコン、アモルファ
スシリコンなどの薄膜トランジスタが用いられる。この
ようにして、従来クロストークが大きくてマトリクス駆
動が困難であった液晶表示装置においてクロストークの
防止が完全にできるようになった。
第１図はこのような従来のスイッチング素子積層方式の
液晶マトリクスパネルの下部基板の一部を模式的に示し
たものである。１が走査線、２が信号線、３がスイッチ
ング素子としての薄膜トランジスタ、４が下部画素電極
である。
液晶マトリクスパネルの下部基板の一部を模式的に示し
たものである。１が走査線、２が信号線、３がスイッチ
ング素子としての薄膜トランジスタ、４が下部画素電極
である。
この図では示されていないが、下部基板に平行に全体を
おおうように上部共通電極基板があり、上下各電極間の
スキマに液晶をみたして、電極間の電位差により、各下
部電極４の液晶を駆動する。この下部画素電極４に信号
電圧を発生させるのはスイッチングトランジスタ３のオ
ンオフによる。第２図に一画素分の等価回路を示す。図
において同一番号は第１図と同一物を示す。５が液晶層
であり、下部画素電極４に対面する電極は上部共通電極
６として一定の電位Ｖcom に保たれている。第３図
(a)、(b)、(c)には選択されている画素に対応する走査
線、信号線および液晶に印加される電圧の時間変化を示
す。第３図(a)の走査線に加わる走査信号電圧VGに同期
して、第３図(b)のように信号線に一回ごとに反転する
画像信号電圧ＶDが加えられ、その結果入力される画像
信号は１回ごとに反転し、第３図(c)のように液晶には
逆方向の電圧ＶLCが交互に加わり液晶がＯＮする。液晶
をOFFしたい時は、信号線に上部共通電極電圧Ｖ
ｃｏｍ と同じ電圧をかけておけばよい。
おおうように上部共通電極基板があり、上下各電極間の
スキマに液晶をみたして、電極間の電位差により、各下
部電極４の液晶を駆動する。この下部画素電極４に信号
電圧を発生させるのはスイッチングトランジスタ３のオ
ンオフによる。第２図に一画素分の等価回路を示す。図
において同一番号は第１図と同一物を示す。５が液晶層
であり、下部画素電極４に対面する電極は上部共通電極
６として一定の電位Ｖcom に保たれている。第３図
(a)、(b)、(c)には選択されている画素に対応する走査
線、信号線および液晶に印加される電圧の時間変化を示
す。第３図(a)の走査線に加わる走査信号電圧VGに同期
して、第３図(b)のように信号線に一回ごとに反転する
画像信号電圧ＶDが加えられ、その結果入力される画像
信号は１回ごとに反転し、第３図(c)のように液晶には
逆方向の電圧ＶLCが交互に加わり液晶がＯＮする。液晶
をOFFしたい時は、信号線に上部共通電極電圧Ｖ
ｃｏｍ と同じ電圧をかけておけばよい。
スイッチングトランジスタの動作時間７は一画面が構成
される時間８に比べて非常に短いので、走査線数を増や
すことは容易である。又信号線の数にも制限はないの
で、大表示容量化が達成できる。
される時間８に比べて非常に短いので、走査線数を増や
すことは容易である。又信号線の数にも制限はないの
で、大表示容量化が達成できる。
しかしながら、このようなスイッチング素子積層方式を
用いた液晶マトリクスパネルにおける問題点の一つは画
素欠陥の発生である。従来方式では一画素をＯＮ ＯＦ
Ｆするのに１個の薄膜トランジスタを用いている。した
がって１個の薄膜トランジスタの動作が不良であると完
全に一画素分の欠陥が生じる。Ｘ行Ｙ列の表示画素にお
いて、例えばＸ＝500、Ｙ＝500のキャラクターディスプ
レイの表示パネルでは全画素数は 250000 個になる。
用いた液晶マトリクスパネルにおける問題点の一つは画
素欠陥の発生である。従来方式では一画素をＯＮ ＯＦ
Ｆするのに１個の薄膜トランジスタを用いている。した
がって１個の薄膜トランジスタの動作が不良であると完
全に一画素分の欠陥が生じる。Ｘ行Ｙ列の表示画素にお
いて、例えばＸ＝500、Ｙ＝500のキャラクターディスプ
レイの表示パネルでは全画素数は 250000 個になる。
薄膜トランジスタの良品率を９９．９％としても欠陥画
素が２５０個もあることになりディスプレイ装置として
は落第である。薄膜トランジスタは通常のＬＳＩの製造
プロセスとほぼ同様のプロセスで作られるから、良品率
をさらに数桁向上させることは現状のＬＳＩの製造歩留
りから見てほととんど不可能に近い。
素が２５０個もあることになりディスプレイ装置として
は落第である。薄膜トランジスタは通常のＬＳＩの製造
プロセスとほぼ同様のプロセスで作られるから、良品率
をさらに数桁向上させることは現状のＬＳＩの製造歩留
りから見てほととんど不可能に近い。
本発明の目的は、上記欠点を除去して、完全な画素欠陥
の発生を大幅におさえたスイッチング素子積層方式の液
晶マトリクスパネルを提供することにある。
の発生を大幅におさえたスイッチング素子積層方式の液
晶マトリクスパネルを提供することにある。
本発明によれば各画素を独立に駆動するためのスイッチ
ング素子が行列状に形成された基板を有する液晶マトリ
クスパネルにおいて、前記行列状に形成されたスイッチ
ング素子が、少くとも２個以上の同一電気特性の薄膜ト
ランジスタをまとめた薄膜トランジスタ群からなり、前
記薄膜トランジスタは、走査線および信号線が交叉する
点に集積化されて形成されており、同一薄膜トランジス
タ群中のそれぞれの薄膜トランジスタは、同一の前記走
査線および信号線に接続されていることを特徴とする液
晶マトリクスパネルが得られる。
ング素子が行列状に形成された基板を有する液晶マトリ
クスパネルにおいて、前記行列状に形成されたスイッチ
ング素子が、少くとも２個以上の同一電気特性の薄膜ト
ランジスタをまとめた薄膜トランジスタ群からなり、前
記薄膜トランジスタは、走査線および信号線が交叉する
点に集積化されて形成されており、同一薄膜トランジス
タ群中のそれぞれの薄膜トランジスタは、同一の前記走
査線および信号線に接続されていることを特徴とする液
晶マトリクスパネルが得られる。
前記本発明の従来１個の薄膜トランジスタで１画素をON
OFFしていたのに対して、本発明では少なくとも２個以
上の複数個の薄膜トランジスタを用いて１画素をＯＮ
ＯＦＦしようとするところにその特徴がある。
OFFしていたのに対して、本発明では少なくとも２個以
上の複数個の薄膜トランジスタを用いて１画素をＯＮ
ＯＦＦしようとするところにその特徴がある。
すなわろ１画素は少くとも２個以上の分割画素からな
り、各分割画素を薄膜トランジスタで同時にＯＮ ＯＦ
Ｆするものである。
り、各分割画素を薄膜トランジスタで同時にＯＮ ＯＦ
Ｆするものである。
隣接する２個以上の薄膜トランジスタが同時に動作不良
となる確率は非常に小さいから、完全な画素欠陥の発生
を大幅におさえることができる。
となる確率は非常に小さいから、完全な画素欠陥の発生
を大幅におさえることができる。
以下図面に基づき詳細に説明する。
実施例１ 第４図は、本発明における一個の画素部分の等価回路の
一実施例である。これは従来例の第２図に対応し、従来
薄膜トランジスタ３が１個であったものが、この例では
２個の薄膜トランジスタ３、３′となっており、また液
晶も５、５′と２分割されている。第５図は本実施例に
よる液晶マトリクスパネルの下部基板の一部を示したも
のである。１が走査線、２が信号線、３、３′がスイッ
チングトランジスタ、４、４′が下部画素電極である。
第１図の従来例と比べて、一本の信号線の両側に対照的
に作られた分割画素電極４、４′により一画素が構成さ
れていることがわかる。このように一本の信号線の両側
に画素を分割する方法は、例えば第６図に示すような画
素分割方法と比較して、欠陥発生の原因となる多層配線
（第６図の９）などを必要とせず、第１図の従来例と全
く同様の製造プロセスを用いることができる。したがっ
て薄膜トランジスタの良品率も従来例とほぼ等しい。
一実施例である。これは従来例の第２図に対応し、従来
薄膜トランジスタ３が１個であったものが、この例では
２個の薄膜トランジスタ３、３′となっており、また液
晶も５、５′と２分割されている。第５図は本実施例に
よる液晶マトリクスパネルの下部基板の一部を示したも
のである。１が走査線、２が信号線、３、３′がスイッ
チングトランジスタ、４、４′が下部画素電極である。
第１図の従来例と比べて、一本の信号線の両側に対照的
に作られた分割画素電極４、４′により一画素が構成さ
れていることがわかる。このように一本の信号線の両側
に画素を分割する方法は、例えば第６図に示すような画
素分割方法と比較して、欠陥発生の原因となる多層配線
（第６図の９）などを必要とせず、第１図の従来例と全
く同様の製造プロセスを用いることができる。したがっ
て薄膜トランジスタの良品率も従来例とほぼ等しい。
Ｘ行Ｙ列の表示画素において、例えばＸ＝500、Ｙ＝500
のキャラクターディスプレイの表示パネルでは、全薄膜
トランジスタ数は 500000 個となる。薄膜トランジスタ
の良品率を９９．９％とすると、一画素の半分が動作し
ない1/2欠陥画素は５００個であるが、一画素全部が動
作しない完全欠陥画素は1/2個と従来例の1/500に減少す
る。
のキャラクターディスプレイの表示パネルでは、全薄膜
トランジスタ数は 500000 個となる。薄膜トランジスタ
の良品率を９９．９％とすると、一画素の半分が動作し
ない1/2欠陥画素は５００個であるが、一画素全部が動
作しない完全欠陥画素は1/2個と従来例の1/500に減少す
る。
また1/2欠陥画素は一画素の半分が動作するので、動作
時の明かるさを画像信号の２倍となるように入力信号を
設定すれば、肉眼では無欠陥画素と認識される。したが
って従来例と同様な意味での欠陥画素としては全画素無
欠陥ということになる。
時の明かるさを画像信号の２倍となるように入力信号を
設定すれば、肉眼では無欠陥画素と認識される。したが
って従来例と同様な意味での欠陥画素としては全画素無
欠陥ということになる。
以上実施例１では信号線で一画素で２分割したが、第７
図の一画素分の等価回路が示すように走査線で一画素を
２分割しても全く同様の効果が得られることは明らかで
ある。
図の一画素分の等価回路が示すように走査線で一画素を
２分割しても全く同様の効果が得られることは明らかで
ある。
実施例２ 第８図は、本発明における一個の画素部分の等価回路の
他の実施例である。これは従来例の第２図に対応し、従
来薄膜トランジスタ３が１個であったものが、この例で
は４個の薄膜トランジスタ３、３′、３″、３となっ
ており、また液晶も５、５′、５″、５と４分割され
ている。第９図は本実施例による液晶マトリクスパネル
の下部基板の一部を示したものである。１が走査線、２
が信号線、３、３′、３″、３がスチッチングトラン
ジスタ、４、４′、４″、４が下部画素電極である。
他の実施例である。これは従来例の第２図に対応し、従
来薄膜トランジスタ３が１個であったものが、この例で
は４個の薄膜トランジスタ３、３′、３″、３となっ
ており、また液晶も５、５′、５″、５と４分割され
ている。第９図は本実施例による液晶マトリクスパネル
の下部基板の一部を示したものである。１が走査線、２
が信号線、３、３′、３″、３がスチッチングトラン
ジスタ、４、４′、４″、４が下部画素電極である。
第１図の従来例と比べて、一本の走査線の上下および一
本の信号線の左右に対称的に作られた４個の分割画素電
極４、４′、４″、４により一画素が構成されている
ことがわかる。このように一本の走査線および一本の信
号線をはさんで対称的に画素を分割する方法は、実施例
１と同様欠陥発生の原因となる多層配線などを必要とせ
ず、第１図の従来例と全く同様の製造プロセスを用いる
ことができる。したがって薄膜トランジスタの良品率も
従来例とほぼ等しい。Ｘ行Ｙ列の表示画素において、例
えばＸ＝500、Ｙ＝500のキャラクターディスプレイの表
示パネルでは、全薄膜トランジスタ数は1000000個とな
る。薄膜トランジスタの良品率を９９．９％とすると、
全薄膜トランジスタのうち、一画素1/4が動作しない1/4
欠陥画素は1000個、一画素の1/2が動作しない1/2欠陥画
素は１個、一画素の3/4が動作しない3/4欠陥画素は1/10
00個、即ち1000個のパネルにつき１個の欠陥画素、一画
素全部が動作しない完全欠陥画素は1/1000,000個即ち10
00000個のパネルにつき１個の欠陥画素と激減する。1/4
欠陥画素、1/2欠陥画素および3/4欠陥画素はそれぞれ一
画素の3/4、1/2および1/4が動作するので、動作時の明
るさをそれぞれ画像信号の4/3、２、および４倍となる
ように入力信号を設定すれば肉眼では無欠陥画素として
認識される。特に1/4 欠陥画素の信号補正は容易である
ので、中間調表示のディスプレイの完全無欠陥化がほぼ
可能となる。
本の信号線の左右に対称的に作られた４個の分割画素電
極４、４′、４″、４により一画素が構成されている
ことがわかる。このように一本の走査線および一本の信
号線をはさんで対称的に画素を分割する方法は、実施例
１と同様欠陥発生の原因となる多層配線などを必要とせ
ず、第１図の従来例と全く同様の製造プロセスを用いる
ことができる。したがって薄膜トランジスタの良品率も
従来例とほぼ等しい。Ｘ行Ｙ列の表示画素において、例
えばＸ＝500、Ｙ＝500のキャラクターディスプレイの表
示パネルでは、全薄膜トランジスタ数は1000000個とな
る。薄膜トランジスタの良品率を９９．９％とすると、
全薄膜トランジスタのうち、一画素1/4が動作しない1/4
欠陥画素は1000個、一画素の1/2が動作しない1/2欠陥画
素は１個、一画素の3/4が動作しない3/4欠陥画素は1/10
00個、即ち1000個のパネルにつき１個の欠陥画素、一画
素全部が動作しない完全欠陥画素は1/1000,000個即ち10
00000個のパネルにつき１個の欠陥画素と激減する。1/4
欠陥画素、1/2欠陥画素および3/4欠陥画素はそれぞれ一
画素の3/4、1/2および1/4が動作するので、動作時の明
るさをそれぞれ画像信号の4/3、２、および４倍となる
ように入力信号を設定すれば肉眼では無欠陥画素として
認識される。特に1/4 欠陥画素の信号補正は容易である
ので、中間調表示のディスプレイの完全無欠陥化がほぼ
可能となる。
上記実施例では薄膜トランジスタの良品率を９９．９％
としたが、良品率を下げて９９％としても、一画素全部
が動作しない完全欠陥画素は10000000個の画素につき１
個の割合でしか発生しないので、Ｘ＝500、Ｙ＝500の表
示パネルの場合では全画素無欠陥ということになる。
としたが、良品率を下げて９９％としても、一画素全部
が動作しない完全欠陥画素は10000000個の画素につき１
個の割合でしか発生しないので、Ｘ＝500、Ｙ＝500の表
示パネルの場合では全画素無欠陥ということになる。
このように本発明によれば、走査線および信号線で２分
割あるいは４分割された画素をまとめて一画素とするこ
とにより欠陥画素が大幅に減少した液晶マトリクスパネ
ルが得られる。
割あるいは４分割された画素をまとめて一画素とするこ
とにより欠陥画素が大幅に減少した液晶マトリクスパネ
ルが得られる。
また実施例ではスイッチング素子として薄膜トランジス
タを用いた、薄膜ダイオード、ＭＩＭ素子など他の非線
形スイッチング素子を用いても同様の効果が得られるこ
とは明らかである。
タを用いた、薄膜ダイオード、ＭＩＭ素子など他の非線
形スイッチング素子を用いても同様の効果が得られるこ
とは明らかである。
第１図は従来例における薄膜トランジスタマトリクス基
板を示す模式図、第２図は第１図中の一画素分を示す等
価回路図、第３図(a)(b)(c)は第２図の動作を示す波形
図、第４図は本発明の一実施例における一画素分を示す
等価回路図、第５図は第４図の本発明の実施例における
薄膜トランジスタマトリクス基板を示す模式図、第６図
は第４図と同様の効果を得るための他の方法における一
画素分を示す等価回路図、第７図は本発明の一実施例に
おける一画素分を示す等価回路図、第８図は本発明の一
実施例における一画素分を示す等価回路図、第９図は第
８図の本発明の実施例における薄膜トランジスタマトリ
クス基板を示す模式図である。 １……走査線、２……信号線、３、３′、３″、３…
…薄膜トランジスタ、４、４′、４″、４……下部画
素電極、５、５′、５″、５……液晶、６……上部共
通電極、７……薄膜トランジスタ動作時間、８……一画
面構成時間、９……多層配線。
板を示す模式図、第２図は第１図中の一画素分を示す等
価回路図、第３図(a)(b)(c)は第２図の動作を示す波形
図、第４図は本発明の一実施例における一画素分を示す
等価回路図、第５図は第４図の本発明の実施例における
薄膜トランジスタマトリクス基板を示す模式図、第６図
は第４図と同様の効果を得るための他の方法における一
画素分を示す等価回路図、第７図は本発明の一実施例に
おける一画素分を示す等価回路図、第８図は本発明の一
実施例における一画素分を示す等価回路図、第９図は第
８図の本発明の実施例における薄膜トランジスタマトリ
クス基板を示す模式図である。 １……走査線、２……信号線、３、３′、３″、３…
…薄膜トランジスタ、４、４′、４″、４……下部画
素電極、５、５′、５″、５……液晶、６……上部共
通電極、７……薄膜トランジスタ動作時間、８……一画
面構成時間、９……多層配線。
Claims (1)
- 【請求項１】各画素を独立に駆動するためのスイッチン
グ素子が行列状に形成された基板を有する液晶マトリク
スパネルにおいて、前記行列状に形成されたスイッチン
グ素子が、少なくとも２個以上の同一電気特性の薄膜ト
ランジスタをまとめた薄膜トランジスタ群からなり、前
記薄膜トランジスタは、走査線および信号線が交差する
点に集積化されて形成されており、同一薄膜トランジス
タ群中のそれぞれの薄膜トランジスタは、同一の前記走
査線および信号線に接続され、かつ該走査線または/お
よび信号線をはさんで対称的な配置されており、前記各
画素は前記走査線または/および信号線をはさんで対称
的に分割されていることを特徴とする液晶マトリクスパ
ネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205233A JPH0614154B2 (ja) | 1983-11-01 | 1983-11-01 | 液晶マトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205233A JPH0614154B2 (ja) | 1983-11-01 | 1983-11-01 | 液晶マトリクスパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097322A JPS6097322A (ja) | 1985-05-31 |
| JPH0614154B2 true JPH0614154B2 (ja) | 1994-02-23 |
Family
ID=16503606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205233A Expired - Lifetime JPH0614154B2 (ja) | 1983-11-01 | 1983-11-01 | 液晶マトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614154B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4995703A (en) * | 1984-09-26 | 1991-02-26 | Nec Corporation | Active matrix liquid crystal color display panel having split pixel electrodes |
| US4775861A (en) * | 1984-11-02 | 1988-10-04 | Nec Corporation | Driving circuit of a liquid crystal display panel which equivalently reduces picture defects |
| EP0189214B1 (en) * | 1985-01-25 | 1997-07-23 | Nec Corporation | Liquid-crystal multi-color display panel structure |
| FR2602362B1 (fr) * | 1986-08-01 | 1988-10-07 | Commissariat Energie Atomique | Dispositif d'affichage matriciel comprenant deux paquets d'electrodes lignes et deux electrodes colonnes par element image et son procede de commande |
| JP2620240B2 (ja) | 1987-06-10 | 1997-06-11 | 株式会社日立製作所 | 液晶表示装置 |
| EP0365244B1 (en) * | 1988-10-17 | 1995-06-21 | Sharp Kabushiki Kaisha | An active matrix substrate |
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|---|---|---|---|---|
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-
1983
- 1983-11-01 JP JP58205233A patent/JPH0614154B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6097322A (ja) | 1985-05-31 |
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