JPH0225189B2 - - Google Patents
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- JPH0225189B2 JPH0225189B2 JP59187280A JP18728084A JPH0225189B2 JP H0225189 B2 JPH0225189 B2 JP H0225189B2 JP 59187280 A JP59187280 A JP 59187280A JP 18728084 A JP18728084 A JP 18728084A JP H0225189 B2 JPH0225189 B2 JP H0225189B2
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- pixel circuits
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- 239000000758 substrate Substances 0.000 claims description 5
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- 239000004065 semiconductor Substances 0.000 description 2
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、各画素毎に独立した駆動素子を有す
るアクテイブマトリクス型画像表示装置の欠陥対
策に関するものである。
るアクテイブマトリクス型画像表示装置の欠陥対
策に関するものである。
（従来の技術）
第１図は従来のアクテイブマトリクス型画像表
示装置の回路構成を示すもので、第１図ａは全体
構成を、第１図ｂは画素回路の構成を示してい
る。
示装置の回路構成を示すもので、第１図ａは全体
構成を、第１図ｂは画素回路の構成を示してい
る。
ここでは説明を簡単にするため表示素子として
液晶を対象とする。
液晶を対象とする。
第１図ａにおいて、S1〜Snはソース線、G1〜
Goゲート線、U1,1〜Uo,nは画素回路である。画素
回路Ui,j（ｉ＝１，２，…，ｎ，ｊ＝１，２，…，
ｍ）は第１図ｂに示すように、スイツチング用の
電界効果トランジスタMi,jとキヤパシターＣ及び
画素電極Ａより構成されている（キヤパシターＣ
と画素電極Ａを合わせてUUで示す）。
Goゲート線、U1,1〜Uo,nは画素回路である。画素
回路Ui,j（ｉ＝１，２，…，ｎ，ｊ＝１，２，…，
ｍ）は第１図ｂに示すように、スイツチング用の
電界効果トランジスタMi,jとキヤパシターＣ及び
画素電極Ａより構成されている（キヤパシターＣ
と画素電極Ａを合わせてUUで示す）。
第１図ａに従つてその動作を説明する。ソース
線S1〜Snに画素回路U1,1〜U1,nに入力すべきデー
タ信号が印加された時、ゲート線G1に電圧を印
加して各画素回路のキヤパシターに前記データ信
号を書き込み、十分書き込まれたらゲート線G1
に印加した電圧を除去し、そのデータ信号を保持
させる。
線S1〜Snに画素回路U1,1〜U1,nに入力すべきデー
タ信号が印加された時、ゲート線G1に電圧を印
加して各画素回路のキヤパシターに前記データ信
号を書き込み、十分書き込まれたらゲート線G1
に印加した電圧を除去し、そのデータ信号を保持
させる。
その後、再びソース線S1〜Snに画素回路U2,1〜
U2,nに入力すべき新たなデータ信号を印加し、前
述の場合と同様にして前記画素回路U2,1〜U2,nの
キヤパシターにそのデータ信号を保持させる。以
下、これらを繰り返すことにより表示装置の各画
素毎に設けられた画素回路を順次アドレスし、そ
の画素回路のキヤパシターにデータ信号を保持す
ると共に、このデータ信号の電位になつている画
素電極で液晶を駆動する。
U2,nに入力すべき新たなデータ信号を印加し、前
述の場合と同様にして前記画素回路U2,1〜U2,nの
キヤパシターにそのデータ信号を保持させる。以
下、これらを繰り返すことにより表示装置の各画
素毎に設けられた画素回路を順次アドレスし、そ
の画素回路のキヤパシターにデータ信号を保持す
ると共に、このデータ信号の電位になつている画
素電極で液晶を駆動する。
ところで、第１図の構成から明らかなように、
ソース線、ゲート線及び画素回路を有するアクテ
イブマトリクス基板は、従来の半導体集積回路と
本質的に同様なプロセスにより形成され、従つて
従来の半導体集積回路と同様の欠陥が発生する。
このようなアクテイブマトリクス基板の欠陥は、
表示時には点欠陥（１画素が入力されたデータ信
号に対応した表示とならない）及びライン欠陥
（ソース線或いはゲート線方向に多数の画素が入
力されたデータ信号と対応した表示とならない）
となつて表われる。表示装置はその機能的な属性
から表示面積が大きいことが必要とされることか
ら、前記点欠陥及びライン欠陥の発生する確率が
高くなるため、前記基板の歩留りが低く、このこ
とがアクテイブマトリクス型画像表示装置の低コ
スト化を図る上で大きな問題となつていた。
ソース線、ゲート線及び画素回路を有するアクテ
イブマトリクス基板は、従来の半導体集積回路と
本質的に同様なプロセスにより形成され、従つて
従来の半導体集積回路と同様の欠陥が発生する。
このようなアクテイブマトリクス基板の欠陥は、
表示時には点欠陥（１画素が入力されたデータ信
号に対応した表示とならない）及びライン欠陥
（ソース線或いはゲート線方向に多数の画素が入
力されたデータ信号と対応した表示とならない）
となつて表われる。表示装置はその機能的な属性
から表示面積が大きいことが必要とされることか
ら、前記点欠陥及びライン欠陥の発生する確率が
高くなるため、前記基板の歩留りが低く、このこ
とがアクテイブマトリクス型画像表示装置の低コ
スト化を図る上で大きな問題となつていた。
（発明の目的）
本発明は前記の問題点を解決するためのもの
で、ソース線、ゲート線及び電界効果トランジス
タ等に不良が存在しても、見た目に違和感を感じ
させることのないようにしたことを特徴とし、そ
の目的は、アクテイブマトリツクス型画像表示装
置の歩留まりを等価的に向上させ、そのコストを
低減することにある。
で、ソース線、ゲート線及び電界効果トランジス
タ等に不良が存在しても、見た目に違和感を感じ
させることのないようにしたことを特徴とし、そ
の目的は、アクテイブマトリツクス型画像表示装
置の歩留まりを等価的に向上させ、そのコストを
低減することにある。
（発明の構成及び作用）
第２図は本発明のアクテイブマトリツクス型画
像表示装置の一実施例の回路構成図である。本実
施例では、表示素子として液晶を、また、スイツ
チング素子としては電界効果トランジスタをそれ
ぞれ用いたものとして説明する。
像表示装置の一実施例の回路構成図である。本実
施例では、表示素子として液晶を、また、スイツ
チング素子としては電界効果トランジスタをそれ
ぞれ用いたものとして説明する。
第２図において、SA0〜SAnはソース線、GA1
〜GAoはゲート線、UA1,1〜UAo,nは画素回路、
T1,1〜To,n及びR2,1〜Ro,nは電界効果トランジス
タである。なお、UUは第１図の場合と同様、キ
ヤパシター及び画素電極を一体化したものであ
る。
〜GAoはゲート線、UA1,1〜UAo,nは画素回路、
T1,1〜To,n及びR2,1〜Ro,nは電界効果トランジス
タである。なお、UUは第１図の場合と同様、キ
ヤパシター及び画素電極を一体化したものであ
る。
本実施例の特徴は、第１行目に属する画素回路
（UA1,1〜UA1,nを除く全ての画素回路が２個の電
界効果トランジスタを有し、奇数行と偶数行に属
する画素回路では上記電界効果トランジスタとソ
ース線及びゲート線との接続が異なつていること
である。例えば、偶数行に属する画素回路UA2,1
の電界効果トランジスタR2,1は、そのゲート端子
がゲート線GA1に、また入力端子がソース線SA1
に接続され、電界効果トランジスタT2,1のゲート
端子がケート線GA2に、また入力端子がソース線
SA0に接続されている。
（UA1,1〜UA1,nを除く全ての画素回路が２個の電
界効果トランジスタを有し、奇数行と偶数行に属
する画素回路では上記電界効果トランジスタとソ
ース線及びゲート線との接続が異なつていること
である。例えば、偶数行に属する画素回路UA2,1
の電界効果トランジスタR2,1は、そのゲート端子
がゲート線GA1に、また入力端子がソース線SA1
に接続され、電界効果トランジスタT2,1のゲート
端子がケート線GA2に、また入力端子がソース線
SA0に接続されている。
これに対し、奇数行に属する画素回路UA3,1の
電界効果トランジスタR3,1のケート端子がゲート
線GA2に、また入力端子がソース線SA1に接続さ
れ、電界効果トランジスタT3,1のゲート端子がゲ
ート線GA3に、また入力端子がソース線SA1に接
続されている。なお第１行目の画素回路には第２
行以降と全く同様の画素回路を用いることも可能
であるが、ここでは１個の電界効果トランジスタ
からなる画素回路を用いた場合について説明す
る。
電界効果トランジスタR3,1のケート端子がゲート
線GA2に、また入力端子がソース線SA1に接続さ
れ、電界効果トランジスタT3,1のゲート端子がゲ
ート線GA3に、また入力端子がソース線SA1に接
続されている。なお第１行目の画素回路には第２
行以降と全く同様の画素回路を用いることも可能
であるが、ここでは１個の電界効果トランジスタ
からなる画素回路を用いた場合について説明す
る。
以下、第２図に従つて本発明の動作を説明す
る。画素回路UA1,1〜UA1,nに入力すべきデータ
信号をソース線SA1〜SAnに印加し、その後ゲー
ト線GA1に電圧を印加して電界効果トランジスタ
T1,1〜T1,nを“on”状態にし、前記データ信号を
前記画素回路内のキヤパシターに書き込む。これ
と並行して、電界効果トランジスタR2,1〜R2,nが
“on”状態になり、前記データ信号が画素回路
UA2,1〜UA2,n内のキヤパシターにも書き込まれ
る。上記書き込みが十分行われた後に前記ゲート
線GA1に印加した電圧を除去し、前記データ信号
を前記画素回路内のキヤパシターに保持させる。
その後、画素回路UA2,1〜UA2,nに入力すべきデ
ータ信号をソース線SA0〜SAn-1に印加し、前述
の場合と同様にして画素回路UA2,1〜UA2,n及び
画素回路UA3,1〜UA3,nに保持させる。以下同様
の動作を順に繰り返すことにより、各画素回路に
入力されるべきデータ信号を保持させ、そのデー
タ信号の電位になつている画素電極で液晶を駆動
する。
る。画素回路UA1,1〜UA1,nに入力すべきデータ
信号をソース線SA1〜SAnに印加し、その後ゲー
ト線GA1に電圧を印加して電界効果トランジスタ
T1,1〜T1,nを“on”状態にし、前記データ信号を
前記画素回路内のキヤパシターに書き込む。これ
と並行して、電界効果トランジスタR2,1〜R2,nが
“on”状態になり、前記データ信号が画素回路
UA2,1〜UA2,n内のキヤパシターにも書き込まれ
る。上記書き込みが十分行われた後に前記ゲート
線GA1に印加した電圧を除去し、前記データ信号
を前記画素回路内のキヤパシターに保持させる。
その後、画素回路UA2,1〜UA2,nに入力すべきデ
ータ信号をソース線SA0〜SAn-1に印加し、前述
の場合と同様にして画素回路UA2,1〜UA2,n及び
画素回路UA3,1〜UA3,nに保持させる。以下同様
の動作を順に繰り返すことにより、各画素回路に
入力されるべきデータ信号を保持させ、そのデー
タ信号の電位になつている画素電極で液晶を駆動
する。
前述の動作から明らかなように、例えば、画素
回路UA2,1〜UA2,nには本来画素回路UA1,1〜
UA1,nに入力されるべきデータ信号（予備のデー
タ信号と称すこととする）と、画素回路UA2,1〜
UA2,nに本来入力されるべきデータ信号（正規の
データ信号と称することとする）の双方が順に入
力される。通常は、前記予備のデータ信号は書き
込まれた直後に正規のデータ信号に書き換えられ
るため、正規のデータ信号に基づいた表示がなさ
れる。これに対し、例えばゲート線GA2が不良と
なり正規のデータ信号が前記画素回路UA2,1〜
UA2,nに書き込まれない場合には、前記予備のデ
ータ信号が保持され、第１行目の表示状態が第２
行目にも表示される。このため、ゲート線数が十
分多ければ、ゲート線GA2が不良となつても見た
目に違和感が感じられなくなる。
回路UA2,1〜UA2,nには本来画素回路UA1,1〜
UA1,nに入力されるべきデータ信号（予備のデー
タ信号と称すこととする）と、画素回路UA2,1〜
UA2,nに本来入力されるべきデータ信号（正規の
データ信号と称することとする）の双方が順に入
力される。通常は、前記予備のデータ信号は書き
込まれた直後に正規のデータ信号に書き換えられ
るため、正規のデータ信号に基づいた表示がなさ
れる。これに対し、例えばゲート線GA2が不良と
なり正規のデータ信号が前記画素回路UA2,1〜
UA2,nに書き込まれない場合には、前記予備のデ
ータ信号が保持され、第１行目の表示状態が第２
行目にも表示される。このため、ゲート線数が十
分多ければ、ゲート線GA2が不良となつても見た
目に違和感が感じられなくなる。
また、ソース線が途中で断線した場合について
も、画素回路のキヤパシターの容量が残置された
ソース線の静電容量と比較して十分大きければ、
その残置されたソース線に接続される各画素回路
には予備のデータ信号とほぼ同じ信号が保持され
るため、前述の場合と同様、見た目に違和感が感
じられなくなる。一方画素回路のキヤパシターの
容量が残置されたソース線の静電容量に比べてほ
ぼ等しいかそれ以下の場合には前記予備のデータ
信号は不確定な残置ソース線の電位に書き換えら
れてしまい、前記予備のデータ信号に基づいた表
示はなされなくなる。しかし、第２図から明らか
なように、第ｊ列目の画素回路UA1,j〜UAo,jのう
ち、ソース線SAjを介して正規のデータ信号を入
力される画素回路は奇数行の画素回路であり、偶
数行の画素回路はソース線SAj-1を介して正規の
データ信号を入力される。従つて、第２図におい
てソース線SA1が送端部で、断線した場合にも、
第１列目と第２列目それぞれの画素の約半数が正
規なデータ信号あるいは予備のデータ信号に基づ
いた表示を行うため、前記ソース線SA1の断線に
伴つて生じる表示品質の劣化は大幅に緩和され
る。
も、画素回路のキヤパシターの容量が残置された
ソース線の静電容量と比較して十分大きければ、
その残置されたソース線に接続される各画素回路
には予備のデータ信号とほぼ同じ信号が保持され
るため、前述の場合と同様、見た目に違和感が感
じられなくなる。一方画素回路のキヤパシターの
容量が残置されたソース線の静電容量に比べてほ
ぼ等しいかそれ以下の場合には前記予備のデータ
信号は不確定な残置ソース線の電位に書き換えら
れてしまい、前記予備のデータ信号に基づいた表
示はなされなくなる。しかし、第２図から明らか
なように、第ｊ列目の画素回路UA1,j〜UAo,jのう
ち、ソース線SAjを介して正規のデータ信号を入
力される画素回路は奇数行の画素回路であり、偶
数行の画素回路はソース線SAj-1を介して正規の
データ信号を入力される。従つて、第２図におい
てソース線SA1が送端部で、断線した場合にも、
第１列目と第２列目それぞれの画素の約半数が正
規なデータ信号あるいは予備のデータ信号に基づ
いた表示を行うため、前記ソース線SA1の断線に
伴つて生じる表示品質の劣化は大幅に緩和され
る。
さらに電界効果トランジスタの不良が生じて
も、各画素回路内の２個のうちの少なくとも一方
が正常であれば、前記正規なデータ信号あるいは
予備のデータ信号に基づいた表示がなされるた
め、表示品質はほとんど低下しない。
も、各画素回路内の２個のうちの少なくとも一方
が正常であれば、前記正規なデータ信号あるいは
予備のデータ信号に基づいた表示がなされるた
め、表示品質はほとんど低下しない。
第３図は、本発明のアクテイブマトリツクス型
画像表示装置の他の実施例の部分構成図であり、
SBj-1，SBj，SBj+1はソース線、GBi-1，GBi，
GBi+1はゲート線、UBi,j，UBi,j+1，UBi+1,j，
UBi+1,j+1は画素回路、Oi,j，Oi,j+1，Oi+1,j，Oi+1,j+
1
は電界効果トランジスタ、Cj-1，Cj，Cj+1は制御
信号線である。
画像表示装置の他の実施例の部分構成図であり、
SBj-1，SBj，SBj+1はソース線、GBi-1，GBi，
GBi+1はゲート線、UBi,j，UBi,j+1，UBi+1,j，
UBi+1,j+1は画素回路、Oi,j，Oi,j+1，Oi+1,j，Oi+1,j+
1
は電界効果トランジスタ、Cj-1，Cj，Cj+1は制御
信号線である。
第３図の実施例の特徴は、電界効果トランジス
タTi,j〜Ti+1,j+1に電界効果トランジスタOi,j〜
Oi+1,j+1を直列接続し、これらの電界効果トラン
ジスタOi,j〜Oi+1,j+1の“on”，“off”を制御するた
めの制御信号線Cj-1〜Cj+1を設けたことである。
通常は、制御信号線Cj-1〜Cj+1には電圧が印加さ
れており、電界効果トランジスタOi,j〜Oi+1,j+1は
“on”状態にある。従つて、この場合には、第２
図に示す実施例と全く同様に動作する。
タTi,j〜Ti+1,j+1に電界効果トランジスタOi,j〜
Oi+1,j+1を直列接続し、これらの電界効果トラン
ジスタOi,j〜Oi+1,j+1の“on”，“off”を制御するた
めの制御信号線Cj-1〜Cj+1を設けたことである。
通常は、制御信号線Cj-1〜Cj+1には電圧が印加さ
れており、電界効果トランジスタOi,j〜Oi+1,j+1は
“on”状態にある。従つて、この場合には、第２
図に示す実施例と全く同様に動作する。
これに対し、例えばソース線SBjが不良となつ
た場合には、制御信号線Cjに印加されている電圧
を除去してOi,j+1及びOi+1,jの電界効果トランジス
タを“off”状態にし、前記ソース線SBjを各画素
回路から電気的に分離する。従つて、画素回路
UBi,j+1及びUBi+1,jに保持されている予備のデー
タ信号は、不良のソース線SBjの電位に書き換え
られることなく、そのまま保持されるため、予備
のデータ信号に基づいた表示がなされる。すなわ
ち、第３図に示す実施例ではソース線に如何なる
不良が存在しても見た目に違和感を感じさせるこ
とは全くなくなる。
た場合には、制御信号線Cjに印加されている電圧
を除去してOi,j+1及びOi+1,jの電界効果トランジス
タを“off”状態にし、前記ソース線SBjを各画素
回路から電気的に分離する。従つて、画素回路
UBi,j+1及びUBi+1,jに保持されている予備のデー
タ信号は、不良のソース線SBjの電位に書き換え
られることなく、そのまま保持されるため、予備
のデータ信号に基づいた表示がなされる。すなわ
ち、第３図に示す実施例ではソース線に如何なる
不良が存在しても見た目に違和感を感じさせるこ
とは全くなくなる。
以上は表示素子として液晶を用いた場合につい
て説明してきたが、本発明は、アクテイブマトリ
ツクス構成を採り得る、例えばエレクトロルミネ
ツセント素子等の他の表示装置を用いた場合にも
適用できることは明らかである。
て説明してきたが、本発明は、アクテイブマトリ
ツクス構成を採り得る、例えばエレクトロルミネ
ツセント素子等の他の表示装置を用いた場合にも
適用できることは明らかである。
（効果）
以上説明したように、本発明によれば、ソース
線またはゲート線或いは電界効果トランジスタ等
の不良が生じた場合でも、隣接画素の表示状態を
表示することにより、見た目に違和感を感じさせ
ないようにすることができるため、アクテイブマ
トリツクス型画像表示装置の歩留まりを等価的に
向上させ、そのコストを低減できる利点がある。
線またはゲート線或いは電界効果トランジスタ等
の不良が生じた場合でも、隣接画素の表示状態を
表示することにより、見た目に違和感を感じさせ
ないようにすることができるため、アクテイブマ
トリツクス型画像表示装置の歩留まりを等価的に
向上させ、そのコストを低減できる利点がある。
第１図は従来のアクテイブマトリツクス型画像
表示装置の回路構成図、第２図は本発明のアクテ
イブマトリツクス型画像表示装置の一実施例の回
路構成図、第３図は本発明の他の実施例の部分回
路構成図である。 S1〜Sn，SA1〜SAn，SBj-1〜SBj+1……ソース
線、G1〜Go，GA1〜GAo，GAi-1〜GAi+1……ゲ
ート線、U1,1〜Uo,n，UA1,1〜UAo,n，UBi,j〜
UBi+1,j+1……画素回路、M1,1〜Mo,n，T1,1〜
To,n，R2,1〜Ro,n，Oi,j〜Oi+1,j+1……電界効果トラ
ンジスタ、Ｃ……キヤパシター、Ａ……画素電
極、UU……キヤパシターと画素電極、Cj-1〜
Cj+1……制御信号線。
表示装置の回路構成図、第２図は本発明のアクテ
イブマトリツクス型画像表示装置の一実施例の回
路構成図、第３図は本発明の他の実施例の部分回
路構成図である。 S1〜Sn，SA1〜SAn，SBj-1〜SBj+1……ソース
線、G1〜Go，GA1〜GAo，GAi-1〜GAi+1……ゲ
ート線、U1,1〜Uo,n，UA1,1〜UAo,n，UBi,j〜
UBi+1,j+1……画素回路、M1,1〜Mo,n，T1,1〜
To,n，R2,1〜Ro,n，Oi,j〜Oi+1,j+1……電界効果トラ
ンジスタ、Ｃ……キヤパシター、Ａ……画素電
極、UU……キヤパシターと画素電極、Cj-1〜
Cj+1……制御信号線。
Claims (1)
- 【特許請求の範囲】 １ マトリクス状に配列された画素を各々独立に
駆動制御するためのアクテイブマトリクス基板を
備えた画像表示装置において、ｍ＋１本のソース
線S0，S1，…，Snとｎ本のゲート線G1，G2，…，
Go及びｎ行ｍ列に配列され入力されたデータ信
号を所望の期間保持するｎ×ｍ個の画素回路
U1,1，U1,2，…U1,n，U2,1，…Uo,nを含み、第２
行目から第ｎ行目までの画素回路U2,1，…Uo,nは
それぞれ２個のスイツチング素子を含み、第１行
目を除く奇数行目の画素回路U2i1,j（ｉ＝１，２，
…，ｉ≦ｎ−1/2，ｊ＝１，２，…，ｍ）の第１
のスイツチング素子の制御端子をゲート線G2iに
接続し、その第１のスイツチング素子の入力端子
をソース線Sj-1（Sj）に接続し、前記画素回路
U2i+1,jの第２のスイツチング素子の制御端子をゲ
ート線G2i+1に接続し、その第２のスイツチング
素子の入力端子をソース線Sj（Sj-1）に接続し、
偶数行の画素回路U2k,l（ｋ＝１，２，…，ｋ≦
ｎ／２，ｌ＝１，２，…，ｍ）の第１のスイツチ
ング素子の制御端子をゲート線G2k-1に接続し、
その第１のスイツチング素子の入力端子をソース
線Sl（Sl-1）に接続し、前記画素回路U2k,lの第２の
スイツチング素子の制御端子をゲート線G2kに接
続し、その第２のスイツチング素子の入力端子を
ソース線Sl-1（Sl）に接続したアクテイブマトリク
ス基板を具備したことを特徴とする画像表示装
置。 ２ ｎ本のゲート線G1，G2，…，Goに順次所定
のパルス電圧を印加して第１行目乃至第ｎ行目の
画素回路を順次選択する手段と、第１行目を除く
奇数行目の画素回路が選択される時にはｍ＋１本
のソース線のうちのｍ本のソース線S1，S2，…，
Sn（S0，S1，…，Sn-1）を介してデータ信号を伝
達し、偶数行目の画素回路が選択される時にはｍ
本のソース線S0，S1，…，Sn-1（S1，S2，…，
Sn）を介してデータ信号を伝達する手段を有す
ることを特徴とする特許請求の範囲第１項記載の
画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187280A JPS6167095A (ja) | 1984-09-08 | 1984-09-08 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187280A JPS6167095A (ja) | 1984-09-08 | 1984-09-08 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167095A JPS6167095A (ja) | 1986-04-07 |
| JPH0225189B2 true JPH0225189B2 (ja) | 1990-05-31 |
Family
ID=16203230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59187280A Granted JPS6167095A (ja) | 1984-09-08 | 1984-09-08 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167095A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2620240B2 (ja) | 1987-06-10 | 1997-06-11 | 株式会社日立製作所 | 液晶表示装置 |
| US5402254B1 (en) * | 1990-10-17 | 1998-09-22 | Hitachi Ltd | Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon |
| JPWO2003088201A1 (ja) * | 2002-04-12 | 2005-08-25 | シチズン時計株式会社 | 液晶表示装置 |
-
1984
- 1984-09-08 JP JP59187280A patent/JPS6167095A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6167095A (ja) | 1986-04-07 |
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