JP3451806B2 - サンプルホールド回路及びその駆動方法及び液晶表示装置 - Google Patents
サンプルホールド回路及びその駆動方法及び液晶表示装置Info
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- JP3451806B2 JP3451806B2 JP23015695A JP23015695A JP3451806B2 JP 3451806 B2 JP3451806 B2 JP 3451806B2 JP 23015695 A JP23015695 A JP 23015695A JP 23015695 A JP23015695 A JP 23015695A JP 3451806 B2 JP3451806 B2 JP 3451806B2
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Description
【０００１】
【産業上の利用分野】本発明は、入力信号を一旦保持し
て出力するサンプルホールド回路及びその駆動方法、更
にこのサンプルホールド回路を用いた液晶表示装置に関
し、特に、多結晶シリコンを用いたスイッチドキャパシ
タ増幅回路を有し、液晶表示装置の駆動に適したサンプ
ルホールド回路に関する。
て出力するサンプルホールド回路及びその駆動方法、更
にこのサンプルホールド回路を用いた液晶表示装置に関
し、特に、多結晶シリコンを用いたスイッチドキャパシ
タ増幅回路を有し、液晶表示装置の駆動に適したサンプ
ルホールド回路に関する。
【０００２】
【従来の技術】従来、液晶表示装置として、各画素部に
薄膜トランジスタ（ＴＦＴ）から成る画像信号書き込み
用のスイッチング素子を接続し、この画素部を２次元状
に配置したアクティブマトリクス型液晶表示装置が存在
する。このアクティブマトリクス型液晶表示装置は、図
５に示すように、画素電極１と対向電極２とにより液晶
層を挟んで画素を形成し、これを２次元状に配置して表
示部を構成している。各画素電極１には、薄膜トランジ
スタ３が接続され、この薄膜トランジスタ３の他方側
は、画像信号を与えるためのデータ線４に接続されてい
る。対向電極２は、例えば０Ｖの基準電位に固定されて
いる。
薄膜トランジスタ（ＴＦＴ）から成る画像信号書き込み
用のスイッチング素子を接続し、この画素部を２次元状
に配置したアクティブマトリクス型液晶表示装置が存在
する。このアクティブマトリクス型液晶表示装置は、図
５に示すように、画素電極１と対向電極２とにより液晶
層を挟んで画素を形成し、これを２次元状に配置して表
示部を構成している。各画素電極１には、薄膜トランジ
スタ３が接続され、この薄膜トランジスタ３の他方側
は、画像信号を与えるためのデータ線４に接続されてい
る。対向電極２は、例えば０Ｖの基準電位に固定されて
いる。
【０００３】データ線４は各列ごとに形成され、同じ列
の薄膜トランジスタ３はすべて共通のデータ線４に接続
されている。また薄膜トランジスタ３のゲート電極は、
行ごとに共通のゲート線５に接続される。薄膜トランジ
スタ３のゲート電極はゲート線駆動回路６に接続され、
このゲート線駆動回路６により画素部の各薄膜トランジ
スタ３のオン・オフ制御が行われる。また、各信号線４
へは、信号線駆動回路７から画像信号が時系列的に与え
られるように構成されている。すなわち、ゲート線駆動
回路６によりゲート線５を順次走査することにより、画
素部の薄膜トランジスタが行毎にオン状態となり、信号
線駆動回路７から各データ線４に出力される画像信号を
画素部の画像信号保持容量８（液晶層）に書き込むもの
である（点順次走査方式）。
の薄膜トランジスタ３はすべて共通のデータ線４に接続
されている。また薄膜トランジスタ３のゲート電極は、
行ごとに共通のゲート線５に接続される。薄膜トランジ
スタ３のゲート電極はゲート線駆動回路６に接続され、
このゲート線駆動回路６により画素部の各薄膜トランジ
スタ３のオン・オフ制御が行われる。また、各信号線４
へは、信号線駆動回路７から画像信号が時系列的に与え
られるように構成されている。すなわち、ゲート線駆動
回路６によりゲート線５を順次走査することにより、画
素部の薄膜トランジスタが行毎にオン状態となり、信号
線駆動回路７から各データ線４に出力される画像信号を
画素部の画像信号保持容量８（液晶層）に書き込むもの
である（点順次走査方式）。
【０００４】上記液晶表示装置によれば、表示装置の解
像度が高まるにつれ、１画素への画像信号の書き込み時
間が十分に確保できなくなるため、各ゲート線５に対応
するすべての画素部に同時に画像信号を書き込む方式
（線順次走査方式）の液晶表示装置が提案されている。
この液晶表示装置は、図３に示すように、各データ線４
にサンプルホールド回路１０を接続し、画像信号供給線
（データ供給線）１１に出力される時系列的な画像信号
１２をシフトレジスタ１３により選択されたサンプルホ
ールド回路１０に順次格納し、ゲート駆動回路６からの
ゲート選択信号によりあるゲート線５が走査され、この
ゲート線５に接続されて薄膜トランジスタ３がオン状態
になったすべての画素部の画像信号保持容量８にサンプ
ルホールド回路１０から同時（行毎）に画像信号を転送
するものである。
像度が高まるにつれ、１画素への画像信号の書き込み時
間が十分に確保できなくなるため、各ゲート線５に対応
するすべての画素部に同時に画像信号を書き込む方式
（線順次走査方式）の液晶表示装置が提案されている。
この液晶表示装置は、図３に示すように、各データ線４
にサンプルホールド回路１０を接続し、画像信号供給線
（データ供給線）１１に出力される時系列的な画像信号
１２をシフトレジスタ１３により選択されたサンプルホ
ールド回路１０に順次格納し、ゲート駆動回路６からの
ゲート選択信号によりあるゲート線５が走査され、この
ゲート線５に接続されて薄膜トランジスタ３がオン状態
になったすべての画素部の画像信号保持容量８にサンプ
ルホールド回路１０から同時（行毎）に画像信号を転送
するものである。
【０００５】しかしながら、従来の液晶表示装置では、
画素部の薄膜トランジスタ３の動作層として電荷転送能
力の低い非晶質シリコン（ａ−Ｓｉ）が用いられている
ため、薄膜トランジスタ３の形成と同時に形成されるＴ
ＦＴによってサンプルホールド回路１０を構成すること
ができなかった。そのため、サンプルホールド回路１０
は外部に形成され、外部のサンプルホールド回路１０と
データ線４を接続しなければならなかった。この接続数
は、データ線４と同数だけ必要になるため、解像度の高
い液晶表示装置においては実装コストが膨大となる問題
を有していた。
画素部の薄膜トランジスタ３の動作層として電荷転送能
力の低い非晶質シリコン（ａ−Ｓｉ）が用いられている
ため、薄膜トランジスタ３の形成と同時に形成されるＴ
ＦＴによってサンプルホールド回路１０を構成すること
ができなかった。そのため、サンプルホールド回路１０
は外部に形成され、外部のサンプルホールド回路１０と
データ線４を接続しなければならなかった。この接続数
は、データ線４と同数だけ必要になるため、解像度の高
い液晶表示装置においては実装コストが膨大となる問題
を有していた。
【０００６】その一方、電荷転送能力の高い多結晶シリ
コン（poly−Ｓｉ）を動作層として用いた薄膜トランジ
スタを、液晶表示装置に適したガラス基板上に形成でき
る低温の製造プロセスが開発され、画素部の薄膜トラン
ジスタ３の形成と同時にサンプルホールド回路１０を構
成することが可能となってきた。
コン（poly−Ｓｉ）を動作層として用いた薄膜トランジ
スタを、液晶表示装置に適したガラス基板上に形成でき
る低温の製造プロセスが開発され、画素部の薄膜トラン
ジスタ３の形成と同時にサンプルホールド回路１０を構
成することが可能となってきた。
【０００７】近年、多結晶シリコン（poly−Ｓｉ）を動
作層とした薄膜トランジスタ（ＴＦＴ）を用いたスイッ
チドキャパシタ増幅回路１００により構成されるサンプ
ルホールド回路が提案されている。このスイッチドキャ
パシタ増幅回路１００の構成について、図４を参照しな
がら説明する。スイッチドキャパシタ増幅回路１００
は、シフトレジスタ１３の正転出力Ｑ１をゲートに入力
するｎ型ＴＦＴで構成されたスイッチ１０１と、シフト
レジスタ３の反転出力ｎＱ１をゲートに入力するｎ型Ｔ
ＦＴで構成されたスイッチ１０２と、スイッチ１０１と
スイッチ１０２との接続点に接続された入力容量１０３
と、複数のＴＦＴにより構成されたオペアンプ１０７
と、オペアンプ１０７と並列に接続されたフィードバッ
ク容量１０４と、シフトレジスタ４の反転出力ｎＱ１を
ゲートに入力するｐ型ＴＦＴで構成されたスイッチ１０
５と、シフトレジスタ４の正転出力Ｑ１をゲートに入力
するｎ型ＴＦＴで構成されたスイッチ１０６と、から構
成されている。
作層とした薄膜トランジスタ（ＴＦＴ）を用いたスイッ
チドキャパシタ増幅回路１００により構成されるサンプ
ルホールド回路が提案されている。このスイッチドキャ
パシタ増幅回路１００の構成について、図４を参照しな
がら説明する。スイッチドキャパシタ増幅回路１００
は、シフトレジスタ１３の正転出力Ｑ１をゲートに入力
するｎ型ＴＦＴで構成されたスイッチ１０１と、シフト
レジスタ３の反転出力ｎＱ１をゲートに入力するｎ型Ｔ
ＦＴで構成されたスイッチ１０２と、スイッチ１０１と
スイッチ１０２との接続点に接続された入力容量１０３
と、複数のＴＦＴにより構成されたオペアンプ１０７
と、オペアンプ１０７と並列に接続されたフィードバッ
ク容量１０４と、シフトレジスタ４の反転出力ｎＱ１を
ゲートに入力するｐ型ＴＦＴで構成されたスイッチ１０
５と、シフトレジスタ４の正転出力Ｑ１をゲートに入力
するｎ型ＴＦＴで構成されたスイッチ１０６と、から構
成されている。
【０００８】上記構成のスイッチドキャパシタ増幅回路
１００の動作について説明する。先ず、シフトレジスタ
１３からの選択信号により、Ｑ1が「Ｈ」、nＱ1が
「Ｌ」となり、入力容量１０３に画像信号Ｖsigが書き
込まれる。この時、オペアンプ１０７のマイナス側入力
部と出力部の電位は、オペアンプ１０７のオフセット電
位（Ｖos）となっている。シフトレジスタ１３からの選
択信号により、Ｑ1が「Ｌ」、nＱ1が「Ｈ」となると、
入力容量１０３に蓄積された画像信号電荷はスイッチ１
０２を経由して接地へ引き抜かれるとともに、フィード
スルーによってオペアンプ１０７のマイナス側入力部の
電位が−Ｖsigとなる。そして、オペアンプ１０７の動
作により、入力容量１０３に蓄積された画像信号（Ｖsi
g）はすべてフィードバック容量１０４に移動し、オペ
アンプ１０７の出力部に画像信号（Ｖsig）に対応する
電位にオフセット電位（Ｖos）を加えた電位が現れる。
１００の動作について説明する。先ず、シフトレジスタ
１３からの選択信号により、Ｑ1が「Ｈ」、nＱ1が
「Ｌ」となり、入力容量１０３に画像信号Ｖsigが書き
込まれる。この時、オペアンプ１０７のマイナス側入力
部と出力部の電位は、オペアンプ１０７のオフセット電
位（Ｖos）となっている。シフトレジスタ１３からの選
択信号により、Ｑ1が「Ｌ」、nＱ1が「Ｈ」となると、
入力容量１０３に蓄積された画像信号電荷はスイッチ１
０２を経由して接地へ引き抜かれるとともに、フィード
スルーによってオペアンプ１０７のマイナス側入力部の
電位が−Ｖsigとなる。そして、オペアンプ１０７の動
作により、入力容量１０３に蓄積された画像信号（Ｖsi
g）はすべてフィードバック容量１０４に移動し、オペ
アンプ１０７の出力部に画像信号（Ｖsig）に対応する
電位にオフセット電位（Ｖos）を加えた電位が現れる。
【０００９】
【発明が解決しようとする課題】しかしながら、多結晶
シリコン（poly−Ｓｉ）ＴＦＴは、動作層に多数の結晶
粒界を有しており、また結晶粒のサイズや結晶方位が一
様でないため、素子間での特性ばらつきが大きい。その
ため、多結晶シリコン（poly−Ｓｉ）ＴＦＴを用いて形
成したオペアンプ１０７は大きなオフセット電圧を有
し、そのオフセット電圧自体のばらつきも大きい。すな
わち、前記スイッチドキャパシタ増幅回路１００の出力
信号は、入力された画像信号にオフセット電圧が加えら
れたものとなるため多階調表示に適さず、サンプルホー
ルド回路１０を多結晶シリコン（poly−Ｓｉ）ＴＦＴで
形成した場合、高解像度と多階調表示とを同時に達成す
る液晶表示装置を得ることが困難であった。
シリコン（poly−Ｓｉ）ＴＦＴは、動作層に多数の結晶
粒界を有しており、また結晶粒のサイズや結晶方位が一
様でないため、素子間での特性ばらつきが大きい。その
ため、多結晶シリコン（poly−Ｓｉ）ＴＦＴを用いて形
成したオペアンプ１０７は大きなオフセット電圧を有
し、そのオフセット電圧自体のばらつきも大きい。すな
わち、前記スイッチドキャパシタ増幅回路１００の出力
信号は、入力された画像信号にオフセット電圧が加えら
れたものとなるため多階調表示に適さず、サンプルホー
ルド回路１０を多結晶シリコン（poly−Ｓｉ）ＴＦＴで
形成した場合、高解像度と多階調表示とを同時に達成す
る液晶表示装置を得ることが困難であった。
【００１０】本発明は上記実情に鑑みてなされたもの
で、多結晶シリコン（poly−Ｓｉ）ＴＦＴの特性のばら
つきに起因するオペアンプのオフセット電圧をキャンセ
ル可能なサンプルホールド回路及びその駆動方法、更
に、このサンプルホールド回路を使用することにより、
安価な製造コストで高解像度と多階調表示とを同時に達
成できる液晶表示装置を提供することを目的とする。
で、多結晶シリコン（poly−Ｓｉ）ＴＦＴの特性のばら
つきに起因するオペアンプのオフセット電圧をキャンセ
ル可能なサンプルホールド回路及びその駆動方法、更
に、このサンプルホールド回路を使用することにより、
安価な製造コストで高解像度と多階調表示とを同時に達
成できる液晶表示装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
請求項１の発明は、一端がデータ供給線に接続された第
１の薄膜トランジスタと、一端が基準電位である第２の
薄膜トランジスタとを直列に接続し、各薄膜トランジス
タのゲート電極に駆動回路からの正転出力と反転出力が
それぞれ印加するスイッチ回路と、多結晶シリコン（po
ly−Ｓｉ）薄膜トランジスタで形成され２つの入力部を
有するオペアンプと、一端が前記第１の薄膜トランジス
タと第２の薄膜トランジスタの接続点に接続され、他端
が前記オペアンプの入力部に接続された入力容量と、前
記オペアンプの一方の入力部と出力部間に並列に接続さ
れたフィードバック容量及び前記駆動回路の正転出力及
び反転出力によりオン・オフ制御するスイッチング素子
と、からなるスイッチドキャパシタ増幅回路を有するサ
ンプルホールド回路であり、次の構成を含む。前記オペ
アンプの一方の入力部と基準電位間に設けた第１のスイ
ッチ手段と、このスイッチ手段のオン・オフ制御を行う
制御手段とによりオフセットキャンセル回路を形成す
る。前記オペアンプの他方の入力部と出力部間に並列に
前記制御手段によりオン・オフ制御が行われる第２のス
イッチ手段を接続する。前記オペアンプの他方の入力部
と基準電位間にオフセットキャンセル容量を設ける。前
記第１及び第２のスイッチ手段は、前記制御手段により
前記スイッチドキャパシタ増幅回路の非動作時にオン状
態とし、動作時にオフ状態とする。
請求項１の発明は、一端がデータ供給線に接続された第
１の薄膜トランジスタと、一端が基準電位である第２の
薄膜トランジスタとを直列に接続し、各薄膜トランジス
タのゲート電極に駆動回路からの正転出力と反転出力が
それぞれ印加するスイッチ回路と、多結晶シリコン（po
ly−Ｓｉ）薄膜トランジスタで形成され２つの入力部を
有するオペアンプと、一端が前記第１の薄膜トランジス
タと第２の薄膜トランジスタの接続点に接続され、他端
が前記オペアンプの入力部に接続された入力容量と、前
記オペアンプの一方の入力部と出力部間に並列に接続さ
れたフィードバック容量及び前記駆動回路の正転出力及
び反転出力によりオン・オフ制御するスイッチング素子
と、からなるスイッチドキャパシタ増幅回路を有するサ
ンプルホールド回路であり、次の構成を含む。前記オペ
アンプの一方の入力部と基準電位間に設けた第１のスイ
ッチ手段と、このスイッチ手段のオン・オフ制御を行う
制御手段とによりオフセットキャンセル回路を形成す
る。前記オペアンプの他方の入力部と出力部間に並列に
前記制御手段によりオン・オフ制御が行われる第２のス
イッチ手段を接続する。前記オペアンプの他方の入力部
と基準電位間にオフセットキャンセル容量を設ける。前
記第１及び第２のスイッチ手段は、前記制御手段により
前記スイッチドキャパシタ増幅回路の非動作時にオン状
態とし、動作時にオフ状態とする。
【００１２】請求項２は、一端がデータ供給線に接続さ
れた第１の薄膜トランジスタと、一端が基準電位である
第２の薄膜トランジスタとを直列に接続し、各薄膜トラ
ンジスタのゲート電極に駆動回路からの正転出力と反転
出力がそれぞれ印加するスイッチ回路と、多結晶シリコ
ン（poly−Ｓｉ）薄膜トランジスタで形成され２つの入
力部を有するオペアンプと、一端が前記第１の薄膜トラ
ンジスタと第２の薄膜トランジスタの接続点に接続さ
れ、他端が前記オペアンプの入力部に接続された入力容
量と、前記オペアンプの一方の入力部と出力部間に並列
に接続されたフィードバック容量及び前記駆動回路の正
転出力及び反転出力によりオン・オフ制御するスイッチ
ング素子と、からなるスイッチドキャパシタ増幅回路を
有するサンプルホールド回路の駆動方法において、前記
スイッチドキャパシタ増幅回路の動作以前に、前記オペ
アンプの一方の入力部を基準電位に設定し、前記オペア
ンプの他方の入力部を、オペアンプのオフセット電圧と
絶対値が等しく逆極性の電圧を保持したオフセットキャ
ンセル容量によりオフセット電圧と絶対値が等しく逆極
性の電位に設定することを特徴としている。
れた第１の薄膜トランジスタと、一端が基準電位である
第２の薄膜トランジスタとを直列に接続し、各薄膜トラ
ンジスタのゲート電極に駆動回路からの正転出力と反転
出力がそれぞれ印加するスイッチ回路と、多結晶シリコ
ン（poly−Ｓｉ）薄膜トランジスタで形成され２つの入
力部を有するオペアンプと、一端が前記第１の薄膜トラ
ンジスタと第２の薄膜トランジスタの接続点に接続さ
れ、他端が前記オペアンプの入力部に接続された入力容
量と、前記オペアンプの一方の入力部と出力部間に並列
に接続されたフィードバック容量及び前記駆動回路の正
転出力及び反転出力によりオン・オフ制御するスイッチ
ング素子と、からなるスイッチドキャパシタ増幅回路を
有するサンプルホールド回路の駆動方法において、前記
スイッチドキャパシタ増幅回路の動作以前に、前記オペ
アンプの一方の入力部を基準電位に設定し、前記オペア
ンプの他方の入力部を、オペアンプのオフセット電圧と
絶対値が等しく逆極性の電圧を保持したオフセットキャ
ンセル容量によりオフセット電圧と絶対値が等しく逆極
性の電位に設定することを特徴としている。
【００１３】請求項３は、画素部に薄膜トランジスタか
ら成る画像信号書き込み用のスイッチング素子を有し、
前記画素部を２次元状に配置し、列毎の各薄膜トランジ
スタを画像信号を与えるための信号線に接続した液晶表
示装置であって、請求項１の回路構成を有するアナログ
ラッチと、請求項１の回路構成を有するアナログバッフ
ァとでサンプルホールド回路を構成し、このサンプルホ
ールド回路を前記信号線の本数に対応する個数設け、前
記各アナログラッチの第１の薄膜トランジスタを画像信
号が時系列に出力される画像信号線に接続し、各アナロ
グラッチのオペアンプの出力部と各アナログバッファの
第１の薄膜トランジスタを接続し、各アナログバッファ
のオペアンプの出力部と前記各信号線とを接続し、前記
画像信号の各時系列データを書き込むため、前記各アナ
ログラッチを順次動作させるシフトレジスタと、前記デ
ータを一括して前記画素部に転送するため、前記各アナ
ログバッファを一括動作させる駆動回路と、を具備して
いる。
ら成る画像信号書き込み用のスイッチング素子を有し、
前記画素部を２次元状に配置し、列毎の各薄膜トランジ
スタを画像信号を与えるための信号線に接続した液晶表
示装置であって、請求項１の回路構成を有するアナログ
ラッチと、請求項１の回路構成を有するアナログバッフ
ァとでサンプルホールド回路を構成し、このサンプルホ
ールド回路を前記信号線の本数に対応する個数設け、前
記各アナログラッチの第１の薄膜トランジスタを画像信
号が時系列に出力される画像信号線に接続し、各アナロ
グラッチのオペアンプの出力部と各アナログバッファの
第１の薄膜トランジスタを接続し、各アナログバッファ
のオペアンプの出力部と前記各信号線とを接続し、前記
画像信号の各時系列データを書き込むため、前記各アナ
ログラッチを順次動作させるシフトレジスタと、前記デ
ータを一括して前記画素部に転送するため、前記各アナ
ログバッファを一括動作させる駆動回路と、を具備して
いる。
【００１４】
【作用】請求項１及び請求項２によれば、オフセットキ
ャンセル回路（第１のスイッチ手段及び制御手段）及び
オフセットキャンセル容量及び第２のスイッチ手段を設
けたことにより、スイッチドキャパシタ増幅回路の動作
以前に、オペアンプの一方の入力部を基準電位に設定
し、オペアンプの他方の入力部を、オペアンプのオフセ
ット電圧と絶対値が等しく逆極性の電位に設定してオフ
セットキャンセル容量で保持することにより、スイッチ
ドキャパシタ増幅回路の動作時にはオペアンプのオフセ
ット電圧をキャンセルして入力信号と全く等しい信号を
出力することができる。
ャンセル回路（第１のスイッチ手段及び制御手段）及び
オフセットキャンセル容量及び第２のスイッチ手段を設
けたことにより、スイッチドキャパシタ増幅回路の動作
以前に、オペアンプの一方の入力部を基準電位に設定
し、オペアンプの他方の入力部を、オペアンプのオフセ
ット電圧と絶対値が等しく逆極性の電位に設定してオフ
セットキャンセル容量で保持することにより、スイッチ
ドキャパシタ増幅回路の動作時にはオペアンプのオフセ
ット電圧をキャンセルして入力信号と全く等しい信号を
出力することができる。
【００１５】請求項３によれば、多結晶シリコン（poly
−Ｓｉ）の特性のばらつきに起因するオペアンプのオフ
セット電圧に影響を受けることなく、入力された画像信
号とまったく同じ信号を画素部へ供給可能なサンプルホ
ールド回路とすることができ、安価な製造コストで高解
像度と多階調表示とを同時に達成する液晶表示装置を得
ることができる。
−Ｓｉ）の特性のばらつきに起因するオペアンプのオフ
セット電圧に影響を受けることなく、入力された画像信
号とまったく同じ信号を画素部へ供給可能なサンプルホ
ールド回路とすることができ、安価な製造コストで高解
像度と多階調表示とを同時に達成する液晶表示装置を得
ることができる。
【００１６】
【実施例】本発明の液晶表示装置の一実施例について、
図面を参照しながら説明する。本発明の液晶表示装置に
おける主要部の構成は、図３に示したものと同様であ
り、サンプルホールド回路１０の回路構成が異なるもの
である。図１はサンプルホールド回路の構成を示すブロ
ック図であり、スイッチドキャパシタ増幅回路によりな
るアナログラッチ回路１００及びアナログバッファ回路
２００を接続して構成されている。
図面を参照しながら説明する。本発明の液晶表示装置に
おける主要部の構成は、図３に示したものと同様であ
り、サンプルホールド回路１０の回路構成が異なるもの
である。図１はサンプルホールド回路の構成を示すブロ
ック図であり、スイッチドキャパシタ増幅回路によりな
るアナログラッチ回路１００及びアナログバッファ回路
２００を接続して構成されている。
【００１７】アナログラッチ回路１００は、シフトレジ
スタ１３の正転出力Ｑ１をゲートに入力するｎ型ＴＦＴ
で構成されたスイッチ１０１と、シフトレジスタ１３の
反転出力ｎＱ１をゲートに入力するｎ型ＴＦＴで構成さ
れたスイッチ１０２と、スイッチ１０１とスイッチ１０
２との接続点に接続された入力容量１０３と、複数のＴ
ＦＴにより構成され２つの入力部を有するオペアンプ１
０７と、オペアンプ１０７と並列に接続されたフィード
バック容量１０４と、シフトレジスタ１３の反転出力ｎ
Ｑ１をゲートに入力するｐ型ＴＦＴで構成されたスイッ
チ１０５と、シフトレジスタ１３の正転出力Ｑ１をゲー
トに入力するｎ型ＴＦＴで構成されたスイッチ１０６
と、から構成されている。
スタ１３の正転出力Ｑ１をゲートに入力するｎ型ＴＦＴ
で構成されたスイッチ１０１と、シフトレジスタ１３の
反転出力ｎＱ１をゲートに入力するｎ型ＴＦＴで構成さ
れたスイッチ１０２と、スイッチ１０１とスイッチ１０
２との接続点に接続された入力容量１０３と、複数のＴ
ＦＴにより構成され２つの入力部を有するオペアンプ１
０７と、オペアンプ１０７と並列に接続されたフィード
バック容量１０４と、シフトレジスタ１３の反転出力ｎ
Ｑ１をゲートに入力するｐ型ＴＦＴで構成されたスイッ
チ１０５と、シフトレジスタ１３の正転出力Ｑ１をゲー
トに入力するｎ型ＴＦＴで構成されたスイッチ１０６
と、から構成されている。
【００１８】また、アナログバッファ回路２００は、ラ
ッチされた信号をすべてのアナログバッファ回路２００
へ同時に転送するための正転転送信号ψをゲートに入力
するｎ型ＴＦＴで構成されたスイッチ２０１と、反転転
送信号ｎψをゲートに入力するｎ型ＴＦＴで構成された
スイッチ２０２と、スイッチ２０１とスイッチ２０２と
の接続点に接続された入力容量２０３と、複数のＴＦＴ
により構成され２つの入力部を有するオペアンプ２０７
と、オペアンプ２０７に並列に接続されたフィードバッ
ク容量２０４と、反転転送信号ｎψをゲートに入力する
ｐ型ＴＦＴで構成されたスイッチ２０５と、正転転送信
号ψをゲートに入力するｎ型ＴＦＴで構成されたスイッ
チ２０６と、から構成されている。
ッチされた信号をすべてのアナログバッファ回路２００
へ同時に転送するための正転転送信号ψをゲートに入力
するｎ型ＴＦＴで構成されたスイッチ２０１と、反転転
送信号ｎψをゲートに入力するｎ型ＴＦＴで構成された
スイッチ２０２と、スイッチ２０１とスイッチ２０２と
の接続点に接続された入力容量２０３と、複数のＴＦＴ
により構成され２つの入力部を有するオペアンプ２０７
と、オペアンプ２０７に並列に接続されたフィードバッ
ク容量２０４と、反転転送信号ｎψをゲートに入力する
ｐ型ＴＦＴで構成されたスイッチ２０５と、正転転送信
号ψをゲートに入力するｎ型ＴＦＴで構成されたスイッ
チ２０６と、から構成されている。
【００１９】そして、図１の各スイッチドキャパシタ増
幅回路では、図４に示した従来例の構成に加え、オペア
ンプ１０７（２０７）のプラス入力部と接地電位ライン
との間に接続されたオフセットキャンセル容量１０８，
２０８と、オペアンプ１０７（２０７）のプラス入力部
と出力部間に並列に接続されたスイッチ１０９，１１０
（第２のスイッチ手段）及びスイッチ２０９，２１０
（第２のスイッチ手段）と、オペアンプ１０７（２０
７）のマイナス側入力部と接地電位ラインとの間に設け
られ、スイッチ１１１，１１２（第１のスイッチ手段）
及びスイッチ２１１，２１２（第１のスイッチ手段）か
らそれぞれ構成されるオフセットキャンセル回路を有し
ている。前記スイッチ１０９，２０９，１１１，２１１
はｐ型ＴＦＴで構成され、スイッチ１１０，２１０，１
１２，２１２はｎ型ＴＦＴで構成されている。また、ス
イッチ１０９，１１０，１１１，１１２は第１の制御手
段でオン・オフ制御が行われ、スイッチ２０９，２１
０，２１１，２１２は第２の制御手段でオン・オフ制御
が行われる。スイッチ１０９，１１０，１１１，１１２
及びスイッチ２０９，２１０，２１１，２１２は前記第
１及び第２の制御手段によりスイッチドキャパシタ増幅
回路１００（２００）の非動作時にオン状態とし、動作
時にオフ状態とするように制御される。
幅回路では、図４に示した従来例の構成に加え、オペア
ンプ１０７（２０７）のプラス入力部と接地電位ライン
との間に接続されたオフセットキャンセル容量１０８，
２０８と、オペアンプ１０７（２０７）のプラス入力部
と出力部間に並列に接続されたスイッチ１０９，１１０
（第２のスイッチ手段）及びスイッチ２０９，２１０
（第２のスイッチ手段）と、オペアンプ１０７（２０
７）のマイナス側入力部と接地電位ラインとの間に設け
られ、スイッチ１１１，１１２（第１のスイッチ手段）
及びスイッチ２１１，２１２（第１のスイッチ手段）か
らそれぞれ構成されるオフセットキャンセル回路を有し
ている。前記スイッチ１０９，２０９，１１１，２１１
はｐ型ＴＦＴで構成され、スイッチ１１０，２１０，１
１２，２１２はｎ型ＴＦＴで構成されている。また、ス
イッチ１０９，１１０，１１１，１１２は第１の制御手
段でオン・オフ制御が行われ、スイッチ２０９，２１
０，２１１，２１２は第２の制御手段でオン・オフ制御
が行われる。スイッチ１０９，１１０，１１１，１１２
及びスイッチ２０９，２１０，２１１，２１２は前記第
１及び第２の制御手段によりスイッチドキャパシタ増幅
回路１００（２００）の非動作時にオン状態とし、動作
時にオフ状態とするように制御される。
【００２０】そして、各アナログラッチ回路１００のス
イッチ１０１（第１の薄膜トランジスタ）は、画像信号
が時系列に出力される画像信号供給線（データ供給線）
１１に接続され、各アナログバッファ回路２００のオペ
アンプ２０７の出力部は各データ線４に接続されてい
る。アナログラッチ回路１００のスイッチ１０１（第１
の薄膜トランジスタ）のゲート電極は、画像信号供給線
１１からの画像信号の各時系列データを書き込むため、
各データ線４に対応する各アナログラッチ回路１００を
順次動作させるシフトレジスタ１３の端子に接続されて
いる。スイッチ１０２（第２の薄膜トランジスタ）のゲ
ート電極には、シフトレジスタ１３からの信号の反転信
号が入力されるようになっている。アナログバッファ回
路２００のスイッチ２０１のゲート電極は、前記データ
を一括してデータ線４側に転送するため、各アナログバ
ッファ回路２００を一括動作させる駆動回路（図示せ
ず）に接続され、スイッチ２０２のゲート電極には、駆
動回路からの信号の反転信号が入力されるようになって
いる、
イッチ１０１（第１の薄膜トランジスタ）は、画像信号
が時系列に出力される画像信号供給線（データ供給線）
１１に接続され、各アナログバッファ回路２００のオペ
アンプ２０７の出力部は各データ線４に接続されてい
る。アナログラッチ回路１００のスイッチ１０１（第１
の薄膜トランジスタ）のゲート電極は、画像信号供給線
１１からの画像信号の各時系列データを書き込むため、
各データ線４に対応する各アナログラッチ回路１００を
順次動作させるシフトレジスタ１３の端子に接続されて
いる。スイッチ１０２（第２の薄膜トランジスタ）のゲ
ート電極には、シフトレジスタ１３からの信号の反転信
号が入力されるようになっている。アナログバッファ回
路２００のスイッチ２０１のゲート電極は、前記データ
を一括してデータ線４側に転送するため、各アナログバ
ッファ回路２００を一括動作させる駆動回路（図示せ
ず）に接続され、スイッチ２０２のゲート電極には、駆
動回路からの信号の反転信号が入力されるようになって
いる、
【００２１】次に、サンプルホールド回路の駆動方法に
ついて、図１及び図３のブロック図、図２のタイミング
チャートを参照しながら説明する。ゲート線駆動回路６
により（ｍ−１）番目のゲート線５の選択が行われてい
る間に、先ず第１の制御手段によりφosを「Ｈ」，ｎφ
osを「Ｌ」とし、オペアンプ１０７のマイナス側入力部
を接地電位に、オペアンプ１０７の出力部をオペアンプ
１０７のプラス側入力部にそれぞれ接続する。この間、
Ｑ1、Ｑ2…ＱNは「Ｌ」、ｎＱ1，ｎＱ2…ｎＱNは「Ｈ」と
なっているため、オペアンプ１０７のマイナス側入力部
とオペアンプ１０７の出力部とは接続されていない。こ
の状態で、オペアンプ１０７の出力部およびオペアンプ
１０７のプラス側入力部の電位は（−Ｖos1）となる。
ここで（Ｖos1）はオペアンプ１０７のオフセット電圧
である。オフセットキャンセル容量１０８には、接地電
位との間に（−Ｖos1）の電位差が生じるように電荷が
蓄積される。
ついて、図１及び図３のブロック図、図２のタイミング
チャートを参照しながら説明する。ゲート線駆動回路６
により（ｍ−１）番目のゲート線５の選択が行われてい
る間に、先ず第１の制御手段によりφosを「Ｈ」，ｎφ
osを「Ｌ」とし、オペアンプ１０７のマイナス側入力部
を接地電位に、オペアンプ１０７の出力部をオペアンプ
１０７のプラス側入力部にそれぞれ接続する。この間、
Ｑ1、Ｑ2…ＱNは「Ｌ」、ｎＱ1，ｎＱ2…ｎＱNは「Ｈ」と
なっているため、オペアンプ１０７のマイナス側入力部
とオペアンプ１０７の出力部とは接続されていない。こ
の状態で、オペアンプ１０７の出力部およびオペアンプ
１０７のプラス側入力部の電位は（−Ｖos1）となる。
ここで（Ｖos1）はオペアンプ１０７のオフセット電圧
である。オフセットキャンセル容量１０８には、接地電
位との間に（−Ｖos1）の電位差が生じるように電荷が
蓄積される。
【００２２】次に、第１の制御手段によりφosが
「Ｌ」，ｎφosが「Ｈ」とすると、この間、前記蓄積電
荷はオフセットキャンセル容量１０８に保持されるた
め、オペアンプ１０７のプラス側入力部の電位は（−Ｖ
os1）に固定される。また、φosが「Ｌ」となると同時
にシフトレジスタ１３からの選択信号によりＱ1が
「Ｈ」，nＱ1が「Ｌ」となり、オペアンプ１０７のマイ
ナス側入力部とオペアンプ１０７の出力部とが接続され
る。そのため、オペアンプ１０７のマイナス側入力部と
オペアンプ１０７の出力部は接地電位となる。従来例の
ようにオフセットキャンセル機構を有さない場合、この
電位は接地電位とならずＶos1となる。また、それと同
時にスイッチ（ｎ型ＴＦＴ）１０１がオン状態となるの
で、スイッチ（ｎ型ＴＦＴ）１０１を経由してｍ番目の
ゲート線５と１番目のデータ線４の交差部の画素に対応
する画像信号（Ｖsig）が入力容量１０３に書き込まれ
る。
「Ｌ」，ｎφosが「Ｈ」とすると、この間、前記蓄積電
荷はオフセットキャンセル容量１０８に保持されるた
め、オペアンプ１０７のプラス側入力部の電位は（−Ｖ
os1）に固定される。また、φosが「Ｌ」となると同時
にシフトレジスタ１３からの選択信号によりＱ1が
「Ｈ」，nＱ1が「Ｌ」となり、オペアンプ１０７のマイ
ナス側入力部とオペアンプ１０７の出力部とが接続され
る。そのため、オペアンプ１０７のマイナス側入力部と
オペアンプ１０７の出力部は接地電位となる。従来例の
ようにオフセットキャンセル機構を有さない場合、この
電位は接地電位とならずＶos1となる。また、それと同
時にスイッチ（ｎ型ＴＦＴ）１０１がオン状態となるの
で、スイッチ（ｎ型ＴＦＴ）１０１を経由してｍ番目の
ゲート線５と１番目のデータ線４の交差部の画素に対応
する画像信号（Ｖsig）が入力容量１０３に書き込まれ
る。
【００２３】次に、シフトレジスタ１３からの選択信号
によりＱ1が「Ｌ」，nＱ１が「Ｈ」となるとともに、Ｑ
2が「Ｈ」，nＱ2が「Ｌ」となる。１番目のデータ線４
に対応するアナログラッチ回路１００では、オペアンプ
１０７のマイナス側入力部とオペアンプ１０７の出力部
との接続が切れると同時に、スイッチ（ｎ型ＴＦＴ）１
０１がオフ状態、スイッチ（ｎ型ＴＦＴ）１０２がオン
状態となる。入力容量１０３に蓄積された画像信号はス
イッチ（ｎ型ＴＦＴ）１０２を経由して接地へ引き抜か
れるとともに、フィールドスルーによってオペアンプ１
０７のマイナス側入力部の電位は（−Ｖsig）となる。
オペアンプ１０７の動作により、入力容量１０３に蓄積
された電荷はすべてフィードバック容量１０４に移動
し、オペアンプ１０７のマイナス側入力部の電位はゼ
ロ、オペアンプ１０７の出力部の電位は（Ｖsig×ＣIN1
／ＣFB1）となる。ここで、ＣIN1は入力容量１０３の容
量値、ＣFB1はフィードバック容量１０４の容量値であ
り、それらの大きさを等しく設定することにより、出力
部の電位が入力電位と等しくなるようにしてある。従来
例のようにオフセットキャンセル機構を有さない場合、
出力部の電位は（Ｖsig×ＣIN1／ＣFB1＋ＶOS1）とな
り、オフセット電圧の影響が出力電位に及んでしまう。
によりＱ1が「Ｌ」，nＱ１が「Ｈ」となるとともに、Ｑ
2が「Ｈ」，nＱ2が「Ｌ」となる。１番目のデータ線４
に対応するアナログラッチ回路１００では、オペアンプ
１０７のマイナス側入力部とオペアンプ１０７の出力部
との接続が切れると同時に、スイッチ（ｎ型ＴＦＴ）１
０１がオフ状態、スイッチ（ｎ型ＴＦＴ）１０２がオン
状態となる。入力容量１０３に蓄積された画像信号はス
イッチ（ｎ型ＴＦＴ）１０２を経由して接地へ引き抜か
れるとともに、フィールドスルーによってオペアンプ１
０７のマイナス側入力部の電位は（−Ｖsig）となる。
オペアンプ１０７の動作により、入力容量１０３に蓄積
された電荷はすべてフィードバック容量１０４に移動
し、オペアンプ１０７のマイナス側入力部の電位はゼ
ロ、オペアンプ１０７の出力部の電位は（Ｖsig×ＣIN1
／ＣFB1）となる。ここで、ＣIN1は入力容量１０３の容
量値、ＣFB1はフィードバック容量１０４の容量値であ
り、それらの大きさを等しく設定することにより、出力
部の電位が入力電位と等しくなるようにしてある。従来
例のようにオフセットキャンセル機構を有さない場合、
出力部の電位は（Ｖsig×ＣIN1／ＣFB1＋ＶOS1）とな
り、オフセット電圧の影響が出力電位に及んでしまう。
【００２４】本実施例でこのようにオフセット電圧がキ
ャンセルされるのは、オペアンプ１０７のプラス側入力
部が接地電位でなく、（−ＶOS1）に固定されているた
めである。２番目のデータ線４に対応するアナログラッ
チ回路１００では、オペアンプ１０７のマイナス側入力
部とオペアンプ１０７の出力部とが接続され接地電位と
なると同時に、スイッチ（ｎ型ＴＦＴ）１０１がオン状
態となってｍ番目のゲート線５と２番目のデータ線４の
交差部の画素に対応する画像信号（Ｖsig）が入力容量
１０３に蓄積される。
ャンセルされるのは、オペアンプ１０７のプラス側入力
部が接地電位でなく、（−ＶOS1）に固定されているた
めである。２番目のデータ線４に対応するアナログラッ
チ回路１００では、オペアンプ１０７のマイナス側入力
部とオペアンプ１０７の出力部とが接続され接地電位と
なると同時に、スイッチ（ｎ型ＴＦＴ）１０１がオン状
態となってｍ番目のゲート線５と２番目のデータ線４の
交差部の画素に対応する画像信号（Ｖsig）が入力容量
１０３に蓄積される。
【００２５】このような動作をデータラインの数（Ｎ）
と同じだけ繰り返すことにより、すべてのアナログラッ
チ回路１００の出力部が、ｍ番目のゲート線５とそのア
ナログラッチ回路１００の対応するデータ線４の交差部
の画素に対応する画像信号に等しい電位になる。ゲート
線駆動回路６による（ｍ−１）番目のゲート線５の選択
が終わると同時にｍ番目のゲート線５の選択が行われ
る。それと同時に、第２の制御手段によりψosを
「Ｈ」，ｎψosを「Ｌ」とし、すべてのデータ線４に対
応するアナログバッファ２００のオペアンプ２０７のマ
イナス側入力部を接地電位に、オペアンプ２０７の出力
部をオペアンプ２０７のプラス側入力部にそれぞれ接続
する。この間、ψは「Ｌ」，ｎψは「Ｈ」となっている
ため、オペアンプ２０７のマイナス側入力部とオペアン
プ２０７の出力部とは接続されていない。この状態で、
オペアンプ２０７の出力部およびオペアンプ２０７のプ
ラス側入力部の電位は（−Ｖos2）となる。ここで（Ｖo
s2）はオペアンプ２０７のオフセット電圧である。オフ
セットキャンセル容量２０８には、接地電位との間に
（−Ｖos2）の電位差が生じるように電荷が蓄積され
る。
と同じだけ繰り返すことにより、すべてのアナログラッ
チ回路１００の出力部が、ｍ番目のゲート線５とそのア
ナログラッチ回路１００の対応するデータ線４の交差部
の画素に対応する画像信号に等しい電位になる。ゲート
線駆動回路６による（ｍ−１）番目のゲート線５の選択
が終わると同時にｍ番目のゲート線５の選択が行われ
る。それと同時に、第２の制御手段によりψosを
「Ｈ」，ｎψosを「Ｌ」とし、すべてのデータ線４に対
応するアナログバッファ２００のオペアンプ２０７のマ
イナス側入力部を接地電位に、オペアンプ２０７の出力
部をオペアンプ２０７のプラス側入力部にそれぞれ接続
する。この間、ψは「Ｌ」，ｎψは「Ｈ」となっている
ため、オペアンプ２０７のマイナス側入力部とオペアン
プ２０７の出力部とは接続されていない。この状態で、
オペアンプ２０７の出力部およびオペアンプ２０７のプ
ラス側入力部の電位は（−Ｖos2）となる。ここで（Ｖo
s2）はオペアンプ２０７のオフセット電圧である。オフ
セットキャンセル容量２０８には、接地電位との間に
（−Ｖos2）の電位差が生じるように電荷が蓄積され
る。
【００２６】次に、第２の制御手段によりψosが
「Ｌ」，ｎψosが「Ｈ」とすると、ψosが「Ｌ」，ｎψ
osが「Ｈ」となっている間、前記蓄積電荷はオフセット
キャンセル容量２０８に保持されるため、オペアンプ２
０７のプラス側入力部の電位は（−ＶOS2）に固定され
る。また、ψosが「Ｌ」となると同時にψが「Ｈ」，ｎ
ψが「Ｌ」となり、オペアンプ２０７のマイナス側入力
部とオペアンプ２０７の出力部とが接続される。そのた
め、オペアンプ２０７のマイナス側入力部とオペアンプ
２０７の出力部は接地電位となる。従来例のようにオフ
セットキャンセル機構を有さない場合、この電位は接地
電位とならず（Ｖos2）となる。また、それと同時にス
イッチ（ｎ型ＴＦＴ）２０１がオン状態となるので、ス
イッチ（ｎ型ＴＦＴ）２０１を経由して画像信号（Ｖsi
g）が入力容量２０３に蓄積される。
「Ｌ」，ｎψosが「Ｈ」とすると、ψosが「Ｌ」，ｎψ
osが「Ｈ」となっている間、前記蓄積電荷はオフセット
キャンセル容量２０８に保持されるため、オペアンプ２
０７のプラス側入力部の電位は（−ＶOS2）に固定され
る。また、ψosが「Ｌ」となると同時にψが「Ｈ」，ｎ
ψが「Ｌ」となり、オペアンプ２０７のマイナス側入力
部とオペアンプ２０７の出力部とが接続される。そのた
め、オペアンプ２０７のマイナス側入力部とオペアンプ
２０７の出力部は接地電位となる。従来例のようにオフ
セットキャンセル機構を有さない場合、この電位は接地
電位とならず（Ｖos2）となる。また、それと同時にス
イッチ（ｎ型ＴＦＴ）２０１がオン状態となるので、ス
イッチ（ｎ型ＴＦＴ）２０１を経由して画像信号（Ｖsi
g）が入力容量２０３に蓄積される。
【００２７】次に、第２の制御手段によりψが「Ｌ」，
ｎψが「Ｈ」となり、オペアンプ２０７のマイナス側入
力部とオペアンプ２０７の出力部との接続が切れると同
時に、スイッチ（ｎ型ＴＦＴ）２０１がオフ状態、スイ
ッチ（ｎ型ＴＦＴ）２０２がオン状態となる。入力容量
２０３に蓄積された画像信号はスイッチ（ｎ型ＴＦＴ）
２０２を経由して接地へ引き抜かれるとともに、フィー
ドスルーによってオペアンプ２０７のマイナス側入力部
の電位は（−Ｖsig）となる。オペアンプ２０７の動作
により、入力容量２０３に蓄積された電荷はすべてフィ
ードバック容量２０４に移動し、オペアンプ２０７のマ
イナス側入力部の電位はゼロ、オペアンプ２０７の出力
部の電位は（Ｖsig×ＣIN2／ＣFB2）となる。ここで、
ＣIN2は入力容量２０３の容量値、ＣFB2はフィードバッ
ク容量２０４の容量値であり、それらの大きさを等しく
設定することにより、出力部の電位が入力電位と等しく
なるようにしてある。同時に、データ線４および対応す
るｍ番目のゲート線５に接続された画素部の薄膜トラン
ジスタ３を経由して、画素部信号保持容量８に画像信号
（Ｖsig）が正確に書き込まれることとなる。従来例の
ようにオフセットキャンセル機構を有さない場合、出力
部および画素部信号保持容量８の電位は（Ｖsig＋Ｖos
2）となり、オフセット電圧の影響が出力画像にまで及
んでしまう。本実施例でこのようにオフセット電圧がキ
ャンセルされるのは、オペアンプ２０７のプラス側入力
部が接地電位でなく、（−Ｖos2）に固定されているた
めである。
ｎψが「Ｈ」となり、オペアンプ２０７のマイナス側入
力部とオペアンプ２０７の出力部との接続が切れると同
時に、スイッチ（ｎ型ＴＦＴ）２０１がオフ状態、スイ
ッチ（ｎ型ＴＦＴ）２０２がオン状態となる。入力容量
２０３に蓄積された画像信号はスイッチ（ｎ型ＴＦＴ）
２０２を経由して接地へ引き抜かれるとともに、フィー
ドスルーによってオペアンプ２０７のマイナス側入力部
の電位は（−Ｖsig）となる。オペアンプ２０７の動作
により、入力容量２０３に蓄積された電荷はすべてフィ
ードバック容量２０４に移動し、オペアンプ２０７のマ
イナス側入力部の電位はゼロ、オペアンプ２０７の出力
部の電位は（Ｖsig×ＣIN2／ＣFB2）となる。ここで、
ＣIN2は入力容量２０３の容量値、ＣFB2はフィードバッ
ク容量２０４の容量値であり、それらの大きさを等しく
設定することにより、出力部の電位が入力電位と等しく
なるようにしてある。同時に、データ線４および対応す
るｍ番目のゲート線５に接続された画素部の薄膜トラン
ジスタ３を経由して、画素部信号保持容量８に画像信号
（Ｖsig）が正確に書き込まれることとなる。従来例の
ようにオフセットキャンセル機構を有さない場合、出力
部および画素部信号保持容量８の電位は（Ｖsig＋Ｖos
2）となり、オフセット電圧の影響が出力画像にまで及
んでしまう。本実施例でこのようにオフセット電圧がキ
ャンセルされるのは、オペアンプ２０７のプラス側入力
部が接地電位でなく、（−Ｖos2）に固定されているた
めである。
【００２８】上記実施例によれば、サンプルホールド回
路１０をpoly−ＳｉＴＦＴで形成したことにより、高い
解像度を有する液晶表示装置を基板上に一体的に形成で
き、外部回路への接続のための高い実装コストなしに安
価に製造することが可能となる。また、サンプルホール
ド回路１０を構成するアナログラッチ回路１００および
アナログバッファ回路２００におけるオフセット電圧の
影響をなくすようなキャンセル回路を設けたため、入力
された画像信号が正確に画素に転送されるようになり、
多階調表示に適した液晶表示装置とすることができる。
路１０をpoly−ＳｉＴＦＴで形成したことにより、高い
解像度を有する液晶表示装置を基板上に一体的に形成で
き、外部回路への接続のための高い実装コストなしに安
価に製造することが可能となる。また、サンプルホール
ド回路１０を構成するアナログラッチ回路１００および
アナログバッファ回路２００におけるオフセット電圧の
影響をなくすようなキャンセル回路を設けたため、入力
された画像信号が正確に画素に転送されるようになり、
多階調表示に適した液晶表示装置とすることができる。
【００２９】
【発明の効果】本発明によれば、オフセット電圧の影響
をなくすようなキャンセル回路を設けたpoly−ＳｉＴＦ
Ｔから成るサンプルホールド回路とすることにより、液
晶表示装置に適したサンプルホールド回路を得ることが
できる。また、このサンプルホールド回路を液晶表示装
置に用いることにより、安価な製造コストで高解像度と
多階調表示とを同時に達成できる液晶表示装置とするこ
とができる。
をなくすようなキャンセル回路を設けたpoly−ＳｉＴＦ
Ｔから成るサンプルホールド回路とすることにより、液
晶表示装置に適したサンプルホールド回路を得ることが
できる。また、このサンプルホールド回路を液晶表示装
置に用いることにより、安価な製造コストで高解像度と
多階調表示とを同時に達成できる液晶表示装置とするこ
とができる。
【図１】本発明のサンプルホールド回路を示すブロック
図である。
図である。
【図２】本発明のサンプルホールド回路の駆動方法を示
すタイミングチャート図である。
すタイミングチャート図である。
【図３】液晶表示装置（線順次走査方式）の回路構成を
示すブロック図である。
示すブロック図である。
【図４】従来例のスイッチドキャパシタ増幅回路を示す
ブロック図である。
ブロック図である。
【図５】液晶表示装置（点順次走査方式）の回路構成を
示す等価回路図である。
示す等価回路図である。
１…画素電極、 ２…対向電極、 ３…薄膜トランジス
タ、 ４…データ線、５…ゲート線、 ６…ゲート線駆
動回路、 ８…画像信号保持容量、 １０…サンプルホ
ールド回路、 １１…画像信号供給線、 １２…画像信
号、 １３…シフトレジスタ、 １００…アナログラッ
チ回路（スイッチドキャパシタ増幅回路）、 ２００…
アナロバッファ回路（スイッチドキャパシタ増幅回
路）、 １０１，２０１…スイッチ（ｎ型ＴＦＴ）、
１０２，２０２…スイッチ（ｎ型ＴＦＴ）、 １０３，
２０３…入力容量、 １０４，２０４…フィードバック
容量、 １０５，２０５…スイッチ（ｐ型ＴＦＴ）、
１０６，２０６…スイッチ（ｎ型ＴＦＴ）、 １０７，
２０７…オペアンプ、 １０８，２０８…オフセットキ
ャンセル容量、 １０９，２０９…スイッチ（ｐ型ＴＦ
Ｔ）、 １１０，２１０…スイッチ（ｎ型ＴＦＴ）、
１１１，２１１…スイッチ（ｐ型ＴＦＴ）、１１２，２
１２…スイッチ（ｎ型ＴＦＴ）
タ、 ４…データ線、５…ゲート線、 ６…ゲート線駆
動回路、 ８…画像信号保持容量、 １０…サンプルホ
ールド回路、 １１…画像信号供給線、 １２…画像信
号、 １３…シフトレジスタ、 １００…アナログラッ
チ回路（スイッチドキャパシタ増幅回路）、 ２００…
アナロバッファ回路（スイッチドキャパシタ増幅回
路）、 １０１，２０１…スイッチ（ｎ型ＴＦＴ）、
１０２，２０２…スイッチ（ｎ型ＴＦＴ）、 １０３，
２０３…入力容量、 １０４，２０４…フィードバック
容量、 １０５，２０５…スイッチ（ｐ型ＴＦＴ）、
１０６，２０６…スイッチ（ｎ型ＴＦＴ）、 １０７，
２０７…オペアンプ、 １０８，２０８…オフセットキ
ャンセル容量、 １０９，２０９…スイッチ（ｐ型ＴＦ
Ｔ）、 １１０，２１０…スイッチ（ｎ型ＴＦＴ）、
１１１，２１１…スイッチ（ｐ型ＴＦＴ）、１１２，２
１２…スイッチ（ｎ型ＴＦＴ）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭59−154808（ＪＰ，Ａ)
特開 平２−216190（ＪＰ，Ａ)
特開 平２−1893（ＪＰ，Ａ)
特開 平６−45875（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/36
G02F 1/133
H04N 5/66 - 5/74
Claims (3)
- 【請求項１】一端がデータ供給線に接続された第１の薄
膜トランジスタと、一端が基準電位である第２の薄膜ト
ランジスタとを直列に接続し、各薄膜トランジスタのゲ
ート電極に駆動回路からの正転出力と反転出力がそれぞ
れ印加するスイッチ回路と、 多結晶シリコン（poly−Ｓｉ）薄膜トランジスタで形成
され２つの入力部を有するオペアンプと、 一端が前記第１の薄膜トランジスタと第２の薄膜トラン
ジスタの接続点に接続され、他端が前記オペアンプの入
力部に接続された入力容量と、 前記オペアンプの一方の入力部と出力部間に並列に接続
されたフィードバック容量及び前記駆動回路の正転出力
及び反転出力によりオン・オフ制御するスイッチング素
子と、からなるスイッチドキャパシタ増幅回路を有し、
前記オペアンプの一方の入力部と基準電位間に設けた第
１のスイッチ手段と、このスイッチ手段のオン・オフ制
御を行う制御手段とによりオフセットキャンセル回路を
形成し、 前記オペアンプの他方の入力部と出力部間に並列に前記
制御手段によりオン・オフ制御が行われる第２のスイッ
チ手段を接続し、 前記オペアンプの他方の入力部と基準電位間にオフセッ
トキャンセル容量を設け、 前記第１及び第２のスイッチ手段は、前記制御手段によ
り前記スイッチドキャパシタ増幅回路の非動作時にオン
状態とし、動作時にオフ状態とすることを特徴とするサ
ンプルホールド回路。 - 【請求項２】一端がデータ供給線に接続された第１の薄
膜トランジスタと、一端が基準電位である第２の薄膜ト
ランジスタとを直列に接続し、各薄膜トランジスタのゲ
ート電極に駆動回路からの正転出力と反転出力がそれぞ
れ印加するスイッチ回路と、 多結晶シリコン（poly−Ｓｉ）薄膜トランジスタで形成
され２つの入力部を有するオペアンプと、 一端が前記第１の薄膜トランジスタと第２の薄膜トラン
ジスタの接続点に接続され、他端が前記オペアンプの入
力部に接続された入力容量と、 前記オペアンプの一方の入力部と出力部間に並列に接続
されたフィードバック容量及び前記駆動回路の正転出力
及び反転出力によりオン・オフ制御するスイッチング素
子と、からなるスイッチドキャパシタ増幅回路を有する
サンプルホールド回路の駆動方法において、 前記スイッチドキャパシタ増幅回路の動作以前に、 前記オペアンプの一方の入力部を基準電位に設定し、 前記オペアンプの他方の入力部を、オペアンプのオフセ
ット電圧と絶対値が等しく逆極性の電圧を保持したオフ
セットキャンセル容量によりオフセット電圧と絶対値が
等しく逆極性の電位に設定することを特徴とするサンプ
ルホールド回路の駆動方法。 - 【請求項３】画素部に薄膜トランジスタから成る画像信
号書き込み用のスイッチング素子を有し、前記画素部を
２次元状に配置し、列毎の各薄膜トランジスタを画像信
号を与えるための信号線に接続した液晶表示装置であっ
て、 請求項１の回路構成を有するアナログラッチと、請求項
１の回路構成を有するアナログバッファとでサンプルホ
ールド回路を構成し、このサンプルホールド回路を前記
信号線の本数に対応する個数設け、 前記各アナログラッチの第１の薄膜トランジスタを画像
信号が時系列に出力される画像信号線に接続し、 各アナログラッチのオペアンプの出力部と各アナログバ
ッファの第１の薄膜トランジスタを接続し、 各アナログバッファのオペアンプの出力部と前記各信号
線とを接続し、 前記画像信号の各時系列データを書き込むため、前記各
アナログラッチを順次動作させるシフトレジスタと、 前記データを一括して前記画素部に転送するため、前記
各アナログバッファを一括動作させる駆動回路と、を具
備することを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23015695A JP3451806B2 (ja) | 1995-09-07 | 1995-09-07 | サンプルホールド回路及びその駆動方法及び液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23015695A JP3451806B2 (ja) | 1995-09-07 | 1995-09-07 | サンプルホールド回路及びその駆動方法及び液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0981078A JPH0981078A (ja) | 1997-03-28 |
| JP3451806B2 true JP3451806B2 (ja) | 2003-09-29 |
Family
ID=16903479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23015695A Expired - Fee Related JP3451806B2 (ja) | 1995-09-07 | 1995-09-07 | サンプルホールド回路及びその駆動方法及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3451806B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102071296B1 (ko) | 2013-09-30 | 2020-03-02 | 주식회사 실리콘웍스 | 디스플레이 패널의 소스 드라이버 |
-
1995
- 1995-09-07 JP JP23015695A patent/JP3451806B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0981078A (ja) | 1997-03-28 |
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