JP3582101B2 - 液晶表示装置と液晶表示素子の駆動方法 - Google Patents
液晶表示装置と液晶表示素子の駆動方法 Download PDFInfo
- Publication number
- JP3582101B2 JP3582101B2 JP16751294A JP16751294A JP3582101B2 JP 3582101 B2 JP3582101 B2 JP 3582101B2 JP 16751294 A JP16751294 A JP 16751294A JP 16751294 A JP16751294 A JP 16751294A JP 3582101 B2 JP3582101 B2 JP 3582101B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel electrode
- liquid crystal
- signal
- transistor
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は、液晶表示装置及び液晶表示素子の駆動方法に関し、特に、階調表示可能な強誘電性液晶表示装置及び液晶表示素子の駆動方法に関する。
【０００２】
【従来の技術】
近時、階調表示の可能な強誘電性液晶表示素子の研究が進められており、「ＬＩＱＵＩＤ ＣＲＹＳＴＡＬＳ」， １９８９， Ｖｏｌ．５， ＮＯ．４， の第１１７１頁ないし第１１７７頁には、カイラルスメクティックＣ相の螺旋ピッチが表示素子の基板間隔より小さい強誘電性液晶を用いることが提案されている。この種の強誘電性液晶は、配向状態のメモリ性（双安定性）を有さないものがＤＨＦ液晶（Ｄｅｆｏｒｍｅｄ Ｈｅｌｉｘ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、メモリ性を有するものがＳＢＦ液晶（Ｓｈｏｒｔ Ｐｉｔｃｈ Ｂｉｓｔａｂｌｅ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）と呼ばれている。
【０００３】
ＤＨＦ液晶或いはＳＢＦ液晶は、その螺旋ピッチが基板間隔より小さいため、螺旋構造を持った状態で基板間に封入されており、印加される電圧に応じて、液晶分子の長軸方向（ダイレクタ）が第１の方向にほぼ配列した第１の配向状態、液晶分子の長軸方向が前記第１の方向と異なる第２の方向にほぼ配向した第２の配向状態、液晶分子の長軸方向の平均的な配列が前記第１と第２の方向の間の任意の方向となる中間配向状態のいずれかに設定される。
ＤＨＦ液晶或いはＳＢＦ液晶は、中間配向状態をとることができるので、階調表示が可能である。
【０００４】
ＤＨＦ液晶或いはＳＢＦ液晶を用いた強誘電性液晶表示素子に階調表示を行なわせる駆動方法としては、従来、表示階調に応じた電圧（書き込み電圧）を各画素に印加する方法が考えられている。
しかし、この駆動方法では、書き込み電圧と画素の透過率とが対応せず、実用レベルの階調表示を実現することは困難である。これは、ＤＨＦ液晶やＳＢＦ液晶の光学特性（印加電圧と透過率の関係）にヒステリシスがあり、表示階調に対応する電圧を液晶に単純に印加しても、それ以前に印加された電圧により、階調が一義的に定まらないためである。
【０００５】
この問題を解決するため、特願平４−３４３７１０と特願平４−３２７００２には、液晶を一旦第１の配向状態と第２の配向状態の一方に設定するためのリセットパルスを印加し、その後、表示データに応じた書き込みパルスを印加する方式の駆動方法が提案されている。
【０００６】
この駆動方法を用いた液晶表示装置では、例えば、液晶を挟んで対向する一対の透明基板の一方に第７図に示すように画素電極７４とそれに接続される１つの薄膜トランジスタ７２とをマトリクス状に配置し、他方に対向電極を形成している。
各行のゲートライン７１には、対応する行の画素電極７４に接続された薄膜トランジスタ７２のゲート電極が接続されており、ドレインライン７３には対応する列の画素電極７４に接続された薄膜トランジスタ７２のドレイン電極が接続されている。
液晶表示装置のゲートライン７１に図８（Ａ）に示すゲートパルスを印加してＴＦＴ素子７２をオンさせている期間に、図８（Ｂ）に示す書き込み補償用パルスＰ１、リセット補償用パルスＰ２、リセットパルスＰ３、書き込みパルスＰ４を順次データライン７３を介して画素電極７４に印加する。書き込み補償用パルスＰ１は書き込みパルスＰ４と極性が逆で絶対値が等しいパルスであり、リセット補償用パルスＰ２はリセットパルスＰ３と極性が逆で絶対値が等しいパルスである。
【０００７】
この駆動方法によれば、リセットパルスＰ３により強誘電性液晶の液晶分子が一方向に配列され、その後、書き込みパルスＰ４が画素電極７４に印加され、書き込みパルスＰ４の電圧ＶＭＯＤが非選択期間中各画素に保持される。従って、液晶のヒステリシスに関係なく、書き込み電圧ＶＭＯＤに対応する階調を一義的に定めることができると共にその階調が１フレームの間維持される。従って、階調表示が可能となる。また、リセットパルスＰ３とリセット補償用パルスＰ２とが相殺し、書き込みパルスＰ４と書き込み補償用パルスＰ１とが相殺するため、液晶に印加される電圧に直流成分は発生しない。
【０００８】
【発明が解決しようとする課題】
しかし、特願平４−３４３７１０と特願平４−３２７００２に提案された駆動方法を用いた液晶表示装置では、印加電圧に直流成分が発生しないようにするため、書き込みパルスＰ４とリセットパルスＰ３に加えて、２つの補償用のパルスＰ１、Ｐ２を印加している。このため、各選択期間に同一内容でビットを反転したデータ（符号を反転したデータ）を２回データラインドライバに供給する必要があり、表示制御系の構成及び動作が複雑になるという問題があった。また、各行の画素電極７４にＰ１からＰ４の４つのパルスを印加するため、各行のゲートライン７１の選択期間が長くなり、その結果、１画面分の書き込み期間が長くなるという問題もあった。
【０００９】
この発明は上記実状に鑑みてなされたもので、表示制御系の構成及び制御が簡単で、また、１画面分の書き込み時間の短い液晶表示素子の駆動方法及び液晶表示装置を提供することを目的とする。
また、この発明は、表示制御系の構成及び制御が簡単な液晶表示素子及びその駆動方法を提供することを他の目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる液晶表示装置は、
マトリクス状に配置された画素電極と、前記画素電極に電流路の一端が接続された第１のトランジスタと、前記画素電極に電流路の一端が接続された第２のトランジスタと、対応する列の画素電極に接続された前記第１のトランジスタの電流路の他端に接続された第１のデータラインと、この対応する列の画素電極に接続された前記第２のトランジスタの電流路の他端に接続された第２のデータラインと、対応する行の画素電極に接続された前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極に接続された第２のトランジスタのゲートとに接続されたゲートラインを備える一方の基板と、前記画素電極に対向する対向電極が形成された他方の基板と、前記基板間に配置され、前記画素電極と前記対向電極間に印加された電圧に応じて液晶分子が一方の方向にほぼ配列した第１の配向状態と、液晶分子が他方の方向にぼぼ配列した第２の配向状態と、前記第１と第２の配向状態の中間の任意の配向状態に配向する強誘電性液晶とを備えた強誘電性液晶表示素子と、
前記対応する行の画素電極の前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極の第２のトランジスタのゲートとに接続された前記ゲートラインに前記第１及び第２のトランジスタをオンする選択信号を出力する選択手段と、
前記選択手段により選択された前記対応する行の画素電極に、前記強誘電性液晶を前記第１または第２の配向状態の一方に設定するためのリセット電圧信号と、前記リセット電圧信号の後に出力される一水平操作期間分遅延された画像信号によって画素の表示階調に応じて変化する書き込み電圧信号と、からなる制御信号を前記第２のデータラインと前記第２のトランジスタとを介して印加する書き込み手段と、
前記画像信号を反転し、反転された画像信号により定義される、前記書き込み手段により前記強誘電性液晶に印加される電圧の直流成分を相殺するための補償信号を前記第１のデータラインと前記第１のトランジスタを介して前記画素電極に印加する補償手段と、
を備えることを特徴とする。
【００１１】
前記補償信号は、例えば、前記書き込み電圧信号と前記リセット電圧信号とそれぞれ極性が逆で絶対値が等しい書き込み補償用電圧信号とリセット補償用電圧信号とからなる。
また、例えば、前記補償手段は、画像信号を反転する手段と、反転された画像信号に対応する書き込み補償用電圧信号を出力する第１の出力手段と、前記第１の出力手段の書き込み補償用電圧信号と前記リセット補償用電圧信号を順番に選択して出力する手段とから構成され、前記書き込み手段は、画像信号を一水平走査期間分遅延する遅延手段と、遅延された画像信号に対応する書き込み電圧信号を出力する第２の出力手段と、前記第２の出力手段の出力電圧信号と前記リセット電圧信号を順番に選択して出力する手段とから構成される。
【００１２】
また、この発明にかかる液晶表示素子の駆動方法は、マトリクス状に配置された画素電極と、前記画素電極に電流路の一端が接続された第１のトランジスタと、前記画素電極に電流路の一端が接続された第２のトランジスタと、対応する列の画素電極に接続された前記第１のトランジスタの電流路の他端に接続された第１のデータラインと、この対応する列の画素電極に接続された前記第２のトランジスタの電流路の他端に接続された第２のデータラインと、対応する行の画素電極に接続された前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極に接続された第２のトランジスタのゲートとに接続されたゲートラインと、を備える一方の基板と、前記画素電極に対向する対向電極が形成された他方の基板と、前記基板間に配置された液晶とを備えた液晶表示素子の画素電極に電圧信号を印加して画像を表示させる駆動方法において、
各行の画素電極を順次選択されている間、選択した行の画素電極に前記液晶分子を所定の方向に配向させるリセット電圧と、ビデオ信号を１水平操作期間分遅延し、遅延された前記ビデオ信号により定義される階調表示を行う書き込み電圧と、からなる制御用信号を第２のコラムドライバが前記第２のデータライン及び前記第２のトランジスタを介して各画素電極に印加する書き込みステップと、
前記ビデオ信号を反転し、反転されたビデオ信号により定義される、前記書き込みステップにより液晶に印加される電圧の直流成分を相殺するための補償用信号を、前記書き込みステップと同期して前記書き込みステップにより選択される行の前記画素電極の次の行の画素電極に第１のコラムドライバが前記第１のデータライン及び前記第１のトランジスタを介して印加する補償ステップと、より構成されることを特徴とする。
【００１３】
【作用】
上記構成の液晶表示装置は、ゲートラインに順次ゲートパルスを印加することにより、１つの行の画素電極に接続された第２のトランジスタと次の行の画素電極に接続された第１のトランジスタが同期してオンする。従って、ゲートライン１行毎に画素電極が２行分づつ順次選択される。
即ち、１つの行の画素電極は、その行のゲートラインにゲートパルスが印加されたその行の選択期間中に第１のトランジスタを介して第１のデータラインから前記画素印加する信号の前半の電圧が印加され、次の行の画素電極に接続されたゲートラインにゲートパルスが印加された次の行の選択期間中に、第２のトランジスタを介して第２のデータラインから前記画素に印加する信号の後半の電圧が印加される。従って、上記構成の液晶表示装置によれば、１つの画素電極の書き込み期間を隣接する２つのゲートラインの選択期間としているので、一行のゲートラインの選択期間を短縮することができ、フレーム周波数を高くすることができる。
【００１４】
また、書き込み電圧印加の前にリセット電圧が印加されるので、書き込み電圧印加時の液晶の配向状態が一定状態となり、書き込み電圧に対応した表示階調が安定して得られる。
また、１つの画素電極に制御信号と補償信号とを互いに異なるトランジスタから入力することができ、制御系の構成を簡略化できる。
【００１５】
【実施例】
以下、本発明の一実施例を図面を参照して説明する。
まず、本発明の一実施例にかかる液晶表示素子の構成を説明する。図１は液晶表示素子の断面図、図２は液晶表示素子の画素電極とアクティブ素子を形成した基板（下基板）の平面図である。
【００１６】
この液晶表示素子は、アクティブマトリクス方式のものであり、一対の透明基板（例えば、ガラス基板）１、２のうち、図１において下側の基板（以下、下基板）１には透明な画素電極１１と１つの画素電極１１に接続された第１と第２の薄膜トランジスタ（以下、ＴＦＴ）１３、１５とがマトリクス状に配列形成されている。
【００１７】
第１と第２のＴＦＴ１３、１５は、図示はしないが、例えば、下基板１上に形成されたゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜の上に形成された半導体層と、ソース電極及びドレイン電極とから構成される。
【００１８】
下基板１には、図２に示すように、画素電極１１の行方向に延在するゲートライン（走査ライン）１７が配線されている。ゲートライン１７の本数は画素電極１１の行数より１本多い。
また、画素電極１１の列方向に第１と第２のデータライン（階調信号ライン）１９、２１が配線されている。
【００１９】
各画素電極１１には、第１と第２のＴＦＴ１３と１５の電流路の一端、例えば、ソース電極が接続されている。第１のＴＦＴ１３のドレイン電極は対応する第１のデータライン１９に接続され、そのゲート電極は対応するゲートライン１７に接続されている。第２のＴＦＴ１５のドレイン電極は対応する第２のデータライン２１に接続され、そのゲート電極は次の行のゲートライン１７に接続されている。
【００２０】
即ち、第Ｎ行の画素電極に接続された第１のＴＦＴ１３のゲート電極は第Ｎ行のゲートライン１７に接続され、第Ｎ行の画素電極に接続された第２のＴＦＴ１５のゲート電極は第Ｎ＋１行のゲートライン１７に接続される。また、第Ｍ列の画素電極に接続された第１のＴＦＴ１３のドレイン電極は第Ｍ列の第１のデータライン１９に接続され、第Ｍ列の画素電極１１に接続された第２のＴＦＴ１５のドレイン電極は第Ｍ列の第２のデータライン２１に接続されている。
【００２１】
図１において、上側の基板（以下、上基板）２には、下基板１の各画素電極１１と対向する透明な対向電極３１が形成されている。対向電極３１は表示領域全体にわたる１枚の電極から構成され、一定の基準電圧Ｖ０が印加されている。
【００２２】
下基板１と上基板２の電極形成面には、それぞれ配向膜３、４が設けられている。配向膜３、４はポリイミド等の有機高分子化合物からなる水平配向膜であり、その表面にはラビング等による配向処理が施されている。
【００２３】
下基板１と上基板２は、枠状のシール材５とスペーサ７を介して接着されており、基板１、２間のシール材５で囲まれた領域には液晶６が封入されている。液晶６は、カイラルスメクティックＣ相の螺旋ピッチが両基板１、２の間隔より小さい強誘電性液晶（ＤＨＦ液晶或いはＳＢＦ液晶）であり、その液晶分子は所定のピッチをもつ螺旋構造に配向し、その螺旋の軸は配向膜３、４の配向処理の方向とほぼ平行である。
液晶６の液晶分子は、一方の極性でかつ絶対値が所定の値以上の電圧を印加した時、図３（Ｂ）に実線で示す第１の配向方向６ａに配向し、他方の極性でかつ絶対値が所定の値以上の電圧を印加した時、波線で示す第２の配向方向６ｂに配向する。
【００２４】
液晶表示素子の上下には、それぞれ偏光板８、９が配置されている。
偏光板８、９の一方、例えば、上偏光板８の透過軸８ａは、図３（Ａ）に示すように配向方向６ｂとほぼ平行になっており、他方の偏光板９の透過軸９ａは、図３（Ｃ）に示すように上偏光板８の透過軸８ａとほぼ直交している。
【００２５】
ゲートライン１７はゲートドライバ（行駆動回路）２３に接続される。第１のデータライン１９は第１のコラムドライバ（列駆動回路）４０内の第１のマルチプレクサ回路４７に接続され、第２のデータライン２１は第２のコラムドライバ（列駆動回路）５０内の第２のマルチプレクサ回路５７に接続される。
【００２６】
アナログビデオ信号は、第１のコラムドライバ４０と第２のコラムドライバ５０に供給される。
第２のコラムドライバ５０は、図８（Ｂ）に示す液晶６の液晶分子の長軸方向を第１の配向方向６ａ或いは第２の配向方向６ｂに配向させるリセット電圧−ＶＲのリセットパルスＰ３と書き込み電圧ＶＭＯＤの書き込みパルスＰ４とを画素電極１１に印加するためのものであり、第１のコラムドライバ４０は、液晶６に一方の極性の電圧が片寄ることを補償するための書き込み補償用電圧−ＶＭＯＤのパルスＰ１とリセット補償用電圧ＶＲのリセットパルスＰ２とを画素電極１１に印加するためのものである。
【００２７】
第１のコラムドライバ４０は、入力したアナログビデオ信号Ｓ１を反転増幅する反転ビデオアンプ４１と、反転されたアナログビデオ信号Ｓ２をサンプリングする第１のサンプルホールド回路４３と、第１のサンプルホールド回路４３にサンプリングされた一水平期間分の映像信号をパラレルに出力する第１の出力回路４５と、第１の出力回路４５の出力する書き込み補償用電圧−ＶＭＯＤと正極性のリセット補償用電圧ＶＲとを、１選択期間を１周期とし、前記選択期間をわずかに位相がずれた切り替え信号ＳＬ１に従って切り換えて第１のデータライン１９に出力する第１のマルチプレクサ回路４７とから構成される。
【００２８】
第２のコラムドライバ５０は、入力したアナログビデオ信号Ｓ１を一水平走査期間遅延する遅延素子５１と、遅延されたアナログビデオ信号Ｓ３をサンプリングする第２のサンプルホールド回路５３と、第２のサンプルホールド回路５３にサンプリングされた一水平期間分の映像信号をパラレルに出力する第２の出力回路５５と、第２の出力回路５５の出力する負極性のリセット電圧−ＶＲと書き込み電圧ＶＭＯＤとを、切り替え信号ＳＬ１を反転させた切り替え信号ＳＬ２に従って切り換えて第２のデータライン２１に出力する第２のマルチプレクサ回路５７とから構成される。
【００２９】
次に、上記構成の液晶表示装置の動作を図４、図５を参照して説明する。
図４（Ａ）はこの液晶表示装置にコンピュータ等の外部装置から供給されるアナログビデオ信号Ｓ１の波形を反転ビデオアンプ４１により反転した出力信号Ｓ２を示し、図４（Ｂ）は遅延素子５１により信号Ｓ１を１水平操作期間遅らせた出力信号Ｓ３を示す。図４（Ｃ）は水平同期信号に同期したインヒビット信号を示す。図４（Ｄ）と（Ｅ）はそれぞれ第１及び第２の出力回路の出力を示す。
さらに、図４（Ｆ）と（Ｇ）は、それぞれ、第１及び第２のマルチプレクサ回路４７及び５７に供給される切り替え信号ＳＬ１、ＳＬ２の波形、図４（Ｈ）は第１のマルチプレクサ回路４７の出力信号の波形、図４（Ｉ）は第２のマルチプレクサ回路５７の出力信号の波形をそれぞれ示す。
【００３０】
図５（Ａ）、（Ｂ）は、それぞれ、図４（Ｈ）、（Ｉ）と同一の波形図であり、図４と図５の間のタイミング関係を明確にするために記載したものである。
、図５（Ｃ）は第Ｎ行のゲートライン１７に印加されるゲートパルスの波形、図５（Ｄ）は第Ｎ＋１行のゲートライン１７に印加されるゲートパルスの波形、図５（Ｅ）は第Ｎ＋２行のゲートライン１７に印加されるゲートパルスの波形、図５（Ｆ）は第Ｎ行の画素電極１１に印加される電圧の波形、図５（Ｇ）は第Ｎ＋１行の画素電極１１に印加される電圧の波形をそれぞれ示す。
【００３１】
アナログビデオ信号Ｓ１は、例えば、通常のＮＴＳＣ信号をデコードして生成される信号であり、水平同期信号とそれに後続する１走査ライン上の各画素の輝度を示す信号から構成される。なお、波形内の”Ｎ”、”Ｎ＋１”等の記号は、その波形が第Ｎ行、Ｎ＋１行等の画素の表示階調を定義する信号であることを意味する。
【００３２】
アナログビデオ信号Ｓ１は増幅率が−１の反転ビデオアンプ４１により図４（Ａ）に示すように反転されたビデオ信号Ｓ２に変換され、第１のサンプルホールド回路４３に供給される。
また、アナログビデオ信号Ｓ１は遅延素子５１により図４（Ｂ）に示すように一水平走査期間遅延されたビデオ信号Ｓ３に変換され、第２のサンプルホールド回路５３に供給される。
【００３３】
第２のサンプルホールド回路５３は遅延されたビデオ信号Ｓ３を所定のタイミング（１ライン上の各画素の位置に対応するタイミング）でサンプリングすると共に一水平走査期間前にサンプリングしておいた信号を、図４（Ｅ）に示すように第２の出力回路５５を介して出力する。第２のマルチプレクサ回路５７は、図４（Ｇ）に示す切り替え信号ＳＬ２に応答し、図４（Ｉ）に示すように、負極性のリセット電圧−ＶＲと正極性の書き込み電圧ＶＭＯＤを交互に選択して、対応する第２のデータライン２１に出力する。
【００３４】
第１のサンプルホールド回路４３は供給された反転ビデオ信号Ｓ２を所定のタイミングでサンプリングすると共に一水平走査期間前にサンプリングしておいた信号を、図４（Ｄ）に示すように、第１の出力回路４５を介して出力する。第１のマルチプレクサ回路４７は、図４（Ｆ）に示す切り替え信号ＳＬ１に応答し、図４（Ｈ）に示すように、画素電極１１に印加される負極性のリセット電圧−ＶＲと絶対値が等しく逆極性、即ち、正極性のリセット補償用電圧ＶＲと第１の出力回路４５から供給された書き込み電圧ＶＭＯＤと絶対値が等しく逆極性、即ち、負極性の書き込み補償用電圧−ＶＭＯＤを交互に選択して、対応する第１のデータライン１９に出力する。
【００３５】
ゲートドライバ２３は、図５（Ｃ）〜（Ｅ）に示すように、各ゲートライン１７に順次ゲートパルスを印加する。ゲートパルスが印加されたゲートライン１７にゲートが接続され、それぞれ異なる行の画素電極１１にソース又はドレイン電極が接続された第１と第２のＴＦＴ１３と１５とが同期してオンし、第１及び第２のデータライン１９、２１に印加されていた信号（図４（Ｈ）、（Ｉ）及び図５（Ａ）、（Ｂ）に示す信号）をそれぞれの行の画素電極１１に供給する。
【００３６】
このため、例えば、第Ｎ行の画素電極１１に接続される第１のＴＦＴ１３と第Ｎ−１行の画素電極に接続される第２のＴＦＴ１５とに接続されるゲートライン１７にゲートパルスを印加すると、この期間、図５（Ｆ）に示すように、第Ｎ行の画素電極１１に第１のデータライン１９と第１のＴＦＴ１３とを介して書き込み補償用電圧−ＶＭＯＤとリセット補償用電圧ＶＲとからなる補償用信号が印加されると共に第Ｎ−１行の画素電極１１に第２のデータライン２１と第２のＴＦＴ１５とを介してリセット電圧−ＶＲと書き込み電圧ＶＭＯＤが印加される。
【００３７】
次に、第Ｎ＋１行のゲートライン１７にゲートパルスを印加すると、図５（Ｆ）、（Ｇ）に示すように、この期間に、第Ｎ行の画素電極１１に第２のデータライン２１と第２のＴＦＴ１５とを介して負極性のリセット電圧−ＶＲと正極性の書き込み電圧ＶＭＯＤとからなる表示階調制御用の信号が印加されると共に第Ｎ＋１行の画素電極１１に第２のデータライン２１と第２のＴＦＴ１５を介して書き込み補償用電圧−ＶＭＯＤリセット補償用電圧ＶＲからなる補償用信号が印加される。そして、第Ｎ＋１行のゲートライン１７に印加されたゲートパルスがオフすると、第Ｎ行の画素電極１１の第２のＴＦＴ１５がオフし、その時点で画素電極１１に印加されていた書き込み電圧ＶＭＯＤが次の選択期間まで保持される。
【００３８】
従って、第Ｎ行の画素電極１１は、第Ｎ行のゲートライン１７からのゲートパルスによる選択期間中に第１のＴＦＴ１３を介して書き込み補償用電圧−ＶＭＯＤとリセット補償電圧ＶＲとからなる補償用信号を印加された後、第Ｎ＋１行のゲートライン１７からのゲートパルスによる選択期間中に第２のＴＦＴ１５を介してリセット電圧−ＶＲと書き込み電圧ＶＭＯＤとからなる表示階調制御用信号を印加される。
このため、液晶分子は任意の中間の配向状態に維持され、階調表示が可能となる。
【００３９】
以上説明したように、上記構成の液晶表示素子及びその駆動方法によれば、通常のアナログビデオ信号を液晶表示素子に供給するだけで、任意の階調の画像を表示することができ、画素電極１１に供給する書き込み電圧ＶＭＯＤ、リセット電圧−ＶＲ、及びこれらの直流成分を補償（相殺）するための書き込み補償用電圧−ＶＭＯＤ、リセット補償用電圧ＶＲを指示する信号（データ）を外部で生成する必要がない。
また、第Ｎ行の画素電極１１に表示階調制御用のリセット電圧−ＶＲと書き込み電圧ＶＭＯＤを印加している期間に、第Ｎ＋１行の画素電極１１に補償用の電圧−ＶＭＯＤとＶＲを印加するので、図５（Ｆ）、（Ｇ）に示すように、１つの画素電極１１への書き込みを隣接する２つの行の選択期間で行っているので、一行分の選択期間を従来のほぼ半分の時間とすることができ、デューティー比を大きくすることができる。
【００４０】
次に、図２に示す第１と第２のコラムドライバ４０、５０の回路構成の一例を説明する。
図６は、第１及び第２のコラムドライバ４０、５０の１列分（データライン１本分）の構成を示す。
図示するように、第１のサンプルホールド回路４３は、サンプリングとサンプリングした電圧を第１の出力回路４５に供給する動作を同時に可能とするため、４つのスイッチＳＷ１〜ＳＷ４と２つのコンデンサＣ１、Ｃ２から構成されるブリッジ型のサンプルホールド回路から構成される。スイッチＳＷ１〜ＳＷ４のオン・オフのタイミングはタイミング制御回路ＴＣにより制御される。
【００４１】
スイッチＳＷ１とＳＷ２はタイミング制御回路ＴＣからのオン・オフ制御信号に従ってビデオ信号の各水平走査期間内の所定タイミングでその一方がオンするとともに他方がオフし、コンデンサＣ１又はＣ２にビデオ信号を供給する。コンデンサＣ１、Ｃ２は供給されたビデオ信号をサンプルし、ホールドする。
一方スイッチＳＷ３とＳＷ４とはそれぞれコンデンサＣ１、Ｃ２にホールドされている電圧信号を第１の出力回路４５に供給する。
【００４２】
第１の出力回路４５は、増幅率が１倍の増幅回路ＡＰと、図４（Ｃ）に示すように、水平同期信号に同期した禁止（インヒビット）信号ＩＮＨに応答して、第１の出力回路４５の入力と出力を基準電圧Ｖ０（アナログビデオ信号の中心電圧であり、対向電極３１の電圧）に設定するスイッチＳＷ５、ＳＷ６とから構成される。
第１のマルチプレクサ回路４７は、ハイレベルの切り替え信号ＳＬ１に応答して、第１の出力回路４５の出力信号を対応する第１のデータライン１９に供給するセレクタＳＥ１と、ローレベルの切り替え信号ＳＬ１に応答して、正極性のリセット補償用電圧ＶＲを対応する第１のデータライン１９に供給するセレクタＳＥ２から構成される。
【００４３】
第２のサンプルホールド回路５３の１列分の構成は入力信号がＳ３である点以外第１のサンプルホールド回路４３の構成と同一である。第２の出力回路５５の構成は第１の出力回路４５の構成と同一である。第２のマルチプレクサ回路５７の構成は、リセット補償用電圧ＶＲをリセット電圧−ＶＲに代え、切り替え信号ＳＬ１をその反転した切り替え信号ＳＬ２に代え、セレクタの接続先を第２のデータライン２１に代える点以外は、第１のマルチプレクサ回路４７の構成と同一である。
【００４４】
次に、図５に示す構成を有する第１と第２のコラムドライバ４０、５０の動作を図４を参照して説明する。
まず、タイミング制御回路ＴＣは各水平走査期間内の対応するタイミングでスイッチＳＷ１とＳＷ２の一方を所定期間オンさせるとともに他方を所定期間オフさせ、コンデンサＣ１とＣ２の一方に図４（Ａ）、（Ｂ）に示すビデオ信号Ｓ２、Ｓ３に含まれる対応するコラム用の画像データをサンプリングさせる。一方、タイミング制御回路ＴＣはコンデンサＣ１、Ｃ２のうちサンプリング中でないほうに接続されたスイッチＳＷ３或いはＳＷ４をオンさせ、コンデンサに保持されている電圧を出力回路に供給する。
【００４５】
第１と第２の出力回路４５、５５は供給された信号を増幅器ＡＰにより１倍に増幅して出力すると共に図４（Ｃ）に示す水平同期信号に同期した禁止信号ＩＮＨが供給される期間、その出力を基準レベルＶ０に設定する。
このため、第１の出力回路４５と第２の出力回路５５の出力信号は図４（Ｄ）、（Ｅ）に示すようになる。
【００４６】
第１のマルチプレクサ回路４７は図４（Ｆ）に示す選択信号ＳＬ１に応答して、選択信号ＳＬ１がハイレベルの期間は図４（Ｄ）に示す第１の出力回路４５の出力を選択し、選択信号ＳＬ１がローレベルの期間はリセット電圧ＶＲを選択して出力する。このため、第１のマルチプレクサ回路４７は図４（Ｈ）に示す信号を対応する第１のデータライン１９に供給する。
【００４７】
一方、第２のマルチプレクサ回路５７は図４（Ｇ）に示す切り替え信号ＳＬ２に応答して、切り替え信号ＳＬ２がハイレベルの期間は図４（Ｅ）に示す第２の出力回路５５の出力を選択し、切り替え信号ＳＬ２がローレベルの期間はリセット電圧−ＶＲを選択して出力する。このため、第２のマルチプレクサ回路５７は図４（Ｉ）に示す信号を対応する第２のデータライン２１に供給する。
【００４８】
一方、ゲートドライバ２３は図４（Ｃ）〜（Ｅ）に示すように、一水平走査期間より短いパルス幅のゲートパルスをゲートライン１７に順次印加する。このゲートパルスにより、１つの画素電極１１に接続された第１のＴＦＴ１３と第２のＴＦＴ１５とが順次オンし、第１のＴＦＴ１３がオンしたときに第１のデータライン１９に出力されている信号が画素電極１１に印加され、第２のＴＦＴ１５がオンした時に第２のデータライン２１に出力されている信号が画素電極１１印加される。このため、例えば、第Ｎ行の画素電極１１には図５（Ｆ）に示す波形の電圧が印加される。
【００４９】
以上説明したように、図６に示す構成を使用することにより、簡単な構成の駆動回路を用いて、液晶表示素子を駆動することができる。
なお、この発明は上記実施例に限定されず、種々の変形が可能である。例えば、図６に示したサンプルホールド回路、出力回路、マルチプレクサ回路の構成は例示であり、実質的に同一の機能を有する他の回路を使用できる。例えば、出力回路に供給される基準電圧は、電源電圧ＶＤＤ等の他の電圧でもよい。
上記実施例では、第１のデータライン１９に書き込み補償用電圧とリセット補償用電圧をこの順番で印加したが、順番を逆にしてもよい。
また、書き込み補償用電圧を負極性、リセット補償用電圧を正極性、リセット電圧を負極性、書き込み電圧を正極性としたが、書き込み補償用電圧を正極性、リセット補償用電圧を負極性、リセット電圧を正極性、書き込み電圧を負極性としてもよい。
【００５０】
上記実施例では、アナログ映像信号Ｓ１を１つとしたが、ＲＧＢアナログ映像信号を用意し、Ｒ用アナログ映像信号をＲ表示用のコラムのサンプルホールド回路にサンプリングさせ、Ｇ用アナログ映像信号をＧ表示用のコラムのサンプルホールド回路にサンプリングさせ、Ｂ用アナログ映像信号をＢ表示用のコラムのサンプルホールド回路にサンプリングさせることにより、フルカラー表示にも同様に適用できる。
【００５１】
上記実施例では、ＤＨＦ液晶、ＳＢＦ液晶を使用したが、ＳＳＦ液晶と呼ばれるカイラルステクティックＣ相の螺旋ピッチが表示素子の基板間隔よりも大きく且つ安定した２つの配向状態のメモリ性（双安定性）を有する強誘電性液晶や反強誘電性液晶にも本願発明を適用可能である。
また、高分子分散液晶のように、ヒステリシス等により、画素に複数の電圧を印加するものであれば、上述の液晶に限るものではない。
【００５２】
【発明の効果】
以上説明したように、上記構成の液晶表示装置によれば、ある行の画素電極に電圧を印加している期間に、次の行の画素電極に電圧を印加しておくことができるので、１ゲートライン分の選択期間を短縮することができ、デューテイ比を大きくすることができる。
また、ビデオ信号を液晶表示素子に供給するだけで、任意の階調の画像を表示することができ、画素電極に供給する書き込み電圧、リセット電圧、及びこれらの直流成分を補償（相殺）するための電圧を指示する信号（データ）を外部で生成する必要がなく、制御系の構成が簡単になる。
【図面の簡単な説明】
【図１】この発明の一実施例にかかる液晶表示素子の断面図である。
【図２】図１に示す下基板及びそれに接続された駆動回路の構成を示す図である。
【図３】液晶分子の配向方向と偏光板の透過軸の方向の関係を示す図である。
【図４】図１及び図２に示す液晶表示素子の駆動方法を説明するためのタイミングチャートである。
【図５】図１及び図２に示す液晶表示素子の駆動方法を説明するためのタイミングチャートである。
【図６】図２に示すコラムドライバの構成例を示す図である。
【図７】従来の強誘電性液晶表示素子の構成を示す図である。
【図８】従来の強誘電性液晶表示素子の駆動方法を説明するためのタイミングチャートである。
【符号の説明】
１・・・下基板、２・・・上基板、３・・・配向膜、４・・・配向膜、５・・・シール材、６・・・液晶、７・・・スペーサ、８・・・偏光板、９・・・偏光板、１１・・・画素電極、１３・・・第１の薄膜トランジスタ（ＴＦＴ）、１５・・・第２の薄膜トランジスタ（ＴＦＴ）、１７・・・ゲートライン、１９・・・第１のデータライン、２１・・・第２のデータライン、２３・・・ゲートドライバ、３１・・・対向電極、４０・・・第１のコラムドライバ、４１・・・反転ビデオアンプ、４３・・・第１のサンプルホールド回路、４５・・・第１の出力回路、４７・・・第１のマルチプレクサ回路、５０・・・第２のコラムドライバ、５１・・・遅延素子、５３・・・第２のサンプルホールド回路、５５・・・第２の出力回路、５７・・・第２のマルチプレクサ回路
【産業上の利用分野】
この発明は、液晶表示装置及び液晶表示素子の駆動方法に関し、特に、階調表示可能な強誘電性液晶表示装置及び液晶表示素子の駆動方法に関する。
【０００２】
【従来の技術】
近時、階調表示の可能な強誘電性液晶表示素子の研究が進められており、「ＬＩＱＵＩＤ ＣＲＹＳＴＡＬＳ」， １９８９， Ｖｏｌ．５， ＮＯ．４， の第１１７１頁ないし第１１７７頁には、カイラルスメクティックＣ相の螺旋ピッチが表示素子の基板間隔より小さい強誘電性液晶を用いることが提案されている。この種の強誘電性液晶は、配向状態のメモリ性（双安定性）を有さないものがＤＨＦ液晶（Ｄｅｆｏｒｍｅｄ Ｈｅｌｉｘ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、メモリ性を有するものがＳＢＦ液晶（Ｓｈｏｒｔ Ｐｉｔｃｈ Ｂｉｓｔａｂｌｅ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）と呼ばれている。
【０００３】
ＤＨＦ液晶或いはＳＢＦ液晶は、その螺旋ピッチが基板間隔より小さいため、螺旋構造を持った状態で基板間に封入されており、印加される電圧に応じて、液晶分子の長軸方向（ダイレクタ）が第１の方向にほぼ配列した第１の配向状態、液晶分子の長軸方向が前記第１の方向と異なる第２の方向にほぼ配向した第２の配向状態、液晶分子の長軸方向の平均的な配列が前記第１と第２の方向の間の任意の方向となる中間配向状態のいずれかに設定される。
ＤＨＦ液晶或いはＳＢＦ液晶は、中間配向状態をとることができるので、階調表示が可能である。
【０００４】
ＤＨＦ液晶或いはＳＢＦ液晶を用いた強誘電性液晶表示素子に階調表示を行なわせる駆動方法としては、従来、表示階調に応じた電圧（書き込み電圧）を各画素に印加する方法が考えられている。
しかし、この駆動方法では、書き込み電圧と画素の透過率とが対応せず、実用レベルの階調表示を実現することは困難である。これは、ＤＨＦ液晶やＳＢＦ液晶の光学特性（印加電圧と透過率の関係）にヒステリシスがあり、表示階調に対応する電圧を液晶に単純に印加しても、それ以前に印加された電圧により、階調が一義的に定まらないためである。
【０００５】
この問題を解決するため、特願平４−３４３７１０と特願平４−３２７００２には、液晶を一旦第１の配向状態と第２の配向状態の一方に設定するためのリセットパルスを印加し、その後、表示データに応じた書き込みパルスを印加する方式の駆動方法が提案されている。
【０００６】
この駆動方法を用いた液晶表示装置では、例えば、液晶を挟んで対向する一対の透明基板の一方に第７図に示すように画素電極７４とそれに接続される１つの薄膜トランジスタ７２とをマトリクス状に配置し、他方に対向電極を形成している。
各行のゲートライン７１には、対応する行の画素電極７４に接続された薄膜トランジスタ７２のゲート電極が接続されており、ドレインライン７３には対応する列の画素電極７４に接続された薄膜トランジスタ７２のドレイン電極が接続されている。
液晶表示装置のゲートライン７１に図８（Ａ）に示すゲートパルスを印加してＴＦＴ素子７２をオンさせている期間に、図８（Ｂ）に示す書き込み補償用パルスＰ１、リセット補償用パルスＰ２、リセットパルスＰ３、書き込みパルスＰ４を順次データライン７３を介して画素電極７４に印加する。書き込み補償用パルスＰ１は書き込みパルスＰ４と極性が逆で絶対値が等しいパルスであり、リセット補償用パルスＰ２はリセットパルスＰ３と極性が逆で絶対値が等しいパルスである。
【０００７】
この駆動方法によれば、リセットパルスＰ３により強誘電性液晶の液晶分子が一方向に配列され、その後、書き込みパルスＰ４が画素電極７４に印加され、書き込みパルスＰ４の電圧ＶＭＯＤが非選択期間中各画素に保持される。従って、液晶のヒステリシスに関係なく、書き込み電圧ＶＭＯＤに対応する階調を一義的に定めることができると共にその階調が１フレームの間維持される。従って、階調表示が可能となる。また、リセットパルスＰ３とリセット補償用パルスＰ２とが相殺し、書き込みパルスＰ４と書き込み補償用パルスＰ１とが相殺するため、液晶に印加される電圧に直流成分は発生しない。
【０００８】
【発明が解決しようとする課題】
しかし、特願平４−３４３７１０と特願平４−３２７００２に提案された駆動方法を用いた液晶表示装置では、印加電圧に直流成分が発生しないようにするため、書き込みパルスＰ４とリセットパルスＰ３に加えて、２つの補償用のパルスＰ１、Ｐ２を印加している。このため、各選択期間に同一内容でビットを反転したデータ（符号を反転したデータ）を２回データラインドライバに供給する必要があり、表示制御系の構成及び動作が複雑になるという問題があった。また、各行の画素電極７４にＰ１からＰ４の４つのパルスを印加するため、各行のゲートライン７１の選択期間が長くなり、その結果、１画面分の書き込み期間が長くなるという問題もあった。
【０００９】
この発明は上記実状に鑑みてなされたもので、表示制御系の構成及び制御が簡単で、また、１画面分の書き込み時間の短い液晶表示素子の駆動方法及び液晶表示装置を提供することを目的とする。
また、この発明は、表示制御系の構成及び制御が簡単な液晶表示素子及びその駆動方法を提供することを他の目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる液晶表示装置は、
マトリクス状に配置された画素電極と、前記画素電極に電流路の一端が接続された第１のトランジスタと、前記画素電極に電流路の一端が接続された第２のトランジスタと、対応する列の画素電極に接続された前記第１のトランジスタの電流路の他端に接続された第１のデータラインと、この対応する列の画素電極に接続された前記第２のトランジスタの電流路の他端に接続された第２のデータラインと、対応する行の画素電極に接続された前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極に接続された第２のトランジスタのゲートとに接続されたゲートラインを備える一方の基板と、前記画素電極に対向する対向電極が形成された他方の基板と、前記基板間に配置され、前記画素電極と前記対向電極間に印加された電圧に応じて液晶分子が一方の方向にほぼ配列した第１の配向状態と、液晶分子が他方の方向にぼぼ配列した第２の配向状態と、前記第１と第２の配向状態の中間の任意の配向状態に配向する強誘電性液晶とを備えた強誘電性液晶表示素子と、
前記対応する行の画素電極の前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極の第２のトランジスタのゲートとに接続された前記ゲートラインに前記第１及び第２のトランジスタをオンする選択信号を出力する選択手段と、
前記選択手段により選択された前記対応する行の画素電極に、前記強誘電性液晶を前記第１または第２の配向状態の一方に設定するためのリセット電圧信号と、前記リセット電圧信号の後に出力される一水平操作期間分遅延された画像信号によって画素の表示階調に応じて変化する書き込み電圧信号と、からなる制御信号を前記第２のデータラインと前記第２のトランジスタとを介して印加する書き込み手段と、
前記画像信号を反転し、反転された画像信号により定義される、前記書き込み手段により前記強誘電性液晶に印加される電圧の直流成分を相殺するための補償信号を前記第１のデータラインと前記第１のトランジスタを介して前記画素電極に印加する補償手段と、
を備えることを特徴とする。
【００１１】
前記補償信号は、例えば、前記書き込み電圧信号と前記リセット電圧信号とそれぞれ極性が逆で絶対値が等しい書き込み補償用電圧信号とリセット補償用電圧信号とからなる。
また、例えば、前記補償手段は、画像信号を反転する手段と、反転された画像信号に対応する書き込み補償用電圧信号を出力する第１の出力手段と、前記第１の出力手段の書き込み補償用電圧信号と前記リセット補償用電圧信号を順番に選択して出力する手段とから構成され、前記書き込み手段は、画像信号を一水平走査期間分遅延する遅延手段と、遅延された画像信号に対応する書き込み電圧信号を出力する第２の出力手段と、前記第２の出力手段の出力電圧信号と前記リセット電圧信号を順番に選択して出力する手段とから構成される。
【００１２】
また、この発明にかかる液晶表示素子の駆動方法は、マトリクス状に配置された画素電極と、前記画素電極に電流路の一端が接続された第１のトランジスタと、前記画素電極に電流路の一端が接続された第２のトランジスタと、対応する列の画素電極に接続された前記第１のトランジスタの電流路の他端に接続された第１のデータラインと、この対応する列の画素電極に接続された前記第２のトランジスタの電流路の他端に接続された第２のデータラインと、対応する行の画素電極に接続された前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極に接続された第２のトランジスタのゲートとに接続されたゲートラインと、を備える一方の基板と、前記画素電極に対向する対向電極が形成された他方の基板と、前記基板間に配置された液晶とを備えた液晶表示素子の画素電極に電圧信号を印加して画像を表示させる駆動方法において、
各行の画素電極を順次選択されている間、選択した行の画素電極に前記液晶分子を所定の方向に配向させるリセット電圧と、ビデオ信号を１水平操作期間分遅延し、遅延された前記ビデオ信号により定義される階調表示を行う書き込み電圧と、からなる制御用信号を第２のコラムドライバが前記第２のデータライン及び前記第２のトランジスタを介して各画素電極に印加する書き込みステップと、
前記ビデオ信号を反転し、反転されたビデオ信号により定義される、前記書き込みステップにより液晶に印加される電圧の直流成分を相殺するための補償用信号を、前記書き込みステップと同期して前記書き込みステップにより選択される行の前記画素電極の次の行の画素電極に第１のコラムドライバが前記第１のデータライン及び前記第１のトランジスタを介して印加する補償ステップと、より構成されることを特徴とする。
【００１３】
【作用】
上記構成の液晶表示装置は、ゲートラインに順次ゲートパルスを印加することにより、１つの行の画素電極に接続された第２のトランジスタと次の行の画素電極に接続された第１のトランジスタが同期してオンする。従って、ゲートライン１行毎に画素電極が２行分づつ順次選択される。
即ち、１つの行の画素電極は、その行のゲートラインにゲートパルスが印加されたその行の選択期間中に第１のトランジスタを介して第１のデータラインから前記画素印加する信号の前半の電圧が印加され、次の行の画素電極に接続されたゲートラインにゲートパルスが印加された次の行の選択期間中に、第２のトランジスタを介して第２のデータラインから前記画素に印加する信号の後半の電圧が印加される。従って、上記構成の液晶表示装置によれば、１つの画素電極の書き込み期間を隣接する２つのゲートラインの選択期間としているので、一行のゲートラインの選択期間を短縮することができ、フレーム周波数を高くすることができる。
【００１４】
また、書き込み電圧印加の前にリセット電圧が印加されるので、書き込み電圧印加時の液晶の配向状態が一定状態となり、書き込み電圧に対応した表示階調が安定して得られる。
また、１つの画素電極に制御信号と補償信号とを互いに異なるトランジスタから入力することができ、制御系の構成を簡略化できる。
【００１５】
【実施例】
以下、本発明の一実施例を図面を参照して説明する。
まず、本発明の一実施例にかかる液晶表示素子の構成を説明する。図１は液晶表示素子の断面図、図２は液晶表示素子の画素電極とアクティブ素子を形成した基板（下基板）の平面図である。
【００１６】
この液晶表示素子は、アクティブマトリクス方式のものであり、一対の透明基板（例えば、ガラス基板）１、２のうち、図１において下側の基板（以下、下基板）１には透明な画素電極１１と１つの画素電極１１に接続された第１と第２の薄膜トランジスタ（以下、ＴＦＴ）１３、１５とがマトリクス状に配列形成されている。
【００１７】
第１と第２のＴＦＴ１３、１５は、図示はしないが、例えば、下基板１上に形成されたゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜の上に形成された半導体層と、ソース電極及びドレイン電極とから構成される。
【００１８】
下基板１には、図２に示すように、画素電極１１の行方向に延在するゲートライン（走査ライン）１７が配線されている。ゲートライン１７の本数は画素電極１１の行数より１本多い。
また、画素電極１１の列方向に第１と第２のデータライン（階調信号ライン）１９、２１が配線されている。
【００１９】
各画素電極１１には、第１と第２のＴＦＴ１３と１５の電流路の一端、例えば、ソース電極が接続されている。第１のＴＦＴ１３のドレイン電極は対応する第１のデータライン１９に接続され、そのゲート電極は対応するゲートライン１７に接続されている。第２のＴＦＴ１５のドレイン電極は対応する第２のデータライン２１に接続され、そのゲート電極は次の行のゲートライン１７に接続されている。
【００２０】
即ち、第Ｎ行の画素電極に接続された第１のＴＦＴ１３のゲート電極は第Ｎ行のゲートライン１７に接続され、第Ｎ行の画素電極に接続された第２のＴＦＴ１５のゲート電極は第Ｎ＋１行のゲートライン１７に接続される。また、第Ｍ列の画素電極に接続された第１のＴＦＴ１３のドレイン電極は第Ｍ列の第１のデータライン１９に接続され、第Ｍ列の画素電極１１に接続された第２のＴＦＴ１５のドレイン電極は第Ｍ列の第２のデータライン２１に接続されている。
【００２１】
図１において、上側の基板（以下、上基板）２には、下基板１の各画素電極１１と対向する透明な対向電極３１が形成されている。対向電極３１は表示領域全体にわたる１枚の電極から構成され、一定の基準電圧Ｖ０が印加されている。
【００２２】
下基板１と上基板２の電極形成面には、それぞれ配向膜３、４が設けられている。配向膜３、４はポリイミド等の有機高分子化合物からなる水平配向膜であり、その表面にはラビング等による配向処理が施されている。
【００２３】
下基板１と上基板２は、枠状のシール材５とスペーサ７を介して接着されており、基板１、２間のシール材５で囲まれた領域には液晶６が封入されている。液晶６は、カイラルスメクティックＣ相の螺旋ピッチが両基板１、２の間隔より小さい強誘電性液晶（ＤＨＦ液晶或いはＳＢＦ液晶）であり、その液晶分子は所定のピッチをもつ螺旋構造に配向し、その螺旋の軸は配向膜３、４の配向処理の方向とほぼ平行である。
液晶６の液晶分子は、一方の極性でかつ絶対値が所定の値以上の電圧を印加した時、図３（Ｂ）に実線で示す第１の配向方向６ａに配向し、他方の極性でかつ絶対値が所定の値以上の電圧を印加した時、波線で示す第２の配向方向６ｂに配向する。
【００２４】
液晶表示素子の上下には、それぞれ偏光板８、９が配置されている。
偏光板８、９の一方、例えば、上偏光板８の透過軸８ａは、図３（Ａ）に示すように配向方向６ｂとほぼ平行になっており、他方の偏光板９の透過軸９ａは、図３（Ｃ）に示すように上偏光板８の透過軸８ａとほぼ直交している。
【００２５】
ゲートライン１７はゲートドライバ（行駆動回路）２３に接続される。第１のデータライン１９は第１のコラムドライバ（列駆動回路）４０内の第１のマルチプレクサ回路４７に接続され、第２のデータライン２１は第２のコラムドライバ（列駆動回路）５０内の第２のマルチプレクサ回路５７に接続される。
【００２６】
アナログビデオ信号は、第１のコラムドライバ４０と第２のコラムドライバ５０に供給される。
第２のコラムドライバ５０は、図８（Ｂ）に示す液晶６の液晶分子の長軸方向を第１の配向方向６ａ或いは第２の配向方向６ｂに配向させるリセット電圧−ＶＲのリセットパルスＰ３と書き込み電圧ＶＭＯＤの書き込みパルスＰ４とを画素電極１１に印加するためのものであり、第１のコラムドライバ４０は、液晶６に一方の極性の電圧が片寄ることを補償するための書き込み補償用電圧−ＶＭＯＤのパルスＰ１とリセット補償用電圧ＶＲのリセットパルスＰ２とを画素電極１１に印加するためのものである。
【００２７】
第１のコラムドライバ４０は、入力したアナログビデオ信号Ｓ１を反転増幅する反転ビデオアンプ４１と、反転されたアナログビデオ信号Ｓ２をサンプリングする第１のサンプルホールド回路４３と、第１のサンプルホールド回路４３にサンプリングされた一水平期間分の映像信号をパラレルに出力する第１の出力回路４５と、第１の出力回路４５の出力する書き込み補償用電圧−ＶＭＯＤと正極性のリセット補償用電圧ＶＲとを、１選択期間を１周期とし、前記選択期間をわずかに位相がずれた切り替え信号ＳＬ１に従って切り換えて第１のデータライン１９に出力する第１のマルチプレクサ回路４７とから構成される。
【００２８】
第２のコラムドライバ５０は、入力したアナログビデオ信号Ｓ１を一水平走査期間遅延する遅延素子５１と、遅延されたアナログビデオ信号Ｓ３をサンプリングする第２のサンプルホールド回路５３と、第２のサンプルホールド回路５３にサンプリングされた一水平期間分の映像信号をパラレルに出力する第２の出力回路５５と、第２の出力回路５５の出力する負極性のリセット電圧−ＶＲと書き込み電圧ＶＭＯＤとを、切り替え信号ＳＬ１を反転させた切り替え信号ＳＬ２に従って切り換えて第２のデータライン２１に出力する第２のマルチプレクサ回路５７とから構成される。
【００２９】
次に、上記構成の液晶表示装置の動作を図４、図５を参照して説明する。
図４（Ａ）はこの液晶表示装置にコンピュータ等の外部装置から供給されるアナログビデオ信号Ｓ１の波形を反転ビデオアンプ４１により反転した出力信号Ｓ２を示し、図４（Ｂ）は遅延素子５１により信号Ｓ１を１水平操作期間遅らせた出力信号Ｓ３を示す。図４（Ｃ）は水平同期信号に同期したインヒビット信号を示す。図４（Ｄ）と（Ｅ）はそれぞれ第１及び第２の出力回路の出力を示す。
さらに、図４（Ｆ）と（Ｇ）は、それぞれ、第１及び第２のマルチプレクサ回路４７及び５７に供給される切り替え信号ＳＬ１、ＳＬ２の波形、図４（Ｈ）は第１のマルチプレクサ回路４７の出力信号の波形、図４（Ｉ）は第２のマルチプレクサ回路５７の出力信号の波形をそれぞれ示す。
【００３０】
図５（Ａ）、（Ｂ）は、それぞれ、図４（Ｈ）、（Ｉ）と同一の波形図であり、図４と図５の間のタイミング関係を明確にするために記載したものである。
、図５（Ｃ）は第Ｎ行のゲートライン１７に印加されるゲートパルスの波形、図５（Ｄ）は第Ｎ＋１行のゲートライン１７に印加されるゲートパルスの波形、図５（Ｅ）は第Ｎ＋２行のゲートライン１７に印加されるゲートパルスの波形、図５（Ｆ）は第Ｎ行の画素電極１１に印加される電圧の波形、図５（Ｇ）は第Ｎ＋１行の画素電極１１に印加される電圧の波形をそれぞれ示す。
【００３１】
アナログビデオ信号Ｓ１は、例えば、通常のＮＴＳＣ信号をデコードして生成される信号であり、水平同期信号とそれに後続する１走査ライン上の各画素の輝度を示す信号から構成される。なお、波形内の”Ｎ”、”Ｎ＋１”等の記号は、その波形が第Ｎ行、Ｎ＋１行等の画素の表示階調を定義する信号であることを意味する。
【００３２】
アナログビデオ信号Ｓ１は増幅率が−１の反転ビデオアンプ４１により図４（Ａ）に示すように反転されたビデオ信号Ｓ２に変換され、第１のサンプルホールド回路４３に供給される。
また、アナログビデオ信号Ｓ１は遅延素子５１により図４（Ｂ）に示すように一水平走査期間遅延されたビデオ信号Ｓ３に変換され、第２のサンプルホールド回路５３に供給される。
【００３３】
第２のサンプルホールド回路５３は遅延されたビデオ信号Ｓ３を所定のタイミング（１ライン上の各画素の位置に対応するタイミング）でサンプリングすると共に一水平走査期間前にサンプリングしておいた信号を、図４（Ｅ）に示すように第２の出力回路５５を介して出力する。第２のマルチプレクサ回路５７は、図４（Ｇ）に示す切り替え信号ＳＬ２に応答し、図４（Ｉ）に示すように、負極性のリセット電圧−ＶＲと正極性の書き込み電圧ＶＭＯＤを交互に選択して、対応する第２のデータライン２１に出力する。
【００３４】
第１のサンプルホールド回路４３は供給された反転ビデオ信号Ｓ２を所定のタイミングでサンプリングすると共に一水平走査期間前にサンプリングしておいた信号を、図４（Ｄ）に示すように、第１の出力回路４５を介して出力する。第１のマルチプレクサ回路４７は、図４（Ｆ）に示す切り替え信号ＳＬ１に応答し、図４（Ｈ）に示すように、画素電極１１に印加される負極性のリセット電圧−ＶＲと絶対値が等しく逆極性、即ち、正極性のリセット補償用電圧ＶＲと第１の出力回路４５から供給された書き込み電圧ＶＭＯＤと絶対値が等しく逆極性、即ち、負極性の書き込み補償用電圧−ＶＭＯＤを交互に選択して、対応する第１のデータライン１９に出力する。
【００３５】
ゲートドライバ２３は、図５（Ｃ）〜（Ｅ）に示すように、各ゲートライン１７に順次ゲートパルスを印加する。ゲートパルスが印加されたゲートライン１７にゲートが接続され、それぞれ異なる行の画素電極１１にソース又はドレイン電極が接続された第１と第２のＴＦＴ１３と１５とが同期してオンし、第１及び第２のデータライン１９、２１に印加されていた信号（図４（Ｈ）、（Ｉ）及び図５（Ａ）、（Ｂ）に示す信号）をそれぞれの行の画素電極１１に供給する。
【００３６】
このため、例えば、第Ｎ行の画素電極１１に接続される第１のＴＦＴ１３と第Ｎ−１行の画素電極に接続される第２のＴＦＴ１５とに接続されるゲートライン１７にゲートパルスを印加すると、この期間、図５（Ｆ）に示すように、第Ｎ行の画素電極１１に第１のデータライン１９と第１のＴＦＴ１３とを介して書き込み補償用電圧−ＶＭＯＤとリセット補償用電圧ＶＲとからなる補償用信号が印加されると共に第Ｎ−１行の画素電極１１に第２のデータライン２１と第２のＴＦＴ１５とを介してリセット電圧−ＶＲと書き込み電圧ＶＭＯＤが印加される。
【００３７】
次に、第Ｎ＋１行のゲートライン１７にゲートパルスを印加すると、図５（Ｆ）、（Ｇ）に示すように、この期間に、第Ｎ行の画素電極１１に第２のデータライン２１と第２のＴＦＴ１５とを介して負極性のリセット電圧−ＶＲと正極性の書き込み電圧ＶＭＯＤとからなる表示階調制御用の信号が印加されると共に第Ｎ＋１行の画素電極１１に第２のデータライン２１と第２のＴＦＴ１５を介して書き込み補償用電圧−ＶＭＯＤリセット補償用電圧ＶＲからなる補償用信号が印加される。そして、第Ｎ＋１行のゲートライン１７に印加されたゲートパルスがオフすると、第Ｎ行の画素電極１１の第２のＴＦＴ１５がオフし、その時点で画素電極１１に印加されていた書き込み電圧ＶＭＯＤが次の選択期間まで保持される。
【００３８】
従って、第Ｎ行の画素電極１１は、第Ｎ行のゲートライン１７からのゲートパルスによる選択期間中に第１のＴＦＴ１３を介して書き込み補償用電圧−ＶＭＯＤとリセット補償電圧ＶＲとからなる補償用信号を印加された後、第Ｎ＋１行のゲートライン１７からのゲートパルスによる選択期間中に第２のＴＦＴ１５を介してリセット電圧−ＶＲと書き込み電圧ＶＭＯＤとからなる表示階調制御用信号を印加される。
このため、液晶分子は任意の中間の配向状態に維持され、階調表示が可能となる。
【００３９】
以上説明したように、上記構成の液晶表示素子及びその駆動方法によれば、通常のアナログビデオ信号を液晶表示素子に供給するだけで、任意の階調の画像を表示することができ、画素電極１１に供給する書き込み電圧ＶＭＯＤ、リセット電圧−ＶＲ、及びこれらの直流成分を補償（相殺）するための書き込み補償用電圧−ＶＭＯＤ、リセット補償用電圧ＶＲを指示する信号（データ）を外部で生成する必要がない。
また、第Ｎ行の画素電極１１に表示階調制御用のリセット電圧−ＶＲと書き込み電圧ＶＭＯＤを印加している期間に、第Ｎ＋１行の画素電極１１に補償用の電圧−ＶＭＯＤとＶＲを印加するので、図５（Ｆ）、（Ｇ）に示すように、１つの画素電極１１への書き込みを隣接する２つの行の選択期間で行っているので、一行分の選択期間を従来のほぼ半分の時間とすることができ、デューティー比を大きくすることができる。
【００４０】
次に、図２に示す第１と第２のコラムドライバ４０、５０の回路構成の一例を説明する。
図６は、第１及び第２のコラムドライバ４０、５０の１列分（データライン１本分）の構成を示す。
図示するように、第１のサンプルホールド回路４３は、サンプリングとサンプリングした電圧を第１の出力回路４５に供給する動作を同時に可能とするため、４つのスイッチＳＷ１〜ＳＷ４と２つのコンデンサＣ１、Ｃ２から構成されるブリッジ型のサンプルホールド回路から構成される。スイッチＳＷ１〜ＳＷ４のオン・オフのタイミングはタイミング制御回路ＴＣにより制御される。
【００４１】
スイッチＳＷ１とＳＷ２はタイミング制御回路ＴＣからのオン・オフ制御信号に従ってビデオ信号の各水平走査期間内の所定タイミングでその一方がオンするとともに他方がオフし、コンデンサＣ１又はＣ２にビデオ信号を供給する。コンデンサＣ１、Ｃ２は供給されたビデオ信号をサンプルし、ホールドする。
一方スイッチＳＷ３とＳＷ４とはそれぞれコンデンサＣ１、Ｃ２にホールドされている電圧信号を第１の出力回路４５に供給する。
【００４２】
第１の出力回路４５は、増幅率が１倍の増幅回路ＡＰと、図４（Ｃ）に示すように、水平同期信号に同期した禁止（インヒビット）信号ＩＮＨに応答して、第１の出力回路４５の入力と出力を基準電圧Ｖ０（アナログビデオ信号の中心電圧であり、対向電極３１の電圧）に設定するスイッチＳＷ５、ＳＷ６とから構成される。
第１のマルチプレクサ回路４７は、ハイレベルの切り替え信号ＳＬ１に応答して、第１の出力回路４５の出力信号を対応する第１のデータライン１９に供給するセレクタＳＥ１と、ローレベルの切り替え信号ＳＬ１に応答して、正極性のリセット補償用電圧ＶＲを対応する第１のデータライン１９に供給するセレクタＳＥ２から構成される。
【００４３】
第２のサンプルホールド回路５３の１列分の構成は入力信号がＳ３である点以外第１のサンプルホールド回路４３の構成と同一である。第２の出力回路５５の構成は第１の出力回路４５の構成と同一である。第２のマルチプレクサ回路５７の構成は、リセット補償用電圧ＶＲをリセット電圧−ＶＲに代え、切り替え信号ＳＬ１をその反転した切り替え信号ＳＬ２に代え、セレクタの接続先を第２のデータライン２１に代える点以外は、第１のマルチプレクサ回路４７の構成と同一である。
【００４４】
次に、図５に示す構成を有する第１と第２のコラムドライバ４０、５０の動作を図４を参照して説明する。
まず、タイミング制御回路ＴＣは各水平走査期間内の対応するタイミングでスイッチＳＷ１とＳＷ２の一方を所定期間オンさせるとともに他方を所定期間オフさせ、コンデンサＣ１とＣ２の一方に図４（Ａ）、（Ｂ）に示すビデオ信号Ｓ２、Ｓ３に含まれる対応するコラム用の画像データをサンプリングさせる。一方、タイミング制御回路ＴＣはコンデンサＣ１、Ｃ２のうちサンプリング中でないほうに接続されたスイッチＳＷ３或いはＳＷ４をオンさせ、コンデンサに保持されている電圧を出力回路に供給する。
【００４５】
第１と第２の出力回路４５、５５は供給された信号を増幅器ＡＰにより１倍に増幅して出力すると共に図４（Ｃ）に示す水平同期信号に同期した禁止信号ＩＮＨが供給される期間、その出力を基準レベルＶ０に設定する。
このため、第１の出力回路４５と第２の出力回路５５の出力信号は図４（Ｄ）、（Ｅ）に示すようになる。
【００４６】
第１のマルチプレクサ回路４７は図４（Ｆ）に示す選択信号ＳＬ１に応答して、選択信号ＳＬ１がハイレベルの期間は図４（Ｄ）に示す第１の出力回路４５の出力を選択し、選択信号ＳＬ１がローレベルの期間はリセット電圧ＶＲを選択して出力する。このため、第１のマルチプレクサ回路４７は図４（Ｈ）に示す信号を対応する第１のデータライン１９に供給する。
【００４７】
一方、第２のマルチプレクサ回路５７は図４（Ｇ）に示す切り替え信号ＳＬ２に応答して、切り替え信号ＳＬ２がハイレベルの期間は図４（Ｅ）に示す第２の出力回路５５の出力を選択し、切り替え信号ＳＬ２がローレベルの期間はリセット電圧−ＶＲを選択して出力する。このため、第２のマルチプレクサ回路５７は図４（Ｉ）に示す信号を対応する第２のデータライン２１に供給する。
【００４８】
一方、ゲートドライバ２３は図４（Ｃ）〜（Ｅ）に示すように、一水平走査期間より短いパルス幅のゲートパルスをゲートライン１７に順次印加する。このゲートパルスにより、１つの画素電極１１に接続された第１のＴＦＴ１３と第２のＴＦＴ１５とが順次オンし、第１のＴＦＴ１３がオンしたときに第１のデータライン１９に出力されている信号が画素電極１１に印加され、第２のＴＦＴ１５がオンした時に第２のデータライン２１に出力されている信号が画素電極１１印加される。このため、例えば、第Ｎ行の画素電極１１には図５（Ｆ）に示す波形の電圧が印加される。
【００４９】
以上説明したように、図６に示す構成を使用することにより、簡単な構成の駆動回路を用いて、液晶表示素子を駆動することができる。
なお、この発明は上記実施例に限定されず、種々の変形が可能である。例えば、図６に示したサンプルホールド回路、出力回路、マルチプレクサ回路の構成は例示であり、実質的に同一の機能を有する他の回路を使用できる。例えば、出力回路に供給される基準電圧は、電源電圧ＶＤＤ等の他の電圧でもよい。
上記実施例では、第１のデータライン１９に書き込み補償用電圧とリセット補償用電圧をこの順番で印加したが、順番を逆にしてもよい。
また、書き込み補償用電圧を負極性、リセット補償用電圧を正極性、リセット電圧を負極性、書き込み電圧を正極性としたが、書き込み補償用電圧を正極性、リセット補償用電圧を負極性、リセット電圧を正極性、書き込み電圧を負極性としてもよい。
【００５０】
上記実施例では、アナログ映像信号Ｓ１を１つとしたが、ＲＧＢアナログ映像信号を用意し、Ｒ用アナログ映像信号をＲ表示用のコラムのサンプルホールド回路にサンプリングさせ、Ｇ用アナログ映像信号をＧ表示用のコラムのサンプルホールド回路にサンプリングさせ、Ｂ用アナログ映像信号をＢ表示用のコラムのサンプルホールド回路にサンプリングさせることにより、フルカラー表示にも同様に適用できる。
【００５１】
上記実施例では、ＤＨＦ液晶、ＳＢＦ液晶を使用したが、ＳＳＦ液晶と呼ばれるカイラルステクティックＣ相の螺旋ピッチが表示素子の基板間隔よりも大きく且つ安定した２つの配向状態のメモリ性（双安定性）を有する強誘電性液晶や反強誘電性液晶にも本願発明を適用可能である。
また、高分子分散液晶のように、ヒステリシス等により、画素に複数の電圧を印加するものであれば、上述の液晶に限るものではない。
【００５２】
【発明の効果】
以上説明したように、上記構成の液晶表示装置によれば、ある行の画素電極に電圧を印加している期間に、次の行の画素電極に電圧を印加しておくことができるので、１ゲートライン分の選択期間を短縮することができ、デューテイ比を大きくすることができる。
また、ビデオ信号を液晶表示素子に供給するだけで、任意の階調の画像を表示することができ、画素電極に供給する書き込み電圧、リセット電圧、及びこれらの直流成分を補償（相殺）するための電圧を指示する信号（データ）を外部で生成する必要がなく、制御系の構成が簡単になる。
【図面の簡単な説明】
【図１】この発明の一実施例にかかる液晶表示素子の断面図である。
【図２】図１に示す下基板及びそれに接続された駆動回路の構成を示す図である。
【図３】液晶分子の配向方向と偏光板の透過軸の方向の関係を示す図である。
【図４】図１及び図２に示す液晶表示素子の駆動方法を説明するためのタイミングチャートである。
【図５】図１及び図２に示す液晶表示素子の駆動方法を説明するためのタイミングチャートである。
【図６】図２に示すコラムドライバの構成例を示す図である。
【図７】従来の強誘電性液晶表示素子の構成を示す図である。
【図８】従来の強誘電性液晶表示素子の駆動方法を説明するためのタイミングチャートである。
【符号の説明】
１・・・下基板、２・・・上基板、３・・・配向膜、４・・・配向膜、５・・・シール材、６・・・液晶、７・・・スペーサ、８・・・偏光板、９・・・偏光板、１１・・・画素電極、１３・・・第１の薄膜トランジスタ（ＴＦＴ）、１５・・・第２の薄膜トランジスタ（ＴＦＴ）、１７・・・ゲートライン、１９・・・第１のデータライン、２１・・・第２のデータライン、２３・・・ゲートドライバ、３１・・・対向電極、４０・・・第１のコラムドライバ、４１・・・反転ビデオアンプ、４３・・・第１のサンプルホールド回路、４５・・・第１の出力回路、４７・・・第１のマルチプレクサ回路、５０・・・第２のコラムドライバ、５１・・・遅延素子、５３・・・第２のサンプルホールド回路、５５・・・第２の出力回路、５７・・・第２のマルチプレクサ回路
Claims (6)
- マトリクス状に配置された画素電極と、前記画素電極に電流路の一端が接続された第１のトランジスタと、前記画素電極に電流路の一端が接続された第２のトランジスタと、対応する列の画素電極に接続された前記第１のトランジスタの電流路の他端に接続された第１のデータラインと、この対応する列の画素電極に接続された前記第２のトランジスタの電流路の他端に接続された第２のデータラインと、対応する行の画素電極に接続された前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極に接続された第２のトランジスタのゲートとに接続されたゲートラインを備える一方の基板と、前記画素電極に対向する対向電極が形成された他方の基板と、前記基板間に配置され、前記画素電極と前記対向電極間に印加された電圧に応じて液晶分子が一方の方向にほぼ配列した第１の配向状態と、液晶分子が他方の方向にぼぼ配列した第２の配向状態と、前記第１と第２の配向状態の中間の任意の配向状態に配向する強誘電性液晶とを備えた強誘電性液晶表示素子と、
前記対応する行の画素電極の前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極の第２のトランジスタのゲートとに接続された前記ゲートラインに前記第１及び第２のトランジスタをオンする選択信号を出力する選択手段と、
前記選択手段により選択された前記対応する行の画素電極に、前記強誘電性液晶を前記第１または第２の配向状態の一方に設定するためのリセット電圧信号と、前記リセット電圧信号の後に出力される一水平操作期間分遅延された画像信号によって画素の表示階調に応じて変化する書き込み電圧信号と、からなる制御信号を前記第２のデータラインと前記第２のトランジスタとを介して印加する書き込み手段と、
前記画像信号を反転し、反転された画像信号により定義される、前記書き込み手段により前記強誘電性液晶に印加される電圧の直流成分を相殺するための補償信号を前記第１のデータラインと前記第１のトランジスタを介して前記画素電極に印加する補償手段と、
を備えることを特徴とする液晶表示装置。 - 前記補償信号は前記書き込み電圧信号と前記リセット電圧信号とそれぞれ極性が逆で絶対値が等しい書き込み補償用電圧信号とリセット補償用電圧信号とからなることを特徴とする請求項１に記載の液晶表示装置。
- 前記補償手段は、前記画像信号を反転する手段と、反転された画像信号に対応する書き込み補償用電圧信号を出力する第１の出力手段と、前記第１の出力手段の出力する書き込み補償用電圧信号と前記リセット補償用電圧信号を順番に選択して出力する手段とから構成され、
前記書き込み手段は、前記画像信号を一水平走査期間分遅延する遅延手段と、遅延された画像信号に対応する書き込み電圧信号を出力する第２の出力手段と、前記第２の出力手段の出力電圧信号と前記リセット電圧信号を順番に選択して出力する手段とから構成される、ことを特徴とする請求項２に記載の液晶表示装置。 - 行方向及び列方向に沿ってマトリクス状に配置された複数の画素電極と、各画素電極に電流路の一端が接続された第１のトランジスタと、各画素電極に電流路の一端が接続された第２のトランジスタと、対応する列の画素電極に接続された前記第１のトランジスタの電流路の他端に接続された第１のデータラインと、この対応する列の画素電極に接続された前記第２のトランジスタの電流路の他端に接続された第２のデータラインと、対応する行の画素電極に接続された前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極に接続された第２のトランジスタのゲートとに接続されたゲートラインと、を備える一方の基板と、前記画素電極に対向する対向電極が形成された他方の基板と、前記基板間に配置され、前記画素電極と前記対向電極間に印加された電圧に応じて液晶分子が一方の方向にほぼ配列した第１の配向状態と、液晶分子が他方の方向にほぼ配列した第２の配向状態と、前記第１と第２の配向状態の中間の任意の配向状態に配向する強誘電性液晶と、を備えたアクティブマトリクス型強誘電性液晶表示素子と、
前記ゲートラインから前記第１と第２のトランジスタを介して各行の画素電極を各２回づつ順次選択する選択手段と、
各画素電極の前記第２のトランジスタの選択期間に、前記強誘電性液晶を前記第１または第２の配向状態の一方に設定するリセット電圧信号及び一水平操作期間分遅延された画像信号により定義された階調表示を行うための表示階調制御用電圧信号を前記第２のデータラインから各画素電極に順次印加し、各画素電極の前記第１のトランジスタの選択期間に、前記表示階調制御用電圧信号の直流成分を相殺するために、反転された前記画像信号により定義される補償用電圧信号を前記第１のデータラインから各画素電極に印加することにより、ある行の画素電極への表示階調制御用電圧信号と他の行の画素電極への補償用電圧信号の印加を同時に行う駆動手段と、
を備えることを特徴とする液晶表示装置。 - 前記駆動手段は、前記画像信号を反転する手段と、反転された画像信号に対応する電圧信号を出力する第１の出力手段と、前記第１の出力手段の出力電圧信号と所定の第１の電圧信号を順番に選択してなる補償用電圧信号を各画素電極の前記第１のトランジスタの選択期間に前記第１のデータラインに印加する手段と、
前記画像信号を一水平走査期間分遅延する遅延手段と、遅延された画像信号に対応する電圧信号を出力する第２の出力手段と、前記第２の出力手段の出力電圧信号と所定の第２の電圧信号を順番に選択してなる表示階調制御用電圧信号を各画素電極の前記第２のトランジスタの選択期間に前記第２のデータラインに印加する手段とから構成されることを特徴とする請求項４に記載の液晶表示装置。 - マトリクス状に配置された画素電極と、前記画素電極に電流路の一端が接続された第１のトランジスタと、前記画素電極に電流路の一端が接続された第２のトランジスタと、対応する列の画素電極に接続された前記第１のトランジスタの電流路の他端に接続された第１のデータラインと、この対応する列の画素電極に接続された前記第２のトランジスタの電流路の他端に接続された第２のデータラインと、対応する行の画素電極に接続された前記第１のトランジスタのゲートとこの対応する行の１行前の行の画素電極に接続された第２のトランジスタのゲートとに接続されたゲートラインと、を備える一方の基板と、前記画素電極に対向する対向電極が形成された他方の基板と、前記基板間に配置された液晶とを備えた液晶表示素子の画素電極に電圧信号を印加して画像を表示させる駆動方法において、
各行の画素電極を順次選択されている間、選択した行の画素電極に前記液晶分子を所定の方向に配向させるリセット電圧と、ビデオ信号を１水平操作期間分遅延し、遅延された前記ビデオ信号により定義される階調表示を行う書き込み電圧と、からなる制御用信号を第２のコラムドライバが前記第２のデータライン及び前記第２のトランジスタを介して各画素電極に印加する書き込みステップと、
前記ビデオ信号を反転し、反転されたビデオ信号により定義される、前記書き込みステップにより液晶に印加される電圧の直流成分を相殺するための補償用信号を、前記書き込みステップと同期して前記書き込みステップにより選択される行の前記画素電極の次の行の画素電極に第１のコラムドライバが前記第１のデータライン及び前記第１のトランジスタを介して印加する補償ステップと、より構成されることを特徴とする液晶表示素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16751294A JP3582101B2 (ja) | 1994-06-28 | 1994-06-28 | 液晶表示装置と液晶表示素子の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16751294A JP3582101B2 (ja) | 1994-06-28 | 1994-06-28 | 液晶表示装置と液晶表示素子の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0815671A JPH0815671A (ja) | 1996-01-19 |
| JP3582101B2 true JP3582101B2 (ja) | 2004-10-27 |
Family
ID=15851065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16751294A Expired - Fee Related JP3582101B2 (ja) | 1994-06-28 | 1994-06-28 | 液晶表示装置と液晶表示素子の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3582101B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3406772B2 (ja) * | 1996-03-28 | 2003-05-12 | 株式会社東芝 | アクティブマトリクス型液晶表示装置 |
| US6069600A (en) * | 1996-03-28 | 2000-05-30 | Kabushiki Kaisha Toshiba | Active matrix type liquid crystal display |
| JPH1062811A (ja) * | 1996-08-20 | 1998-03-06 | Toshiba Corp | 液晶表示素子及び大型液晶表示素子並びに液晶表示素子の駆動方法 |
| KR100365500B1 (ko) | 2000-12-20 | 2002-12-18 | 엘지.필립스 엘시디 주식회사 | 도트 인버젼 방식의 액정 패널 구동 방법 및 그 장치 |
| KR102489595B1 (ko) * | 2017-12-15 | 2023-01-17 | 엘지디스플레이 주식회사 | 칩 온 필름 및 그를 포함하는 디스플레이 장치 |
| CN110910812B (zh) * | 2019-12-18 | 2023-04-14 | 福州京东方光电科技有限公司 | 一种显示面板的像素电压补偿方法及装置 |
-
1994
- 1994-06-28 JP JP16751294A patent/JP3582101B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0815671A (ja) | 1996-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7839374B2 (en) | Liquid crystal display device and method of driving the same | |
| JP3069930B2 (ja) | 液晶表示装置 | |
| US20130033417A1 (en) | Scan driver, display device having the same and method of driving a display device | |
| JPH0228873B2 (ja) | ||
| JPH10197894A (ja) | 液晶表示装置及び液晶表示装置の駆動方法 | |
| JP3147104B2 (ja) | アクティブマトリクス型液晶表示装置とその駆動方法 | |
| US20020140661A1 (en) | Method for driving active matrix type liquid crystal display | |
| JP2004029477A (ja) | 液晶表示装置の駆動方法及び液晶表示装置 | |
| JP2759108B2 (ja) | 液晶表示装置 | |
| KR20000062798A (ko) | 액정표시장치 및 그 구동방법 | |
| JP2542157B2 (ja) | 表示装置の駆動法 | |
| JP3582101B2 (ja) | 液晶表示装置と液晶表示素子の駆動方法 | |
| JP3705436B2 (ja) | 表示装置および表示方法、並びに、液晶駆動回路および液晶駆動方法 | |
| JP2678591B2 (ja) | 液晶表示装置の駆動方法 | |
| JPS61128292A (ja) | 能動マトリクス型表示パネルの駆動装置 | |
| US8400387B2 (en) | Liquid crystal display device | |
| JP2006251038A (ja) | 平面表示装置及び平面表示装置の駆動方法 | |
| JPH07333580A (ja) | 強誘電性液晶表示装置及び強誘電性液晶表示素子の駆動方法 | |
| JPH04333094A (ja) | 液晶表示装置 | |
| JP2857976B2 (ja) | 強誘電相を示す液晶表示装置及び液晶表示素子の駆動方法 | |
| JPH07334130A (ja) | 強誘電性液晶表示装置及び強誘電性液晶表示素子の駆動方法 | |
| JPS629322A (ja) | 液晶装置 | |
| JP2717014B2 (ja) | 表示装置の駆動方法 | |
| JPH06148676A (ja) | アクティブマトリクス基板 | |
| JPH10198313A (ja) | 液晶表示装置及び液晶駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040614 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040706 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040719 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |