JP2950061B2 - 液晶表示素子 - Google Patents
液晶表示素子Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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-
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- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133512—Light shielding layers, e.g. black matrix
Description
FT)を用いたアクティブマトリックス型液晶表示素子
に関する。
リックス型液晶表示素子の画素の等価回路である。ゲー
ト線13とドレイン線14の交点に薄膜トランジスタ
(TFT)19が接続され、TFTのソース電極は液晶
20及び蓄積容量21へ接続される。図6は図5に示し
た画素の構造例の断面図である。ガラス基板1上に多結
晶Si12,絶縁膜11,ゲート電極13を設け、ゲー
トの両側にドレイン電極14とソース電極15を設けて
TFTを形成している。さらにTFTに隣接して透明電
極b16,容量絶縁膜18,透明電極a17を設けて蓄
積容量21を形成している。蓄積容量のゲート線に接続
される電極に透明電極b16を用い、他方の電極を液晶
駆動用電極すなわち透明電極a17と共用することによ
り、高い開口率を確保できる。すなわち、蓄積容量21
を設けるために、光の透過を妨げることがない。
24を用いた逆スタガー型構造として知られているもの
で、最近の製品で用いられている。この場合は、蓄積容
量をゲート線に接続せず、独立した蓄積容量線22に接
続されている。蓄積容量線22は抵抗を下げる必要か
ら、光を透過しないクロム等の金属配線が用いられてい
る。
査が一順する間(フレーム周波数が60Hzならば1
6.7mSの間)、液晶に信号電荷を蓄積しておく必要
がある。しかし、TFTのリーク電流が大きく、液晶の
容量は0.2pF程度と小さいため、電荷を完全に保持
しきれない。そのため液晶と並列に接続される蓄積容量
が必要となる。この蓄積容量の追加は、画面のチラツキ
を防ぐためにも有用である。
た従来技術は、蓄積容量21がゲート線13に接続され
る。ゲート線は、TFTのスレッショルド電圧が2〜3
Vと高いことと、液晶に信号電圧を十分に与えるため
に、20V程度まで駆動する必要がある。蓄積容量を
0.4pF,水平画素数を1257(HDTV対応)と
すると、総容量は500pFとなる。垂直画素数を10
35,走査周波数を60Hzとすると、ゲート線は16
μS内に立ち上らなければならない。いまゲートパルス
を1μSとすると、駆動電流は10mA以上、ゲート線
の抵抗は2KΩ以下でなければならない。ゲート線幅を
4μm,長さを4cmとすると、2KΩ以下を得るため
には配線の総抵抗は0.2Ω/□よりも低くなければな
らない。
リコンTFTを用いた内蔵回路で実現しようとすると、
10mA以上の駆動電流を得るためには数100μm幅
のトランジスタが必要になる。さらに、ゲート電極に
0.2Ω/□以下のAl等の金属配線を用いなければな
らないため、プロセスが複雑になるという問題がある。
レイン線につながる。ゲート線の容量はTFTのゲート
容量のみであり、トータルで2.5pF程度であるか
ら、駆動電流は50μA以上、配線の層抵抗は40Ω/
□以下でよい。従って、TFT特性及び配線材料の制約
はほとんどなくなる。
動するのに必要な5V程度であるから、ゲート振幅の1
/4ですむ。従って、駆動TFTの寸法も小さくてよ
い。又、ドレイン線も0.8Ω/□以下の配線でよいか
ら選択の幅が広がる。しかし、蓄積容量線22に抵抗の
低い金属配線を用いなければならない。この配線は画素
の中を通るため、この部分が不透明になり、画素の開口
率を悪化させる。HDTV対応の画素寸法は30×30
μm2 程度であるから、蓄積容量線があると開口率を1
0%以上悪化させることになり大問題である。
は、液晶駆動用の第1の透明電極の下方に容量絶縁膜を
介して第2の透明電極が設けられ、第2の透明電極は遮
光金属膜に接続されている。
光金属膜に接続される。遮光金属膜は固定電位になって
いるので、蓄積容量はドレイン線のみにかかり、ゲート
線には付加されない。
る。図1は本発明の第1の実施例の画素部断面図であ
る。TFTのボディーとなる多結晶Si2上にシリサイ
ド又は高融点金属のゲート電極3が形成され、アルミニ
ウム又は高融点金属のドレイン線4が接続される。TF
T上にアルミニウムの遮光膜5が形成され、遮光膜上に
透明電極b6が形成されている。透明電極b上にシリコ
ン窒化膜あるいはタンタル酸化膜あるいはシリコン窒化
膜とタンタル酸化膜の多層膜よりなる容量絶縁膜8が設
けられ、その上に透明電極a7が形成される。透明電極
aはTFTのソース9に接続されている。
絶縁膜を介して透明電極bとの間に蓄積容量が形成され
る。容量絶縁膜に100nm厚のシリコン窒化膜を用
い、30×30μm2 の画素で透明電極aが24×24
μm2 、開口率64%の場合には、蓄積容量として0.
4pFが得られる。透明電極bはブラックマトリックス
と呼ばれるアルミニウム遮光膜5に接続される。遮光膜
の電位は通常グランドレベルに固定されている。
が直接接触するため、接続するためのコンタクト孔の開
口は不要である。さらに、従来例のように蓄積容量線を
必要としないため、製造プロセスが簡単になるばかりで
なく、開口率を悪化させることがない。
マトリックス)とTFTのソースの間に形成される。従
って、ゲート線の負荷容量は軽くなり、層抵抗が数Ω/
□のシリサイド配線が使えるため、ゲート線形成後に平
坦化のための高温リフロープロセスが使える等の利点が
ある。
で、蓄積容量の部分を示している。遮光膜5は透明電極
b6の上に形成することも可能である。このように遮光
膜と透明電極の形成順序を入れ替えることができるため
プロセスの自由度が増す。
FT以外の部分は光透過領域となるため、高開口率が確
保できる。30×30μm2 の画素でも、容易に50%
以上の開口率が得られる。
的構成は図1のものと同じであるが、この場合には、ド
レイン線4がTFTの活性領域、すなわちゲート電極3
を含む領域を被っている。これにより、TFTは遮光膜
5とドレイン線4により2重に光源から遮蔽される。光
の反射率の高いAlを用いた場合、完全な遮光性を得る
ためには単層の場合0.5μm以上の厚みが必要であ
る。このとき、Alの段差により、液晶面の平坦性が損
なわれる。この厚みは遮光を2重にすることにより、
0.25μm以下にすることが可能であり、平坦化に有
利となる。
画素寸法が小さくなり、ドレイン線と画素電極(透明電
極I)が接近するとカップリング容量が大きくなり、ド
レイン線の信号によって画素電極電位が変調を受け、階
調が得られなくなる。例えば、画素電極電位の変動を3
0mV以下に抑えようとすると、蓄積容量が0.2pF
の場合、カップリング容量は0.6fF以下でなければ
ならない。本発明の構造は、ドレイン線と画素電極が遮
光膜および容量電極によってシールドされるため、カッ
プリング容量を極めて小さくできる。従って、画素電極
を広げ開口率を大きくしても階調が低下することはな
い。
の下に蓄積容量電極を設け、蓄積容量電極と遮光膜(ブ
ラックマトリックス)を接続する構造を用いているの
で、以下に示す効果を有する。(a)開口率を犠牲にす
ることなく、大きな蓄積容量を得ることができる。
(b)蓄積容量はブラックマトリックスに接続されるた
め、蓄積容量配線が不要になる。(c)蓄積容量はゲー
ト線につながらないため、ゲート線の負荷が軽くなり、
シリサイド等のゲート配線が使える。(d)透明電極を
TFTより上層部に形成できるため、TFT形成に高温
プロセスが使え、高信頼性で高性能な特性が得られる。
(e)ブラックマトリックス形成後の素子表面の平坦性
に優れる。(f)ドレイン線と画素電極は遮光膜でシー
ルドされるため、カップリング容量が小さく、高階調が
実現できる。(g)透明電極をデバイスの上層部に形成
するため、TFT作製に高温プロセスが使え、高性能と
高信頼性が得られる。
Claims (1)
- 【請求項1】 薄膜トランジスタを用いたアクティブマ
トリックス型液晶表示素子において、前記薄膜トランジ
スタのソース(ドレイン)に接続された第1の透明電極
と第1の透明電極の下方に設けられた容量絶縁膜と容量
絶縁膜の下方に設けられた第2の透明電極と遮光金属膜
とを有し、前記第2の透明電極と遮光金属膜が直接接触
していることを特徴とする液晶表示素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30343492A JP2950061B2 (ja) | 1992-11-13 | 1992-11-13 | 液晶表示素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30343492A JP2950061B2 (ja) | 1992-11-13 | 1992-11-13 | 液晶表示素子 |
Publications (2)
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Family
ID=17920962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30343492A Expired - Lifetime JP2950061B2 (ja) | 1992-11-13 | 1992-11-13 | 液晶表示素子 |
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1992
- 1992-11-13 JP JP30343492A patent/JP2950061B2/ja not_active Expired - Lifetime
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