JP3113480B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JP3113480B2 JP3113480B2 JP33078593A JP33078593A JP3113480B2 JP 3113480 B2 JP3113480 B2 JP 3113480B2 JP 33078593 A JP33078593 A JP 33078593A JP 33078593 A JP33078593 A JP 33078593A JP 3113480 B2 JP3113480 B2 JP 3113480B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel electrode
- liquid crystal
- electrode
- image signal
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に関し、特
に各画素にスイッチング素子を設けたアクティブマトリ
ックス方式の液晶表示装置に関する。
に各画素にスイッチング素子を設けたアクティブマトリ
ックス方式の液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリックス方式の液晶表示
装置は、単純マトリックス方式と比べてコントラストが
高く、多階調表示特性に優れているため、カラー液晶表
示装置では欠かせない技術となっている。特に、スイッ
チング素子として薄膜トランジスタを使用したアクティ
ブマトリックス方式の液晶表示装置は、ＣＲＴと同等の
画質が得られるようになった。
装置は、単純マトリックス方式と比べてコントラストが
高く、多階調表示特性に優れているため、カラー液晶表
示装置では欠かせない技術となっている。特に、スイッ
チング素子として薄膜トランジスタを使用したアクティ
ブマトリックス方式の液晶表示装置は、ＣＲＴと同等の
画質が得られるようになった。
【０００３】以下、図面を参照しながら、従来の液晶表
示装置を説明する。図１１は、従来の液晶表示装置の一
画素の拡大図、図１２および図１３はそれぞれ図１１の
Ａ−Ａ’線およびＢ−Ｂ’線の断面図である。また、図
１４は図１１の等価回路図である。
示装置を説明する。図１１は、従来の液晶表示装置の一
画素の拡大図、図１２および図１３はそれぞれ図１１の
Ａ−Ａ’線およびＢ−Ｂ’線の断面図である。また、図
１４は図１１の等価回路図である。
【０００４】図１１、図１２、図１３、図１４におい
て、１５は金属膜よりなる走査信号配線およびこの走査
信号配線と同時に形成される薄膜トランジスタのゲート
電極（Ｇ）、１６は透明導電膜よりなる画像信号配線お
よび薄膜トランジスタ１８のソース（Ｓ）電極、１７は
透明導電膜よりなる画素電極および薄膜トランジスタ１
８のドレイン（Ｄ）電極、１８はトップゲート型の薄膜
トランジスタ、１９は薄膜トランジスタ１８の半導体
膜、２０は薄膜トランジスタ１８のチャネル部に入射す
る光を遮光するための遮光用金属膜、２１は絶縁膜、２
２は薄膜トランジスタ１８のゲート絶縁膜、２３は液晶
材料、２４は対向電極、２５、２６は透明ガラス基板、
ＣLCは画素電極１７と対向電極２４との間の液晶容量、
ＣS は画素電極１７と隣接する走査信号配線１５’との
間の付加容量である。
て、１５は金属膜よりなる走査信号配線およびこの走査
信号配線と同時に形成される薄膜トランジスタのゲート
電極（Ｇ）、１６は透明導電膜よりなる画像信号配線お
よび薄膜トランジスタ１８のソース（Ｓ）電極、１７は
透明導電膜よりなる画素電極および薄膜トランジスタ１
８のドレイン（Ｄ）電極、１８はトップゲート型の薄膜
トランジスタ、１９は薄膜トランジスタ１８の半導体
膜、２０は薄膜トランジスタ１８のチャネル部に入射す
る光を遮光するための遮光用金属膜、２１は絶縁膜、２
２は薄膜トランジスタ１８のゲート絶縁膜、２３は液晶
材料、２４は対向電極、２５、２６は透明ガラス基板、
ＣLCは画素電極１７と対向電極２４との間の液晶容量、
ＣS は画素電極１７と隣接する走査信号配線１５’との
間の付加容量である。
【０００５】このアクティブマトリックス方式の液晶表
示装置は、走査信号配線１５から供給される走査信号に
よってトップゲート型（スタガ構造）の薄膜トランジス
タ１８がスイッチングされ、画像信号配線１６の信号電
圧をドレイン（Ｄ）電極の延長である画素電極１７に印
加することにより、画素電極１７と対向電極２４との間
に保持された液晶材料に電圧を印加し、画像の表示を行
うものである。
示装置は、走査信号配線１５から供給される走査信号に
よってトップゲート型（スタガ構造）の薄膜トランジス
タ１８がスイッチングされ、画像信号配線１６の信号電
圧をドレイン（Ｄ）電極の延長である画素電極１７に印
加することにより、画素電極１７と対向電極２４との間
に保持された液晶材料に電圧を印加し、画像の表示を行
うものである。
【０００６】ここで付加容量ＣS は液晶材料２３に印加
する電圧を一定期間保持するための電荷保持用の容量で
ある。
する電圧を一定期間保持するための電荷保持用の容量で
ある。
【０００７】
【発明が解決しようとする課題】上述のような従来の液
晶表示装置では、図１５に示すように、画素電極１７に
パターンの欠落（図１５中の斜線部分）が発生した場
合、欠落部直上の液晶に充分な電圧が印加されず、表示
不良になるという問題があった。
晶表示装置では、図１５に示すように、画素電極１７に
パターンの欠落（図１５中の斜線部分）が発生した場
合、欠落部直上の液晶に充分な電圧が印加されず、表示
不良になるという問題があった。
【０００８】また、従来の液晶表示装置では、図１２に
示すように、画素電極１７と隣接する画素電極１７’が
絶縁膜２１とゲート絶縁膜２２にはさまれた同じレベル
の層であるため、この両者が短絡しないように、両者間
に充分な間隔Ｌ２を設ける必要があり、このため画素電
極１７を充分大きくすることができず、その結果開口率
が低下するという問題があった。特に、小型・高精細の
液晶表示装置では、その影響が顕著であった。
示すように、画素電極１７と隣接する画素電極１７’が
絶縁膜２１とゲート絶縁膜２２にはさまれた同じレベル
の層であるため、この両者が短絡しないように、両者間
に充分な間隔Ｌ２を設ける必要があり、このため画素電
極１７を充分大きくすることができず、その結果開口率
が低下するという問題があった。特に、小型・高精細の
液晶表示装置では、その影響が顕著であった。
【０００９】また、従来の液晶表示装置では、隣接する
走査信号配線１５’が薄膜トランジスタ１８のゲート電
極（Ｇ）と同時に形成されるため、この隣接する走査信
号配線１５’は遮光性の金属膜で形成せざるを得ず、そ
の結果付加容量ＣS 部は光が透過しない構造になり、こ
の付加容量ＣS 部の面積も液晶表示装置の開口率を低下
させていた。
走査信号配線１５’が薄膜トランジスタ１８のゲート電
極（Ｇ）と同時に形成されるため、この隣接する走査信
号配線１５’は遮光性の金属膜で形成せざるを得ず、そ
の結果付加容量ＣS 部は光が透過しない構造になり、こ
の付加容量ＣS 部の面積も液晶表示装置の開口率を低下
させていた。
【００１０】さらに、図１３に示すように、画素電極１
７と画像信号配線１６も絶縁膜２１とゲート絶縁膜２２
にはさまれた同じレベルの層であるため、両者間に充分
な間隔Ｌ１を設ける必要があり、このために液晶表示装
置の開口率が低下するという問題もあった。
７と画像信号配線１６も絶縁膜２１とゲート絶縁膜２２
にはさまれた同じレベルの層であるため、両者間に充分
な間隔Ｌ１を設ける必要があり、このために液晶表示装
置の開口率が低下するという問題もあった。
【００１１】すなわち、従来の液晶表示装置では、画素
電極１７の光が透過可能な領域は、図１６のＰ１で示す
領域にしかなく、開口率が小さいものであった。
電極１７の光が透過可能な領域は、図１６のＰ１で示す
領域にしかなく、開口率が小さいものであった。
【００１２】さらに、従来の液晶表示装置では、画素の
スイッチング素子としてトップゲート型（スタガ構造）
の薄膜トランジスタを使用しているために、遮光用金属
膜２０、ソース・ドレイン電極１６、１７、ゲート電極
１５の３層の金属層が絶縁膜を介して必要となるため、
製造プロセスが煩雑になり、製造歩留りの低下、製造コ
ストの上昇が問題になっている。
スイッチング素子としてトップゲート型（スタガ構造）
の薄膜トランジスタを使用しているために、遮光用金属
膜２０、ソース・ドレイン電極１６、１７、ゲート電極
１５の３層の金属層が絶縁膜を介して必要となるため、
製造プロセスが煩雑になり、製造歩留りの低下、製造コ
ストの上昇が問題になっている。
【００１３】
【課題を解決するための手段】本発明は、上記欠点に鑑
みてなされたものであり、請求項１に記載した発明の特
徴とするところは、複数の画像信号配線と、複数の走査
信号配線とを交差して設け、この画像信号配線と走査信
号配線との各交点に画素電極とこの画素電極に画像信号
を供給するスイッチング素子とをマトリックス状に設
け、前記画素電極とこの画素電極に対向して設けられた
対向電極との間に液晶材料が保持されている液晶表示装
置において、前記画素電極を、絶縁膜を介して上層画素
電極と下層画素電極で形成し、前記下層画素電極が前記
上層画素電極に比べて走査信号線側に張り出している点
にある。また、請求項２に記載した発明の特徴とすると
ころは、画素電極を、絶縁膜を介して上層画素電極と下
層画素電極で形成し、前記下層画素電極が前記上層画素
電極に比べて前記画像信号配線側に張り出している点に
ある。
みてなされたものであり、請求項１に記載した発明の特
徴とするところは、複数の画像信号配線と、複数の走査
信号配線とを交差して設け、この画像信号配線と走査信
号配線との各交点に画素電極とこの画素電極に画像信号
を供給するスイッチング素子とをマトリックス状に設
け、前記画素電極とこの画素電極に対向して設けられた
対向電極との間に液晶材料が保持されている液晶表示装
置において、前記画素電極を、絶縁膜を介して上層画素
電極と下層画素電極で形成し、前記下層画素電極が前記
上層画素電極に比べて走査信号線側に張り出している点
にある。また、請求項２に記載した発明の特徴とすると
ころは、画素電極を、絶縁膜を介して上層画素電極と下
層画素電極で形成し、前記下層画素電極が前記上層画素
電極に比べて前記画像信号配線側に張り出している点に
ある。
【００１４】
【作用】請求項１に記載した発明では、上層画素電極と
下層画素電極のいずれか一方に、パターンの欠落などが
発生しても表示不良にならないとともに、下層画素電極
と隣接する上層画素電極との間隔を小さくでき、画素部
の開口率を向上させることができる。請求項２に記載し
た発明では、下層画素電極と画像信号配線との間隔を小
さくでき、画素部の開口率を向上させることができる。
下層画素電極のいずれか一方に、パターンの欠落などが
発生しても表示不良にならないとともに、下層画素電極
と隣接する上層画素電極との間隔を小さくでき、画素部
の開口率を向上させることができる。請求項２に記載し
た発明では、下層画素電極と画像信号配線との間隔を小
さくでき、画素部の開口率を向上させることができる。
【００１５】
【実施例】以下、本件発明の実施例を添付図面に基づき
詳細に説明する。まず、請求項１に記載した発明の実施
例を図１ないし図４に基づいて説明する。図２は図１の
Ａ−Ａ’線断面図、図３は図１のＢ−Ｂ’線断面図、図
４は図１のＣ−Ｃ’線断面図である。図１ないし図４に
おいて、１は走査信号配線、２は画像信号配線、３は上
層画素電極、４は下層画素電極、５は薄膜トランジスタ
から成るスイッチング素子、９は保護膜、１０は液晶材
料、１１は対向電極、１２、１３は透明ガラス基板であ
る。
詳細に説明する。まず、請求項１に記載した発明の実施
例を図１ないし図４に基づいて説明する。図２は図１の
Ａ−Ａ’線断面図、図３は図１のＢ−Ｂ’線断面図、図
４は図１のＣ−Ｃ’線断面図である。図１ないし図４に
おいて、１は走査信号配線、２は画像信号配線、３は上
層画素電極、４は下層画素電極、５は薄膜トランジスタ
から成るスイッチング素子、９は保護膜、１０は液晶材
料、１１は対向電極、１２、１３は透明ガラス基板であ
る。
【００１６】走査信号配線１と画像信号配線２はそれぞ
れ複数設けられており、この走査信号配線１と画像信号
配線２の各交点に画素電極３、４およびスイッチング素
子５が設けられている。
れ複数設けられており、この走査信号配線１と画像信号
配線２の各交点に画素電極３、４およびスイッチング素
子５が設けられている。
【００１７】スイッチング素子５は、走査信号配線１に
連続して形成されたゲート電極（Ｇ）、ゲート絶縁膜
８、チャネル部となる半導体膜６、画像信号配線２に連
続して形成されたソース電極（Ｓ）、上層画素電極３に
連続して形成されたドレイン電極（Ｄ）で構成される。
連続して形成されたゲート電極（Ｇ）、ゲート絶縁膜
８、チャネル部となる半導体膜６、画像信号配線２に連
続して形成されたソース電極（Ｓ）、上層画素電極３に
連続して形成されたドレイン電極（Ｄ）で構成される。
【００１８】走査信号線１およびゲート電極（Ｇ）は、
アルミニム（Ａｌ）やタンタル（Ｔａ）などの金属薄膜
で形成される。ゲート絶縁膜８は、窒化シリコン（Ｓｉ
Ｎｘ）や酸化タンタル（ＴａＯ）などで形成される。半
導体膜６はアモルファスシリコン膜などで形成される。
画像信号配線２およびソース電極（Ｓ）はＩＴＯなどの
透明導電膜で形成される。上層画素電極３およびドレイ
ン電極（Ｄ）もＩＴＯなどの透明導電膜で形成される。
アルミニム（Ａｌ）やタンタル（Ｔａ）などの金属薄膜
で形成される。ゲート絶縁膜８は、窒化シリコン（Ｓｉ
Ｎｘ）や酸化タンタル（ＴａＯ）などで形成される。半
導体膜６はアモルファスシリコン膜などで形成される。
画像信号配線２およびソース電極（Ｓ）はＩＴＯなどの
透明導電膜で形成される。上層画素電極３およびドレイ
ン電極（Ｄ）もＩＴＯなどの透明導電膜で形成される。
【００１９】この液晶表示装置では、画素電極が、絶縁
膜８を介して上層画素電極３と下層画素電極４の２層構
造に形成されている。上層画素電極３と隣接する走査信
号配線１’との間で、液晶材料１０に印加する電圧を一
定期間保持するための付加容量ＣS が、上層画素電極３
と対向電極１１との間で液晶容量ＣLC1 が、下層画素電
極４と対向電極１１との間で液晶容量ＣLC2 が、上層画
素電極３と下層画素電極４との間の重なり容量Ｃａがそ
れぞれ形成され、画素の等価回路は図５となる。この場
合、上層画素電極３と下層画素電極４がゲート絶縁膜８
を介して大きな面積で重なっているため、液晶容量Ｃ
LC2 に比べて上下画素電極３、４間の重なり容量Ｃａが
大幅に大きくなり、画素の等価回路は図６の等価回路と
みなすことができる。その結果、下層画素電極４も上層
画素電極３と同じ働きをすることになり、図７に示すよ
うに、上層画素電極３または下層画素電極４のパターン
の一部に欠落が発生しても、表示不良にはならない。
膜８を介して上層画素電極３と下層画素電極４の２層構
造に形成されている。上層画素電極３と隣接する走査信
号配線１’との間で、液晶材料１０に印加する電圧を一
定期間保持するための付加容量ＣS が、上層画素電極３
と対向電極１１との間で液晶容量ＣLC1 が、下層画素電
極４と対向電極１１との間で液晶容量ＣLC2 が、上層画
素電極３と下層画素電極４との間の重なり容量Ｃａがそ
れぞれ形成され、画素の等価回路は図５となる。この場
合、上層画素電極３と下層画素電極４がゲート絶縁膜８
を介して大きな面積で重なっているため、液晶容量Ｃ
LC2 に比べて上下画素電極３、４間の重なり容量Ｃａが
大幅に大きくなり、画素の等価回路は図６の等価回路と
みなすことができる。その結果、下層画素電極４も上層
画素電極３と同じ働きをすることになり、図７に示すよ
うに、上層画素電極３または下層画素電極４のパターン
の一部に欠落が発生しても、表示不良にはならない。
【００２０】なお、この液晶表示装置では、逆スタガ型
の薄膜トランジスタ５によりスイッチングされ、画像信
号配線２の信号電圧をドレイン電極（Ｄ）の延長である
上層画素電極３および下層画素電極４に印加することに
より、上層画素電極３および下層画素電極４と対向電極
１１との間に保持された液晶材料１０に電圧を印加し、
画像の表示を行う。
の薄膜トランジスタ５によりスイッチングされ、画像信
号配線２の信号電圧をドレイン電極（Ｄ）の延長である
上層画素電極３および下層画素電極４に印加することに
より、上層画素電極３および下層画素電極４と対向電極
１１との間に保持された液晶材料１０に電圧を印加し、
画像の表示を行う。
【００２１】絶縁膜８を介して上層画素電極３と下層画
素電極４で画素電極を形成し、下層画素電極４を上層画
素電極３に比べて走査信号配線１側に張り出して形成し
ている。
素電極４で画素電極を形成し、下層画素電極４を上層画
素電極３に比べて走査信号配線１側に張り出して形成し
ている。
【００２２】上層画素電極３と下層画素電極４は、隣接
する走査信号配線１’側では上層画素電極３が下層画素
電極４よりも大きく張り出して形成されるが、走査信号
配線１側では下層画素電極４が上層画素電極３よりも張
り出して形成されている。上層画素電極３と隣接する上
層画素電極３”は同じレベルの層であるため、従来装置
と同等の間隔が必要であるが、隣接する上層画素電極
３”と下層画素電極４はゲート絶縁膜８を介して配置さ
れるため、画素を平面視した場合の隣接する上層画素電
極３”と下層画素電極４の間隔を従来装置の１／３以下
にすることができる。
する走査信号配線１’側では上層画素電極３が下層画素
電極４よりも大きく張り出して形成されるが、走査信号
配線１側では下層画素電極４が上層画素電極３よりも張
り出して形成されている。上層画素電極３と隣接する上
層画素電極３”は同じレベルの層であるため、従来装置
と同等の間隔が必要であるが、隣接する上層画素電極
３”と下層画素電極４はゲート絶縁膜８を介して配置さ
れるため、画素を平面視した場合の隣接する上層画素電
極３”と下層画素電極４の間隔を従来装置の１／３以下
にすることができる。
【００２３】走査信号配線１側で張り出した下層画素電
極４と対向電極１１との間で液晶容量ＣLC2 （図４）
が、上層画素電極３と下層画素電極４との間の重なり容
量Ｃａがそれぞれ形成され、画素の等価回路は図５とな
る。この場合、上層画素電極３と下層画素電極４がゲー
ト絶縁膜８を介して大きな面積で重なっているため、液
晶容量ＣLC2 に比べ上下画素電極３、４間の重なり容量
Ｃａが大幅に大きくなり、画素の等価回路は図６の等価
回路とみなすことができる。その結果、下層画素電極４
も上層画素電極３と同じ働きをすることになり、走査信
号配線１側で下層画素電極４が上層画素電極３よりも張
り出して形成されている部分（図８に示すＰ２部分）で
は実質的に画素電極の面積が拡大されたことになる。
極４と対向電極１１との間で液晶容量ＣLC2 （図４）
が、上層画素電極３と下層画素電極４との間の重なり容
量Ｃａがそれぞれ形成され、画素の等価回路は図５とな
る。この場合、上層画素電極３と下層画素電極４がゲー
ト絶縁膜８を介して大きな面積で重なっているため、液
晶容量ＣLC2 に比べ上下画素電極３、４間の重なり容量
Ｃａが大幅に大きくなり、画素の等価回路は図６の等価
回路とみなすことができる。その結果、下層画素電極４
も上層画素電極３と同じ働きをすることになり、走査信
号配線１側で下層画素電極４が上層画素電極３よりも張
り出して形成されている部分（図８に示すＰ２部分）で
は実質的に画素電極の面積が拡大されたことになる。
【００２４】次に、請求項１に記載した発明の他の実施
例を図１および図２に基づいて説明する。なお、図２は
図１のＡ−Ａ’線断面図である。この実施例では、隣接
する走査信号配線１’から下層画素電極４側に張り出し
た透明導電膜から成る付加容量用電極７を設け、この付
加容量用電極７と上層画素電極３とで付加容量ＣSを形
成する。この場合、隣接する走査信号配線１’は、ゲー
ト電極Ｇと同時に金属薄膜で形成されるが、この隣接す
る走査信号配線１’と別に、下層画素電極４側に張り出
した付加容量用電極７が形成されることから、隣接する
走査信号配線１’は従来装置に比較して細幅に形成で
き、しかも付加容量用電極７は透明導電膜で形成される
ことから、この付加容量用電極７によって上層画素電極
３を透過する光が遮られることはない。もって、図８に
示すＰ３部分も画素の一部となり、画素の開口率が向上
する。
例を図１および図２に基づいて説明する。なお、図２は
図１のＡ−Ａ’線断面図である。この実施例では、隣接
する走査信号配線１’から下層画素電極４側に張り出し
た透明導電膜から成る付加容量用電極７を設け、この付
加容量用電極７と上層画素電極３とで付加容量ＣSを形
成する。この場合、隣接する走査信号配線１’は、ゲー
ト電極Ｇと同時に金属薄膜で形成されるが、この隣接す
る走査信号配線１’と別に、下層画素電極４側に張り出
した付加容量用電極７が形成されることから、隣接する
走査信号配線１’は従来装置に比較して細幅に形成で
き、しかも付加容量用電極７は透明導電膜で形成される
ことから、この付加容量用電極７によって上層画素電極
３を透過する光が遮られることはない。もって、図８に
示すＰ３部分も画素の一部となり、画素の開口率が向上
する。
【００２５】次に、請求項２に記載した発明の実施例を
図１および図３に基づいて説明する。なお、図３は図１
のＢ−Ｂ’線断面図である。この請求項２に記載した発
明も請求項１に記載した発明と大部分は同じであるが、
請求項２に記載した発明では、下層画素電極４が上層画
素電極３に比べて画像信号配線２側に張り出して形成さ
れている。上層画素電極３と画像信号配線２は、同じレ
ベルの層であるために、所定の間隔を持って形成しなけ
ればならないが、下層画素電極４と画像信号配線２は異
なるレベルの層であるために、画素を平面視した場合の
下層画素電極４と画像信号配線２及び隣接する画像信号
配線２’は従来装置に比較して１／３以下の間隔にする
ことができる。
図１および図３に基づいて説明する。なお、図３は図１
のＢ−Ｂ’線断面図である。この請求項２に記載した発
明も請求項１に記載した発明と大部分は同じであるが、
請求項２に記載した発明では、下層画素電極４が上層画
素電極３に比べて画像信号配線２側に張り出して形成さ
れている。上層画素電極３と画像信号配線２は、同じレ
ベルの層であるために、所定の間隔を持って形成しなけ
ればならないが、下層画素電極４と画像信号配線２は異
なるレベルの層であるために、画素を平面視した場合の
下層画素電極４と画像信号配線２及び隣接する画像信号
配線２’は従来装置に比較して１／３以下の間隔にする
ことができる。
【００２６】上述のように、下層画素電極４も上層画素
電極３と同じ働きをすることになり、画像信号配線２、
２’で下層画素電極４が上層画素電極３よりも張り出し
て形成されている部分（図８に示すＰ４部分）では実質
的に画素電極の面積が拡大されたことになる。
電極３と同じ働きをすることになり、画像信号配線２、
２’で下層画素電極４が上層画素電極３よりも張り出し
て形成されている部分（図８に示すＰ４部分）では実質
的に画素電極の面積が拡大されたことになる。
【００２７】図８に、上層画素電極３および下層画素電
極４を組み合わせた場合の光透過可能領域を示す。図８
中、Ｐ２は走査信号配線１側で下層画素電極４を上層画
素電極３よりも張り出して形成したことによって、図１
６に示す従来装置の画素電極における光透過可能領域Ｐ
１よりも光透過可能領域が大きくなった領域である。す
なわち、Ｐ２は請求項２に記載した発明によって開口率
が向上する領域である。また、図８中、Ｐ３は隣接する
走査信号配線１’から下層画素電極４側に張り出した透
明導電膜から成る付加容量用電極７を設けたことによっ
て、図１６に示す従来装置の画素電極における光透過可
能領域Ｐ１よりも光透過可能領域が大きくなった領域で
ある。すなわち、Ｐ３は請求項３に記載した発明によっ
て開口率が向上する領域である。さらに、図８中、Ｐ４
は下層画素電極４を上層画素電極３に比べて画像信号配
線２、２’側に張り出して設けたことによって、図１６
に示す従来装置の画素電極における光透過可能領域Ｐ１
よりも光透過可能領域が大きくなった領域である。すな
わち、Ｐ４は請求項４に記載した発明によって開口率が
向上する領域である。この場合、画像信号配線２又は隣
接する画像信号配線２’のいずれか一方側のみに、下層
画素電極４を張り出すだけでもよい。
極４を組み合わせた場合の光透過可能領域を示す。図８
中、Ｐ２は走査信号配線１側で下層画素電極４を上層画
素電極３よりも張り出して形成したことによって、図１
６に示す従来装置の画素電極における光透過可能領域Ｐ
１よりも光透過可能領域が大きくなった領域である。す
なわち、Ｐ２は請求項２に記載した発明によって開口率
が向上する領域である。また、図８中、Ｐ３は隣接する
走査信号配線１’から下層画素電極４側に張り出した透
明導電膜から成る付加容量用電極７を設けたことによっ
て、図１６に示す従来装置の画素電極における光透過可
能領域Ｐ１よりも光透過可能領域が大きくなった領域で
ある。すなわち、Ｐ３は請求項３に記載した発明によっ
て開口率が向上する領域である。さらに、図８中、Ｐ４
は下層画素電極４を上層画素電極３に比べて画像信号配
線２、２’側に張り出して設けたことによって、図１６
に示す従来装置の画素電極における光透過可能領域Ｐ１
よりも光透過可能領域が大きくなった領域である。すな
わち、Ｐ４は請求項４に記載した発明によって開口率が
向上する領域である。この場合、画像信号配線２又は隣
接する画像信号配線２’のいずれか一方側のみに、下層
画素電極４を張り出すだけでもよい。
【００２８】走査信号配線１側で下層画素電極４を上層
画素電極３よりも張り出して形成すると共に、隣接する
走査信号配線１’から下層画素電極４側に張り出した透
明導電膜から成る付加容量用電極７を設け、さらに下層
画素電極４を上層画素電極３に比べて画像信号配線２、
２’側に張り出して設けた場合、従来の構造に比較して
約１．５倍の開口率が得られた。
画素電極３よりも張り出して形成すると共に、隣接する
走査信号配線１’から下層画素電極４側に張り出した透
明導電膜から成る付加容量用電極７を設け、さらに下層
画素電極４を上層画素電極３に比べて画像信号配線２、
２’側に張り出して設けた場合、従来の構造に比較して
約１．５倍の開口率が得られた。
【００２９】図９は他の実施例を示す一画素の拡大図で
あり、図１０は図９のＡ−Ａ’線断面図である。ゲート
絶縁膜８に上層画素電極３と下層画素電極４を接続する
ためのコンタクトホール１４が形成されている点で図１
に示す装置と異なるが、この図９に示す他の実施例でも
等価回路図は図６のようになり、図１に示す装置と同様
の効果が得られることは明かである。
あり、図１０は図９のＡ−Ａ’線断面図である。ゲート
絶縁膜８に上層画素電極３と下層画素電極４を接続する
ためのコンタクトホール１４が形成されている点で図１
に示す装置と異なるが、この図９に示す他の実施例でも
等価回路図は図６のようになり、図１に示す装置と同様
の効果が得られることは明かである。
【００３０】上記液晶表示装置では、スイッチング素子
５がゲート絶縁膜８により分離されたソース・ドレイン
電極（Ｓ、Ｄ）とゲート電極（Ｇ）の２層の電極よりな
る逆スタガ型の薄膜トランジスタを形成し、画素電極も
ゲート絶縁膜８により分離された上層画素電極３と下層
画素電極４よりなる２層構造の画素電極を形成する。こ
の薄膜トランジスタ５のソース電極（Ｓ）、画像信号配
線２、薄膜トランジスタ５のドレイン電極（Ｄ）、およ
び上層画素電極３は、保護膜９とゲートで絶縁膜８には
さまれた同じレベルにあり、同一の透明導電膜のパター
ニングにより形成される。また薄膜トランジスタ５のゲ
ート電極（Ｇ）、走査信号配線１、付加容量用電極７、
および下層画素電極４は、ゲート絶縁膜８と透明ガラス
基板１３にはさまれた同じレベルにあり、付加容量用電
極７と下層画素電極４は同一の透明導電膜のパターニン
グにより形成される。
５がゲート絶縁膜８により分離されたソース・ドレイン
電極（Ｓ、Ｄ）とゲート電極（Ｇ）の２層の電極よりな
る逆スタガ型の薄膜トランジスタを形成し、画素電極も
ゲート絶縁膜８により分離された上層画素電極３と下層
画素電極４よりなる２層構造の画素電極を形成する。こ
の薄膜トランジスタ５のソース電極（Ｓ）、画像信号配
線２、薄膜トランジスタ５のドレイン電極（Ｄ）、およ
び上層画素電極３は、保護膜９とゲートで絶縁膜８には
さまれた同じレベルにあり、同一の透明導電膜のパター
ニングにより形成される。また薄膜トランジスタ５のゲ
ート電極（Ｇ）、走査信号配線１、付加容量用電極７、
および下層画素電極４は、ゲート絶縁膜８と透明ガラス
基板１３にはさまれた同じレベルにあり、付加容量用電
極７と下層画素電極４は同一の透明導電膜のパターニン
グにより形成される。
【００３１】
【発明の効果】以上のように、請求項１に記載した液晶
表示装置によれば、画素電極を、絶縁膜を介して上層画
素電極と下層画素電極で形成したことから、上層画素電
極と下層画素電極のいずれか一方に、パターンの欠落な
どが発生しても表示不良にならないとともに、画素電極
を、絶縁膜を介して上層画素電極と下層画素電極で形成
し、この上層画素電極が下層画素電極に比べて隣接する
走査信号配線側に張り出していることから、上層画素電
極と隣接する下層画素電極との間隔を従来構造の１／３
以下の間隔にでき、もって画素部の開口率を向上させる
ことができる。また、請求項２に記載した液晶表示装置
によれば、画素電極を、絶縁膜を介して上層画素電極と
下層画素電極で形成し、この下層画素電極が上層画素電
極に比べて画像信号配線側に張り出していることから、
下層画素電極と画像信号配線との間隔を従来構造の１／
３以下の間隔にでき、もって画素部の開口率を向上させ
ることができる。
表示装置によれば、画素電極を、絶縁膜を介して上層画
素電極と下層画素電極で形成したことから、上層画素電
極と下層画素電極のいずれか一方に、パターンの欠落な
どが発生しても表示不良にならないとともに、画素電極
を、絶縁膜を介して上層画素電極と下層画素電極で形成
し、この上層画素電極が下層画素電極に比べて隣接する
走査信号配線側に張り出していることから、上層画素電
極と隣接する下層画素電極との間隔を従来構造の１／３
以下の間隔にでき、もって画素部の開口率を向上させる
ことができる。また、請求項２に記載した液晶表示装置
によれば、画素電極を、絶縁膜を介して上層画素電極と
下層画素電極で形成し、この下層画素電極が上層画素電
極に比べて画像信号配線側に張り出していることから、
下層画素電極と画像信号配線との間隔を従来構造の１／
３以下の間隔にでき、もって画素部の開口率を向上させ
ることができる。
【図１】本発明の実施例の一画素の拡大図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】図１のＢ−Ｂ’線断面図である。
【図４】図１のＣ−Ｃ’線断面図である。
【図５】図１に示す装置の等価回路図である。
【図６】図１に示す装置の等価回路図である。
【図７】本発明の実施例における画素電極の欠落状態を
示す図である。
示す図である。
【図８】図１の光透過可能な画素電極領域の説明図であ
る。
る。
【図９】本発明の他の実施例の一画素の拡大図である。
【図１０】図９のＡ−Ａ’線断面図である。
【図１１】従来の液晶表示装置の一画素の拡大図であ
る。
る。
【図１２】図１１のＡ−Ａ’線断面図である。
【図１３】図１１のＢ−Ｂ’線断面図である。
【図１４】図１１に示す装置の等価回路図である。
【図１５】従来の液晶表示装置における画素電極の欠落
状態を示す図である。
状態を示す図である。
【図１６】図１１に示す装置の画素電極における光透過
可能領域の説明図である。
可能領域の説明図である。
１、１５・・・走査信号配線およびゲート電極、２、１
６・・・画像信号配線およびソース電極、３・・・上層
画素電極およびドレイン電極、４・・・下層画素電極、
５・・・逆スタガ型の薄膜トランジスタ、６、１９・・
・半導体膜、７・・・透明導電膜、８、２２・・・ゲー
ト絶縁膜、９・・・保護膜、１０、２３・・・液晶材
料、１１、２４・・・対向電極、１２、１３、２５、２
６・・・透明ガラス基板、１４・・・コンタクトホー
ル、ＣLC、ＣLC1 、ＣLC2 ・・・液晶容量、ＣS ・・・
付加容量、Ｃａ・・・上下画素電極間容量、１７・・・
画素電極およびドレイン電極、１８・・・トップゲート
型の薄膜トランジスタ、２０・・・遮光金属電極、２１
・・・絶縁膜
６・・・画像信号配線およびソース電極、３・・・上層
画素電極およびドレイン電極、４・・・下層画素電極、
５・・・逆スタガ型の薄膜トランジスタ、６、１９・・
・半導体膜、７・・・透明導電膜、８、２２・・・ゲー
ト絶縁膜、９・・・保護膜、１０、２３・・・液晶材
料、１１、２４・・・対向電極、１２、１３、２５、２
６・・・透明ガラス基板、１４・・・コンタクトホー
ル、ＣLC、ＣLC1 、ＣLC2 ・・・液晶容量、ＣS ・・・
付加容量、Ｃａ・・・上下画素電極間容量、１７・・・
画素電極およびドレイン電極、１８・・・トップゲート
型の薄膜トランジスタ、２０・・・遮光金属電極、２１
・・・絶縁膜
フロントページの続き (56)参考文献 特開 平２−250038（ＪＰ，Ａ) 特開 昭60−95481（ＪＰ，Ａ) 特開 昭63−121886（ＪＰ，Ａ) 特開 平２−245741（ＪＰ，Ａ) 特開 平２−245742（ＪＰ，Ａ) 特開 平４−335617（ＪＰ，Ａ) 特開 平４−133035（ＪＰ，Ａ) 特開 昭61−184517（ＪＰ，Ａ) 特開 平４−415（ＪＰ，Ａ) 特開 平２−153325（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1343
Claims (2)
- 【請求項１】 複数の画像信号配線と、複数の走査信号
配線とを交差して設け、この画像信号配線と走査信号配
線との各交点に画素電極とこの画素電極に画像信号を供
給するスイッチング素子とをマトリックス状に設け、前
記画素電極とこの画素電極に対向して設けられた対向電
極との間に液晶材料が保持されている液晶表示装置にお
いて、前記画素電極を、絶縁膜を介して上層画素電極と
下層画素電極で形成し、前記下層画素電極が前記上層画
素電極に比べて走査信号配線側に張り出していることを
特徴とする液晶表示装置。 - 【請求項２】 複数の画像信号配線と、複数の走査信号
配線とを交差して設け、この画像信号配線と走査信号配
線との各交点に画素電極とこの画素電極に画像信号を供
給するスイッチング素子とをマトリックス状に設け、前
記画素電極とこの画素電極に対向して設けられた対向電
極との間に液晶材料が保持されている液晶表示装置にお
いて、前記画素電極を、絶縁膜を介して上層画素電極と
下層画素電極で形成し、前記下層画素電極が前記上層画
素電極に比べて前記画像信号配線側に張り出しているこ
とを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33078593A JP3113480B2 (ja) | 1993-12-27 | 1993-12-27 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33078593A JP3113480B2 (ja) | 1993-12-27 | 1993-12-27 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07191337A JPH07191337A (ja) | 1995-07-28 |
| JP3113480B2 true JP3113480B2 (ja) | 2000-11-27 |
Family
ID=18236525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33078593A Expired - Fee Related JP3113480B2 (ja) | 1993-12-27 | 1993-12-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113480B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542300B1 (ko) * | 1998-06-22 | 2006-04-12 | 비오이 하이디스 테크놀로지 주식회사 | 액정 표시 장치 |
| JP2003017563A (ja) * | 2001-07-04 | 2003-01-17 | Advanced Display Inc | 半導体装置および半導体装置の製法 |
| JP2007258726A (ja) * | 2007-03-29 | 2007-10-04 | Advanced Display Inc | アクティブマトリクス基板のコンタクトホール形成方法 |
| KR102038633B1 (ko) * | 2012-11-13 | 2019-10-30 | 삼성전자주식회사 | 디스플레이 장치의 구동 소자 및 그 제조 방법 |
-
1993
- 1993-12-27 JP JP33078593A patent/JP3113480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07191337A (ja) | 1995-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2907629B2 (ja) | 液晶表示パネル | |
| US6067131A (en) | Transmissive display device having two reflection metallic layers of differing reflectances | |
| US5923390A (en) | Liquid crystal display with high aperture ratio and method for manufacturing the same | |
| KR101269002B1 (ko) | 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법 | |
| US5182620A (en) | Active matrix display device | |
| US6259200B1 (en) | Active-matrix display apparatus | |
| US5844641A (en) | Liquid crystal display device having storage capacitors and additional opaque electrodes | |
| US7626646B2 (en) | Substrate for display device and display device equipped therewith | |
| US20100025689A1 (en) | Thin film transisitor array panel and manufacturing tmethod thereof | |
| US20130153906A1 (en) | Thin film transistor array panel having improved storage capacitance and manufacturing method thereof | |
| JP2760462B2 (ja) | アクティブマトリクス基板 | |
| JPH1010548A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JP2000330132A (ja) | アクティブマトリクス型表示装置 | |
| JP2000227611A (ja) | 液晶表示装置とその製造方法 | |
| US20060157705A1 (en) | Thin film transistor array panel | |
| JPH10319431A (ja) | 薄膜トランジスタアレイ基板 | |
| US8089574B2 (en) | Active matrix substrate, display, and television receiver | |
| US20040125262A1 (en) | Array substrate and liquid crystal display device including the same | |
| JP3127619B2 (ja) | アクティブマトリクス基板 | |
| KR19990023506A (ko) | 액정표시장치 | |
| JPH0483232A (ja) | マトリクス形表示装置 | |
| KR100482167B1 (ko) | 액정표시장치및그제조방법 | |
| JPH04326329A (ja) | 液晶表示装置およびその製造方法 | |
| JPH10253988A (ja) | 液晶表示装置 | |
| JP3113480B2 (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070922 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |