JPH0823640B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0823640B2 JPH0823640B2 JP61215418A JP21541886A JPH0823640B2 JP H0823640 B2 JPH0823640 B2 JP H0823640B2 JP 61215418 A JP61215418 A JP 61215418A JP 21541886 A JP21541886 A JP 21541886A JP H0823640 B2 JPH0823640 B2 JP H0823640B2
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- JP
- Japan
- Prior art keywords
- liquid crystal
- pixel electrode
- thin film
- gate
- tft
- Prior art date
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Liquid Crystal (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリクスパネルの構造に関す
る。
る。
従来アクティブマトリクスパネルの構造は“日経エレ
クトロニクス 1984年９月10日号No.351 P.211〜240"に
示されるようなものであった。第２図はアクティブマト
リクスパネルの画素部分の平面図の例である。22はポリ
シリコンまたはアモルファスシリコンの薄膜でTFTのチ
ャネル部及びソース・ドレイン電極を形成している。24
はポリシリコンや金属からなる薄膜でTFTのゲート電極
及び走査線を形成している。26は画素電極、27はデータ
線である。
クトロニクス 1984年９月10日号No.351 P.211〜240"に
示されるようなものであった。第２図はアクティブマト
リクスパネルの画素部分の平面図の例である。22はポリ
シリコンまたはアモルファスシリコンの薄膜でTFTのチ
ャネル部及びソース・ドレイン電極を形成している。24
はポリシリコンや金属からなる薄膜でTFTのゲート電極
及び走査線を形成している。26は画素電極、27はデータ
線である。
しかし前述の従来技術では以下に述べるような問題点
を生じる。まず第１に、液晶に印加される電圧は液晶自
身の時定数に依存するため、温度が変化すると液晶の時
定数が変化して表示状態も変化するという問題点であ
る。特に高温においては液晶の抵抗が小さくなり時定数
も短くなるためコントラスト比が減少する。第２の問題
点は、液晶は交流駆動する必要があるため通常はビデオ
信号を交流反転して用いるが、この信号の極性の違いに
よりTFTの書き込み及び保持の状態も異なるため、液晶
に印加される電圧が非対称な成分を持ち、フリッカーを
生じるというものである。
を生じる。まず第１に、液晶に印加される電圧は液晶自
身の時定数に依存するため、温度が変化すると液晶の時
定数が変化して表示状態も変化するという問題点であ
る。特に高温においては液晶の抵抗が小さくなり時定数
も短くなるためコントラスト比が減少する。第２の問題
点は、液晶は交流駆動する必要があるため通常はビデオ
信号を交流反転して用いるが、この信号の極性の違いに
よりTFTの書き込み及び保持の状態も異なるため、液晶
に印加される電圧が非対称な成分を持ち、フリッカーを
生じるというものである。
本発明はこれらの問題を解決するものであり、その目
的とするところは、高温でもコントラスト比が減少する
ことなく、かつフリッカーの少ないアクティブマトリク
スパネルの構造を与えるところにある。
的とするところは、高温でもコントラスト比が減少する
ことなく、かつフリッカーの少ないアクティブマトリク
スパネルの構造を与えるところにある。
一対の基板間に液晶が封入され、該基板の一方の基板
上には、複数のゲート線と、該複数のゲート線と交差し
てなる複数のデータ線と、該複数のゲート線と該複数の
データ線に接続された薄膜トランジスタと、該薄膜トラ
ンジスタに接続された画素電極を有してなる液晶表示装
置において、 該基板上には該薄膜トランジスタのソース及びドレイ
ン領域となるシリコン層が形成され、該ドレイン領域と
なるシリコン層は該ソース領域に接続されるデータ線と
該ドレイン領域に接続される画素電極との間隙に沿って
延在し、且つ当該薄膜トランジスタに接続されるゲート
線に対して隣りのゲート線と第１絶縁膜を介して重なる
ように形成されてなり、該隣りのゲート線は該画素電極
と第２の層間絶縁膜を介在して重なるように形成されて
なり、該ソース領域に接続される該データ線と該シリコ
ン層とは互いに異なる層に配置されることを特徴とす
る。
上には、複数のゲート線と、該複数のゲート線と交差し
てなる複数のデータ線と、該複数のゲート線と該複数の
データ線に接続された薄膜トランジスタと、該薄膜トラ
ンジスタに接続された画素電極を有してなる液晶表示装
置において、 該基板上には該薄膜トランジスタのソース及びドレイ
ン領域となるシリコン層が形成され、該ドレイン領域と
なるシリコン層は該ソース領域に接続されるデータ線と
該ドレイン領域に接続される画素電極との間隙に沿って
延在し、且つ当該薄膜トランジスタに接続されるゲート
線に対して隣りのゲート線と第１絶縁膜を介して重なる
ように形成されてなり、該隣りのゲート線は該画素電極
と第２の層間絶縁膜を介在して重なるように形成されて
なり、該ソース領域に接続される該データ線と該シリコ
ン層とは互いに異なる層に配置されることを特徴とす
る。
本発明の上記の構造によれば、液晶の容量と並列にゲ
ート絶縁膜の容量が付加されることとなり液晶の時定数
が長くなるためコントラスト比が大きくなる。また、温
度が上昇して液晶の時定数が小さくなってもゲート絶縁
膜の容量は変化しないため、コントラスト比の減少を抑
えることができる。さらにビデオ信号の極性の違いによ
り生ずるTFTの書き込み及び保持における非対称な動作
の影響を受けにくくなりフリッカーが減少する。
ート絶縁膜の容量が付加されることとなり液晶の時定数
が長くなるためコントラスト比が大きくなる。また、温
度が上昇して液晶の時定数が小さくなってもゲート絶縁
膜の容量は変化しないため、コントラスト比の減少を抑
えることができる。さらにビデオ信号の極性の違いによ
り生ずるTFTの書き込み及び保持における非対称な動作
の影響を受けにくくなりフリッカーが減少する。
〔実施例１〕 第１図（ａ）は本発明の一実施例を示すアクティブマ
トリクスパネルの平面図であり、同図（ｂ）及び（ｃ）
はそれぞれ同図（ａ）のＡ−Ｂ及びＣ−Ｄにおける断面
図である。この図を用いて製造工程に従い説明する。ま
ず絶縁基板１上にポリシリコンまたはアモルファスシリ
コンの薄膜２をデポジットし図のようにパターニングす
る。この薄膜はTFTのチャネル部及びソース・ドレイン
電極、そして容量を作り込むための電極となる。次にゲ
ート絶縁膜３を形成し、その上にゲート電極も兼ねる走
査線４を形成する。その材料としてはポリシリコンTFT
の場合にはポリシリコンや高融点金属が、アモルファス
シリコンTFTの場合には通常の金属や透明導電膜等が用
いられている。この上に層間絶縁膜５をデポジットし、
コンタクトホールを開口し、画素電極６及びデータ線７
を形成したものがアクティブマトリクス基板である。こ
の基板と数μｍの空間を介して、共通電極を有するもう
一つの基板を対向させ、この空間に液晶を封入したもの
がアクティブマトリクスパネルである。
トリクスパネルの平面図であり、同図（ｂ）及び（ｃ）
はそれぞれ同図（ａ）のＡ−Ｂ及びＣ−Ｄにおける断面
図である。この図を用いて製造工程に従い説明する。ま
ず絶縁基板１上にポリシリコンまたはアモルファスシリ
コンの薄膜２をデポジットし図のようにパターニングす
る。この薄膜はTFTのチャネル部及びソース・ドレイン
電極、そして容量を作り込むための電極となる。次にゲ
ート絶縁膜３を形成し、その上にゲート電極も兼ねる走
査線４を形成する。その材料としてはポリシリコンTFT
の場合にはポリシリコンや高融点金属が、アモルファス
シリコンTFTの場合には通常の金属や透明導電膜等が用
いられている。この上に層間絶縁膜５をデポジットし、
コンタクトホールを開口し、画素電極６及びデータ線７
を形成したものがアクティブマトリクス基板である。こ
の基板と数μｍの空間を介して、共通電極を有するもう
一つの基板を対向させ、この空間に液晶を封入したもの
がアクティブマトリクスパネルである。
第３図は、Ｎ型のMOSキャパシタのゲート電圧依存性
を示したものである。ゲート電圧VGがしきい値電圧Vth
を超えると容量は増大しCOとなりしきい値電圧以下では
重なり容量Cgsoのみとなる。従ってVG＞Vthの領域でMOS
容量を使うことが望ましいが、本実施例においては第１
図（ｃ）の前段の走査線４の下に作り込んだMOS容量はT
FTと同じ導電型であり、例えばＮ型の場合にはTFTがOFF
している通常の状態ではVG＞VthであるためにCgsoのみ
の容量となる。しかし、ゲート膜の厚さは液晶の封入さ
れる空間に対して十分薄いため、単位面積あたりの容量
が大きくなり第１図（ａ）に示すようなパターンの重な
り容量Cgsoのみでも、画素電極６によって駆動される液
晶の容量の30〜50％程度の容量となる。このMOS容量は
液晶の容量と並列に付加されるため、見かけ上液晶の時
定数が増大し、表示性能が大巾に向上する。これを第４
図を用いて説明する。この図はアクティブマトリクスパ
ネルの各部の電位を示す図であり、横軸に時刻、縦軸に
電位をとってある。周知のように、NTSCのビデオ信号は
インターレースされた２つのフィールド、すなわち奇数
フィールドと偶数フィールドによって１フレームが構成
され１つの画面が完成される。液晶は交流駆動しなくて
はならないため、データ線の信号は42のように交流反転
させたものを用いる。41は走査線の信号であり、Ｎチャ
ネルのTFTで駆動する場合にはこのようなパルスが必要
となる。44及び45はそれぞれ従来例と本発明の実施例に
おける画素電極の電位であり、43は共通電極の電位であ
る。この共通電極と画素電極の間の電位差が液晶に印加
される電圧である。時刻t0からt3までを奇数フィール
ド、t3からt6までを偶数フィールドとすると、まず奇数
フィールドにおいて時刻t1においてTFTがONし、画素電
極にデータ線の信号が書き込まれ、時刻t2においてTFT
がOFFするとある時定数で画素電極電位は共通電極電位
に向かって放置する。同様に偶数フィールドにおいて
も、時刻t4においてTFTがONし、画素電極にデータ線の
信号が書き込まれ、時刻t5においてTFTがOFFすると画素
電極電位は共通電極電位に向かって放電していく。斜線
で示した部分は本実施において液晶に印加される電圧で
あり、従来例に比べて時定数が長くなったことにより、
より大きな電圧を印加することができることがわかる。
このためコントラスト比が増大する。また、MOS容量とT
FTのドレイン電極との間の配線部は第１図（ａ）のよう
にデータ線と画素電極の間に配置することにより、この
すき間からもれる光を遮断する働きもあるため、コント
ラスト比を増大させるとともに、画像のきれがよくな
る。さらに、温度の変化に対して液晶の時定数が多少変
動しても、付加したMOS容量は変化しないため第３図の
斜線部の面積はあまり変動しない。すなわち、広い温度
範囲で再現性のよい表示画面を得ることができる。その
上、フリッカーも従来例に対して３〜5dB下がることが
出願人の実験で確かめられた。これは奇数フィールドと
偶数フィールドでのTFTの書き込み及び保持における非
対称な動作の影響をうけにくくなるためである。
を示したものである。ゲート電圧VGがしきい値電圧Vth
を超えると容量は増大しCOとなりしきい値電圧以下では
重なり容量Cgsoのみとなる。従ってVG＞Vthの領域でMOS
容量を使うことが望ましいが、本実施例においては第１
図（ｃ）の前段の走査線４の下に作り込んだMOS容量はT
FTと同じ導電型であり、例えばＮ型の場合にはTFTがOFF
している通常の状態ではVG＞VthであるためにCgsoのみ
の容量となる。しかし、ゲート膜の厚さは液晶の封入さ
れる空間に対して十分薄いため、単位面積あたりの容量
が大きくなり第１図（ａ）に示すようなパターンの重な
り容量Cgsoのみでも、画素電極６によって駆動される液
晶の容量の30〜50％程度の容量となる。このMOS容量は
液晶の容量と並列に付加されるため、見かけ上液晶の時
定数が増大し、表示性能が大巾に向上する。これを第４
図を用いて説明する。この図はアクティブマトリクスパ
ネルの各部の電位を示す図であり、横軸に時刻、縦軸に
電位をとってある。周知のように、NTSCのビデオ信号は
インターレースされた２つのフィールド、すなわち奇数
フィールドと偶数フィールドによって１フレームが構成
され１つの画面が完成される。液晶は交流駆動しなくて
はならないため、データ線の信号は42のように交流反転
させたものを用いる。41は走査線の信号であり、Ｎチャ
ネルのTFTで駆動する場合にはこのようなパルスが必要
となる。44及び45はそれぞれ従来例と本発明の実施例に
おける画素電極の電位であり、43は共通電極の電位であ
る。この共通電極と画素電極の間の電位差が液晶に印加
される電圧である。時刻t0からt3までを奇数フィール
ド、t3からt6までを偶数フィールドとすると、まず奇数
フィールドにおいて時刻t1においてTFTがONし、画素電
極にデータ線の信号が書き込まれ、時刻t2においてTFT
がOFFするとある時定数で画素電極電位は共通電極電位
に向かって放置する。同様に偶数フィールドにおいて
も、時刻t4においてTFTがONし、画素電極にデータ線の
信号が書き込まれ、時刻t5においてTFTがOFFすると画素
電極電位は共通電極電位に向かって放電していく。斜線
で示した部分は本実施において液晶に印加される電圧で
あり、従来例に比べて時定数が長くなったことにより、
より大きな電圧を印加することができることがわかる。
このためコントラスト比が増大する。また、MOS容量とT
FTのドレイン電極との間の配線部は第１図（ａ）のよう
にデータ線と画素電極の間に配置することにより、この
すき間からもれる光を遮断する働きもあるため、コント
ラスト比を増大させるとともに、画像のきれがよくな
る。さらに、温度の変化に対して液晶の時定数が多少変
動しても、付加したMOS容量は変化しないため第３図の
斜線部の面積はあまり変動しない。すなわち、広い温度
範囲で再現性のよい表示画面を得ることができる。その
上、フリッカーも従来例に対して３〜5dB下がることが
出願人の実験で確かめられた。これは奇数フィールドと
偶数フィールドでのTFTの書き込み及び保持における非
対称な動作の影響をうけにくくなるためである。
〔実施例２〕 第５図（ａ）は本発明の第２の実施例におけるアクテ
ィブマトリクスパネルの平面図であり、同図（ｂ）及び
（ｃ）はそれぞれ同図（ａ）のＡ−Ｂ及びＣ−Ｄにおけ
る断面図である。このアクティブマトリクスパネルは第
１の実施例と全く同じ工程を用いて製造することができ
る。61〜67はそれぞれ第１図の１〜７に対応しており、
61は絶縁基板、62はポリシリコンまたはアモルファスシ
リコンの薄膜、63はゲート絶縁膜、64は走査線、65は層
間絶縁膜、66は画素電極、67はデータ線である。透過型
の場合は、66の画素電極には透明導電膜を用い、67のデ
ータ線には画素電極と同じ透明導電膜または金属の薄膜
を用いる。
ィブマトリクスパネルの平面図であり、同図（ｂ）及び
（ｃ）はそれぞれ同図（ａ）のＡ−Ｂ及びＣ−Ｄにおけ
る断面図である。このアクティブマトリクスパネルは第
１の実施例と全く同じ工程を用いて製造することができ
る。61〜67はそれぞれ第１図の１〜７に対応しており、
61は絶縁基板、62はポリシリコンまたはアモルファスシ
リコンの薄膜、63はゲート絶縁膜、64は走査線、65は層
間絶縁膜、66は画素電極、67はデータ線である。透過型
の場合は、66の画素電極には透明導電膜を用い、67のデ
ータ線には画素電極と同じ透明導電膜または金属の薄膜
を用いる。
本実施例においては第１の実施例と同じく、前段の走
査線64の下にTFTと同じ導電型のMOS容量を作り込んであ
るため、TFTがOFFしている通常の状態では重なり容量の
みが有効である。しかし、本実施例においては、走査線
64が図４−（ａ）のようにデータ線と平行につき出た形
状となっており、この部分にもMOS容量を作り込むこと
ができるため、第１の実施例の約２倍の容量を付加する
ことができる。したがってより広い温度範囲で、よりコ
ントラスト比が大きくフリッカーの少ない高品質な表示
画面を得ることができる。しかも、図４−（ａ）のよう
に画素電極とデータ線のすき間を覆うようにMOS容量を
作り込むことにより、このすき間からもれる光を遮断す
ることができ、コントラスト比の増大に寄与する。
査線64の下にTFTと同じ導電型のMOS容量を作り込んであ
るため、TFTがOFFしている通常の状態では重なり容量の
みが有効である。しかし、本実施例においては、走査線
64が図４−（ａ）のようにデータ線と平行につき出た形
状となっており、この部分にもMOS容量を作り込むこと
ができるため、第１の実施例の約２倍の容量を付加する
ことができる。したがってより広い温度範囲で、よりコ
ントラスト比が大きくフリッカーの少ない高品質な表示
画面を得ることができる。しかも、図４−（ａ）のよう
に画素電極とデータ線のすき間を覆うようにMOS容量を
作り込むことにより、このすき間からもれる光を遮断す
ることができ、コントラスト比の増大に寄与する。
〔実施例３〕 第６図（ａ）は本発明の第３の実施例におけるアクテ
ィブマトリクスパネルの平面図であり、同図（ｂ）及び
（ｃ）はそれぞれ同図（ａ）のＡ−Ｂ及びＣ−Ｄにおけ
る断面図である。本実施例は第１および第２の実施例と
異なり、TFTと異なる導電型のMOS容量を作り込む。例え
ば、CMOS型のドライバーを内蔵したアクティブマトリク
スパネルなどには有効である。
ィブマトリクスパネルの平面図であり、同図（ｂ）及び
（ｃ）はそれぞれ同図（ａ）のＡ−Ｂ及びＣ−Ｄにおけ
る断面図である。本実施例は第１および第２の実施例と
異なり、TFTと異なる導電型のMOS容量を作り込む。例え
ば、CMOS型のドライバーを内蔵したアクティブマトリク
スパネルなどには有効である。
第５図を用いて本実施例のアクティブマトリクスパネ
ルの構造を説明する。まず絶縁基板81上にポリシリコン
またはアモルファスシリコン薄膜82及び88をデポジット
し図のようにパターニングする。82はTFTのチャネル部
及びソースドレイン電極となり、88はMOS容量を作り込
むための電極となる。次にゲート絶縁膜83を形成し、そ
の上にゲート電極を兼ねる走査線84を形成する。その後
選択的にイオン注入を行ない、82をＮチャネルTFTと
し、88をＰチャネルのMOSキャパシタとする。以後の工
程は実施例１と同じで、85は層間絶縁膜、86は画素電
極、87はデータ線である。
ルの構造を説明する。まず絶縁基板81上にポリシリコン
またはアモルファスシリコン薄膜82及び88をデポジット
し図のようにパターニングする。82はTFTのチャネル部
及びソースドレイン電極となり、88はMOS容量を作り込
むための電極となる。次にゲート絶縁膜83を形成し、そ
の上にゲート電極を兼ねる走査線84を形成する。その後
選択的にイオン注入を行ない、82をＮチャネルTFTと
し、88をＰチャネルのMOSキャパシタとする。以後の工
程は実施例１と同じで、85は層間絶縁膜、86は画素電
極、87はデータ線である。
本実施例においてはTFTとMOS容量の導電型が異なって
いる。ＰチャネルのMOSキャパシタのゲート電圧依存性
は第３図のＮチャネルの場合と対称で、VG＜VthでCo,VG
＞VthでCgsoとなる。従ってTFTのOFFする通常の状態で
は、VG＜Vthであるから、電極88と走査線84の重なった
面積がすべて容量の電極として働き、本来のMOS容量Co
が付加されることになる。この容量の大きさは、画素電
極86によって駆動される液晶の容量の100〜200％程度と
なり、第１や第２の実施例に比べてはるかに大きい。従
ってその効果も大きくなる。また、前段の走査線が選択
される期間は、MOS容量はOFFして重なり容量Cgsoのみと
なるため、走査線の波形をなまらせることもなく、容量
を付加したことによって駆動状態は変化しない。
いる。ＰチャネルのMOSキャパシタのゲート電圧依存性
は第３図のＮチャネルの場合と対称で、VG＜VthでCo,VG
＞VthでCgsoとなる。従ってTFTのOFFする通常の状態で
は、VG＜Vthであるから、電極88と走査線84の重なった
面積がすべて容量の電極として働き、本来のMOS容量Co
が付加されることになる。この容量の大きさは、画素電
極86によって駆動される液晶の容量の100〜200％程度と
なり、第１や第２の実施例に比べてはるかに大きい。従
ってその効果も大きくなる。また、前段の走査線が選択
される期間は、MOS容量はOFFして重なり容量Cgsoのみと
なるため、走査線の波形をなまらせることもなく、容量
を付加したことによって駆動状態は変化しない。
以上述べたように、本発明によるアクティブマトリク
スパネルは工程を増やすことなく、画素に容量を作り込
むことができる。容量を付加することにより、コントラ
スト比が増大し、フリッカーは減少し、広い温度範囲で
再現性のよい画面を得ることができる。また、データ線
と画素電極の容量結合によるクロストークや、画面内で
の絵素のバラツキをおさえる効果もあり、総合的に画質
は向上する。
スパネルは工程を増やすことなく、画素に容量を作り込
むことができる。容量を付加することにより、コントラ
スト比が増大し、フリッカーは減少し、広い温度範囲で
再現性のよい画面を得ることができる。また、データ線
と画素電極の容量結合によるクロストークや、画面内で
の絵素のバラツキをおさえる効果もあり、総合的に画質
は向上する。
第１図（ａ）はアクティブマトリクスパネルの構造を示
す平面図、第１図（ｂ），（ｃ）はその断面図。 第２図は従来のアクティブマトリクスパネルの構造を示
す平面図。 第３図はＮチャネルのMOS容量のゲート電圧依存性を示
す図。 第４図はアクティブマトリクスパネルの各部の電位を示
す図。 第５図（ａ）、第６図（ａ）はアクティブマトリクスパ
ネルの構造を示す平面図、第５図（ｂ），（ｃ）、第６
図（ｂ），（ｃ）はその断面図。 2,62,82……ポリシリコンまたはアモルファスシリコン
薄膜 3,63,83……ゲート絶縁膜 4,64,84……走査線
す平面図、第１図（ｂ），（ｃ）はその断面図。 第２図は従来のアクティブマトリクスパネルの構造を示
す平面図。 第３図はＮチャネルのMOS容量のゲート電圧依存性を示
す図。 第４図はアクティブマトリクスパネルの各部の電位を示
す図。 第５図（ａ）、第６図（ａ）はアクティブマトリクスパ
ネルの構造を示す平面図、第５図（ｂ），（ｃ）、第６
図（ｂ），（ｃ）はその断面図。 2,62,82……ポリシリコンまたはアモルファスシリコン
薄膜 3,63,83……ゲート絶縁膜 4,64,84……走査線
Claims (1)
- 【請求項１】一対の基板間に液晶が封入され、該基板の
一方の基板上には、複数のゲート線と、該複数のゲート
線と交差してなる複数のデータ線と、該複数のゲート線
と該複数のデータ線に接続された薄膜トランジスタと、
該薄膜トランジスタに接続された画素電極を有してなる
液晶表示装置において、 該基板上には該薄膜トランジスタのソース及びドレイン
領域となるシリコン層が形成され、該ドレイン領域とな
るシリコン層は該ソース領域に接続されるデータ線と該
ドレイン領域に接続される画素電極との間隙に沿って延
在し、且つ当該薄膜トランジスタに接続されるゲート線
に対して隣りのゲート線と第１絶縁膜を介して重なるよ
うに形成されてなり、該隣りのゲート線は該画素電極と
第２の層間絶縁膜を介在して重なるように形成されてな
り、該ソース領域に接続される該データ線と該シリコン
層とは互いに異なる層に配置されることを特徴とする液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215418A JPH0823640B2 (ja) | 1986-09-12 | 1986-09-12 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215418A JPH0823640B2 (ja) | 1986-09-12 | 1986-09-12 | 液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23270795A Division JP2626638B2 (ja) | 1995-09-11 | 1995-09-11 | アクティブマトリクスパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370832A JPS6370832A (ja) | 1988-03-31 |
| JPH0823640B2 true JPH0823640B2 (ja) | 1996-03-06 |
Family
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