JP2794583B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JP2794583B2 JP2794583B2 JP33134288A JP33134288A JP2794583B2 JP 2794583 B2 JP2794583 B2 JP 2794583B2 JP 33134288 A JP33134288 A JP 33134288A JP 33134288 A JP33134288 A JP 33134288A JP 2794583 B2 JP2794583 B2 JP 2794583B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- liquid crystal
- electrode
- crystal display
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の画素をマトリックス配列してなる液
晶表示装置に関する。
晶表示装置に関する。
本発明は、薄膜トランジスタ、この薄膜トランジスタ
に接続された表示電極および付加容量を有する複数の画
素がマトリックス状に配された液晶表示装置であって、
隣り合う画素の行に共通化した選択線を有するととも
に、付加容量を上記共通化された選択線の間に形成し、
固定電位が印加される第１の電極と、薄膜トランジスタ
のゲート絶縁膜の延長部からなる誘電膜と、薄膜トラン
ジスタの半導体薄膜の延長部からなる第２の電極とから
形成することによって、画素の開口率を劣化させずに大
きな値の付加容量を得て大画面、高解像度化を可能にし
たものである。
に接続された表示電極および付加容量を有する複数の画
素がマトリックス状に配された液晶表示装置であって、
隣り合う画素の行に共通化した選択線を有するととも
に、付加容量を上記共通化された選択線の間に形成し、
固定電位が印加される第１の電極と、薄膜トランジスタ
のゲート絶縁膜の延長部からなる誘電膜と、薄膜トラン
ジスタの半導体薄膜の延長部からなる第２の電極とから
形成することによって、画素の開口率を劣化させずに大
きな値の付加容量を得て大画面、高解像度化を可能にし
たものである。
従来の液晶ディスプレイパネルの１画素の構成を第７
図に示す。同図中、（１）は画素（液晶セル（LC））を
構成する透明の表示電極、（２）は画素を駆動するため
のスイッチング用の薄膜トランジスタを示す。表示電極
（１）の各行間に各画素の行を選択する選択線（３）が
配され、表示電極（１）の各列間に画像信号を供給する
ための信号線（４）が配される。そして薄膜トランジス
タ（２）のドレイン（5D）が表示電極（１）に接続さ
れ、ソース（5S）が信号線（４）に接続され、ゲート
（5G）が選択線（３）に接続される。
図に示す。同図中、（１）は画素（液晶セル（LC））を
構成する透明の表示電極、（２）は画素を駆動するため
のスイッチング用の薄膜トランジスタを示す。表示電極
（１）の各行間に各画素の行を選択する選択線（３）が
配され、表示電極（１）の各列間に画像信号を供給する
ための信号線（４）が配される。そして薄膜トランジス
タ（２）のドレイン（5D）が表示電極（１）に接続さ
れ、ソース（5S）が信号線（４）に接続され、ゲート
（5G）が選択線（３）に接続される。
液晶ディスプレイパネルでは、その画質を向上させる
ために第８図の等価回路に示すように各画素（LC）毎に
付加容量即ちストレージ容量Csを付加する必要がある。
ストレージ容量Csの値はフリッカー防止のためにも大き
い方が望ましい。従来のストレージ容量Csは表示電極
（１）を選択線（３）や信号線（４）に層間絶縁膜を介
して重ね合せて作られていた。本例では表示電極（１）
と選択線（３）間でストレージ容量Csが構成されてい
る。
ために第８図の等価回路に示すように各画素（LC）毎に
付加容量即ちストレージ容量Csを付加する必要がある。
ストレージ容量Csの値はフリッカー防止のためにも大き
い方が望ましい。従来のストレージ容量Csは表示電極
（１）を選択線（３）や信号線（４）に層間絶縁膜を介
して重ね合せて作られていた。本例では表示電極（１）
と選択線（３）間でストレージ容量Csが構成されてい
る。
液晶ディスプレイパネルにおいては、大画面、高解像
度化が進められている。しかし、高解像度化に伴って画
素ピッチが縮小してくると、上述の表示電極（１）と選
択線（３）や信号線（４）の重ね合せを利用して作るス
トレージ容量Csでは十分な容量値が得られない。従って
十分な容量値を得るために、例えば表示電極との間でス
トレージ容量Csを構成するためのCs専用の電極配線を作
ることが考えられる。このCs専用の電極配線には固定電
位を与えることができるために、選択線や信号線の電位
変化を受けずに画質の向上が望める。しかし、画素の開
口率を変化させずに実現するにはCs専用の電極配線を透
明電極等で形成しなければならず、製造プロセスが増
し、歩留り、コスト面で不利となる。
度化が進められている。しかし、高解像度化に伴って画
素ピッチが縮小してくると、上述の表示電極（１）と選
択線（３）や信号線（４）の重ね合せを利用して作るス
トレージ容量Csでは十分な容量値が得られない。従って
十分な容量値を得るために、例えば表示電極との間でス
トレージ容量Csを構成するためのCs専用の電極配線を作
ることが考えられる。このCs専用の電極配線には固定電
位を与えることができるために、選択線や信号線の電位
変化を受けずに画質の向上が望める。しかし、画素の開
口率を変化させずに実現するにはCs専用の電極配線を透
明電極等で形成しなければならず、製造プロセスが増
し、歩留り、コスト面で不利となる。
本発明は、上述の点に鑑み、画素の開口率を劣化させ
ることなく大きな値の付加容量を得て大画面、高解像度
化を可能にした液晶表示装置を提供するものである。
ることなく大きな値の付加容量を得て大画面、高解像度
化を可能にした液晶表示装置を提供するものである。
本発明は、薄膜トランジスタ、この薄膜トランジスタ
に接続された表示電極および付加容量を有する複数の画
素がマトリックス状に配された液晶表示装置であって、
隣り合う画素の行に共通化した選択線を有するととも
に、付加容量を、共通化された選択線の間に形成し、固
定電位が印加される第１の電極と、薄膜トランジスタの
ゲート絶縁膜の延長部からなる誘電膜と、薄膜トランジ
スタの半導体薄膜の延長部からなる第２の電極とから形
成するようになす。
に接続された表示電極および付加容量を有する複数の画
素がマトリックス状に配された液晶表示装置であって、
隣り合う画素の行に共通化した選択線を有するととも
に、付加容量を、共通化された選択線の間に形成し、固
定電位が印加される第１の電極と、薄膜トランジスタの
ゲート絶縁膜の延長部からなる誘電膜と、薄膜トランジ
スタの半導体薄膜の延長部からなる第２の電極とから形
成するようになす。
上述の液晶表示装置では、隣り合う２つの行に対応す
る上下２つの画素が同時に選択されてノンインターレー
ス駆動によって表示される。そして、画質を向上させる
付加容量はトランジスタのゲート絶縁膜の延長部を利用
するので大きな容量値が得られる。また、隣り合う画素
の行に共通化した選択線を有するとともに、付加容量が
この共通化された選択線の間に形成されるので、画素の
開口率は劣化しない。電極配線には固定電位を与えるこ
とができるので、この付加容量は選択線の負荷とならな
い。したがって、高速な動作が可能となり、大画面、高
解像度化が可能となり、また垂直スキャナー回路のドラ
イバーが軽くでき回路が簡単化される。
る上下２つの画素が同時に選択されてノンインターレー
ス駆動によって表示される。そして、画質を向上させる
付加容量はトランジスタのゲート絶縁膜の延長部を利用
するので大きな容量値が得られる。また、隣り合う画素
の行に共通化した選択線を有するとともに、付加容量が
この共通化された選択線の間に形成されるので、画素の
開口率は劣化しない。電極配線には固定電位を与えるこ
とができるので、この付加容量は選択線の負荷とならな
い。したがって、高速な動作が可能となり、大画面、高
解像度化が可能となり、また垂直スキャナー回路のドラ
イバーが軽くでき回路が簡単化される。
通常、液晶表示装置では１フィールドで書き替えしな
いとフリッカーが目立つ。このため、垂直画素数を400
程度有し、１フレーム相当のテレビ信号を表示するよう
な液晶ディスプレイパネルにおいては、液晶の交流駆動
から生じるフリッカー（15Hz）対策のためにフィールド
メモリ等を用いて１フィールドに全ての画素を書き替え
る。即ちノンインターレース駆動で表示する。この場
合、第５図に示すように画素LCの各列に２本の信号線
（4a）（4b）〔（4a1）（4b1），（4a2）（4b2），‥
‥〕を配し、各一方の信号線（4a）に各列の奇数番目に
相当する１つ置きの画素同士（LC11,LC13,‥‥），（LC
21,LC23,‥‥），‥‥を共通接続し、各他方の信号線
（4b）に各列の偶数番目に相当する１つ置きの画素同士
（LC12,LC14,‥‥），（LC22,LC24,‥‥），‥‥を共通
接続し、また画素の各行毎に選択線（31），（32），
（33），（34），‥‥を配する。そして、駆動に際して
は奇数行と偶数行に対応する２つの選択線（31）と
（32），（33）と（34），‥‥を同時に選択すると共
に、２本の信号線（4a）と（4b）に奇数フィールド及び
偶数フィールド信号を同時に供給して上下２つの画素LC
11とLC12,LC21とLC22,‥‥,LC13とLC14,LC23とLC24,‥
‥を順次選択表示するような駆動方法が考えられる。従
って、このような駆動方法を採用するときは、第６図に
示すように隣り合う奇数行と偶数行の画素の選択線を共
通化し、１つ置きの行間に対応して選択線（3a），（3
b），‥‥を配することができる。これによって、選択
線の本数を1/2とすることができる。パターンレイアウ
トを考えたときには、透明の表示電極間は離さなければ
ならない。本発明では、１つ置きの行間に対応して選択
線を配して選択線の本数を1/2となし、その選択線が省
略された他の１つ置きの行間に配した電極配線とトラン
ジスタのゲート絶縁膜の延長部とトランジスタの半導体
薄膜の延長部とによって付加容量（ストレージ容量）を
構成するようになす。
いとフリッカーが目立つ。このため、垂直画素数を400
程度有し、１フレーム相当のテレビ信号を表示するよう
な液晶ディスプレイパネルにおいては、液晶の交流駆動
から生じるフリッカー（15Hz）対策のためにフィールド
メモリ等を用いて１フィールドに全ての画素を書き替え
る。即ちノンインターレース駆動で表示する。この場
合、第５図に示すように画素LCの各列に２本の信号線
（4a）（4b）〔（4a1）（4b1），（4a2）（4b2），‥
‥〕を配し、各一方の信号線（4a）に各列の奇数番目に
相当する１つ置きの画素同士（LC11,LC13,‥‥），（LC
21,LC23,‥‥），‥‥を共通接続し、各他方の信号線
（4b）に各列の偶数番目に相当する１つ置きの画素同士
（LC12,LC14,‥‥），（LC22,LC24,‥‥），‥‥を共通
接続し、また画素の各行毎に選択線（31），（32），
（33），（34），‥‥を配する。そして、駆動に際して
は奇数行と偶数行に対応する２つの選択線（31）と
（32），（33）と（34），‥‥を同時に選択すると共
に、２本の信号線（4a）と（4b）に奇数フィールド及び
偶数フィールド信号を同時に供給して上下２つの画素LC
11とLC12,LC21とLC22,‥‥,LC13とLC14,LC23とLC24,‥
‥を順次選択表示するような駆動方法が考えられる。従
って、このような駆動方法を採用するときは、第６図に
示すように隣り合う奇数行と偶数行の画素の選択線を共
通化し、１つ置きの行間に対応して選択線（3a），（3
b），‥‥を配することができる。これによって、選択
線の本数を1/2とすることができる。パターンレイアウ
トを考えたときには、透明の表示電極間は離さなければ
ならない。本発明では、１つ置きの行間に対応して選択
線を配して選択線の本数を1/2となし、その選択線が省
略された他の１つ置きの行間に配した電極配線とトラン
ジスタのゲート絶縁膜の延長部とトランジスタの半導体
薄膜の延長部とによって付加容量（ストレージ容量）を
構成するようになす。
以下、第１図乃至第３図を用いて本発明による液晶デ
ィスプレイパネルの一例を説明する。なお、本例は垂直
画素数が400程度のフレーム画面を表示する液晶ディス
プレイパネルに適用した場合である。
ィスプレイパネルの一例を説明する。なお、本例は垂直
画素数が400程度のフレーム画面を表示する液晶ディス
プレイパネルに適用した場合である。
第１図において、（11）〔（1111），（1112），（11
13），（1114），‥‥，（1121），（1122），（1
123），（1124），‥‥〕は画素（液晶セルLC）を構成
する例えばITO（酸化インジウム錫）等よりなる透明の
表示電極を示し、夫々所定間隔を置いてマトリックス配
列される。
13），（1114），‥‥，（1121），（1122），（1
123），（1124），‥‥〕は画素（液晶セルLC）を構成
する例えばITO（酸化インジウム錫）等よりなる透明の
表示電極を示し、夫々所定間隔を置いてマトリックス配
列される。
（12a）（12b）〔（12a1）（12b1），（12a2）（12
b2），‥‥〕はAlよりなる信号線であり、表示電極（1
1）の各列（Ｙ）〔（Y1），（Y2），‥‥〕の間に夫々
列（Ｙ）を挟むように２本づつ配される。
b2），‥‥〕はAlよりなる信号線であり、表示電極（1
1）の各列（Ｙ）〔（Y1），（Y2），‥‥〕の間に夫々
列（Ｙ）を挟むように２本づつ配される。
（13）〔（13a），（13b），‥‥〕は表示電極（11）
の隣り合う２つの行（X1）と（X2）の間、行（X3）と
（X4）の間、‥‥に配され、夫々両行（X1）及び
（X2），（X3）及び（X4），‥‥を同時に選択する選択
線である。（Tr）〔（Tr11），（Tr12），（T13），（T
r14），‥‥（Tr21），（Tr22），（Tr23），（T
r24），‥‥〕は夫々の表示電極（1111），（1112），
（1113），（1114），‥‥（1121），（1122），（1
123），（1124），‥‥即ち画素LC11,LC12,LC13,LC14,
‥‥LC21,LC22,LC23,LC24,‥‥を駆動する薄膜トランジ
スタによるスイッチングトランジスタで、夫々信号線
（12a）（12b）と選択線（13）との各交点部分に対応し
て配される。（14）〔（14a），（14b），（14c），‥
‥〕は表示電極（11）の行（X1）の上側、以下他の隣り
合う２つの行（X2）と（X3）との間、（X4）と（X5）と
の間、‥‥に配された該各両行に共通のストレージ容量
Cs用の電極配線（以下Cs用電極配線と云う）。本例では
各Cs用電極配線（14）が夫々２つの行間に沿うと共に、
信号線（12a）（12b）の下にも延長して形成される。
の隣り合う２つの行（X1）と（X2）の間、行（X3）と
（X4）の間、‥‥に配され、夫々両行（X1）及び
（X2），（X3）及び（X4），‥‥を同時に選択する選択
線である。（Tr）〔（Tr11），（Tr12），（T13），（T
r14），‥‥（Tr21），（Tr22），（Tr23），（T
r24），‥‥〕は夫々の表示電極（1111），（1112），
（1113），（1114），‥‥（1121），（1122），（1
123），（1124），‥‥即ち画素LC11,LC12,LC13,LC14,
‥‥LC21,LC22,LC23,LC24,‥‥を駆動する薄膜トランジ
スタによるスイッチングトランジスタで、夫々信号線
（12a）（12b）と選択線（13）との各交点部分に対応し
て配される。（14）〔（14a），（14b），（14c），‥
‥〕は表示電極（11）の行（X1）の上側、以下他の隣り
合う２つの行（X2）と（X3）との間、（X4）と（X5）と
の間、‥‥に配された該各両行に共通のストレージ容量
Cs用の電極配線（以下Cs用電極配線と云う）。本例では
各Cs用電極配線（14）が夫々２つの行間に沿うと共に、
信号線（12a）（12b）の下にも延長して形成される。
薄膜トランジスタ（Tr）は、絶縁基板上に第１層の多
結晶シリコン膜又は非晶質シリコン膜等による半導体薄
膜（15）を形成し、この半導体薄膜（15）のゲート部上
に例えばSiO2等よりなるゲート絶縁膜（16）を介して第
２層の不純物ドープの半導体層例えば不純物ドープした
多結晶シリコン層（19）よりなるゲート電極（17）を形
成し、半導体薄膜（15）のゲート電極（17）を挟む両領
域をソース領域（18S）及びドレイン領域（18D）として
構成される。この薄膜トランジスタ（Tr）は、少くとも
ゲート部が信号線（12a）（12b）下に存するように形成
される。この薄膜トランジスタ（Tr）のパターンレイア
ウトを第３図Ｄに示す。
結晶シリコン膜又は非晶質シリコン膜等による半導体薄
膜（15）を形成し、この半導体薄膜（15）のゲート部上
に例えばSiO2等よりなるゲート絶縁膜（16）を介して第
２層の不純物ドープの半導体層例えば不純物ドープした
多結晶シリコン層（19）よりなるゲート電極（17）を形
成し、半導体薄膜（15）のゲート電極（17）を挟む両領
域をソース領域（18S）及びドレイン領域（18D）として
構成される。この薄膜トランジスタ（Tr）は、少くとも
ゲート部が信号線（12a）（12b）下に存するように形成
される。この薄膜トランジスタ（Tr）のパターンレイア
ウトを第３図Ｄに示す。
各薄膜トランジスタ（Tr）を構成するための半導体薄
膜（15）の形成時に、ドレイン領域（18D）より信号線
（12a）（12b）及びCs用電極配線（13）下に沿うように
延長する略Ｔ字状の半導体薄膜延長部（15A）が一体に
形成される。また、ゲート絶縁膜（16）の形成時に、之
と一体に半導体薄膜延長部（15A）の全面に延長するゲ
ート絶縁膜延長部（16A）が同時に形成される。この半
導体薄膜（15）及びゲート絶縁膜（16）のパターンレイ
アウトを第３図Ａに示す。
膜（15）の形成時に、ドレイン領域（18D）より信号線
（12a）（12b）及びCs用電極配線（13）下に沿うように
延長する略Ｔ字状の半導体薄膜延長部（15A）が一体に
形成される。また、ゲート絶縁膜（16）の形成時に、之
と一体に半導体薄膜延長部（15A）の全面に延長するゲ
ート絶縁膜延長部（16A）が同時に形成される。この半
導体薄膜（15）及びゲート絶縁膜（16）のパターンレイ
アウトを第３図Ａに示す。
ゲート電極（17）に接続される選択線（13）はゲート
電極（17）の形成と同時に同じ不純物ドープした多結晶
シリコン（19）にて形成される。このとき、選択線（13
a）が行（X1）の各トランジスタTr11,Tr21,Tr31,‥‥
と、行（X2）の各トランジスタTr12,Tr22,Tr32,‥‥の
夫々のゲート電極（17）に共通接続するように形成さ
れ、選択線（13b）が行（X3）の各トランジスタTr13,Tr
23,Tr33,‥‥と、行（X4）の各トランジスタTr14,Tr24,
Tr34,‥‥の夫々のゲート電極（17）に共通接続するよ
うに形成され、選択線（13c）以下も同様に２つの行ト
ランジスタTrのゲート電極に共通接続するように形成さ
れる。Cs用電極配線（14）〔（14a），（14b），（14
c），‥‥〕はゲート電極（17）、選択線（13）の形成
と同時に、同じ不純物ドープの多結晶シリコン（19）に
よって形成される。このとき、Cs用電極配線（14a）は
行（X1）の各画素LC11,LC21,LC31,‥‥に対応する各ス
トレージ容量Cs11,Cs21,CS31,‥‥に共通接続するよう
に形成され、Cs用電極配線（14b）は行（X2）及び
（X3）の各画素LC12,LC22,LC32,‥‥及びLC13,LC23,LC
33,‥‥に対応する各ストレージ容量Cs12,Cs22,CS23,‥
‥及びCs14,Cs24,CS34,‥‥に共通接続するように形成
される。以下の各Cs用電極配線（14）も同様に行X4と
X5,X6とX7,‥‥の各ストレージ容量に共通接続するよう
に形成される。このCs用電極配線（14）はゲート絶縁膜
延長部（16A）上に形成される。第３図Ｂはゲート電極
（17）、選択線（13）及びCs用電極配線（14）を構成す
る不純物ドープの多結晶シリコン（19）のパターンレイ
アウトを示す。
電極（17）の形成と同時に同じ不純物ドープした多結晶
シリコン（19）にて形成される。このとき、選択線（13
a）が行（X1）の各トランジスタTr11,Tr21,Tr31,‥‥
と、行（X2）の各トランジスタTr12,Tr22,Tr32,‥‥の
夫々のゲート電極（17）に共通接続するように形成さ
れ、選択線（13b）が行（X3）の各トランジスタTr13,Tr
23,Tr33,‥‥と、行（X4）の各トランジスタTr14,Tr24,
Tr34,‥‥の夫々のゲート電極（17）に共通接続するよ
うに形成され、選択線（13c）以下も同様に２つの行ト
ランジスタTrのゲート電極に共通接続するように形成さ
れる。Cs用電極配線（14）〔（14a），（14b），（14
c），‥‥〕はゲート電極（17）、選択線（13）の形成
と同時に、同じ不純物ドープの多結晶シリコン（19）に
よって形成される。このとき、Cs用電極配線（14a）は
行（X1）の各画素LC11,LC21,LC31,‥‥に対応する各ス
トレージ容量Cs11,Cs21,CS31,‥‥に共通接続するよう
に形成され、Cs用電極配線（14b）は行（X2）及び
（X3）の各画素LC12,LC22,LC32,‥‥及びLC13,LC23,LC
33,‥‥に対応する各ストレージ容量Cs12,Cs22,CS23,‥
‥及びCs14,Cs24,CS34,‥‥に共通接続するように形成
される。以下の各Cs用電極配線（14）も同様に行X4と
X5,X6とX7,‥‥の各ストレージ容量に共通接続するよう
に形成される。このCs用電極配線（14）はゲート絶縁膜
延長部（16A）上に形成される。第３図Ｂはゲート電極
（17）、選択線（13）及びCs用電極配線（14）を構成す
る不純物ドープの多結晶シリコン（19）のパターンレイ
アウトを示す。
画像LCの各列Y1,Y2,‥‥に対応して２本づつ配された
Al信号線（12a）（12b）は夫々各列の一方の１つ置きの
画素のトランジスタ同士及び他方の１つ置きの画素のト
ランジスタ同士に共通接続される。即ち、信号線（12
a1）は列Y1の１つ置きの画素LC11,LC13,LC15,‥‥のト
ランジスタTr11,Tr13,Tr15,‥‥の各ソース領域（18S）
に共通接続して形成され、信号線（12b1）は他の１つ置
きの画素LC12,LC14,LC16,‥‥のトランジスタTr12,T
r14,Tr16,‥‥のソース領域（18S）に共通接続される。
信号線（12a2）は列Y2の１つ置きの画素LC21,LC23,L
C25,‥‥のトランジスタTr21,Tr23,Tr25,‥‥のソース
領域（18S）に共通接続され、信号線（12b2）は他の１
つ置きの画素LC22,LC24,LC26,‥‥のトランジスタTr22,
Tr24,Tr26,‥‥のソース領域（18S）に共通接続され
る。以下の各信号線（12a）（12b）も同様にして形成さ
れる。（20）は各対応する信号線（12a）（12b）とソー
ス領域（18S）のコンタクト部を示す。第３図Ｃは信号
線（12a）（12b）のパターンレイアウトを示す。
Al信号線（12a）（12b）は夫々各列の一方の１つ置きの
画素のトランジスタ同士及び他方の１つ置きの画素のト
ランジスタ同士に共通接続される。即ち、信号線（12
a1）は列Y1の１つ置きの画素LC11,LC13,LC15,‥‥のト
ランジスタTr11,Tr13,Tr15,‥‥の各ソース領域（18S）
に共通接続して形成され、信号線（12b1）は他の１つ置
きの画素LC12,LC14,LC16,‥‥のトランジスタTr12,T
r14,Tr16,‥‥のソース領域（18S）に共通接続される。
信号線（12a2）は列Y2の１つ置きの画素LC21,LC23,L
C25,‥‥のトランジスタTr21,Tr23,Tr25,‥‥のソース
領域（18S）に共通接続され、信号線（12b2）は他の１
つ置きの画素LC22,LC24,LC26,‥‥のトランジスタTr22,
Tr24,Tr26,‥‥のソース領域（18S）に共通接続され
る。以下の各信号線（12a）（12b）も同様にして形成さ
れる。（20）は各対応する信号線（12a）（12b）とソー
ス領域（18S）のコンタクト部を示す。第３図Ｃは信号
線（12a）（12b）のパターンレイアウトを示す。
各表示電極（11）はITOで形成され、一部が対応する
トランジスタ（Tr）のドレイン領域（18D）に接続され
る。このとき表示電極（11）はドレイン領域（18D）の
コンタクト部（21）にAl電極（22）を介して接続され
る。各画素LCのストレージ容量Csは、トランジスタTrの
半導体薄膜（15）より延長した第１層の半導体薄膜延長
部（15A）と、ゲート絶縁膜延長部（16A）と、第２層の
不純物ドープの多結晶シリコン（19）よりなるCs用電極
配線（14）とにより構成される。Cs用電極配線（14）に
は固定電位が与えられる。
トランジスタ（Tr）のドレイン領域（18D）に接続され
る。このとき表示電極（11）はドレイン領域（18D）の
コンタクト部（21）にAl電極（22）を介して接続され
る。各画素LCのストレージ容量Csは、トランジスタTrの
半導体薄膜（15）より延長した第１層の半導体薄膜延長
部（15A）と、ゲート絶縁膜延長部（16A）と、第２層の
不純物ドープの多結晶シリコン（19）よりなるCs用電極
配線（14）とにより構成される。Cs用電極配線（14）に
は固定電位が与えられる。
尚図示せざるも、かかる薄膜トランジスタ（Tr）、ス
トレージ容量Cs及び表示電極（11）が形成された透明の
絶縁基板に対向して内面全面に透明電極が形成された透
明の絶縁基板が配され、両基板間に液晶が充填されて目
的の液晶ディスプレイパネルが構成される。
トレージ容量Cs及び表示電極（11）が形成された透明の
絶縁基板に対向して内面全面に透明電極が形成された透
明の絶縁基板が配され、両基板間に液晶が充填されて目
的の液晶ディスプレイパネルが構成される。
上述の液晶ディスプレイパネルはフィールドメモリ等
を用い奇数と偶数の２つの行X1とX2,X3とX4,‥‥に対応
する夫々の上下２つの画素LC11とLC12,LC21とC22,‥‥
を同時に選択して所謂ノンインターレース駆動によって
フレーム相当のテレビ画像を表示するようになされる。
そして、この液晶ディスプレイパネルによれば、２つの
行X1とX2,X3とX4,‥‥の選択線を夫々１つの選択線（13
a），（13b），‥‥によって共通化し、これによって省
略された行X1の上側、２つの行X2とX3の間、X4とX5の
間、‥‥に夫々共通のCs用電極配線（14）〔（14a），
（14b），（14c），‥‥〕を配し、このCs用電極配線
（14）と各画素に対応する半導体薄膜延長部（15A）と
ゲート絶縁膜延長部（16A）との間でストレージ容量Cs
を形成するようになしたことにより、高解像度化した場
合にも十分なCs容量値を得ることができる。このストレ
ージ容量Csは表示電極（11）の行間に形成されると共
に、更に信号下にも延在するように形成されるので、さ
らに大きな容量値が得られる。そして、ストレージ容量
Csは表示電極（11）の行間に形成され、更に容量Csをか
せぐ場合にも信号線下に延長して形成されるので画素の
開口率を損なうことがない。
を用い奇数と偶数の２つの行X1とX2,X3とX4,‥‥に対応
する夫々の上下２つの画素LC11とLC12,LC21とC22,‥‥
を同時に選択して所謂ノンインターレース駆動によって
フレーム相当のテレビ画像を表示するようになされる。
そして、この液晶ディスプレイパネルによれば、２つの
行X1とX2,X3とX4,‥‥の選択線を夫々１つの選択線（13
a），（13b），‥‥によって共通化し、これによって省
略された行X1の上側、２つの行X2とX3の間、X4とX5の
間、‥‥に夫々共通のCs用電極配線（14）〔（14a），
（14b），（14c），‥‥〕を配し、このCs用電極配線
（14）と各画素に対応する半導体薄膜延長部（15A）と
ゲート絶縁膜延長部（16A）との間でストレージ容量Cs
を形成するようになしたことにより、高解像度化した場
合にも十分なCs容量値を得ることができる。このストレ
ージ容量Csは表示電極（11）の行間に形成されると共
に、更に信号下にも延在するように形成されるので、さ
らに大きな容量値が得られる。そして、ストレージ容量
Csは表示電極（11）の行間に形成され、更に容量Csをか
せぐ場合にも信号線下に延長して形成されるので画素の
開口率を損なうことがない。
また、Cs用電極配線（14）には固定電位が与えられる
ので、ストレージ容量Csは選択線（13）の負荷とならな
い。従って、高速な動作が可能となり、大画面、高解像
度化が可能となる。さらに垂直スキャナー回路のドライ
バーを軽くでき、回路を簡易化することができる。
ので、ストレージ容量Csは選択線（13）の負荷とならな
い。従って、高速な動作が可能となり、大画面、高解像
度化が可能となる。さらに垂直スキャナー回路のドライ
バーを軽くでき、回路を簡易化することができる。
また、ストレージ容量Csを構成する各Cs用電極配線
（14）、ゲート絶縁膜延長部（16A）及び半導体薄膜延
長部（15A）は夫々ゲート電極（17）、ゲート絶縁膜（1
6）及びトランジスタTrの半導体薄膜（15）の形成と同
時に形成される。したがって、製造プロセスを追加する
ことなくストレージ容量Csを形成することができる。
（14）、ゲート絶縁膜延長部（16A）及び半導体薄膜延
長部（15A）は夫々ゲート電極（17）、ゲート絶縁膜（1
6）及びトランジスタTrの半導体薄膜（15）の形成と同
時に形成される。したがって、製造プロセスを追加する
ことなくストレージ容量Csを形成することができる。
２画素を同時に駆動するために選択線が共通化できる
が、その結果生じたすき間に比較的厚い不純物ドープの
多結晶シリコンで形成された遮光性を有するCs用電極配
線（14）が形成されるので表示時にバックライトが上記
すき間を通過しないのでコントラストの低下を防ぐこと
ができる。なお、Cs用電極配線（14）を不純物ドープの
多結晶シリコンにより形成したが、コントラストの点か
らは、その他のAl等の遮光性を有する材料で形成するこ
とができる。
が、その結果生じたすき間に比較的厚い不純物ドープの
多結晶シリコンで形成された遮光性を有するCs用電極配
線（14）が形成されるので表示時にバックライトが上記
すき間を通過しないのでコントラストの低下を防ぐこと
ができる。なお、Cs用電極配線（14）を不純物ドープの
多結晶シリコンにより形成したが、コントラストの点か
らは、その他のAl等の遮光性を有する材料で形成するこ
とができる。
第４図は本発明の他の例を示す。尚図は１画素に相当
する領域のみを示す。液晶ティスプレイパネルでは選択
線に選択信号が与えられ、その選択期間で信号線よりの
画像信号を液晶セルに加えるため、スイッチングトラン
ジスタである薄膜トランジスタのオン抵抗を下げなけれ
ばならない。しかし、通常用いられる非晶質シリコンや
多結晶シリコンの薄膜トランジスタではその低い移動度
のために、例えば第７図に示すようにチャンネル幅Ｗを
チャンネル長Ｌの比W/Lの値を大きくして薄膜トランジ
スタのオン抵抗を下げている。従って薄膜トランジスタ
の面積が画素部の面積に入り込むため、画素の開口率が
下がってしまう。第４図はこの点を改善したものであ
る。
する領域のみを示す。液晶ティスプレイパネルでは選択
線に選択信号が与えられ、その選択期間で信号線よりの
画像信号を液晶セルに加えるため、スイッチングトラン
ジスタである薄膜トランジスタのオン抵抗を下げなけれ
ばならない。しかし、通常用いられる非晶質シリコンや
多結晶シリコンの薄膜トランジスタではその低い移動度
のために、例えば第７図に示すようにチャンネル幅Ｗを
チャンネル長Ｌの比W/Lの値を大きくして薄膜トランジ
スタのオン抵抗を下げている。従って薄膜トランジスタ
の面積が画素部の面積に入り込むため、画素の開口率が
下がってしまう。第４図はこの点を改善したものであ
る。
超薄膜トランジスタ等の高い移動度を有する薄膜トラ
ンジスタの場合、そのオン抵抗を下げてもW/Lは小さく
ても良く、トランジスタを細長い形に形成できる。従っ
て、第４図に示すように信号線（12）及び選択線（13）
を直線状に形成し、選択線（13）と信号線（12）に囲ま
れた四角形領域と之に連続して一部信号線（12）下に入
り込むような形状の表示電極（11）を形成し、信極線
（12）と選択線（13）の交点の下にW/Lの小さい、細長
い、形の超薄膜トランジスタ等の高い移動度を有する薄
膜トランジスタ（31）を形成する。この様に、高移動度
を有する超薄膜トランジスタを液晶ティスプレイパネル
のスイッチングトランジスタに用いることにより、その
トランジスタを形成する第１層の半導体薄膜を信号線
（12）の下に設けて選択線（13）を直線状に形成するこ
とができ、設計ルールの許す限り画素の開口率を向上す
ることができる。この構成は高解像度化に伴って画素面
積が縮小化されていくのに従って有効となる。
ンジスタの場合、そのオン抵抗を下げてもW/Lは小さく
ても良く、トランジスタを細長い形に形成できる。従っ
て、第４図に示すように信号線（12）及び選択線（13）
を直線状に形成し、選択線（13）と信号線（12）に囲ま
れた四角形領域と之に連続して一部信号線（12）下に入
り込むような形状の表示電極（11）を形成し、信極線
（12）と選択線（13）の交点の下にW/Lの小さい、細長
い、形の超薄膜トランジスタ等の高い移動度を有する薄
膜トランジスタ（31）を形成する。この様に、高移動度
を有する超薄膜トランジスタを液晶ティスプレイパネル
のスイッチングトランジスタに用いることにより、その
トランジスタを形成する第１層の半導体薄膜を信号線
（12）の下に設けて選択線（13）を直線状に形成するこ
とができ、設計ルールの許す限り画素の開口率を向上す
ることができる。この構成は高解像度化に伴って画素面
積が縮小化されていくのに従って有効となる。
この第４図の構成は第１図の液晶ディスプレイパネル
に適用できる。
に適用できる。
本発明の液晶表示装置によれば、隣り合う画素の行に
共通化した選択線を有するとともに、付加容量を、共通
化した選択線の間に形成し、固定電位が印加される第１
の電極と、薄膜トランジスタのゲート絶縁膜の延長部か
らなる誘電膜と、薄膜トランジスタの半導体薄膜の延長
部からなる第２の電極とから構成するので、画素の開口
率を劣化させずに大きな容量値の付加容量を得ることが
できる。
共通化した選択線を有するとともに、付加容量を、共通
化した選択線の間に形成し、固定電位が印加される第１
の電極と、薄膜トランジスタのゲート絶縁膜の延長部か
らなる誘電膜と、薄膜トランジスタの半導体薄膜の延長
部からなる第２の電極とから構成するので、画素の開口
率を劣化させずに大きな容量値の付加容量を得ることが
できる。
また、上記第１電極には固定電位を与えることができ
るので、この付加容量が従来のような選択線の負荷とな
らず、高速動作が可能になり、大画面、高解像度化が容
易に得られ、また付加容量が選択線の負荷とならないの
で垂直スキャナー回路のドライバーが軽くでき、回路を
簡単化することができる。さらに付加容量を構成する第
２の電極となる半導体薄膜延長部、誘電膜となるゲート
絶縁膜延長部及び固定電圧が印加される第１の電極の夫
々はトランジスタの半導体薄膜、ゲート絶縁膜及びゲー
ト電極（選択線をも含む）の形成と同時に形成できるの
で製造プロセスを追加することなく付加容量を形成で
き、歩留り、コスト面で有利となる。
るので、この付加容量が従来のような選択線の負荷とな
らず、高速動作が可能になり、大画面、高解像度化が容
易に得られ、また付加容量が選択線の負荷とならないの
で垂直スキャナー回路のドライバーが軽くでき、回路を
簡単化することができる。さらに付加容量を構成する第
２の電極となる半導体薄膜延長部、誘電膜となるゲート
絶縁膜延長部及び固定電圧が印加される第１の電極の夫
々はトランジスタの半導体薄膜、ゲート絶縁膜及びゲー
ト電極（選択線をも含む）の形成と同時に形成できるの
で製造プロセスを追加することなく付加容量を形成で
き、歩留り、コスト面で有利となる。
従って１フレーム相当の画素数を有する液晶ディスプ
レイパネルに適用して好適ならしめるものである。
レイパネルに適用して好適ならしめるものである。
第１図は本発明による液晶表示装置の一例を示す平面
図、第２図はその等価回路図、第３図Ａは第１層の半導
体薄膜とゲート絶縁膜のパターンレイアイト図、第３図
Ｂは選択線とCs用電極配線のパターンレイアウト図、第
３図Ｃは信号線のパターンレイアウト図、第３図Ｄは薄
膜トランジスタのパターンレイアウト図、第４図は本発
明の他の例を示す１画素の平面図、第５図及び第６図は
夫々本発明の説明に供する液晶表示装置の等価回路図、
第７図は従来の液晶表示装置の１画素の平面図、第８図
はその等価回路図である。 LCは画素（液晶セル）、Csはストレージ容量、（２）
（Tr）は薄膜トランジスタによるスイッチングトランジ
スタ、（11）は表示装置、（12）〔（12a1）（12b1），
（12a2）（12b2），‥‥は〕信号線、（13）〔（13a）
（13b），‥‥〕はCs用電極配線、（14）〔（14a），
（14b），（14c），‥‥〕は選択線である。
図、第２図はその等価回路図、第３図Ａは第１層の半導
体薄膜とゲート絶縁膜のパターンレイアイト図、第３図
Ｂは選択線とCs用電極配線のパターンレイアウト図、第
３図Ｃは信号線のパターンレイアウト図、第３図Ｄは薄
膜トランジスタのパターンレイアウト図、第４図は本発
明の他の例を示す１画素の平面図、第５図及び第６図は
夫々本発明の説明に供する液晶表示装置の等価回路図、
第７図は従来の液晶表示装置の１画素の平面図、第８図
はその等価回路図である。 LCは画素（液晶セル）、Csはストレージ容量、（２）
（Tr）は薄膜トランジスタによるスイッチングトランジ
スタ、（11）は表示装置、（12）〔（12a1）（12b1），
（12a2）（12b2），‥‥は〕信号線、（13）〔（13a）
（13b），‥‥〕はCs用電極配線、（14）〔（14a），
（14b），（14c），‥‥〕は選択線である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 G02F 1/1343 G09F 9/30 H01L 29/78
Claims (1)
- 【請求項１】薄膜トランジスタ、この薄膜トランジスタ
に接続された表示電極および付加容量を有する複数の画
素がマトリックス状に配された液晶表示装置であって、 隣り合う画素の行に共通化した選択線を有するととも
に、 前記付加容量が、前記共通化された選択線の間に形成さ
れ、固定電位が印加される第１の電極と、前記薄膜トラ
ンジスタのゲート絶縁膜の延長部からなる誘電膜と、前
記薄膜トランジスタの半導体薄膜の延長部からなる第２
の電極とから也る ことを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134288A JP2794583B2 (ja) | 1988-12-28 | 1988-12-28 | 液晶表示装置 |
| EP89124104A EP0376329B1 (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display device |
| US07/458,397 US5159476A (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display unit having large image area and high resolution |
| DE68921591T DE68921591T2 (de) | 1988-12-28 | 1989-12-28 | Flüssigkristall-Anzeigevorrichtung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134288A JP2794583B2 (ja) | 1988-12-28 | 1988-12-28 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176725A JPH02176725A (ja) | 1990-07-09 |
| JP2794583B2 true JP2794583B2 (ja) | 1998-09-10 |
Family
ID=18242611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33134288A Expired - Lifetime JP2794583B2 (ja) | 1988-12-28 | 1988-12-28 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794583B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005166687A (ja) * | 1998-12-01 | 2005-06-23 | Sanyo Electric Co Ltd | カラーｅｌ表示装置 |
| JP2005209656A (ja) * | 1998-12-01 | 2005-08-04 | Sanyo Electric Co Ltd | カラーｅｌ表示装置 |
| JP2000227771A (ja) | 1998-12-01 | 2000-08-15 | Sanyo Electric Co Ltd | カラーｅｌ表示装置 |
| JP2000227770A (ja) | 1998-12-01 | 2000-08-15 | Sanyo Electric Co Ltd | カラーｅｌ表示装置 |
| JP4798907B2 (ja) | 2001-09-26 | 2011-10-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2009041112A1 (ja) | 2007-09-27 | 2009-04-02 | Sharp Kabushiki Kaisha | 表示装置 |
| JP2009092912A (ja) * | 2007-10-09 | 2009-04-30 | Hitachi Displays Ltd | 液晶表示装置 |
| EP2196846B1 (en) | 2007-10-11 | 2014-08-06 | Sharp Kabushiki Kaisha | Liquid crystal display panel and liquid crystal display device |
| KR20100053949A (ko) | 2008-11-13 | 2010-05-24 | 삼성전자주식회사 | 액정 표시 장치 |
| JP5153921B2 (ja) * | 2011-06-27 | 2013-02-27 | 株式会社半導体エネルギー研究所 | 表示装置、及び携帯情報端末 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823640B2 (ja) * | 1986-09-12 | 1996-03-06 | セイコーエプソン株式会社 | 液晶表示装置 |
-
1988
- 1988-12-28 JP JP33134288A patent/JP2794583B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02176725A (ja) | 1990-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5159476A (en) | Liquid crystal display unit having large image area and high resolution | |
| US5247289A (en) | Liquid crystal display device with commonly connected capacitor electrodes | |
| JP3349935B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP5351498B2 (ja) | 液晶表示装置、及びその駆動方法 | |
| US6075580A (en) | Active matrix type liquid crystal display apparatus with conductive light shield element | |
| KR100704817B1 (ko) | 액정 패널 및 액정 표시 장치 | |
| JP3475266B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP2794583B2 (ja) | 液晶表示装置 | |
| JP3127619B2 (ja) | アクティブマトリクス基板 | |
| US5546204A (en) | TFT matrix liquid crystal device having data source lines and drain means of etched and doped single crystal silicon | |
| US5666180A (en) | Liquid crystal display with reduced parasitic capacitance between pixel elements and matrix wiring elements | |
| JP3286843B2 (ja) | 液晶パネル | |
| JP3476212B2 (ja) | 液晶表示装置 | |
| CN101174641B (zh) | 显示装置 | |
| KR0166580B1 (ko) | 액정 표시 유니트 | |
| JP3050175B2 (ja) | 表示装置 | |
| JP3969163B2 (ja) | 反射型液晶表示装置 | |
| JP2541446B2 (ja) | アクティブマトリックスパネル | |
| JPH08240811A (ja) | 薄膜トランジスタパネル | |
| JP2523587B2 (ja) | アクテイブマトリツクス型液晶表示素子 | |
| JP2000206565A (ja) | 表示装置用半導体素子及びこれを用いた液晶表示装置 | |
| JP3221628B2 (ja) | 液晶表示装置 | |
| JP2947233B2 (ja) | 表示装置 | |
| JPS61235820A (ja) | アクテイブマトリクスパネル | |
| JP2000171825A (ja) | 液晶表示装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080626 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090626 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090626 Year of fee payment: 11 |