KR0166580B1

KR0166580B1 - 액정 표시 유니트

Info

Publication number: KR0166580B1
Application number: KR1019890019825A
Authority: KR
Inventors: 유지 하야시
Original assignee: 오오가 노리오; 소니 가부시끼 가이샤
Priority date: 1988-12-28
Filing date: 1989-12-28
Publication date: 1999-03-20
Also published as: JPH02176724A; KR900010456A

Abstract

매트릭스로 배열된 픽셀의 2개의 상호 인접한 홀수 및 짝수의 행에 대한 어드레스 라인은 공통이고, 각각의 열상의 2개의 수직 픽셀은 한 프레임에 대응되는 영상의 표시를 가능하게 하기 위해 동시에 표시될 수 있는 액정 표시 유니트가 제공되었다. 고정 전위가 공급되는 캐패시터 형성 전극 배선은 공통 사용으로 인해 제거되는 어드레스 라인의 생략된 행 사이에 배치되어, 저장 캐패시터는 고해상도 표시를 하면서도 충분히 높은 값을 가져서 액정 표시 유니트의 영상 품질을 향상시킨다. 저장 캐패시터를 형성하는 캐패시터 형성 전극 배선에 고정 전위가 인가되기 때문에, 캐패시터는 어드레스 라인에 부하를 인가하지 않으며, 따라서, 고속 동작을 보장한다. 그 결과, 큰 영상 면적 및 고해상도에 대한 개량이 달성될 수 있다. 더욱이, 각각의 픽셀은 높은 캐리어 이동도를 가진 박막 트랜지스터로 구성되고 단일 라인 아래에 형성되는 스위칭 트랜지스터를 포함하며, 트랜지스터의 온-저항이 낮아져도, 픽셀의 개구비는 여전히 향상되어 고해상도를 얻는다.

Description

액정 표시 유니트

제1도는 본 발명의 원리를 구체화시킨 액정 표시 유니트의 개략적 평면도.

제2도는 제1도에 도시된 액정 유니트 등가 회로도.

제3a도는 제1도의 액정 표시 유니트를 위한 제1층 반도체 박막 및 게이트 절연막의 패턴 레이 아웃을 도시한 개략도.

제3b도는 제1도의 액정 표시 유니트를 위한 어드레스 라인과 캐패시터 형성 전극 도선의 패턴 레이 아웃의 개략도.

제3c도는 액정 표시 유니트를 위한 신호 라인의 패턴 레이 아웃의 개략도.

제3d도는 액정 표시 유니트를 위한 박막 트랜지스터의 패턴 레이 아웃의 개략도.

제4도는 본 발명에 따른 또다른 실시예의 단일 픽셀 또는 액정 셀의 평면 개략도.

제5도는 본 발명의 원리를 설명하는데 사용되는 액정 표시 유니트의 등가 회로도.

제6도는 본 발명의 원리를 설명하기 위한 또다른 액정 표시 유니트의 등가 회로도.

제7도는 본 발명에 따른 층들의 배치를 도시한 제4도의 선 A-A을 따라 취한 단면도.

제8도는 액정 표시 유니트의 하나의 픽셀 또는 액정 셀의 평면도.

제9도는 제8도의 액정 셀의 등가회로도.

* 도면의 주요부분에 대한 부호의 설명

2 : 박막 트랜지스터 3 : 어드레스 라인

4 : 신호 라인 14 : 전극 도선

[기술분야]

본 발명은 매트릭스로 배열된 다수의 픽셀을 갖는 액정 표시 유니트에 관한 것이다.

[발명의 배경]

액정 표시 패널에서의 단일 픽셀이 제8도에 도시되어 있으며, 이는 일본국 특허 제63-41708호에 대체적으로 대응한다. 제8도에서 액정 표시 셀 LC라고도 불리는 픽셀은 투명 픽셀 전극(1)을 포함하며, 이 픽셀 전극(1)은 투명 기판상에 형성되며, 이 기판은 제2투명 기판과 함께 액정 물질을 사이에 끼워 샌드위치 형태로 만든다. 스위칭 박막 트랜지스터(2)는 픽셀 전극(1)을 구동시키기 위해 제공되고, 어드레스 라인(3)은 개별 픽셀의 행(row)을 선택하기 위해 제공되며 픽셀 전극(1)의 행사이에 위치되고, 픽셀 전극(1)의 열(column) 사이에 배열된 신호 라인(4)은 전극에 영상 신호를 제공한다. 각각의 박막 트랜지스터(2)는 픽셀 전극(1)에 연결된 드레인(2d)이 제공되고, 신호 라인(4)에 연결된 소스(2s) 및 어드레스 라인(3)에 연결된 게이트(2g)가 제공된다.

제9도에는 각 픽셀 또는 액정셀 LC에 대한 등가회로가 도시되어 있다. 액정 표시 패널에서, 영상 품질을 높이기 위해서 각 픽셀 LC에 저장 캐패시터 Cs를 부가할 필요가 있다. 저장 캐패시터의 용량값은 깜빡임(flicker)을 방지하기 위해 최대화되어야 한다. 저장 캐패시터 Cs는 어드레스 라인(3)의 일부분 위에 픽셀 전극(1)을 겹쳐놓거나, 층간 절연막을 사이에 두고 신호 라인(4)의 일부분 위에 픽셀 전극(1)을 중첩시켜서 만들 수 있다.

제8도에 도시된 예에서 저장 캐패시터 Cs는 픽셀 전극(1)과 어드레스 라인(3)사이에 형성된다.

현재, 액정 표시 패널에서의 기술 개발은 대형 영상 면적과 보다 높은 해상도를 얻는 방향으로 나아가고 있다. 그러나, 해상도를 높이기 위해서는 픽셀 피치가 줄어들기 때문에, 상술된 바와 같이 어드레스 라인(3) 또는 신호 라인(4)상에서 픽셀 전극(1)을 중첩시켜 발생된 저장 캐패시터 Cs는 충분히 큰 용량값을 얻는 것이 불가능하게 된다. 충분히 큰 용량값을 얻기 위해, 픽셀 전극과 도전사이에 원하는 값의 저장 캐패시터 Cs를 형성하기 위해 용량값 만을 위한 전용 전극 도선을 만들기 위한 수단이 제공될 수 있다. 이러한 전용 전극 도선에는 일정한 전위를 공급할 수 있기 때문에, 이 전용 전극 도선은 어드레스 라인의 신호 라인에 대한 어떠한 멩위 변동에도 나쁜 영향을 받지 않아서 결과적으로 영상의 화질이 좋게 된다. 그러나, 픽셀의 개구비(aperture ratio)를 변화시키지 않고 상기 전용 전극 도선 발생 수단을 구현하기 위해서는 캐패시터 Cs를 위한 전용 전극 도선은 투명한 재질 또는 유사한 재질로 구성되어야 할 필요가 있다. 이는 불행하게도 제조 공정 단계를 증가시키며, 수율과 생산 비용면에서 불리한 결과를 초래한다.

제8도에서, 픽셀 전극(1)은 박막 트랜지스터(2)가 형성되는 부분에 사각형 세트백(setback:1a)을 구비한다. 박막 트랜지스터(2)의 드레인(2d)은 픽셀 전극(1)에 접속되고 소스(2s)는 박막 트랜지스터(2)가 픽셀 전극(1)에 있는 사각형 세트백(1a)에 접속되도록 신호 라인(4)에 연결된다. 트랜지스터(2)의 게이트(2g)는 어드레스 라인(3)에서 사각형 세트백(1a)쪽으로 뻗어 있는 접촉부(3a)에 연결된다.

일반적으로 스위칭 트랜지스터를 갖는 매트릭스로 배열된 다수의 픽셀로 구성된 액정 표시 유니트에서, 선택 기간동안 액정 LC에 신호를 제공하기 위해 스위칭 트랜지스터(2)의 온-저항(on-resistance)을 낮출 필요가 있다.

박막 트랜지스터(2)가 스위칭 트랜지스터로서 사용되기 위해 비정질 실리콘 또는 다결정 실리콘으로 구성된 액정 표시 유니트에 있어서 전하 캐리어의 이동도는 낮기 때문에 채널 길이 L에 대해 채널폭 W의 비율 W/L비(제8도에 도시된 바와 같이)는 박막 트랜지스터(2)의 온-저항을 낮추기 위해 비교적 큰 값으로 설정된다. 따라서, 이는 박막 트랜지스터(2)의 면적을 크게 만들며, 픽셀의 개구비가 감소되게 하는 픽셀부분의 면적이 줄어들게 한다. 그래서, 픽셀 면적을 감소시키는 한편 해상도를 증가시키기 위한 시도는 실패하게 된다.

[발명의 요약]

본 발명의 목적은 액정 표시 유니트에서 고해상도로 큰 영상 면적을 달성하기 위한 것이다.

본 발명의 목적은 픽셀의 개구비를 높이는 한편 스위칭 트랜지스터의 온-저항을 낮추어 액정 표시 유니트에서 고해상도를 얻는 것이다.

본원의 여러 목적 및 장점은 다수의 매트릭스 어레이형 픽셀, 즉 액정 셀 LC을 구비하는 액정 표시 유니트에서 실현되는데, 상기 셀 각각은 스위칭 트랜지스터 Tr과 부가 캐패시터, 즉 저장 캐패시터 Cs를 갖는다. 본 발명의 액정 표시 유니트는, 2개의 상호 인접행(X1 과 X2, X3과 X4…)상의 픽셀들에 대한 스위칭 트랜지스터들이 같은 어드레스 라인(13)에 공통으로 연결되고, 한편, 각각의 열 Y상의 상호 다른 교대적(alternate) 픽셀을 위한 스위칭 트랜지스터는 같은 신호 라인(12a,12b)에 공통으로 연결되도록 형성된다. 다른 2개의 인접 행상의 픽셀을 위한 공통 캐패시터 형성 전극 도선(14)이 어드레스 라인(13)사이에, 바꾸어 말하면 다른 상호 인접행(X2와 X3, X4와 X5) 사이에 제공된다. 각 픽셀을 위한 부가 저장 캐패시터 Cs는 전극 도선(14), 그 밑에 형성된 절연막(16a) 그리고 도전층(15A)으로 형성된다. 부가 저장 캐패시터 Cs을 위한 전극 도선(14)은 어드레스 라인(13)과 같은 층으로 형성된다. 본 표시 유니트의 구조는 캐패시터 형성 전극 도선(14), 도전체층(15a) 및 절연층(16a)이 신호 라인(12a,12b) 아래서 부분적으로 연장되도록 수정될 수도 있다.

이러한 액정 표시 유니트는 한 프레임의 영상을 표시하기 위해 적절한 수의 픽셀 또는 셀 LC를 갖는다. 여기서 홀수행과 짝수행에 대응하는 2개의 수직 픽셀들은 동시에 선택되고 비월되지 않는 방식으로(in a non-interlaced mode) 구동되어서 영상을 표시한다. 2개의 상호 인접한 행 X1 및 X2, X3 및 X4 등등 상의 픽셀을 위한 스위칭 트랜지스터 Tr은 같은 어드레스 라인(13)에 공통으로 연결되어 어드레스 라인(13)의 수는 반으로 줄어든다. 2개의 상호 인접 픽셀을 위한 공통 캐패시터 형성 전극 도선(14)이 어드레스 라인(13)사이에, 즉, 어드레스 라인이 생략된 행 X2 및 X3, X4 및 X5 등등의 사이에 제공된다. 그래서 저장 캐패시터 Cs는 전극 도선(14)이 제공되는 영역에서 형성되어 픽셀의 개구비를 바꾸지 않고서도 저장 캐패시터 Cs에서 충분히 큰 용량값을 얻을 수 있다. 바꾸어 말하자면, 부가적 저장 캐패시터 Cs는 픽셀 피치의 감소에도 불구하고 충분히 큰 값을 갖는다.

일정한 전위를 전극 도선(14)에 인가하기 때문에, 부가적 저장 캐패시터는 어드레스 라인(13)에 대한 부하(load)로 되지 않는다. 그래서 표시 유니트의 빠른 동작이 가능하면서도 큰 영상 표시 면적과 높은 해상도의 장점을 제공한다. 이러한 장점과 더불어, 저장 캐패시터는 어드레스 라인에 대한 부하로 되지 않기 때문에, 수직 스캐너를 위한 구동기에 걸리는 부하가 줄어들어서 구동기 회로를 간단하게 하는 것이 가능하다.

부가 저장 캐패시터 Cs에 대한 전극 도선(13)은 어드레스 라인(13)과 같은 층을 사용하여 형성되며, 부가 저장 캐패시터 Cs를 위한 도전층과 절연층들은 변환기의 반도체 박막과 게이트 절연막의 연장부를 사용하여 형성된다. 그래서, 이 캐패시터는 제조 공정에서 부가적인 단계를 필요로 하지 않고 형성될 수 있다.

또한, 본 발명은 스위칭 트랜지스터 각각은 높은 캐리어 이동도를 갖는 박막 또는 초박막 트랜지스터(2)로 구성되며, 신호 라인(4)밑에 형성되는 것으로 가정한다. 그래서, 트랜지스터(2)들을 신호 라인(4)밑에 두면서도 이 어드레스 라인(3)을 선형적으로 형성하는 것이 가능하게 되고, 따라서, 픽셀의 개구비가 향상되며 설계 규칙에서 허용되는 최대 허용치를 얻게 된다. 이것은 픽셀 면적이 감소한 표시 유니트에서 해상도를 높이는 데에 매우 효과적이다.

[실시예]

액정 표시 유니트에서, 깜빡임은 픽셀이 필드당 재기록이 되지 않는 경우 눈에 띄이기 쉽다. 이런 이유 때문에, 한 프레임에 대응하는 텔레비젼 신호를 표시하기 위해 400개의 수직 픽셀을 갖는 액정 표시 패널에서, 모든 픽섹들은, 예컨대 액정 셀들의 교대적 구동으로 인한 깜빡임(15Hz)의 발생을 막기 위해서 필드 메모리를 사용하여 필드 단위로 재기록된다. 바꾸어 말하면, 신호 표시는 비월되지 않은 방식으로 구동된다.

제5도의 등가 회로도를 참고로 하면, 2개의 신호 라인(4a,4b)(예를들면 신호 라인 4a1,4b1; 4a2,4b2;…)이 픽셀 또는 액정 셀 LC의 각 열에 제공된다. 각 열에서 홀수번째 픽셀(LC11,LC13…; LC21,LC23…)들은 이 열에 대응하는 신호 라인 4a에 공통으로 연결되며, 한편 짝수번째 픽셀(LC12,LC14…; LC22,LC24…)들은 다른 신호 라인 4b에 공통으로 연결된다. 어드레스 라인(3₁,3₂,3₃,3₄…)은 픽셀의 개별 행에 제공된다. 픽셀 LC은 홀수 행과 짝수 행에 대응하는 2개의 어드레스 라인(3₁,3₂; 3₃,3₄…)이 동시에 선택되도록, 그리고 홀수 필드의 신호와 짝수 필드 신호가 동시에 2개의 신호 라인(4a,4b)에 제공되어 2개의 수직 픽셀(LC11와 LC12, LC21과 LC22…; LC13과 LC14, LC23과 LC24…)의 순차적 선택 표시를 실행하도록 구동된다. 그래서, 상기와 같은 구동 방법이 채택될 때 서로 인접한 홀수 행 픽셀과 짝수 행 픽셀을 위한 어드레스 라인은 서로에 대해 공통이 된다.

제6도에 도시된 바와 같이 이와 같은 비비월 구동(non-interlaced drive)은 픽셀의 교대적 행 사이에 배치된 어드레스 라인 3a,3b…로 이루어질 수 있다. 그래서 어드레스 라인의 수를 1/2로 감소시키는 것이 가능하다. 패턴 레이 아웃 관점에서 투명 픽셀 전극 LC들은 서로 떨어져 있을 필요가 있다. 본 발명에서, 어드레스 라인은 교대적 행간 공간에(in the alternate inter-row spaces) 배치되어 이들의 수가 1/2로 줄어들게 된다. 부가 저장 캐패시터는 어드레스 라인이 생략된 곳의 다른 교대적 행사이에 배치된 전극과, 트랜지스터의 반도체 박막의 연장부와, 트랜지스터의 게이트 절연체막의 연장부의 조합으로 형성될 수 있다. 다음에는 고정 전위가 전극 도선에 인가된다.

이하, 본 발명에 따른 액정 표시 패널의 예를 제1 내지 3도를 참고로 하여 기술하기로 한다. 상기 실시예는 예를들어 400개의 수직 픽셀을 갖는 프레임 영상을 표시하기 위해 설계된 액정 표시 패널에 본 발명을 적용시킨 것을 나타낸다.

[실시예 1]

제1도에는 예를들어 인듐-주석 산화물(ITO) 또는 이와 유사한 것으로 구성되며, 픽셀 또는 액정 셀 LC을 형성하는 전극 11₁₁, 11₁₂, 11₁₃, 11₁₄, 11₁₅,… 11₂₁, 11₂₂, 11₂₃, 11₂₄…와 투명 픽셀 전극(11)이 도시되어 있다. 전극(11)은 소정의 간격을 가지고 매트릭스형으로 배열되어 있다.

신호 라인 12a1, 12b1; 12a2, 12b2;과 같은 신호 라인 12a 및 12b는 알류미늄으로 이루어져 있으며, 신호 라인 12a 및 12b는 픽셀 전극(11)의 열 Y1, Y2,… 따위의 열 Y 사이에 배치되어 있다.

어드레스 라인 13a, 13b,…과 같은 어드레스 라인(13)은 행 X1과 X2, X3와 X4…와 같은 2개의 상호 인접 행 사이에 배치된다. 트랜지스터 Tr11, Tr12, Tr13, Tr14…Tr21, Tr22, Tr23, Tr24…와 같은 스위칭 트랜지스터 Tr은 박막 형태로서 픽셀 전극(11₁₁, 11₁₂, 11₁₃, 11₁₄,… 11₂₁, 11₂₂, 11₂₃, 11₂₄,…)을 구동시키기 위한 것이다. 바꾸어 말하자면, 스위칭 트랜지스터 Tr은 픽셀 또는 액정셀 LC11, LC12, LC13, LC14,… LC21, LC22, LC23, LC24… 등을 구동시킨다. 스위칭 트랜지스터 Tr은 신호 라인(12a,12b)와 어드레스 라인(13)의 교차점에 대응하여 배열된다.

저장 캐패시터 Cs를 위한 전극 도선(14a,14b,14c,…)와 같은 전극 도선(14)은 다른 2개의 상호 인접 행 X2와 X3 사이, 행 X4와 X5 사이…등에서 상기 인접 행에 공통으로 픽셀 전극(11)의 행 X1 위에 배치된다. 전극 도선(14)은 또한 이하에서 캐패시터 형성 전극 도선으로 지칭된다. 본 실시예에서, 각 전극 도선(14)은 2개의 행사이의 공간을 따라 배치되며, 신호 라인(12a,12b) 아래로 연장된다.

제3a 내지 3d도를 참고로 하면, 박막 트랜지스터(Tr)은 절연 기판 위에 형성된 제1층 다결정 또는 비정질 실리콘 막과, 반도체 층에 불순물을 도핑하여 형성된 제2층 다결정 실리콘 막(19)으로 구성된 제3b도의 게이트 전극(17)으로 구성된 제3a도의 반도체 박막(15)을 포함하는데, 상기 실리콘 박막19)은 이산화 실리콘(SiO₂)등과 같은 것으로 구성된 게이트 절연체 막(16)을 사이에 두고 반도체 박막(15)의 게이트 부분 위에 형성된다. 또한 반도체 박막(15)의 게이트 전극(17)의 양쪽 위에는 소스영역(18S)과 드레인 영역(18D)(제3a도에 도시된 바와 같이)이 형성된다. 박막 트랜지스터(Tr)는 최소한 게이트가 신호 라인(12a,13b) 밑에 존재하도록 형성된다. 박막 트랜지스터(Tr)의 패턴 레이-아웃이 제3d도에 도시되어 있다.

각각 박막 트랜지스터 Tr을 구성하기 위해 반도체 박막(15)을 형성하는 단계에 의하면 거의 T자 모양의 반도체 박막 연장부(15A)가 일체형으로 형성되어 캐패시터 형성 전극 도선(13)과 신호 라인(12a,12b)를 따라 드레인 영역(18D)으로부터 연장되는 형태로 된다. 게이트 절연막(16)을 형성하는 단계는 막(16)과 일체형으로 반도체 박막 연장부(15A)의 전체 표면 위로 연장된 연장부(16A)와 게이트 절연막(16)이 동시에 형성되도록 한다. 반도체 박막(15)과 게이트 절연막(16)의 패턴 레이 아웃은 제3a도에 도시되어 있다.

게이트 전극(17)에 연결된 어드레스 라인(13)은 제3b도에 도시되어 있으며, 게이트 전극(17)과 마찬가지로 불순물이 도핑된 다결정 실리콘(19)으로 구성된다. 어드레스 라인(13)을 형성하는 단계에서, 어드레스 라인(13a)은 행 X1상의 트랜지스터 Tr11, Tr12, Tr13…의 게이트 전극들과 공통으로 연결되도록 형성되며 또한 행 X2상의 트랜지스터 Tr12, Tr22, Tr23…의 게이트 전극(17)과 공통으로 연결되도록 형성된다. 어드레스 라인(13b)은 행 X3상의 트랜지스터 Tr13, Tr23, Tr33…의 게이트 전극과도 연결되고 행 X4상의 트랜지스터 Tr14, Tr24, Tr34…의 게이트 전극과도 연결되도록 형성된다. 이와 마찬가지로 어드레스 라인(13c)는 또 다른 두 행의 트랜지스터 Tr들의 게이트 전극에 공통으로 접속되도록 형성된다.

저장 캐패시터 Cs를 위한 도선(14a,14b,14c…)과 같은 전극 도선(14)은 불순물이 도핑된 다결정 실리콘으로 구성되며, 제3b도에 도시된 바와 같이 게이트 전극(17)과 어드레스 라인(13)과 동시에 형성된다. 이 단계에서 캐패시터 형성 전극 도선(14a)은 제1행 X1상의 픽셀 LC11, LC21, LC31에 대응하는 저장 캐패시터 Cs11, Cs21, Cs31…에 공통으로 연결되도록 형성된다. 그리고 캐패시터 형성 전극 도선(14b)은 제2행 X2와 제3행 X3상의 픽셀 LC12, LC22, LC32… 및 LC13, LC23, LC33…에 각각 대응하는 저장 캐패시터 Cs12, Cs22, Cs32…와 Cs13, Cs23, Cs33에 공통으로 연결되도록 형성된다. 마찬가지로, 연속적인 캐패시터 형성 전극 도선(14)은 행 X4, X5, X6과 X7 등등에 있는 각 저장 캐패시터에 공통으로 연결되도록 형성된다. 캐패시터 형성 전극 도선(14)은 게이트 절연막 연장부(16A) 위에 형성된다. 제3b도는 캐패시터 형성 전극 도선(14)을 구성하는 불순물이 도핑된 다결정 실리콘층(19)과 어드레스 라인(13), 게이트 전극(17)의 패턴 레이 아웃을 도시한다.

픽셀 LC의 각각의 열 Y1, Y2…을 위한 알루미늄으로 이루어진 신호 라인쌍(12a,12b)은 한열에서의 교대적 픽셀(alternate pixel)의 트랜지스터와 다른 열의 교대적 픽셀의 트랜지스터에 공통으로 연결된다. 즉, 신호 라인(12a1)은 행 y1상의 교대적 픽셀 LC12, LC14, LC16…의 트랜지스터 Tr12, Tr14, Tr16…의 소스 영역에 공통으로 연결되며, 신호 라인(12b1)은 다른 교대적 픽셀 LC11, LC13, LC15…의 트랜지스터 Tr11, Tr13, Tr15의 소스 영역(18S)에 공통으로 연결된다. 마찬가지로, 신호 라인(12a2)은 행 Y2의 교대적 픽셀 LC22, LC24, LC26의 트랜지스터 Tr22, Tr24, Tr26의 소스 영역(18S)에 공통으로 연결되고, 신호 라인(12b2)는 다른 픽셀 LC21, LC23, LC25의 트랜지스터 Tr21, Tr23, Tr25의 소스 영역(18S)에 공통으로 연결된다. 또한, 연속적인 신호 라인(12a,12b)은 동시에 형성된다. 제1도에 도시된 바와 같이, 접촉부(20)는 대응 신호 라인(12a 또는 12b)과 각 소스 영역을 연결시키기 위한 것이다. 신호 라인(12a,12b)의 패턴 레이 아웃은 제3c도에 도시되어 있다.

각 픽셀 전극(11)은 인듐 주석 산화물(ITO)로 구성되며, 대응 트랜지스터 Tr의 드레인 영역(18D)에 부분적으로 연결된다. 픽셀 전극을 형성하는 단계 동안, 픽셀 전극(11)은 알루미늄 전극(22)을 통해 드레인 영역(18D)의 접촉부(21)에 연결된다. 각 픽셀 LC에 대한 저장 캐패시터 Cs는 트랜지스터 Tr의 반도체 박막(15)으로부터 연장된 제1층 반도체 박막 연장부(15A)와, 불순물이 도핑된 제2층 다결정 실리콘막(19)으로 형성된다. 캐패시터 형성 전극 도선(14)에는 일정한 전위를 인가하는 것이 바람직하다.

구체적으로 도시하지는 않았지만, 전체 내부 표면상에 투명 전극을 갖는 투명 절연체 기판은 상술된 박막 트랜지스터 Tr, 저장 캐패시터 Cs와 픽셀 전극(11)이 형성됨과 동시에 투명 절연 기판의 반대편에 제공된다. 그리고, 액정 물질은 2개의 기판 사이에 밀봉되어서 액정 표시 패널을 형성한다.

이러한 액정 표시 패널에서, 2개의 홀수 및 짝수행 X1과 X2, X3와 X4…에 대응하는 2개의 각각의 수직 픽셀 LC11과 LC12, LC21과 LC22…은 비-비월 구동 모드에서 필드 메모리 같은 것을 사용하여 동시에 선택되어서 한 프레임의 TV 영상을 표시한다. 이 액정 표시 패널에서, 2행 X1과 X2, X3과 X4…의 어드레스 라인들은 한 어드레스 라인 13a, 13b…에 의해 서로 공통으로 접속되어 있다. 저장 캐패시터 Cs를 위한 전극 도선(14a,14b,14c…)과 같은 공통 전극 도선(14)은 행 X1 위에, 2개의 행 X2와 X3 사이, 그리고 행 X4와 X5 사이에 배치되며, 상술된 바와 같으므로 여기에서는 도시하는 것을 생략한다.

저장 캐패시터 Cs는 전극도선(14)과, 각 픽셀에 대응하는 반도체 박막 연장부(15A)와 게이트 절연막 연장부(16A)로 형성되어 고해상도를 얻는 표시 패널에서도 캐패시터 Cs를 위해 충분히 큰 캐패시터 값이 얻어진다. 저장 캐패시터 Cs는 캐패시턴스 값에서의 증가를 보장하기 위해 신호 라인 아래로 연장된 픽셀 전극(11)들의 행 사이에 형성된다. 저장 캐패시터 Cs는 픽셀 전극(11)의 행 사이에 형성되며, 보다 더 큰 값에 도달될 필요가 있을 때 신호 라인 밑으로 더 길게 연장된다. 따라서, 픽셀의 개구비의 악화를 막을 수 있다.

전극 도선(14)에는 일정한 전위가 인가되기 때문에, 저장 캐패시터(Cs)는 어드레스 라인(13)에 대한 부하가 되지 않는다. 그래서 큰 영상 표시 면적과 고해상도를 확실하게 하는 장점과 함께 빠른 작동도 가능하다. 또한, 수직 스캐너를 위한 구동기는 감소될 수 있어서 결과적으로 스캐너의 회로가 간단하게 된다.

저장 캐패시터 Cs를 구성하는 전극 도선(14), 게이트 절연막 연장부(16A)와 반도체 박막 연장부(15A)는 트랜지스터 Tr의 반도체 박막(15), 게이트 절연막(16A), 게이트 전극(17)과 각각 동시에 형성된다. 그래서, 저장 캐패시터 Cs의 형성은 제조 공정에서 별도의 공정 단계가 추가되지 않고서도 실행된다.

그래서, 어드레스 라인은 2개의 픽셀을 동시에 구동하기 위해 공통이 되며, 이렇게 형성된 갭에는 광 차단 특성을 갖는 상당히 큰 두께의 불순물이 도핑된 다결정 실리콘 층으로 구성된 전극 도선(14)이 형성되어 어떤 역광(backlight)도 표시동안 갭을 통해 지나가지 않도록 하며 따라서, 콘트라스트의 저하를 방지한다.

상술된 실시예에서 저장 캐패시터 Cs를 위한 전극 도선(14)은 불순물이 도핑된 다결정 실리콘으로 구성되어 있지만, 이는 표시되는 화상의 콘트라스트를 위한 관점에서 광 차단 특성을 갖는 알루미늄과 같이 다른 적당한 재질로 구성될 수도 있다.

[실시예 2]

제4도에는 본 발명의 원리를 이용한 액정 표시 패널의 제2실시예에서 한 픽셀의 구조를 도시한다. 제4도에서, 투명 픽셀 전극(11)은 픽셀 또는 액정 셀 LC의 일부이다. 또한 픽셀 LC를 구동시키기 위한 초박막 스위칭 트랜지스터(31)과 개별 픽셀의 행을 선택하기 위한 픽셀 전극(11)의 행사이에 배치된 어드레스 라인(13) 및 영상 신호를 공급하기 위해 픽셀 전극(11)의 열사이에 배치된 신호 라인(12)이 이 도면에 도시되어 있다.

상기와 같은 초박막 트랜지스터(31)은 높은 캐리어 이동성을 갖기 땜눈에, 온-저항의 감소로 채널 길이 L에 대한 폭 W의 비율 W/L이 작아져서 트랜지스터(31)가 직사각형 형태로 될 수 있다면 이러한 구조가 가능해진다. 이 실시예에서, 신호 라인(12)과 어드레스 라인(13)은 제4도에 도시된 바와 같이 선형으로 형성되며, 그리고, 픽셀 전극(11)은 신호 라인(12)과 어드레스 라인(13)에 의해 둘러싸인 사각형 영역과 연속적으로 신호 라인(12) 아래로 일부 연장된 형태이다. 작은 W/L 비와 높은 캐리어 이동도를 갖는 직사각형 초박막 트랜지스터(31)는 신호 라인(12)과 어드레스 라인(13)이 겹치는 부분 밑에 형성된다. 박막 트랜지스터는 약 1500Å의 두께를 갖는 종래 기술의 박막 트랜지스터에 비해 높은 이동도를 제공하기 위해 100 내지 750Å의 두께를 갖는 것이 바람직하다.

초박막 트랜지스터(31)의 드레인(18d)은 픽셀 전극(11)의 부분(11a)에 연결되며, 반면 이 트랜지스터(31)의 소스(18s)는 신호 라인(12)에 연결되고, 게이트(18g)는 어드레스 라인(13)과 같은 기능을 한다.

제7도를 참조로, 본 발명의 제2실시예의 초박막 트랜지스터(31), 픽셀 전극(11) 및 신호 라인(13)의 형성 과정에 대해 설명하기로 한다.

처음에, 다결정 실리콘 또는 비정질 실리콘으로 이루어진 제1층 반도체 막(42)은 나중에 형성될 신호 라인(12)과 같은 방향으로 유리 또는 유사한 절연 기판(41)상에 형성되고, 나중에 어드레스 라인(13)으로서의 역할을 하는 게이트 전극(45)은 이산화실리콘(SiO₂)등으로 이루어진 게이트 절연막(43)을 사이에 두고 반도체 박막(42)의 게이트 부분에 형성된다. 게이트 전극(45)은 불순물이 도핑된 다결정 실리콘막(44)과 같은 제2층 반도체 막으로 구성된다. 반도체 박막(42)의 게이트 전극(45)의 양쪽에 있는 2개의 영역은 각각 소스 영역(42s)과 드레인 영역(42d)으로서 형성되고, 최소한 하나의 게이트 부분은 다음에서 설명하는 바와 같이 신호 라인(12) 밑에 형성된다.

그 다음에는, 이산화실리콘 등으로 이루어진 절연층(46)이 형성되고, 다음 접촉홀(47)은 드레인 영역(42d)과 반대 위치에서 절연층(46)에 형성된다. 그 다음, 픽셀 전극(11)은 부분(11a)이 접촉 구멍(47)을 통해 드레인 영역(42d)에 접속되도록 형성된다. 이산화 실리콘 등으로 이루어진 층간 절연막(48)이 형성된 다음, 접촉홀(49)은 소스 영역(42s)과 반대 위치에서 상술된 절연층(46)과 층간 절연막(48)에 형성된다. 알루미늄 신호 라인(12)은 소스 영역(42s)에 연결되도록 형성된다.

도시하지는 않았지만, 전체 내부 표면상에 형성된 투명 전극을 갖는 어떤 절연기판은 절연기판(41)에 반대로 배치되며 액정 재질은 이 두 절연기판들 사이에 밀봉되어 원하는 표시 패널을 구성한다.

그래서 픽셀을 구동하기 위한 스위칭 트랜지스터가 높은 이동도를 갖는 초박막 트랜지스터(31)로 구성된 상술된 실시예에 따르면, W/L비는 온-저항을 낮춤에도 불구하고 큰 값으로 설정될 필요가 없다. 그래서, 어드레스 라인(13)은 선형으로 될 수 있으며, 반면 초박막 트랜지스터(31)를 구성하는 제1층 반도체 박막(42)은 신호 라인(12) 하부에 형성되어 픽셀의 개구비가 설계 규칙에 대해 최대 허용가능한 값으로 상승될 수 있다.

상술된 실시예는 더 높은 해상도로 발전하는 결과로서, 픽셀 면적이 감소되는 응용에서도 또한 효과적이다.

제7도의 실시예에 관해 기술된 예시적 과정은 알루미늄으로 이루어진 신호 라인(12)이 픽셀 전극(11)이 완료 후에 형성된다는 것을 가정한 것이다. 그러나, 이는 또한 신호 라인(12)이 형성된 후 픽셀 전극(11)을 형성하도록 반대로 될 수도 있다.

본 분야의 기술에 숙련된 사람에 의해 본원의 사상과 범주를 벗어나지 않고 변형이 가능하다.

Claims

액정 표시 유니트에 있어서, 픽셀 각각이, a) 투명 픽셀 전극과, b) 신호 라인 아래에 형성되며 상기 각 픽셀을 구동시키기 위한 스위칭 소자와, c) 저장 캐패시터를 포함하는 매트릭스 형태로 배열된 다수의 상기 픽셀과, 상기 다수의 픽셀에 신호를 공급하기 위해 상기 다수의 픽셀에 연결되며, 상기 픽셀 전극의 일부의 위로 연장되는 신호 라인과, 상기 매트릭스 형태의 상기 다수의 픽셀의 행에 연결된 다수의 어드레스 라인을 포함하는 액정 표시 유니트.
제1항에 있어서, 각 픽셀의 상기 스위칭 소자는 박막 트랜지스터인 액정 표시 유니트.
제2항에 있어서, 각 픽셀의 상기 박막 트랜지스터는 드레인 영역을 가지며, 상기 각 트랜지스터의 상기 드레인 영역은 상기 신호 라인의 각각 신호 라인 아래에서 상기 픽셀 전극중 대응 전극의 부분에 전기적으로 접속되어 있는 액정 표시 유니트.
제2항에 있어서, 상기 각 픽셀의 박막 트랜지스터는 게이트 영역을 가지며, 상기 트랜지스터의 상기 게이트 영역은 상기 어드레스 라인중 대응 라인 아래에 배치되는 액정 표시 유니트.
제2항에 있어서, 각 픽셀의 박막 트랜지스터는 소스 영역을 가지며, 상기 트랜지스터의 소스 영역은 상기 신호 라인의 하부에 배치되어 상기 신호 라인의 대응 라인에 전기적으로 연결되는 액정 표시 유니트.
제1항에 있어서, 상기 신호 라인중 하나는 상기 픽셀의 매트릭스의 상기 각 열을 따라 배치되는 액정 표시 유니트.
제1항에 있어서, 상기 어드레스 라인중 하나는 상기 픽셀의 매트릭스의 상기 각 행을 따라 배치되는 액정 표시 유니트.
제2항에 있어서, 상기 각 픽셀의 박막 트랜지스터는 높은 이동도를 갖는 초박막 트랜지스터인 액정 표시 유니트.
제1항에 있어서, 상기 캐패시터는 상기 어드레스 라인의 일부와, 상기 픽셀 전극의 일부와, 상기 어드레스 라인과 상기 픽셀 전극사이의 층간 절연막을 중첩시켜 형성되는 액정 표시 유니트.
액정 표시 유니트에 있어서, 픽셀 각각이 a) 투명 픽셀 전극과, b) 상기 픽셀을 구동시키기 위해 연결된 스위칭 장치와, c) 저장 캐패시터로 형성되는 매트릭스로 배열된 다수의 픽셀과, 상기 매트릭스에서 상기 픽셀의 홀수 행에 신호를 공급하기 위해 접속된 신호 라인과, 상기 매트릭스에서 상기 픽셀의 짝수 행에 신호를 공급하기 위해 저속된 신호 라인과, 상기 매트릭스에서 상기 픽셀의 교대적 행을 선택하기 위해 접속된 어드레스 라인을 포함하며, 상기 어드레스 라인은 n 어드레스 라인과 n+1 어드레스 라인이며, 상기 저장 캐패시터는 상기 n+1 어드레스 라인에 의해 선택된 픽셀과 상기 n 어드레스 라인에 의해 선택된 픽셀 사이에 삽입되며 고정 전위가 인가되는 전극 리드로 형성되는 액정 표시 유니트.
제10항에 있어서, 상기 스위칭 소자는 박막 트랜지스터인 액정 표시 유니트.
제11항에 있어서, 상기 박막 트랜지스터는 게이트 절연층과 반도체 박막을 포함하며, 상기 저장 캐패시터는 상기 전극 리드, 상기 박막 트랜지스터의 상기 게이트 절연층의 연장부와, 상기 박막 트랜지스터의 상기 반도체 박막의 연장부로 형성되는 액정 표시 유니트.
제10항에 있어서, 상기 스위칭 소자는 상기 신호 라인 아래에 형성되는 액정 표시 유니트.