KR20080000202A

KR20080000202A - 표시기판 및 이를 갖는 표시패널

Info

Publication number: KR20080000202A
Application number: KR1020060057799A
Authority: KR
Inventors: 김동규
Original assignee: 삼성전자주식회사
Priority date: 2006-06-27
Filing date: 2006-06-27
Publication date: 2008-01-02
Also published as: CN101098577A; US20070296880A1; CN101098577B; JP2008009433A; JP5016404B2; US8098340B2

Abstract

스토리지 캐패시터의 불량으로 인한 화소불량이 감소된 표시기판 및 이를 갖는 표시패널이 개시된다. 표시기판은 기판, 화소전극, 제1 및 제2 스토리지 배선들 및 스토리지 이중화 배선을 포함한다. 화소전극은 기판에 형성된 박막트랜지스터층 상의 단위 화소영역을 따라 패터닝된다. 화소전극은 박막트랜지스터층으로부터 제1 화소전압을 인가 받는 제1 서브 전극과, 제1 서브 전극과 전기적으로 분리되며 제2 화소전압을 인가 받는 제2 서브 전극을 포함한다. 제1 및 제2 스토리지 배선들은 단위 화소영역 내에 형성되어, 제1 화소전압과 제2 화소전압을 각각 유지한다. 스토리지 이중화(duplication) 배선은 단위 화소영역의 가장자리를 따라 형성되어, 제1 및 제2 스토리지 배선들에 각각 연결된다. 따라서, 스토리지 배선 불량에 의한 화소불량이 발생하는 빈도가 감소되어 표시패널의 화질이 향상된다.

표시기판, 스토리지, 배선, 이중화, 리페어

Description

표시기판 및 이를 갖는 표시패널{DISPLAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 표시기판의 평면도이다.

도 2는 도 1에 도시된 표시기판을 I-I' 선을 따라 절단한 단면도이다.

도 3은 도 1에 도시된 표시기판을 II-II' 선을 따라 절단한 단면도이다.

도 4는 도 1에 도시된 표시기판을 III-III' 선을 따라 절단한 단면도이다.

도 5는 본 발명의 일 실시예에 따른 표시기판의 평면도이다.

도 6은 도 5에 도시된 표시기판을 IV-IV' 선을 따라 절단한 단면도이다.

도 7은 도 5에 도시된 표시기판을 V-V' 선을 따라 절단한 단면도이다.

도 8은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.

도 9는 도 8에 도시된 표시패널을 VI-VI' 선을 따라 절단한 단면도이다.

도 10은 도 8에 도시된 표시패널 중 제2 기판의 평면도이다.

도 11은 도 8에 도시된 표시패널을 VII-VII' 선을 따라 절단한 단면도이다.

도 12는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 표시기판 105 : 기판

110 : 베이스 기판 115 : 박막트랜지스터층

120 : 게이트 절연층 130 : 패시베이션층

140 : 유기절연층 GL : 게이트 배선

DL : 데이터 배선 SL : 스토리지 배선

STRL : 스토리지 이중화 배선 TFT : 박막트랜지스터

PE : 화소전극 SPE : 서브 전극

500 : 표시패널 620 : 칼라필터부

630 : 오버코팅층 640 : 공통전극

BM : 광차단 패턴 DDP : 도메인 분할 패턴

본 발명은 표시기판 및 이를 갖는 표시패널에 관한 것이다. 보다 상세하게는, 단위 화소영역 내에 서로 연결된 2 중의 스토리지 배선 구조를 갖는 표시기판 및 이를 갖는 표시패널에 관한 것이다.

일반적으로, 액정 표시패널은 박막 트랜지스터(thin film transistor)들과 화소전극들을 갖는 어레이 기판, 컬러필터들과 공통전극을 갖는 컬러필터 기판 및 어레이 기판과 컬러필터 기판 사이에 개재된 액정층을 포함한다. 여기서, 어레이 기판은 서로 수직하게 교차되어 복수의 단위화소들을 정의하는 게이트 배선들 및 데이터 배선들을 더 포함하고, 박막 트랜지스터들 및 화소전극들은 일반적으로 단위화소들 내에 형성된다.

박막 트랜지스터는 화소전극과 전기적으로 연결되어 화소전극에 전하를 충전시킨다. 충전된 화소전극은 공통전극과의 사이에서 전기장을 발생시키고, 이렇게 발생된 전기장은 액정들의 배열을 변화시켜 광투과율을 변화시킨다.

화소전극에 충전된 전하는 스토리지 배선과 화소전극이 형성하는 유지 캐패시터에 의해 한 프레임 동안 유지된다. 따라서, 스토리지 배선에 단선이 발생하거나, 스토리지 배선이 데이터 배선과 단락되는 경우, 단위 화소영역 내에 유지 캐패시터가 정상적으로 형성되지 못하고, 따라서, 단위 화소는 액정을 제어하지 못하게 되어 화소불량이 발생한다.

한편, 최근에는 액정 표시패널의 측면 시야각을 향상시키기 위해 화소전극을 두 개의 제1 서브 전극 및 제2 서브 전극들로 분리시키고, 제1 서브 전극에 제1 화소전압을 인가하며, 제2 서브 전극에 제1 화소전압보다 높은 레벨의 제2 화소전압을 인가한다. 이로 인해, 단위 화소영역에서 액정의 배열 방향이 다양하게 되어 액정 표시패널의 측면 시야각을 보다 향상시킬 수 있다.

그런데, 화소전극을 제1 서브 전극과 제2 서브 전극으로 분리함에 따라, 하나의 스토리지 배선으로 제1 화소전압 및 제2 화소전압을 유지시키는 유지 캐패시터를 형성하는 것이 어려워지고 있다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 스토리지 배선의 불량에 따른 화소불량이 감소된 표시기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시기판을 포함하는 표시패널을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위하여, 일 실시예에 따른 표시기판은 기판, 화소전극, 제1 및 제2 스토리지 배선들 및 스토리지 이중화 배선을 포함한다. 상기 기판에는 박막트랜지스터층이 형성된다. 상기 화소전극은 상기 박막트랜지스터층 상의 단위 화소영역을 따라 패터닝된다. 상기 화소전극은 제1 및 제2 서브 전극을 포함한다. 상기 제1 서브 전극은 상기 박막트랜지스터층으로부터 제1 화소전압을 인가 받고, 상기 제2 서브 전극은 상기 제1 서브 전극과 전기적으로 분리되어 제2 화소전압을 인가 받는다. 상기 제1 및 제2 스토리지 배선들은 상기 단위 화소영역 내에 형성되어, 상기 제1 화소전압과 제2 화소전압을 각각 유지한다. 상기 스토리지 이중화 배선은 상기 단위 화소영역의 가장자리를 따라 형성되어, 상기 제1 및 제2 스토리지 배선들에 각각 연결된다.

일 실시예에서, 상기 박막트랜지스터층은 상기 제1 및 제2 스토리지 배선들의 연장 방향을 따라 배치된 제1 및 제2 게이트 배선들, 상기 제1 및 제2 게이트 배선들과 교차하는 데이터 배선, 제1 박막트랜지스터 및 제2 박막트랜지스터를 포함한다. 상기 제1 박막트랜지스터는 상기 제1 게이트 배선으로부터 인가된 제1 제어신호에 따라 상기 데이터 배선으로부터 출력된 상기 제1 화소전압을 상기 제1 서브 전극에 인가한다. 상기 제2 박막트랜지스터는 상기 제2 게이트 배선으로부터 인가된 제2 제어신호에 따라 상기 데이터 배선으로부터 출력된 상기 제2 화소전압을 상기 제2 서브 전극에 인가한다. 상기 단위 화소영역은 상기 제1 및 제2 스토리지 배선들과 교차하는 방향으로 지그재그로 굴곡된 형상을 갖는다. 상기 스토리지 이중화 배선은 어떤 단위 화소영역에 형성된 제1 서브 전극과 이웃한 단위 화소영역에 형성된 제2 서브 전극의 사이를 따라 연장된다.

다른 실시예에서, 상기 박막트랜지스터층은 상기 제1 및 제2 스토리지 배선들의 연장 방향을 따라 배치된 게이트 배선, 상기 게이트 배선과 교차하는 제1 및 제2 데이터 배선들, 제1 박막트랜지스터 및 제2 박막트랜지스터를 포함한다. 상기 제1 박막트랜지스터는 상기 게이트 배선으로부터 인가된 제어신호에 따라 상기 제1 데이터 배선으로부터 출력된 상기 제1 화소전압을 상기 제1 서브 전극에 인가한다. 상기 제2 박막트랜지스터는 상기 제어신호에 따라 상기 제2 데이터 배선으로부터 출력된 상기 제2 화소전압을 상기 제2 서브 전극에 인가한다. 상기 단위 화소영역은 사각형 형상을 갖는 것을 특징으로 하는 표시기판. 상기 단위 화소영역은 상기 제1 및 제2 서브 전극들이 배치되는 유효 투광영역 및 상기 유효 투광영역을 둘러싸며 상기 게이트 배선, 제1 및 제2 데이터 배선을 따라 배치된 비유효 투광영역을 포함한다. 상기 스토리지 이중화 배선은 상기 제1 데이터 배선을 따라 상기 비유효 투광영역에 배치된 제1 리페어 배선 및 상기 제2 데이터 배선을 따라 상기 비유효 투광영역에 배치된 제2 리페어 배선을 포함한다.

상기한 본 발명의 다른 목적을 실현하기 위하여, 일 실시예에 따른 표시패널은 제1 기판, 제2 기판 및 상기 제1 기판과 제2 기판의 사이에 개재된 액정층을 포함한다. 상기 제1 기판은 하부기판, 화소전극, 복수 개의 스토리지 배선들 및 스토 리지 이중화 배선을 포함한다. 상기 화소전극은 상기 하부 기판 상의 단위 화소영역의 형상을 따라 패터닝되며, 전기적으로 서로 분리되어 서로 다른 레벨의 전압들이 각각 인가되는 제1 및 제2 서브 전극들을 포함한다. 상기 스토리지 배선들은 상기 단위 화소영역 내에 형성되어 상기 전압들을 유지한다. 상기 스토리지 이중화 배선은 상기 단위 화소영역의 가장자리를 따라 형성되어 이웃한 상기 스토리지 배선들에 각각 연결된다. 상기 제2 기판은 상기 하부 기판과 대향하는 상부 기판, 칼라필터부들, 광차단 패턴 및 공통전극을 포함한다. 각 상기 칼라필터부는 각 상기 단위 화소영역의 형상에 대응하는 형상으로 상기 상부 기판에 배치된다. 상기 광차단 패턴은 상기 단위 화소영역들 간의 경계영역에 대응하여 상기 상부 기판에 형성된다. 상기 공통전극은 상기 칼라필터부들 및 광차단 패턴 상에 형성된다.

일 실시예에서, 상기 광차단 패턴은 상기 경계영역에 형성된 상기 스토리지 이중화 배선을 커버한다. 상기 경계영역은 상기 스토리지 배선들과 교차하는 방향으로 지그재그로 굴곡된 형상을 갖는다. 상기 공통전극에는 상기 제1 및 제2 서브 전극들을 복수 개의 도메인으로 분할하는 도메인 분할 패턴이 형성된다.

이러한 표시기판 및 이를 갖는 표시패널에 의하면, 불량인 화소의 발생 빈도가 감소되어 표시패널의 화질이 향상된다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.

표시기판

도 1은 본 발명의 일 실시예에 따른 표시기판의 평면도이다. 도 2는 도 1에 도시된 표시기판을 I-I' 선을 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 표시기판(100)은 기판(105), 화소전극(PE), 제1 및 제2 스토리지 배선들(SL1, SL2) 및 스토리지 이중화(duplication) 배선(STRL)을 포함한다.

기판(105)은 베이스 기판(110) 및 베이스 기판(110) 상에 형성된 박막트랜지스터층(115)을 포함한다.

베이스 기판(110)은 광학적으로 등방성을 갖는 유리로 이루어진다. 박막트랜지스터층(115)은 외부로부터 입력된 제어신호 및 영상 정보신호에 따라 후술될 화소전극(PE)에 화소전압을 인가한다.

박막트랜지스터층(115) 상에는 다수 개의 단위 화소영역들이 정의된다. 단위 화소영역들은 매트릭스 형태 및 모자이크 형태 등 일정한 배열 방식을 따라 배치된다.

구체적으로, 박막트랜지스터층(115)은 복수 개의 게이트 배선들, 데이터 배선(DL)들 및 박막트랜지스터들을 포함한다. 게이트 배선들은 베이스 기판(110) 상에 제1 방향을 따라 연장된다. 데이터 배선(DL)들은 게이트 배선들과 절연된 채로 게이트 배선들이 형성된 베이스 기판(110) 상에 배치된다. 데이터 배선(DL)들은 제1 방향과 교차하는 방향, 바람직하게는 제1 방향과 수직을 이루는 제2 방향으로 연장된다. 각 박막트랜지스터는 각 게이트 배선 또는 각 데이터 배선(DL)을 따라 배치되며, 게이트 배선 및 데이터 배선(DL)과 전기적으로 연결되어, 게이트 배선으로부터 인가된 제어신호에 따라 데이터 배선(DL)으로부터 인가된 화소전압을 출력한 다.

본 실시예에서, 하나의 단위 화소영역에는 2 개의 게이트 배선들과 1 개의 데이터 배선(DL)이 관련된다. 따라서, 단위 화소영역을 중심으로 박막트랜지스터층(115)을 설명한다. 단위 화소영역에 연관된 2 개의 게이트 배선들을 각각 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)으로 정의한다. 제1 게이트 배선(GL1)과 연결된 박막트랜지스터를 제1 박막트랜지스터(TFT1)로, 제2 게이트 배선(GL2)과 연결된 박막트랜지스터를 제2 박막트랜지스터(TFT2)로 각각 정의한다. 제1 및 제2 박막트랜지스터들(TFT1, TFT2)의 층상 구조는 동일하므로, 도 1 및 도 2에 도시된 제1 박막트랜지스터(TFT1)를 중심으로 박막트랜지스터층(115)을 설명한다.

제1 박막트랜지스터(TFT1)는, 도 1 및 도 2에 도시된 바와 같이, 제1 게이트 전극(GE1), 게이트 절연층(120), 제1 액티브층(AL1), 제1 오믹콘택층(OL1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다.

제1 게이트 전극(GE1)은 제1 게이트 배선(GL1)의 일부분이다. 게이트 절연층(120)은 제1 및 제2 게이트 배선(GL1, GL2)들이 형성된 베이스 기판(110) 상에 형성된다. 제1 액티브층(AL1)은, 예를 들어, 아몰퍼스실리콘과 같은 반도체로 이루어지며, 제1 게이트 전극(GE1)에 대응하는 게이트 절연막(120) 상에 형성된다. 제1 소스 전극(SE1)은 데이터 배선(DL) 중 제1 액티브층(AL1)과 오버랩 되는 부분이며, 일례로 U-자 형상을 갖는다. 제1 드레인 전극(DE1)은 제1 소스 전극(SE1)과 동일한 층으로 제1 소스 전극(SE1)으로부터 이격되게 형성된다. 제1 드레인 전극(DE1)은 일례로, U-자 형상 갖는 제1 소스 전극(SE1)의 중간에 배치된다. 따라서, 제1 드레 인 전극(DE1)은 제1 액티브층(AL1)과 일부 오버랩되며, 제2 방향으로 연장된다. 제1 오믹콘택층(OL1)은, 예를 들어, n-type으로 도핑된 아몰퍼스실리콘으로 이루어지며, 제1 액티브층(AL1)과 제1 소스 전극(SE1) 사이 및 제1 액티브층(AL1)과 제1 드레인 전극(DE1) 사이에 각각 형성된다.

박막트랜지스터층(115)은 패시베이션층(130) 및 유기절연층(140)을 더 포함한다.

패시베이션층(130)은 제1 박막트랜지스터(TFT1), 제2 박막트랜지스터(TFT2) 및 데이터 배선(DL)이 형성된 게이트 절연층(120) 상에 형성된다. 유기절연층(140)은 패시베이션층(130) 상에 형성되어, 박막트랜지스터층(115)의 표면을 평탄화시킨다. 여기서, 패시베이션층(130) 및 유기절연층(140) 중 어느 하나는 생략될 수 있다.

화소전극(PE)은 유기절연층(140) 상에 정의된 전술된 단위 화소영역에 형성되며, 단위 화소영역의 형상을 따라 패터닝된다. 본 실시예에서, 단위 화소영역은 제1 및 제2 게이트 배선(GL1, GL2)들과 교차하는 방향, 예를 들어, 제2 방향을 따라 지그재그로 굴곡된 형상을 갖는다. 단위 화소영역은 제2 방향을 따라 3회 굴곡되어, 대략 W자 형상을 갖는다.

화소전극(PE)은 전기적으로 서로 분리된 제1 서브 전극(SPE1) 및 제2 서브 전극(SPE2)을 포함한다.

제1 서브 전극(SPE1)은 단위 화소영역의 제1 방향측 변들을 따라 형성되어, 대략 W자 형상을 갖는다. 제2 서브 전극(SPE2)은 단위 화소영역의 제1 방향의 타측 변들을 따라 배치되며, 제1 서브 전극(SPE1)의 가운데 부분을 따라 형성되어 대략 ∧자 형상을 갖는다. 이때, 제1 서브 전극(SPE1)의 제2 방향측 단부들은 각각 역방향으로 굴곡되어 제1 서브 전극(SPE1)의 단부들과 각각 대향한다.

화소전극(PE)은 투명한 도전성 물질로 이루어지며, 일례로 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO), 아몰퍼스 산화주석인듐(amorphous Indium Tin Oxide, a-ITO) 등으로 이루어진다.

도 1 내지 도 3을 참조하면, 제1 박막트랜지스터(TFT1)의 제1 드레인 전극(DE1)은 전술한 바와 같이 제2 방향을 따라 연장되어, 동일한 층에 형성된 제1 연결전극(CE1)에 전기적으로 연결된다. 제1 연결전극(CE1)은 제1 서브 전극(SPE1)의 굴곡된 부위에 대응하여 배치된다. 제1 연결전극(CE1)은 제1 콘택홀(142)을 따라 연장된 제1 서브 전극(SPE1)과 전기적으로 연결된다. 그 결과, 제1 박막트랜지스터(TFT1)는 제1 서브 전극(SPE1)과 전기적으로 연결된다. 제1 박막트랜지스터(TFT1)는 제1 게이트 배선(GL1)으로부터 제1 게이트 전극(GE1)에 인가된 제1 제어신호에 따라 데이터 배선(DL)으로부터 제1 소스 전극(SE1)에 인가된 제1 화소전압을 제1 드레인 전극(DE1)을 통하여 제1 서브 전극(SPE1)에 인가한다.

제2 박막트랜지스터(TFT2)의 제2 드레인 전극(DE2)은 제2 방향을 따라 연장되어, 동일한 층에 형성된 제2 연결전극(CE2)에 전기적으로 연결된다. 제2 연결전극(CE2)은 제2 서브 전극(SPE2)의 중앙부에 대응하여 배치된다. 제2 연결전극(CE2)은 제2 콘택홀(144)을 따라 연장된 제2 서브 전극(SPE2)과 전기적으로 연결된다. 그 결과, 제2 박막트랜지스터(TFT2)는 제2 서브 전극(SPE2)과 전기적으로 연결된다. 제2 박막트랜지스터(TFT2)는 제2 게이트 배선(GL2)으로부터 제2 게이트 전극에 인가된 제2 제어신호에 따라 데이터 배선(DL)으로부터 제2 소스 전극에 인가된 제2 화소전압을 제2 드레인 전극(DE2)을 통하여 제2 서브 전극(SPE2)에 인가한다.

본 실시예에서, 제2 화소전압의 레벨은 제1 화소전압의 레벨보다 높다. 따라서, 제1 서브 전극(SPE1)을 로우 픽셀(Low Pixel)로, 제2 서브 전극(SPE2)을 하이 픽셀(High Pixel)로 부르기도 한다.

제1 및 제2 스토리지 배선들(SL1, SL2)은 제1 및 제2 게이트 배선(GL1, GL2)들과 나란하게 제1 방향을 따라 연장된다. 제1 및 제2 스토리지 배선들(SL1, SL2)은 제1 및 제2 게이트 배선(GL1, GL2)들과 동일한 층에 형성되며, 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)의 사이에 배치된다. 즉, 본 실시예에서 제1 및 제2 스토리지 배선들(SL1, SL2)은 단위 화소영역 내에 형성되어, 2중 스토리지 배선 구조를 형성한다.

제2 스토리지 배선(SL2)은 단위 화소영역의 중앙의 굴곡부에 대응하여 배치되며, 제1 스토리지 배선(SL1)은 단위 화소영역의 다른 굴곡부에 대응하여 배치된다.

제1 스토리지 배선(SL1)은 제1 연결전극(CE1)에 대응하여 선폭이 넓어지는 제1 스토리지 전극(ST1)을 포함한다. 제2 스토리지 배선(SL2)은 제2 연결전극(CE2)에 대응하여 선폭이 넓어지는 제2 스토리지 전극(ST2)을 포함한다.

제1 스토리지 전극(ST1), 게이트 절연층(120) 및 제1 연결전극(CE1)은 제1 서브 전극(SPE1)에 인가되는 제1 화소전압을 한 프레임동안 유지시키는 제1 캐패시터를 구성한다. 제2 스토리지 전극(ST2), 게이트 절연층(120) 및 제2 연결전극(CE2)은 제2 서브 전극(SPE2)에 인가되는 제2 화소전압을 한 프레임동안 유지시키는 제2 캐패시터를 구성한다. 제1 및 제2 스토리지 배선들(SL1, SL2)에는 외부로부터 소정의 레벨을 갖는 유지전압이 인가된다.

도 4를 참조하면, 스토리지 이중화 배선(STRL)은 제1 스토리지 배선(SL1) 및 제2 스토리지 배선(SL2)에 각각 연결된다. 스토리지 이중화 배선(STRL)은 단위 화소영역의 가장자리를 따라 제1 및 제2 게이트 배선(GL1, GL2)들과 동일한 층에 형성된다. 단위 화소영역의 개구율 감소를 방지하기 위하여, 스토리지 이중화 배선(STRL)은 제1 서브 전극(SPE1)과 제2 서브 전극(SPE2)의 사이에 대응하여 배치된다.

구체적으로, 스토리지 이중화 배선(STRL)은 어떤 단위 화소영역의 제1 서브 전극(SPE1)과 이웃한 단위 화소영역의 제2 서브 전극(SPE2)의 사이에 배치된다. 본 실시예에서, 스토리지 이중화 배선(STRL)은 ∧자 형상을 갖는 제2 서브 전극(SPE2)의 일측 가지를 따라 연장된다. 따라서, 표시기판(100)은 2 중의 스토리지 배선들이 각 단위 화소영역 가장자리에서 스토리 이중화 배선에 의해 서로 연결된 구조를 갖는다.

그 결과, 제1 스토리지 배선(SL1)의 어떤 위치에서 단선이 발생한 경우라도, 상기 제2 스토리지 배선(SL2) 및 스토리지 이중화 배선(STRL)을 통해 상기 제1 스 토리지 배선(SL1)에 유지 전압이 인가된다. 제2 스토리지 배선(SL2)의 어떤 위치에서 단선 발생한 경우도 마찬가지 방식으로 유지 전압이 인가된다. 따라서, 제1 및 제2 스토리지 배선들(SL1, SL2)에 발생된 단선으로 인해 유지전압이 인가되지 못하여, 제1 화소전압 및 제2 화소전압이 한 프레임 동안 적절히 유지되지 못하여 발생되는 화소불량이 방지된다.

또한, 도 1에 도시된 바와 같이, 제1 및 제2 스토리지 배선들(SL1, SL2)과 데이터 배선(DL)은 교차하므로 상호 단락될 수 있다. 이 경우, 데이터 배선(DL)의 양측의 제1 스토리지 배선(SL1) 또는 제2 스토리지 배선(SL2)을 절단하여 데이터 배선(DL)과의 단락을 리페어할 수 있고, 제1 스토리지 배선(SL1) 또는 제2 스토리지 배선(SL2)의 일부분을 절단하더라도, 전술한 바와 같이 스토리지 이중화 배선(STRL)을 통해 제1 스토리지 배선(SL1) 및 제2 스토리지 배선(SL2)은 모두 유지전압을 인가 받을 수 있다.

본 실시예에서, 스토리지 이중화 배선(STRL)은 제1 및 제2 스토리지 배선들(SL1, SL2)과 동일하게 제1 및 제2 게이트 배선(GL1, GL2)들과 동일한 층에 형성된다. 이와 다른 실시예에서, 스토리지 이중화 배선(STRL)은 제1 및 제2 스토리지 배선들(SL1, SL2)과 달리 게이트 절연층(120)의 상부, 예를 들어, 게이트 절연층(120)과 패시베이션층(140)의 사이에 형성될 수 있다. 이 경우, 제1 서브 전극(SPE1)과 제2 서브 전극(SPE2)의 사이에 대응하는 제1 및 제2 스토리지 배선들(SL1, SL2) 상의 게이트 절연층(120)에 개구부를 형성하고, 개구부를 통해 노출된 제1 및 제2 스토리지 배선들(SL1, SL2)에 스토리지 이중화 배선(STRL)들 각각 연결시킬 수 있다.

도 5는 본 발명의 일 실시예에 따른 표시기판의 평면도이다. 도 6은 도 5에 도시된 표시기판을 IV-IV' 선을 따라 절단한 단면도이다.

도 5 및 도 6을 참조하면, 표시기판(300)은 기판(305), 화소전극(PE), 제1 및 제2 스토리지 배선들(SL1, SL2) 및 스토리지 이중화 배선(STRL)을 포함한다.

기판(305)은 베이스 기판(310) 및 상기 베이스 기판(310) 상에 형성된 박막트랜지스터층(315)을 포함한다. 기판(305)은 상기 박막트랜지스터층(315)을 제외하고는 도 1 내지 도 4에 도시된 기판(105)과 실질적으로 동일하다. 박막트랜지스터층(315)은 단위 화소영역에 연관된 게이트 배선의 개수 및 데이터 배선의 개수를 제외하고는 도 1 내지 도 4에 도시된 박막트랜지스터층(115)과 실질적으로 동일하다.

박막트랜지스터층(315)은 복수 개의 게이트 배선(GL)들, 데이터 배선들 및 박막트랜지스터들을 포함한다. 본 실시예에서, 하나의 단위 화소영역에는 1 개의 게이트 배선(GL)과 2 개의 데이터 배선들이 관련된다. 따라서, 단위 화소영역을 중심으로 박막트랜지스터층(315)을 설명한다. 단위 화소영역에 연관된 2 개의 데이터 배선들을 각각 제1 데이터 배선(DL1) 및 제2 데이터 배선(DL2)으로 정의한다. 제1 데이터 배선(DL1)과 연결된 박막트랜지스터를 제1 박막트랜지스터(TFT1)로, 제2 데이터 배선(DL2)과 연결된 박막트랜지스터를 제2 박막트랜지스터(TFT2)로 각각 정의한다.

제1 및 제2 박막트랜지스터들(TFT1, TFT2)의 층상 구조는 도 2에 도시된 제1 박막트랜지스터(TFT1)와 동일하다. 따라서, 제2 박막트랜지스터(TFT2)는 제2 게이트 전극(GE2), 게이트 절연층(320), 제2 액티브층(AL2), 제2 오믹콘택층(OL2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 제1 박막트랜지스터(TFT1)도 이에 대응하는 구성 요소들을 포함한다.

화소전극(PE)은 유기절연층(340) 상에 정의된 단위 화소영역에 형성되며, 단위 화소영역의 형상을 따라 패터닝된다. 본 실시예에서, 단위 화소영역은 사각형 형상, 예를 들어, 직사각형 형상을 갖는다.

게이트 배선(GL)은 단위 화소영역의 일측 단변을 따라 배치되며, 제1 및 제2 데이터 배선들(DL1, DL2)은 단위 화소영역의 양측 장변들을 따라 각각 배치된다. 단위 화소영역은 유효 투광영역과 비유효 투광영역으로 분할된다. 유효 투광영역은 단위 화소영역보다 작은 면적을 갖는 영역으로서, 유효 투광영역의 변들은 단위 화소영역의 단변들 및 장변들로부터 소정 간격 이격된 영역으로 정의된다. 비유효 투광영역은 게이트 배선(GL)과 유효 투광영역의 사이 및 제1 및 제2 데이터 배선들(DL1, DL2)과 유효 투광영역의 사이에 대응하는 영역으로 정의된다.

화소전극(PE)은 제1 서브 전극(SPE1) 및 제2 서브 전극(SPE2)을 포함한다. 제2 서브 전극(SPE2)은 대략 V자 형상을 갖고, 유효 투광영역의 중앙에 배치된다. 제1 서브 전극(SPE1)은 제2 서브 전극(SPE2)과 일정 간격 이격되어 제2 서브 전극(SPE2)을 감싸도록 유효 투광영역의 나머지에 배치된다.

제1 박막트랜지스터(TFT1)의 제1 드레인 전극(DE1)은 제1 콘택홀(342)을 따라 연장된 제1 서브 전극(SPE1)과 전기적으로 연결된다. 그 결과, 제1 박막트랜지 스터(TFT1)는 게이트 배선(GL)으로부터 인가된 제어신호에 따라 제1 데이터 배선(DL1)으로부터 인가된 제1 화소전압을 제1 서브 전극(SPE1)에 인가한다.

제2 박막트랜지스터(TFT2)의 제2 드레인 전극(DE2)은 제2 콘택홀(344)을 따라 연장된 제2 서브 전극(SPE2)과 전기적으로 연결된다. 그 결과, 제2 박막트랜지스터(TFT2)는 게이트 배선(GL)으로부터 인가된 제어신호에 따라 제2 데이터 배선(DL2)으로부터 인가된 제2 화소전압을 제2 서브 전극(SPE2)에 인가한다.

제1 및 제2 스토리지 배선들(SL1, SL2)은 하나의 단위 화소영역을 가로질러 게이트 배선(GL)들과 나란하게 제1 방향을 따라 연장된다. 제1 및 제2 스토리지 배선들(SL1, SL2)은 게이트 배선(GL)들과 동일한 층에 형성된다. 즉, 본 실시예에서 제1 및 제2 스토리지 배선들(SL1, SL2)은 단위 화소영역 내에 형성되어, 2중 스토리지 배선 구조를 형성한다. 제1 및 제2 스토리지 배선들(SL1, SL2)에는 외부로부터 소정의 레벨을 갖는 유지전압이 인가된다.

도 5 및 도 7을 참조하면, 스토리지 이중화 배선(STRL)은 제1 스토리지 배선(SL1) 및 제2 스토리지 배선(SL2)에 각각 연결된다. 스토리지 이중화 배선(STRL)은 단위 화소영역의 가장자리를 따라 게이트 배선(GL)과 동일한 층에 형성된다.

스토리지 이중화 배선(STRL)은 제1 리페어 배선(STRL1) 및 제2 리페어 배선(STRL2)을 포함한다. 단위 화소영역의 개구율 감소를 방지하기 위하여, 제1 및 제2 리페어 배선들(STRL1, STRL2)은 비유효 투광영역에 배치된다. 구체적으로, 제1 리페어 배선(STRL1)은 제1 데이터 배선(DL1)을 따라 비유효 투광영역에 배치되고, 제2 리페어 배선(STRL2)은 제2 데이터 배선(DL2)을 따라 비유효 투광영역에 배치된다.

따라서, 표시기판(300)은 2 중의 스토리지 배선들이 각 단위 화소영역 가장자리에서 제1 및 제2 리페어 배선들(STRL1, STRL2)에 의해 서로 연결된 구조를 갖는다.

표시패널

도 8은 본 발명의 일 실시예에 따른 표시패널의 평면도이다. 도 9는 도 8에 도시된 표시패널을 VI-VI' 선을 따라 절단한 단면도이다.

도 8 및 도 9를 참조하면, 표시패널(500)은 제1 기판(501), 제2 기판(601) 및 액정층(LC)을 포함한다.

제1 기판(501)은 도 1 내지 도 4에 도시된 표시기판(100)과 실질적으로 동일하다. 따라서, 제1 기판(501)은 하부 기판(510), 화소전극(PE), 복수 개의 스토리지 배선들(SL1, SL2) 및 스토리지 이중화 배선(STRL)을 포함한다. 하부 기판(510)은 도 1 내지 도 4에 도시된 기판(110)에 대응한다.

따라서, 하부 기판(510)에는 박막트랜지스터층(715)이 형성된다. 박막트랜지스터층(715)은 도 1 내지 도 4에 도시된 박막트랜지스터층(115)과 실질적으로 동일하다. 따라서, 박막트랜지스터층(715)은 복수 개의 게이트 배선들(GL1, GL2), 복수 개의 데이터 배선(DL)들 및 복수 개의 박막트랜지스터들(TFT1, TFT2)을 포함한다.

도 1 내지 도 4에서 설명한 바와 같이, 단위 화소영역을 중심으로 설명하면, 하나의 단위 화소영역에는 제1 게이트 배선(GL1), 제2 게이트 배선(GL2) 및 하나의 데이터 배선(DL)이 연관된다. 단위 화소영역은 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)의 연장 방향과 교차하는 방향을 따라 지그재그로 굴곡된 형상을 갖는다.

화소전극(PE)은 단위 화소영역 내에 형성되며, 화소전극(PE)은 단위 화소영역의 형상을 따라 패터닝된 제1 서브 전극(SPE1) 및 제2 서브 전극(SPE2)을 포함한다. 제1 게이트 배선(GL1)에 연결된 제1 박막트랜지스터(TFT1)는 제1 서브 전극(SPE1)에 제1 화소전압을 인가한다. 제2 게이트 배선(GL2)에 연결된 제2 박막트랜지스터(TFT2)는 제2 서브 전극(SPE2)에 제2 화소전압을 인가한다.

제1 스토리지 배선(SL1) 및 제2 스토리지 배선(SL2)은 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)의 사이에, 제1 및 제2 게이트 배선(GL1, GL2)들과 동일한 층으로 배치된다. 따라서, 제1 및 제2 스토리지 배선들(SL1, SL2)은 단위 화소영역을 가로지르도록 형성된다. 스토리지 이중화 배선(STRL)은 단위 화소영역의 가장자리, 구체적으로 어떤 단위 화소영역에 형성된 제1 서브 전극(SPE1)과 다른 단위 화소영역에 형성된 제2 서브 전극(SPE2)의 사이에 형성된다. 스토리지 이중화 배선(STRL)은 제1 및 제2 게이트 배선들(GL1, GL2), 제1 및 제2 스토리지 배선들(SL1, SL2)과 동일한 층에 형성되며, 제1 스토리지 배선(SL1) 및 제2 스토리지 배선(SL2)에 각각 연결된다.

도 10은 도 8에 도시된 표시패널 중 제2 기판의 평면도이다.

도 9 및 도 10을 참조하면, 제2 기판(601)은 하부 기판(510)과 대향하는 상부 기판(610), 칼라필터부(620)들, 광차단 패턴(BM) 및 공통전극(640)을 포함한다.

광차단 패턴(BM)은 하부 기판(510)과 대향하는 상부 기판(610)의 일면에 형성된다. 광차단 패턴(BM)은 단위 화소영역들 간의 경계영역, 제1 및 제2 박막트랜지스터들(TFT1, TFT2), 제1 및 제2 게이트 배선(GL1, GL2)들 및 데이터 배선(DL)에 각각 대응하여 형성된다. 이에 따라, 광차단 패턴(BM)은 단위 화소영역에 대응하는 형상을 갖는 개구부를 정의한다. 광차단 패턴(BM)은 유기물로 이루어지는 것이 바람직하지만, 크롬(Cr)과 같은 무기물로 이루어질 수 있다.

각 칼라필터부(620)는 상기 개구부에 형성되며, 광차단 패턴(BM)과 일부 오버랩된다. 각 칼라필터부(620)는 적색 칼라필터부, 녹색 칼라필터부 및 청색 칼라필터부들 중 어느 하나이다. 적색 칼라필터부, 녹색 칼라필터부 및 청색 칼라필터부들은 스트라이프 타입 및 모자이크 타입 등 소정의 배열 방식을 따라 배열된다.

제2 기판(601)은 오버코팅층(630)을 더 포함한다. 오버 코팅층(630)은 칼라필터부(620)들 및 광차단 패턴(BM)을 커버하여 보호하며, 제2 기판(601)의 표면을 평탄화시킨다. 오버 코팅층(630)은 투명한 유기물로 이루어지는 것이 바람직하다.

도 11은 도 8에 도시된 표시기판을 VII-VII' 선을 따라 절단한 단면도이다.

도 8 내지 도 11을 참조하면, 공통전극(640)은 화소전극(PE)과 동일한 재질로 이루어지며, 오버코팅층(630) 상에 형성된다. 공통전극(640)은 도메인 분할패턴(DDP)을 더 포함한다. 단위 화소영역은 도메인 분할패턴(DDP)으로 인해 복수 개의 도메인들로 분할된다. 여기서, 도메인은 액정의 배열 방향이 불연속적으로 변하는 위치를 경계로 하여 구분되는 영역으로 정의된다.

본 실시예에서, 도메인 분할패턴(DDP)은 공통전극(640)의 일부가 제거되어 형성된 개구패턴이다. 이와 다른 실시예에서 도메인 분할패턴(DDP)은 공통전극(640) 상에 형성된 돌기패턴일 수 있다.

도메인 분할패턴(DDP)은 제1 서브 전극(SPE1) 및 제2 서브 전극(SPE2)의 형상과 같이 제2 방향을 따라 지그재그로 굴곡진 형상을 갖는다. 바람직하게는, 도메인 분할패턴(DDP)은 제1 서브 전극(SPE1) 및 제2 서브 전극(SPE2)의 제1 방향 중심에 각각 대응하며 제2 방향으로 지그재그로 굴곡진 형상을 갖는다.

스토리지 이중화 배선(STRL)은 단위 화소영역들 간의 경계영역에 제1 및 제2 스토리지 배선들(SL1, SL2)과 동일한 층에 형성된다. 구체적으로, 스토리지 이중화 배선(STRL)은 어떤 단위 화소영역에 형성된 제1 서브 전극(SPE1)과 이웃한 단위 화소영역에 형성된 제2 서브 전극(SPE2)의 사이에 배치되며, 제1 스토리지 배선(SL1) 및 제2 스토리지 배선(SL2)에 각각 연결된다.

따라서, 스토리지 이중화 배선(STRL)은 제2 기판(601)에 형성된 광차단 패턴(BM)에 의해 커버된다. 그 결과, 스토리지 이중화 배선(STRL)으로 인해 표시패널(500)의 개구율이 감소되는 것이 방지된다.

액정층(LC)은, 도 10 및 도 11에 도시된 바와 같이, 제1 기판(501)과 제2 기판(601)의 사이에 개재된다. 서로 이웃한 도메인들에서 액정층(LC)이 포함하는 액정분자들은 각각 서로 다른 방향으로 배열된다. 이에 따라, 하나의 단위 화소영역으로부터 출사되는 광의 시야각이 증가된다.

도 12를 참조하면, 표시패널(700)은 제1 기판(701), 제2 기판(801) 및 액정 층(LC)을 포함한다.

제1 기판(701)은 도 5 내지 도 7에 도시된 제1 기판(501)과 실질적으로 동일하다.

따라서, 제1 기판(701)은 박막트랜지스터층(715)이 형성된 하부 기판(701), 박막트랜지스터층(715) 상의 단위 화소영역에 배치된 화소전극(PE), 복수 개의 스토리지 배선들 및 스토리지 이중화 배선들을 포함한다.

단위 화소영역에 관련된 것을 중심으로 설명하면, 박막트랜지스터층(715)은 제1 방향으로 연장된 게이트 배선, 제1 방향과 교차하는 제2 방향으로 연장된 제1 데이터 배선(DL1) 및 제2 데이터 배선, 제1 데이터 배선(DL1)과 연결된 제1 박막트랜지스터 및 제2 데이터 배선과 연결된 제2 박막트랜지스터를 포함한다.

단위 화소영역은 직사각형 형상을 갖는다. 화소전극(PE)은 단위 화소영역을 분점하는 제1 서브 전극(SPE1) 및 제2 서브 전극(SPE2)을 포함한다. 제2 서브 전극(SPE2)은 대략 V자 형상을 갖고 단위 화소영역의 중앙에 배치되며, 제1 서브 전극(SPE1)은 제2 서브 전극(SPE2)을 둘러싸도록 단위 화소영역의 나머지 영역에 배치된다.

게이트 배선으로부터 인가된 제어신호에 따라 제1 박막트랜지스터는 제1 서브 전극(SPE1)에 제1 화소전압을 인가하고, 제2 박막트랜지스터는 제2 서브 전극(SPE2)에 제2 화소전압을 인가한다.

제1 및 제2 스토리지 배선들은 게이트 배선과 나란하게 동일한 층에 형성되며, 단위 화소영역을 가로지르도록 배치된다. 스토리지 이중화 배선은 제1 리페어 배선(STRL1) 및 제2 리페어 배선을 포함한다. 제1 리페어 배선(STRL1)은 제1 데이터 배선(DL1)과 제1 서브 전극(SPE1)의 사이에 대응하며, 제1 데이터 배선(DL1)을 따라 제1 및 제2 스토리지 배선들(SL1, SL2)과 동일한 층에 형성된다. 제2 리페어 배선은 제2 데이터 배선과 제1 서브 전극(SPE1)의 사이에 대응하며, 제2 데이터 배선을 따라 형성된다.

제2 기판(801)은 하부 기판(710)과 대향하는 상부 기판(810), 광차단 패턴(BM), 칼라필터부(820)들, 오버코팅층(830) 및 공통전극(840)을 포함한다.

광차단 패턴(BM)은 단위 화소영역들의 사이에 대응하는 경계영역에 형성된다. 따라서, 광차단 패턴(BM)은 게이트 배선, 제1 데이터 배선(DL1), 제2 데이터 배선, 제1 박막트랜지스터 및 제2 박막트랜지스터에 각각 대응한다.

광차단 패턴(BM)은 단위 화소영역의 형상에 대응하는 개구부들을 정의한다. 각 개구부에는 각 칼라필터부(820)들이 배치된다. 오버코팅층(830)은 광차단 패턴(BM) 및 칼라필터부(820)들을 커버하며, 공통전극(840)은 오버코팅층(830) 상에 형성된다.

제1 리페어 배선(STRL1)과 제2 리페어 배선은, 도 12에 도시된 바와 같이, 광차단 패턴(BM)에 의해 각각 커버된다. 따라서, 제1 리페어 배선(STRL1) 및 제2 리페어 배선은 단위 화소영역의 개구율을 감소시키지 않는다.

이상에서 상세하게 설명한 바와 같이 본 발명에 따르면, 단위 화소영역에는 2 개의 스토리지 배선들이 배치되며, 2 개의 스토리지 배선들은 단위 화소영역의 가장자리를 따라 배치된 스토리지 이중화 배선에 의해 서로 연결된다. 따라서, 어떤 스토리지 배선의 어떤 위치에서 단선이 발생한 경우라도, 다른 스토리지 배선 및 스토리지 이중화 배선을 통해 단선이 발생된 스토리지 배선에 유지 전압이 인가된다. 따라서, 스토리지 배선에 발생된 단선으로 인해 유지전압이 인가되지 못하여, 화소전압이 한 프레임 동안 변동되는 화소불량이 방지된다.

또한, 스토리지 배선과 데이터 배선이 상호 단락된 경우, 데이터 배선의 양측의 스토리지 배선을 일부 절단하여 데이터 배선과의 단락을 리페어할 수 있고, 스토리지 배선의 일부분을 절단하더라도, 전술한 바와 같이 스토리지 이중화 배선을 통해 2 개의 스토리지 배선은 모두 유지전압을 인가 받을 수 있어, 단락으로 인한 화소불량이 방지된다.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

박막트랜지스터층이 형성된 기판;

상기 박막트랜지스터층 상의 단위 화소영역의 형상을 따라 패터닝되며, 상기 박막트랜지스터층으로부터 제1 화소전압을 인가 받는 제1 서브 전극 및 상기 제1 서브 전극과 전기적으로 분리되어 제2 화소전압을 인가 받는 제2 서브 전극을 포함하는 화소전극;

상기 단위 화소영역 내에 형성되어, 상기 제1 화소전압과 제2 화소전압을 각각 유지하는 제1 및 제2 스토리지 배선들; 및

상기 단위 화소영역의 가장자리를 따라 형성되어, 상기 제1 및 제2 스토리지 배선들에 각각 연결되는 스토리지 이중화 배선을 포함하는 것을 특징으로 하는 표시기판.
제1항에 있어서, 상기 박막트랜지스터층은

상기 제1 및 제2 스토리지 배선들의 연장 방향을 따라 배치된 제1 및 제2 게이트 배선들;

상기 제1 및 제2 게이트 배선들과 교차하는 데이터 배선;

상기 제1 게이트 배선으로부터 인가된 제1 제어신호에 따라 상기 데이터 배선으로부터 인가된 상기 제1 화소전압을 상기 제1 서브 전극에 인가하는 제1 박막트랜지스터; 및

상기 제2 게이트 배선으로부터 인가된 제2 제어신호에 따라 상기 데이터 배선으로부터 인가된 상기 제2 화소전압을 상기 제2 서브 전극에 인가하는 제2 박막트랜지스터를 포함하는 것을 특징으로 하는 표시기판.
제2항에 있어서, 상기 단위 화소영역은 상기 제1 및 제2 스토리지 배선들과 교차하는 방향으로 지그재그로 굴곡된 형상을 갖는 것을 특징으로 하는 표시기판.
제3항에 있어서, 상기 스토리지 이중화 배선은 어떤 단위 화소영역에 형성된 제1 서브 전극과 이웃한 단위 화소영역에 형성된 제2 서브 전극의 사이를 따라 연장된 것을 특징으로 하는 표시기판.
제4항에 있어서, 상기 제1 및 제2 게이트 배선들, 제1 및 제2 스토리지 배선들 및 스토리지 이중화 배선은 동일한 층에 형성된 것을 특징으로 하는 표시기판.
제5항에 있어서, 상기 제1 및 제2 스토리지 배선들은 상기 제1 및 제2 게이트 배선들의 사이에 배치된 것을 특징으로 하는 표시기판.
제6항에 있어서, 상기 제1 박막트랜지스터의 출력전극은 상기 제1 스토리지 배선과 일부 오버랩되며,

상기 제2 박막트랜지스터의 출력전극은 상기 제2 스토리지 배선과 일부 오버 랩된 것을 특징으로 하는 표시기판.
제1항에 있어서, 상기 박막트랜지스터층은

상기 제1 및 제2 스토리지 배선들의 연장 방향을 따라 배치된 게이트 배선;

상기 게이트 배선과 교차하는 제1 및 제2 데이터 배선들;

상기 게이트 배선으로부터 인가된 제어신호에 따라 상기 제1 데이터 배선으로부터 출력된 상기 제1 화소전압을 상기 제1 서브 전극에 인가하는 제1 박막트랜지스터; 및

상기 제어신호에 따라 상기 제2 데이터 배선으로부터 출력된 상기 제2 화소전압을 상기 제2 서브 전극에 인가하는 제2 박막트랜지스터를 포함하는 것을 특징으로 하는 표시기판.
제8항에 있어서, 상기 단위 화소영역은 사각형 형상을 갖는 것을 특징으로 하는 표시기판.
제9항에 있어서, 상기 단위 화소영역은

상기 제1 및 제2 서브 전극들이 배치되는 유효 투광영역; 및

상기 유효 투광영역을 둘러싸며 상기 게이트 배선, 제1 및 제2 데이터 배선을 따라 배치된 비유효 투광영역을 포함하는 것을 특징으로 하는 표시기판.
제10항에 있어서, 상기 스토리지 이중화 배선은 상기 게이트 배선과 동일한 층에 형성되며,

상기 제1 데이터 배선을 따라 상기 비유효 투광영역에 배치된 제1 리페어 배선; 및

상기 제2 데이터 배선을 따라 상기 비유효 투광영역에 배치된 제2 리페어 배선을 포함하는 것을 특징으로 하는 표시기판.
제11항에 있어서, 상기 제1 박막트랜지스터의 출력전극은 상기 제1 및 제2 스토리지 배선들 중 어느 하나와 일부 오버랩된 것을 특징으로 하는 표시기판.
하부 기판과, 상기 하부 기판 상의 단위 화소영역의 형상을 따라 패터닝되며, 전기적으로 서로 분리되어 서로 다른 레벨의 전압들이 각각 인가되는 제1 및 제2 서브 전극들을 포함하는 화소전극과, 상기 단위 화소영역 내에 형성되어 상기 전압들을 유지하는 복수 개의 스토리지 배선들과, 상기 단위 화소영역의 가장자리를 따라 형성되어 이웃한 상기 스토리지 배선들에 각각 연결되는 스토리지 이중화 배선을 포함하는 제1 기판;

상기 하부 기판과 대향하는 상부 기판과, 각 상기 단위 화소영역의 형상에 대응하는 형상으로 상기 상부 기판에 배치된 칼라필터부들과, 상기 단위 화소영역들 간의 경계영역에 대응하여 상기 상부 기판에 형성된 광차단 패턴과, 상기 칼라필터부들 및 광차단 패턴 상에 형성된 공통전극을 포함하는 제2 기판; 및

상기 제1 기판과 제2 기판의 사이에 개재된 액정층을 포함하는 것을 특징으로 하는 표시패널.
제13항에 있어서, 상기 광차단 패턴은 상기 경계영역에 대응하여 형성된 상기 스토리지 이중화 배선을 커버하는 것을 특징으로 하는 표시패널.
제14항에 있어서, 상기 경계영역은 상기 스토리지 배선들과 교차하는 방향으로 지그재그로 굴곡된 형상을 갖는 것을 특징으로 하는 표시패널.
제14항에 있어서, 상기 경계영역은 사각형의 변을 따라 형성된 것을 특징으로 하는 표시패널.
제14항에 있어서, 상기 공통전극에는 상기 제1 및 제2 서브 전극들을 복수 개의 도메인들로 분할하는 도메인 분할 패턴이 형성된 것을 특징으로 하는 표시패널.
제17항에 있어서, 상기 도메인 분할 패턴은 상기 공통전극의 일부가 제거되어 형성된 개구 패턴인 것을 특징으로 하는 표시패널.
제13항에 있어서, 상기 하부 기판은

상기 스토리지 배선들의 연장 방향을 따라 배치된 게이트 배선;

상기 게이트 배선과 교차하는 데이터 배선;

상기 게이트 배선으로부터 인가된 제어신호에 따라 상기 데이터 배선으로부터 출력된 제1 화소전압을 상기 제1 서브 전극에 인가하는 제1 박막트랜지스터; 및

상기 제어신호에 따라 데이터 배선으로부터 출력된 제2 화소전압을 상기 제2 서브 전극에 인가하는 제2 박막트랜지스터를 포함하는 것을 특징으로 하는 표시패널.