JP5016404B2 - 表示基板及びこれを有する表示パネル - Google Patents

Description

本発明は、表示基板及びこれを有する表示パネルに関する。より詳細には、画素不良が減少した表示基板及びこれを有する表示パネルに関する。

一般に、液晶表示パネルは、薄膜トランジスタと画素電極とを有するアレイ基板、カラーフィルタと共通電極とを有するカラーフィルタ基板、及びアレイ基板とカラーフィルタ基板との間に介在された液晶層を含む。ここで、アレイ基板は、互いに垂直に交差し、複数の単位画素を定義する複数のゲート配線及び複数のデータ配線を更に含み、薄膜トランジスタ及び画素電極は一般的に単位画素内に１つずつ形成される。

薄膜トランジスタは、対応する画素電極と電気的に接続され、画素電極に電荷を充電させる。充電された画素電極は、共通電極との間で電界を発生させ、このように発生した電界は液晶分子の配列を変化させて光透過率を変化させる。

画素電極に充電された電荷は、ストレージ配線と画素電極とが形成するキャパシタによって１フレームの間、蓄積される。従って、ストレージ配線に断線が発生するか、ストレージ配線がデータ配線と短絡した場合、単位画素領域内にキャパシタが正常に形成されず、そのため、単位画素は液晶を正確に制御することができなくなり、画素不良が発生する。

一方、最近には液晶表示パネルの側面視野角を向上させるために、画素電極を２つの第１サブ電極及び第２サブ電極に分離させ、第１サブ電極に第１画素電圧を印加し、第２サブ電極に第１画素電圧より高いレベルの第２画素電圧を印加する。これによって、単位画素領域での液晶分子の配列方向が多様になり、液晶表示パネルの側面視野角をより向上させることができる。

ところが、画素電極を第１サブ電極と第２サブ電極に分離することにより、１つのストレージ配線に第１画素電圧および第２画素電圧を蓄積するキャパシタを形成することが難しくなる。

本発明の技術的課題は、このような従来の問題点を解決するためのもので、本発明の目的は、ストレージ配線の不良による画素不良が減少した表示基板を提供することにある。

本発明の他の目的は、前記表示基板を含む表示パネルを提供することにある。

前記した本発明の目的を実現するために、本発明の一実施形態による表示基板は、基板、画素電極、第１及び第２ストレージ配線、及びストレージ二重化配線を含む。基板には薄膜トランジスタ層が形成される。画素電極は、薄膜トランジスタ層上の単位画素領域に沿ってパターニングされる。画素電極は、第１及び第２サブ電極を含む。第１サブ電極は、薄膜トランジスタ層から第１画素電圧の印加を受け、第２サブ電極は、第１サブ電極と電気的に分離され第２画素電圧の印加を受ける。第１及び第２ストレージ配線は単位画素領域内に形成され、１フレームの間、第１画素電圧と第２画素電圧とをそれぞれ蓄積する。ストレージ二重化配線は、単位画素領域のエッジに沿って形成され、第１及び第２ストレージ配線にそれぞれ電気的に接続される。

本発明の一実施形態において、薄膜トランジスタ層は、第１及び第２ストレージ配線の長手方向に沿って配線された第１及び第２ゲート配線、第１及び第２ゲート配線と交差するデータ配線、第１薄膜トランジスタ及び第２薄膜トランジスタを含む。第１薄膜トランジスタは、第１ゲート配線から印加された第１制御信号に応答してデータ配線から印加された第１画素電圧を第１サブ電極に印加する。第２薄膜トランジスタは、第２ゲート配線から印加された第２制御信号に応答してデータ配線から印加された第２画素電圧を第２サブ電極に印加する。単位画素領域は、第１及び第２ストレージ配線と交差する方向にジグザグに屈曲された形状を有する。ストレージ二重化配線は、ある単位画素領域に形成された第１サブ電極と隣り合う単位画素領域に形成された第２サブ電極との間に沿って延長される。

本発明の他の実施形態において、薄膜トランジスタ層は、第１及び第２ストレージ配線の長手方向に沿って配置されたゲート配線、ゲート配線と交差する第１及び第２データ配線、第１薄膜トランジスタ及び第２薄膜トランジスタを含む。第１薄膜トランジスタは、ゲート配線から印加された制御信号に応答して第１データ配線から印加された第１画素電圧を第１サブ電極に印加する。第２薄膜トランジスタは、制御信号に応答して第２データ配線から印加された第２画素電圧を第２サブ電極に印加する。単位画素領域は、四角形形状を有することを特徴とする。単位画素領域は、第１及び第２サブ電極が配置される有効透光領域及び有効透光領域を取り囲み、ゲート配線、第１及び第２データ配線に沿って配置された非有効透光領域を含む。ストレージ二重化配線は、第１データ配線に沿って非有効透光領域に配置された第１リペア配線及び第２データ配線に沿って非有効透光領域に配置された第２リペア配線を含む。

前記した本発明の他の目的を実現するために、本発明の一実施形態による表示パネルは、第１基板、第２基板、及び第１基板と第２基板との間に介在された液晶層を含む。第１基板は、下部基板、画素電極、複数個のストレージ配線、及びストレージ二重化配線を含む。画素電極は、下部基板上の単位画素領域の形状に沿ってパターニングされ、互いに電気的に分離され、互いに異なるレベルの電圧がそれぞれ印加される第１及び第２サブ電極を含む。ストレージ配線は、単位画素領域内に形成され、電圧を蓄積する。ストレージ二重化配線は、単位画素領域のエッジに沿って形成され、隣り合うストレージ配線にそれぞれ電気的に接続される。第２基板は、下部基板と対向する上部基板、カラーフィルタ部、光遮断パターン、及び共通電極を含む。各カラーフィルタ部は、各単位画素領域の形状に対応する形状に上部基板に配置される。光遮断パターンは、単位画素領域間の境界領域に対応して、上部基板に形成される。共通電極は、カラーフィルタ部及び光遮断パターン上に形成される。

本発明の一実施形態において、光遮断パターンは、境界領域に形成されたストレージ二重化配線をカバーする。境界領域は、ストレージ配線と交差する方向にジグザグに屈曲された形状を有する。共通電極には、第１及び第２サブ電極を複数個のドメインに分割するドメイン分割パターンが形成される。

このような表示基板及びこれを有する表示パネルによると、基板における不良画素の発生頻度が減少し、表示パネルの画質が向上する。

以下、図面を参照して、本発明の好ましい実施形態を詳細に説明する。

図１は、本発明の第１実施形態による表示基板１００の平面図である、図２は、図１に図示された表示基板をＩ−Ｉ’に沿って切断した断面図である。

図１及び図２を参照すると、表示基板１００は、基板１０５、画素電極ＰＥ、第１及び第２ストレージ配線ＳＬ１、ＳＬ２、及びストレージ二重化配線ＳＴＲＬを含む。

基板１０５は、ベース基板１１０及びベース基板１１０上に形成された薄膜トランジスタ層１１５を含む。

ベース基板１１０は、光学的に等方性を有するガラスからなる。薄膜トランジスタ層１１５は、外部から入力される制御信号及び画像情報信号に応答して、後述する画素電極ＰＥに画素電圧を印加する。

薄膜トランジスタ層１１５上には、多数個の単位画素領域が定義される。単位画素領域は、マトリックス形態及びモザイク形態等といった一定の配列方式に沿って配置される。

具体的に、薄膜トランジスタ層１１５は、複数のゲート配線ＧＬ、複数のデータ配線ＤＬ、及び複数の薄膜トランジスタＴＦＴを含む。ゲート配線ＧＬは、ベース基板１１０上に第１方向に沿って延長される。データ配線ＤＬは、ゲート配線ＧＬと絶縁された状態でゲート配線が形成されたベース基板１１０上に配置される。データ配線ＤＬは、第１方向と交差する方向、好ましくは、第１方向と垂直をなす第２方向に延長される。各薄膜トランジスタＴＦＴは、各ゲート配線ＧＬ又は各データ配線ＤＬに沿って配置され、対応するゲート配線ＧＬ及びデータ配線ＤＬに電気的に接続され、対応するゲート配線を通じて印加される制御信号に応答して、対応するデータ配線ＤＬを通じて印加される画素電圧を出力する。

本実施形態において、１つの単位画素領域には、２つのゲート配線と１つのデータ配線ＤＬによって定義される。従って、単位画素領域を中心として薄膜トランジスタ層１１５を説明する。単位画素領域を定義する２つのゲート配線をそれぞれ第１ゲート配線ＧＬ１及び第２ゲート配線ＧＬ２とする。第１ゲート配線ＧＬ１と接続された薄膜トランジスタを第１薄膜トランジスタＴＦＴ１に、第２ゲート配線ＧＬ２と接続された薄膜トランジスタを第２薄膜トランジスタＴＦＴ２にそれぞれ定義する。第１及び第２薄膜トランジスタＴＦＴ１、ＴＦＴ２の層の構造は同じなので、図１及び第２に図示された第１薄膜トランジスタＴＦＴ１を中心として薄膜トランジスタ層１１５を説明する。

第１薄膜トランジスタＴＦＴ１は、図１及び図２に示すように、第１ゲート電極ＧＥ１、ゲート絶縁層１２０、第１アクティブ層ＡＬ１、第１オーミックコンタクト層ＯＬ１、第１ソース電極ＳＥ１、及び第１ドレイン電極ＤＥ１を含む。

第１ゲート電極ＧＥ１は、第１ゲート配線ＧＬ１の一部分である。ゲート絶縁層１２０は、第１及び第２ゲート配線ＧＬ１、ＧＬ２が形成されたベース基板１１０上に形成される。第１アクティブ層ＡＬ１は、例えば、アモルファスシリコンのような半導体からなってもよく、第１ゲート電極ＧＥ１に対応するゲート絶縁膜１２０上に形成されてもよい。第１ソース電極ＳＥ１は、データ配線ＤＬのうち、第１アクティブ層ＡＬ１とオーバーラップされる部分であり、一例としてＵ字形状を有する。第１ドレイン電極ＤＥ１は、第１ソース電極ＳＥ１と同じ層で、第１ソース電極ＳＥ１から離隔するように形成される。第１ドレイン電極ＤＥ１は、一例として、Ｕ字形状を有する第１ソース電極ＳＥ１の中間に配置されてもよい。従って、第１ドレイン電極ＤＥ１は第１アクティブ層ＡＬ１と一部オーバーラップされ、第２方向に延長される。第１オーミックコンタクト層ＯＬ１は、例えば、ｎ−ｔｙｐｅにドーピングされたアモルファスシリコンからなってもよく、第１アクティブ層ＡＬ１と第１ソース電極ＳＥ１との間、及び第１アクティブ層ＡＬ１と第１ドレイン電極ＤＥ１との間にそれぞれ形成される。

薄膜トランジスタ層１１５は、パシベーション層１３０及び有機絶縁層１４０を更に含んでもよい。

パシベーション層１３０は、第１薄膜トランジスタＴＦＴ１、第２薄膜トランジスタＴＦＴ２、及びデータ配線ＤＬが形成されたゲート絶縁層１２０上に形成される。有機絶縁層１４０はパシベーション層上に形成され、薄膜トランジスタ層１１５の表面を平坦化させる。ここで、パシベーション層１３０及び有機絶縁層１４０のうち、いずれか１つは省略されてもよい。

画素電極ＰＥは、有機絶縁層１４０上に前述のように定義された単位画素領域に形成され、単位画素領域の形状に沿ってパターニングされる。本実施形態において、単位画素領域は、第１及び第２ゲート配線ＧＬ１、ＧＬ２と交差する方向、例えば図１に示されるように、第２方向に沿ってジグザグに屈曲された形状を有してもよい。図１に示される本実施形態において、単位画素領域は第２方向に沿って３回屈曲され、ほぼＷ字形状を有する。

画素電極ＰＥは、互いに電気的に分離された第１サブ電極ＳＰＥ１及び第２サブ電極ＳＰＥ２を含む。

第１サブ電極ＳＰＥ１は、単位画素領域の側辺に沿って第１方向に形成され、ほぼＷ字形状を有する。第２サブ電極ＳＰＥ２は、単位画素領域の他側辺に沿って第１方向に配置され、第１サブ電極ＳＰＥ１の中央部分に沿って形成され、ほぼ山型ないし逆Ｖ字型形状を有してもよい。この際、第１サブ電極ＳＰＥ１の第２方向側端部はそれぞれ逆方向に屈曲され、第１サブ電極ＳＰＥ１の端部とそれぞれ対向する。

画素電極ＰＥは透明な導電性物質からなり、一例として、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、アモルファス酸化インジウムスズ（ａ−ＩＴＯ）等からなる。

図３は、図１に図示された表示基板をＩＩ−ＩＩ’に沿って切断した断面図である。

図１乃至図３を参照すると、第１薄膜トランジスタＴＦＴ１の第１ドレイン電極ＤＥ１は、前述したように第２方向に沿って延長され、同じ層に形成された第１連結電極ＣＥ１に電気的に接続される。第１連結電極ＣＥ１は、第１サブ電極ＳＰＥ１の屈曲された部位に対応して配置される。第１連結電極ＣＥ１は、第１コンタクトホール１４２を通じて第１サブ電極ＳＰＥ１と電気的に接続される。その結果、第１薄膜トランジスタＴＦＴ１は、第１サブ電極ＳＰＥ１と電気的に接続される。第１薄膜トランジスタＴＦＴ１は、第１ゲート配線ＧＬ１により第１ゲート電極ＧＥ１に印加される第１制御信号に応答して、データ配線ＤＬにより第１ソース電極ＳＥ１に印加される第１画素電圧を、第１ドレイン電極ＤＥ１を通じて第１サブ電極ＳＰＥ１に印加する。

第２薄膜トランジスタＴＦＴ２の第２ドレイン電極ＤＥ２は、第２方向に沿って延長され、同じ層に形成された第２連結電極ＣＥ２に電気的に接続される。第２連結電極ＣＥ２は、第２サブ電極ＳＰＥ２の中央部に対応して配置される。第２連結電極ＣＥ２は、第２コンタクトホール１４４を通じて第２サブ電極ＳＰＥ２と電気的に接続される。その結果、第２薄膜トランジスタＴＦＴ２は、第２サブ電極ＳＰＥ２と電気的に接続される。第２薄膜トランジスタＴＦＴ２は、第２ゲート配線ＧＬ２により第２ゲート電極に印加される第２制御信号に応答して、データ配線ＤＬにより第２ソース電極に印加される第２画素電圧を、第２ドレイン電極ＤＥ２を通じて第２サブ電極ＳＰＥ２に印加する。

本実施形態において、第２画素電圧のレベルは、第１画素電圧のレベルより高い。従って、第１サブ電極ＳＰＥ１をローピクセルと、第２サブ電極ＳＰＥ２をハイピクセルと呼ぶ場合もある。

第１及び第２ストレージ配線ＳＬ１、ＳＬ２は、第１及び第２ゲート配線ＧＬ１、ＧＬ２と平行に第１方向に沿って延長される。第１及び第２ストレージ配線ＳＬ１、ＳＬ２は、第１及び第２ゲート配線ＧＬ１、ＧＬ２と同じ層に形成され、第１ゲート配線ＧＬ１と第２ゲート配線ＧＬ２との間に配置される。即ち、本実施形態において、第１及び第２ストレージ配線ＳＬ１、ＳＬ２は単位画素領域内に形成され、２重ストレージ配線構造を形成する。

第２ストレージ配線ＳＬ２は、単位画素領域の中央の屈曲部に対応して配置され、第１ストレージ配線ＳＬ１は、単位画素領域の他の屈曲部に対応して配置される。

第１ストレージ配線ＳＬ１は、第１連結電極ＣＥ１に対応する部分において線幅が広くなる第１ストレージ電極ＳＴ１を含む。第２ストレージ配線ＳＬ２は、第２連結電極ＣＥ２に対応する部分において線幅が広くなる第２ストレージ電極ＳＴ２を含む。

第１ストレージ電極ＳＴ１、ゲート絶縁層１２０、及び第１連結電極ＣＥ１は、第１サブ電極ＳＰＥ１に印加される第１画素電圧を１フレーム間、蓄積させる第１キャパシタを構成する。第２ストレージ電極ＳＴ２、ゲート絶縁層１２０、及び第２連結電極ＣＥ２は、第２サブ電極ＳＰＥ２に印加される第２画素電圧を１フレーム間、蓄積させる第２キャパシタを構成する。第１及び第２ストレージ配線ＳＬ１、ＳＬ２には外部から蓄積電圧が印加される。

図４は、図１に図示された表示基板をＩＩＩ−ＩＩＩ’に沿って切断した断面図である。

図４を参照すると、ストレージ二重化配線ＳＴＲＬは、第１ストレージ配線ＳＬ１及び第２ストレージ配線ＳＬ２にそれぞれ電気的に接続される。ストレージ二重化配線ＳＴＲＬは、単位画素領域のエッジに沿って第１及び第２ゲート配線ＧＬ１、ＧＬ２と同じ層に形成される。単位画素領域の開口率の減少を防止するために、ストレージ二重化配線ＳＴＲＬは、第１サブ電極ＳＰＥ１と第２サブ電極ＳＰＥ２との間の領域に配置される。

具体的に、ストレージ二重化配線ＳＴＲＬは、ある単位画素領域の第１サブ電極ＳＰＥ１と隣り合う単位画素領域の第２サブ電極ＳＰＥ２との間に配置される。本実施形態において、ストレージ二重化配線ＳＴＲＬは、山型ないし逆Ｖ字型形状を有する第２サブ電極ＳＰＥ２の一側分岐（ｂｒａｎｃｈ）に沿って延長される。従って、表示基板１００は、２重ストレージ配線が、各単位画素領域のコーナー（ｃｏｒｎｅｒ）でストレージ二重化配線によって互いに電気的に接続された構造を有する。

その結果、第１ストレージ配線ＳＬ１のある位置で断線が発生した場合でも、第２ストレージ配線ＳＬ２及びストレージ二重化配線ＳＴＲＬを通じて第１ストレージ配線ＳＬ１に蓄積電圧が印加される。第２ストレージ配線ＳＬ２のある位置で断線が発生した場合も、同様な方法で蓄積電圧が印加される。従って、第１及び第２ストレージ配線ＳＬ１、ＳＬ２に断線が発生し、蓄積電圧が印加されなくて、第１画素電圧及び第２画素電圧が１フレームの間適切に蓄積され、画素不良が防止される。

又、図１に図示されたように、第１及び第２ストレージ配線ＳＬ１、ＳＬ２とデータ配線ＤＬとは交差するので、第１及び第２ストレージ配線ＳＬ１、ＳＬ２及びデータ配線ＤＬ間は短絡しうる。この場合、データ配線ＤＬの両側に配置された第１ストレージ配線ＳＬ１又は第２ストレージ配線ＳＬ２を切断することで、データ配線ＤＬとの短絡をリペアすることができ、第１ストレージ配線ＳＬ１又は第２ストレージ配線ＳＬ２の一部分を切断しても、前述したようにストレージ二重化配線ＳＴＲＬを通じて第１ストレージ配線ＳＬ１及び第２ストレージ配線ＳＬ２は蓄積電圧の印加を受けることができる。

本実施形態において、ストレージ二重化配線ＳＴＲＬは、第１及び第２ストレージ配線ＳＬ１、ＳＬ２と同様に第１及び第２ゲート配線ＧＬ１、ＧＬ２と同じ層に形成される。しかしながら、他の実施形態において、ストレージ二重化配線ＳＴＲＬは、第１及び第２ストレージ配線ＳＬ１、ＳＬ２と異なりゲート絶縁層１２０の上部、例えば、ゲート絶縁層１２０とパシベーション層１４０との間に形成されてもよい。この場合、第１サブ電極ＳＰＥ１と第２サブ電極ＳＰＥ２との間に対応する第１及び第２ストレージ配線ＳＬ１、ＳＬ２上のゲート絶縁層１２０に開口部を形成し、その開口部を通じて露出された第１及び第２ストレージ配線ＳＬ１、ＳＬ２にストレージ二重化配線ＳＴＲＬをそれぞれ電気的に接続させてもよい。

図５は、本発明の第２実施形態による表示基板の平面図である。図６は、図５に図示された表示基板をＩＶ−ＩＶ’に沿って切断した断面図である。

図５及び図６を参照すると、表示基板３００は、基板３０５、画素電極ＰＥ、第１及び第２ストレージ配線ＳＬ１、ＳＬ２、及びストレージ二重化配線ＳＴＲＬを含む。

基板３０５は、ベース基板３１０及びベース基板３１０上に形成された薄膜トランジスタ層３１５を含む。基板３０５は、薄膜トランジスタ層３１５を除いては、図１乃至図４に図示された基板１０５と実質的に同じである。薄膜トランジスタ層３１５は、単位画素領域につながるゲート配線の個数及びデータ配線の個数を除いては、図１乃至図４に図示された薄膜トランジスタ層１１５と実質的に同じである。

薄膜トランジスタ層３１５は、複数個のゲート配線ＧＬ、複数個のデータ配線、及び複数個の薄膜トランジスタを含む。本実施形態において、１つの単位画素領域は、１つのゲート配線ＧＬと２つのデータ配線とにより定義される。従って、単位画素領域を中心に薄膜トランジスタ層３１５を説明する。単位画素領域を定義する２つのデータ配線をそれぞれ第１データ配線ＤＬ１及び第２データ配線ＤＬ２と定義する。第１データ配線ＤＬ１と電気的に接続された薄膜トランジスタを第１薄膜トランジスタＴＦＴ１に、第２データ配線ＤＬ２と電気的に接続された薄膜トランジスタを第２薄膜トランジスタＴＦＴ２にそれぞれ定義する。

第１及び第２薄膜トランジスタＴＦＴ１、ＴＦＴ２の層構造は、図２に図示された第１薄膜トランジスタＴＦＴ１と同じである。従って、第２薄膜トランジスタＴＦＴ２は、第２ゲート電極ＧＥ２、ゲート絶縁層３２０、第２アクティブ層ＡＬ２、第２オーミックコンタクト層ＯＬ２、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２を含む。第１薄膜トランジスタＴＦＴ１もこれに対応する構成要素を含む。

画素電極ＰＥは、有機絶縁層３４０上に定義された単位画素領域上に形成され、単位画素領域の形状に沿ってパターニングされる。本実施形態において、単位画素領域は四角形形状、例えば、長方形形状を有する。

ゲート配線ＧＬは単位画素領域の一側短辺に沿って配置され、第１及び第２データ配線ＤＬ１、ＤＬ２は、単位画素領域の両側長辺に沿ってそれぞれ配置される。単位画素領域は、有効透光領域と非有効透光領域とに分割される。有効透光領域は、単位画素領域より小さい面積を有する領域であって、有効透光領域の辺は、単位画素領域の短辺及び長辺から離隔された領域に定義される。非有効透光領域は、ゲート配線ＧＬと有効透光領域との間、及び第１及び第２データ配線ＤＬ１、ＤＬ２と有効透光領域との間に対応する領域に定義される。

画素電極ＰＥは、第１サブ電極ＳＰＥ１及び第２サブ電極ＳＰＥ２を含む。第２サブ電極ＳＰＥ２はほぼＶ字形状を有し、有効透光領域の中央に配置される。第１サブ電極ＳＰＥ１は、第２サブ電極ＳＰＥ２と離隔されて、第２サブ電極ＳＰＥ２を囲むように有効透光領域の残りの領域に配置される。

第１薄膜トランジスタＴＦＴ１の第１ドレイン電極ＤＥ１は、第１コンタクトホール３４２を通じて第１サブ電極ＳＰＥ１と電気的に接続される。その結果、第１薄膜トランジスタＴＦＴ１は、ゲート配線ＧＬを通じて印加される制御信号に応答して、第１データ配線ＤＬ１を通じて印加される第１画素電圧を第１サブ電極ＳＰＥ１に印加する。

第２薄膜トランジスタＴＦＴ２の第２ドレイン電極ＤＥ２は、第２コンタクトホール３４４を通じて第２サブ電極ＳＰＥ２と電気的に接続される。その結果、第２薄膜トランジスタＴＦＴ２は、ゲート配線ＧＬを通じて印加される制御信号に応答して、第２データ配線ＤＬ２を通じて印加される第２画素電圧を第２サブ電極ＳＰＥ２に印加する。

第１及び第２ストレージ配線ＳＬ１、ＳＬ２は、１つの単位画素領域を横切って、ゲート配線ＧＬと平行に第１方向に沿って延長される。第１及び第２ストレージ配線ＳＬ１、ＳＬ２は、ゲート配線ＧＬと同一層に形成される。即ち、本実施形態において、第１及び第２ストレージ配線ＳＬ１、ＳＬ２は単位画素領域内に形成され、２重ストレージ配線構造を形成する。第１及び第２ストレージ配線ＳＬ１、ＳＬ２には外部から所定のレベルを有する蓄積電圧が印加される。

図７は、図５に図示された表示基板をＶ−Ｖ’に沿って切断した断面図である。

図５及び図７を参照すると、ストレージ二重化配線ＳＴＲＬは、第１ストレージ配線ＳＬ１及び第２ストレージ配線ＳＬ２にそれぞれ電気的に接続される。ストレージ二重化配線ＳＴＲＬは、単位画素領域のエッジに沿ってゲート配線ＧＬと同一層に形成される。

ストレージ二重化配線ＳＴＲＬは、第１リペア配線ＳＴＲＬ１及び第２リペア配線ＳＴＲＬ２を含む。単位画素領域の開口率減少を防止するために、第１及び第２リペア配線ＳＴＲＬ１、ＳＴＲＬ２は、非有効透光領域に配置される。具体的に、第１リペア配線ＳＴＲＬ１は、第１データ配線ＤＬ１に沿って非有効透光領域に配置され、第２リペア配線ＳＴＲＬ２は、第２データ配線ＤＬ２に沿って非有効透光領域に配置される。

従って、表示基板３００は、２重のストレージ配線が各単位画素領域のエッジで第１及び第２リペア配線ＳＴＲＬ１、ＳＴＲＬ２によって互いに電気的に接続された構造を有する。

図８は、本発明の第１実施形態による表示パネル５００の平面図である。図９は、図８に図示された表示パネルをＶＩ−ＶＩ’に沿って切断した断面図である。

図８及び図９を参照すると、表示パネル５００は、第１基板５０１、第２基板６０１、及び液晶層ＬＣを含む。

第１基板５０１は、図１乃至図４に図示された表示基板１００と実質的に同じである。従って、第１基板５０１は、下部基板５１０、画素電極ＰＥ、複数個のストレージ配線ＳＬ１、ＳＬ２、及びストレージ二重化配線ＳＴＲＬを含む。下部基板５１０は、図１乃至図４に図示された基板１１０に対応する。

従って、下部基板５１０上には薄膜トランジスタ層７１５が形成される。薄膜トランジスタ層７１５は、図１乃至図４に図示された薄膜トランジスタ層１１５と実質的に同じである。従って、薄膜トランジスタ層７１５は、複数個のゲート配線ＧＬ１、ＧＬ２、複数個のデータ配線ＤＬ、及び複数個の薄膜トランジスタＴＦＴ１、ＴＦＴ２を含む。

図１乃至図４で説明したように、単位画素領域を中心に説明すると、１つの単位画素領域は、第１ゲート配線ＧＬ１、第２ゲート配線ＧＬ２、及び１つのデータ配線ＤＬにより定義される。単位画素領域は、第１ゲート配線ＧＬ１及び第２ゲート配線ＧＬ２の長手方向と交差する方向に沿ってジグザグに屈曲された形状を有する。

画素電極ＰＥは単位画素領域内に形成され、画素電極ＰＥは、単位画素領域の形状に沿ってパターニングされた第１サブ電極ＳＰＥ１及び第２サブ電極ＳＰＥ２を含む。第１ゲート配線ＧＬ１に電気的に接続された第１薄膜トランジスタＴＦＴ１は、第１サブ電極ＳＰＥ１に第１画素電圧を印加する。第２ゲート配線ＧＬ２に電気的に接続された第２薄膜トランジスタＴＦＴ２は、第２サブ電極ＳＰＥ２に第２画素電圧を印加する。

第１ストレージ配線ＳＬ１及び第２ストレージ配線ＳＬ２は、第１ゲート配線ＧＬ１と第２ゲート配線ＧＬ２との間に、第１及び第２ゲート配線ＧＬ１、ＧＬ２と同一層に形成される。従って、第１及び第２ストレージ配線ＳＬ１、ＳＬ２は、単位画素領域を横切るように形成される。ストレージ二重化配線ＳＴＲＬは、単位画素領域のコーナー、具体的には、ある単位画素領域に形成された第１サブ電極ＳＰＥ１と隣接する他の単位画素領域に形成された第２サブ電極ＳＰＥ２との間に形成されてもよい。ストレージ二重化配線ＳＴＲＬは、第１及び第２ゲート配線ＧＬ１、ＧＬ２、第１及び第２ストレージ配線ＳＬ１、ＳＬ２と同一層に形成され、第１ストレージ配線ＳＬ１及び第２ストレージ配線ＳＬ２にそれぞれ電気的に接続される。

図１０は、図８に図示された表示パネルのうち、第２基板６０１の平面図である。

図９及び図１０を参照すると、第２基板６０１は、下部基板５１０と対向する上部基板６１０、カラーフィルタ部６２０、光遮断パターン（ブラックマトリックス）ＢＭ、及び共通電極６４０を含む。

光遮断パターンＢＭは、下部基板５１０と対向する上部基板６１０の一面に形成される。光遮断パターンＢＭは単位画素領域間の境界領域、第１及び第２薄膜トランジスタＴＦＴ１、ＴＦＴ２、第１及び第２ゲート配線ＧＬ１、ＧＬ２、及びデータ配線ＤＬにそれぞれ対応して形成される。これによって、光遮断パターンＢＭは、単位画素領域に対応する形状を有する開口部を定義する。光遮断パターンＢＭは有機物からなることが好ましいが、クロム（Ｃｒ）のような無機物で形成されてもよい。

各カラーフィルタ部６２０は前記開口部に形成され、光遮断パターンＢＭと一部オーバーラップする。各カラーフィルタ部６２０は、赤色カラーフィルタ部、緑色カラーフィルタ部、及び青色カラーフィルタ部のうち、いずれか１つである。赤色カラーフィルタ部、緑色カラーフィルタ部、及び青色カラーフィルタ部は、ストライプタイプ及びモザイクタイプ等の所定の配列方式によって配列される。

第２基板６０１は、オーバーコーティング層６３０をさらに含んでもよい。オーバーコーティング層６３０は、カラーフィルタ部６２０及び光遮断パターンＢＭをカバーして保護し、第２基板６０１の表面を平坦化させる。オーバーコーティング層６３０は、透明な有機物で形成されることが好ましい。

図１１は、図８に図示された表示基板５００をＶＩＩ−ＶＩＩ’に沿って切断した断面図である。

図８乃至図１１を参照すると、共通電極６４０は、画素電極ＰＥとほぼ同じ材質からなり、オーバーコーティング層６３０上に形成される。共通電極６４０は、ドメイン分割パターンＤＤＰを更に含んでもよい。単位画素領域は、ドメイン分割パターンＤＤＰによって複数個のドメインに分割される。ここで、各ドメインは液晶の配列方向が不連続的に変わる位置を境界として区分される領域として定義される。

本実施形態において、ドメイン分割パターンＤＤＰは、共通電極６４０の一部が除去され形成された開口パターンを含む。他の実施形態において、ドメイン分割パターンＤＤＰは、共通電極６４０上に形成された突起パターンであってもよい。

ドメイン分割パターンＤＤＰは、第１サブ電極ＳＰＥ１及び第２サブ電極ＳＰＥ２の形状のように第２方向に沿ってジグザグに屈曲された形状を有する。好ましくは、ドメイン分割パターンＤＤＰは、第２方向にジグザグに屈曲された形状を有し、第１サブ電極ＳＰＥ１及び第２サブ電極ＳＰＥ２の第１方向中心にそれぞれのドメイン分割パターンのジグザグ形状の屈曲点が対応する形状を有する。

ストレージ二重化配線ＳＴＲＬは、単位画素領域間の境界領域に、第１及び第２ストレージ配線ＳＬ１、ＳＬ２と同じ層に形成される。具体的には、ストレージ二重化配線ＳＴＲＬは、ある単位画素領域に形成された第１サブ電極ＳＰＥ１と隣り合う単位画素領域に形成された第２サブ電極ＳＰＥ２との間に配置され、第１ストレージ配線ＳＬ１及び第２ストレージ配線ＳＬ２にそれぞれ電気的に接続される。

ストレージ二重化配線ＳＴＲＬは、第２基板６０１上に形成された光遮断パターンＢＭによってカバーされる。その結果、ストレージ二重化配線ＳＴＲＬによって表示パネル５００の開口率が減少することを防止できる。

液晶層ＬＣは、図１０及び図１１に示すように、第１基板５０１と第２基板６０１との間に介在する。互いに隣り合うドメインにおける液晶層ＬＣが含む液晶分子は、それぞれ互いに異なる方向に配列される。これによって、１つの単位画素領域から出射される光の視野角が増加される。

図１２は、本発明の別の実施形態による表示パネル７００の断面図である。

図１２を参照すると、表示パネル７００は、第１基板７０１、第２基板８０１、及び液晶層ＬＣを含む。

第１基板７０１は、図５乃至図７に図示された第１基板５０１と実質的に同じである。

従って、第１基板７０１は、薄膜トランジスタ層７１５が形成された下部基板７０１、薄膜トランジスタ層７１５上の単位画素領域に配置された画素電極ＰＥ、複数個のストレージ配線、及びストレージ二重化配線を含む。

単位画素領域を中心に説明すると、薄膜トランジスタ層７１５は、第１方向に延長されたゲート配線、第１方向と交差する第２方向に延長された第１データ配線ＤＬ１及び第２データ配線、第１データ配線ＤＬ１と電気的に接続された第１薄膜トランジスタ及び第２データ配線と電気的に接続された第２薄膜トランジスタを含む。

単位画素領域は長方形形状を有する。画素電極ＰＥは、単位画素領域内に第１サブ電極ＳＰＥ１及び第２サブ電極ＳＰＥ２を含む。第２サブ電極ＳＰＥ２は、ほぼＶ字形状を有して単位画素領域の中央に配置され、第１サブ電極ＳＰＥ１は第２サブ電極ＳＰＥ２を囲むように単位画素領域の残り領域に配置される。

ゲート配線によって印加される制御信号に応答して、第１薄膜トランジスタは、第１サブ電極ＳＰＥ１に第１画素電圧を印加し、第２薄膜トランジスタは第２サブ電極ＳＰＥ２に第２画素電圧を印加する。

第１及び第２ストレージ配線は、ゲート配線と平行して同一層に形成され、単位画素領域を横切るように配置される。ストレージ二重化配線は、第１リペア配線ＳＴＲＬ１及び第２リペア配線ＳＴＲＬ２を含む。第１リペア配線ＳＴＲＬ１は、第１データ配線ＤＬ１と第１サブ電極ＳＰＥ１との間に対応して、第１データ配線ＤＬ１に沿って、第１及び第２ストレージ配線ＳＬ１、ＳＬ２と同一層に形成される。第２リペア配線は、第２データ配線と第１サブ電極ＳＰＥ１との間に対応し、第２データ配線に沿って形成される。

第２基板８０１は、下部基板７１０と対向する上部基板８１０、光遮断パターンＢＭ、カラーフィルタ部８２０、オーバーコーティング層８３０、及び共通電極８４０を含む。

光遮断パターンＢＭは、単位画素領域の間に対応する境界領域に形成される。従って、光遮断パターンＢＭは、ゲート配線、第１データ配線ＤＬ１、第２データ配線、第１薄膜トランジスタ、及び第２薄膜トランジスタにそれぞれ対応する。

光遮断パターンＢＭは、単位画素領域の形状に対応する開口部を定義する。各開口部には各カラーフィルタ部８２０が配置される。オーバーコーティング層８３０は、光遮断パターンＢＭ及びカラーフィルタ部８２０をカバーし、共通電極８４０はオーバーコーティング層８３０上に形成される。

第１リペア配線ＳＴＲＬ１と第２リペア配線ＳＴＲＬ２とは、図１２に示すように、光遮断パターンＢＭによってそれぞれカバーされる。従って、第１リペア配線ＳＴＲＬ１及び第２リペア配線ＳＴＲＬ２は単位画素領域の開口率を減少させない。

以上で詳細に説明したように、本発明によると、単位画素領域には２つのストレージ配線が配置され、２つのストレージ配線は、単位画素領域のエッジに沿って配置されたストレージ二重化配線によって互いに電気的に接続される。従って、あるストレージ配線のある位置で断線が発生した場合でも、他のストレージ配線及びストレージ二重化配線を通じて断線が発生したストレージ配線に蓄積電圧が印加される。従って、ストレージ配線に発生した断線によって蓄積電圧が印加されないことによって発生する、画素電圧が１フレーム間一定に維持されない画素不良を防止できる。

又、ストレージ配線とデータ配線とが互いに短絡した場合、ストレージ配線を一部切断してデータ配線との短絡をリペアすることができ、ストレージ配線の一部分を切断しても、前述したようにストレージ二重化配線を通じて２つのストレージ配線は蓄積電圧の印加を受けることができ、短絡による画素不良を防止できる。

以上、本発明の実施形態を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の第１実施形態による表示基板の平面図である。 図１に図示された表示基板をＩ−Ｉ’に沿って切断した断面図である。 図１に図示された表示基板をＩＩ−ＩＩ’に沿って切断した断面図である。 図１に図示された表示基板をＩＩＩ−ＩＩＩ’に沿って切断した断面図である。 本発明の第２実施形態による表示基板の平面図である。 図５に図示された表示基板をＩＶ−ＩＶ’に沿って切断した断面図である。 図５に図示された表示基板をＶ−Ｖ’に沿って切断した断面図である。 本発明の第１実施形態による表示パネルの平面図である。 図８に図示された表示パネルをＶＩ−ＶＩ’に沿って切断した断面図である。 図８に図示された表示パネルのうち、第２基板の平面図である。 図８に図示された表示パネルをＶＩＩ−ＶＩＩ’に沿って切断した断面図である。 本発明の別の実施形態による表示パネルの断面図である。

符号の説明

１００ 表示基板
１０５ 基板
１１０ ベース基板
１１５ 薄膜トランジスタ層
１２０ ゲート絶縁層
１３０ パシベーション層
１４０ 有機絶縁層
ＧＬ ゲート配線
ＤＬ データ配線
ＳＬ ストレージ配線
ＳＴＲＬ ストレージ二重化配線
ＴＦＴ 薄膜トランジスタ
ＰＥ 画素電極
ＳＰＥ サブ電極
５００ 表示パネル
６２０ カラーフィルタ部
６３０ オーバーコーティング層
６４０ 共通電極
ＢＭ 光遮断パターン
ＤＤＰ ドメイン分割パターン

Claims (12)

1. 第１制御信号に応答してデータ配線から印加された第１画素電圧を供給する第１薄膜トランジスタと、前記第１薄膜トランジスタのドレイン電極に接続されて前記第１画素電圧が印加される第１連結電極と、第２制御信号に応答して前記データ配線から印加された前記第１画素電圧とは異なる第２画素電圧を供給する第２薄膜トランジスタと、前記第２薄膜トランジスタのドレイン電極に接続されて前記第２画素電圧が印加される第２連結電極と、を含む薄膜トランジスタ層が形成された基板と、
   前記薄膜トランジスタ層の上の単位画素領域の形状に沿ってパターニングされ、前記第１薄膜トランジスタから前記第１連結電極を通じて前記第１画素電圧の印加を受ける第１サブ電極及び前記第１サブ電極と電気的に分離され、前記第２薄膜トランジスタから前記第２連結電極を通じて前記第２画素電圧の印加を受ける第２サブ電極を含む画素電極と、
   前記単位画素領域内に形成され、前記第１連結電極とゲート絶縁膜を介してオーバーラップし、外部から蓄積電圧が供給される第１ストレージ配線、及び前記第２連結電極と前記ゲート絶縁膜を介してオーバーラップし、外部から前記蓄積電圧が供給される第２ストレージ配線と、
   前記単位画素領域のエッジに沿って形成され、前記第１及び第２ストレージ配線にそれぞれ電気的に接続されるストレージ二重化配線と、
   を含むことを特徴とする表示基板。
2. 前記薄膜トランジスタ層は、
   前記データ配線と交差し、前記第１及び第２ストレージ配線の長手方向に沿って配置された第１及び第２ゲート配線を含み、
   前記第１薄膜トランジスタには、前記第１ゲート配線から前記第１制御信号が印加され、
   第２薄膜トランジスタには、前記第２ゲート配線から前記第２制御信号が印加される、
   ことを特徴とする請求項１記載の表示基板。
3. 前記単位画素領域は、前記第１及び第２ストレージ配線と交差する方向にジグザグに屈曲された形状を有することを特徴とする請求項２記載の表示基板。
4. 前記ストレージ二重化配線は、ある単位画素領域に形成された前記第１サブ電極と隣り合う単位画素領域に形成された前記第２サブ電極との間に沿って延長されることを特徴とする請求項３記載の表示基板。
5. 前記第１及び第２ゲート配線、前記第１及び第２ストレージ配線、及び前記ストレージ二重化配線は、同じ層に形成されることを特徴とする請求項４記載の表示基板。
6. 前記第１及び第２ストレージ配線は、前記第１及び第２ゲート配線の間に配置されることを特徴とする請求項５記載の表示基板。
7. 第１ゲート配線及び第２ゲート配線と、前記第１及び第２ゲート配線と交差するデータ配線と、前記第１ゲート配線から印加された第１制御信号に応答して前記データ配線から印加された第１画素電圧を供給する第１薄膜トランジスタと、前記第１薄膜トランジスタのドレイン電極に接続されて前記第１画素電圧が印加される第１連結電極と、前記第２ゲート配線から印加された第２制御信号に応答して前記データ配線から印加された前記第１画素電圧とは異なるレベルの第２画素電圧を供給する第２薄膜トランジスタと、前記第２薄膜トランジスタのドレイン電極に接続されて前記第２画素電圧が印加される第２連結電極とを含む下部基板と、
   前記下部基板上の単位画素領域の形状に沿ってパターニングされ、互いに電気的に分離され、互いに異なるレベルの前記第１画素電圧及び第２画素電圧が前記第１薄膜トランジスタ及び第２薄膜トランジスタから前記第１連結電極及び第２連結電極を通じてそれぞれ印加される第１及び第２サブ電極を含む画素電極と、前記単位画素領域内に前記第１及び第２ゲート配線の長手方向に沿って形成され、前記第１連結電極とゲート絶縁膜を介してオーバーラップし、外部から蓄積電圧が供給される第１ストレージ配線、及び前記第２連結電極と前記ゲート絶縁膜を介してオーバーラップし、外部から前記蓄積電圧が供給される第２ストレージ配線と、前記単位画素領域のエッジに沿って形成され、隣り合う前記第１ストレージ配線及び第２ストレージ配線にそれぞれ電気的に接続されるストレージ二重化配線と、を含む第１基板と、
   前記下部基板と対向する上部基板と、各前記単位画素領域の形状に対応する形状に前記上部基板に配置されたカラーフィルタ部と、前記単位画素領域間の境界領域に対応して前記上部基板に形成された光遮断パターンと、前記カラーフィルタ部及び前記光遮断パターン上に形成された共通電極と、を含む第２基板と、
   前記第１基板と前記第２基板との間に介在された液晶層と、
   を含むことを特徴とする表示パネル。
8. 前記光遮断パターンは、前記境界領域に対応して形成された前記ストレージ二重化配線をカバーすることを特徴とする請求項７記載の表示パネル。
9. 前記境界領域は、前記第１及び第２ストレージ配線と交差する方向にジグザグに屈曲された形状を有することを特徴とする請求項８記載の表示パネル。
10. 前記境界領域は、四角形の辺に沿って形成されることを特徴とする請求項８記載の表示パネル。
11. 前記共通電極には、前記第１及び第２サブ電極を複数個のドメインに分割するドメイン分割パターンが形成されることを特徴とする請求項８記載の表示パネル。
12. 前記ドメイン分割パターンは、前記共通電極の一部が除去され形成された開口パターンであることを特徴とする請求項１１記載の表示パネル。