KR20080102045A - 수평 전계 인가형 액정 표시 패널 및 그 제조방법 - Google Patents

수평 전계 인가형 액정 표시 패널 및 그 제조방법 Download PDF

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Abstract

본 발명은 개구율을 증대시키고 색재현성을 향상시킬 수 있는 수평 전계 인가형 액정표시패널 및 그 제조방법에 관한 것이다.
본 발명은 서로 다른 색을 구현하는 제1 내지 제3 화소영역에 의해 정의되는 화소들이 매트릭스 형태로 배열된 수평 전계 인가형 액정표시패널에 있어서, 기판 상에 서로 교차되도록 형성되어 상기 화소영역을 정의하는 데이터 라인 및 게이트 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 위치하는 박막 트랜지스터와 상기 박막 트랜지스터와 접속된 화소전극과; 상기 화소전극과 수평전계를 이루는 공통전극과; 상기 게이트 라인과 나란함과 아울러 상기 화소전극과 부분적으로 중첩되는 제1 공통라인 및 상기 데이터 라인과 나란한 제2 공통라인을 포함하고, 상기 제1 내지 제3 화소영역 중 이웃하는 제1 및 제2 화소영역 사이에는 두 개의 상기 제2 공통라인이 위치하고, 상기 두 개의 제2 공통라인 사이에는 두개의 상기 데이터 라인이 위치한다.

Description

수평 전계 인가형 액정 표시 패널 및 그 제조방법{Liquid Crystal Display Panel Of Horizontal Electronic Fileld Applying Type and Method of Fabricating the same}
도 1은 종래 수평 전계 인가형 액정표시패널을 나타내는 단면도.
도 2는 본 발명의 제1 실시예에 따른 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 3는 도 2에서 선 Ⅰ-Ⅰ'을 따라 절취한 액정표시패널을 나타내는 단면도.
도 4는 도 2에서의 선 Ⅱ-Ⅱ'을 따라 절취한 액정표시패널을 나타내는 단면도.
도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 수평전계 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 설명하기 위한 단면도.
도 6은 본 발명의 제1 실시예에 따른 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판의 또 다른 형태를 나타내는 평면도.
도 7는 도 2에서의 하나의 화소 내에서의 화소영역들만을 만을 개략적으로 도시한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 9은 본 발명의 제1 실시예에 따른 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판의 또 다른 형태를 나타내는 평면도.
도 10은 본 발명의 제3 실시예에 따른 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 11은 종래 도 1의 액정표시패널 및 본 발명의 도 4에서의 액정표시패널을 직접 대비하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 화소전극 14a, 114a : 제1 화소전극
14b, 114b : 제2 화소전극 16, 116 : 공통 라인
16a, 116a : 제1 공통라인 14b, 114b : 제2 공통라인
18, 118 : 공통 전극 18a, 118a : 제1 공통전극
18b, 118b : 제2 공통전극 50, 150 : 보호막
44,144 : 게이트 절연막 5,105 : 화소영역
본 발명은 액정표시패널에 관한 것으로, 특히 개구율을 향상시키고 표시품질의 저하를 방지할 수 있는 수평 전계 인가형 액정표시패널 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
수평 전계 인가형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 기판) 및 칼러 필터 어레이 기판(상부 기판)과, 두 기판 사이에 서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
박막 트랜지스터 어레이 기판은 하부 기판 상에 게이트 절연막을 사이에 두고 교차되게 형성된 게이트 라인 및 데이터 라인과, 그 교차부마다 형성된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극 및 공통 전극과, 공통 전극들이 공통으로 접속된 공통 라인을 구비한다.
공통라인은 화소영역의 아랫쪽 끝단에 위치하며 게이트라인과 나란하게 제1 공통라인과, 데이터 라인과 나란한 제2 공통라인과, 화소영역의 윗쪽 끝단에 위치하며 게이트라인과 나란하게 제3 공통라인을 포함한다. 이러한, 공통라인은 액정 구동을 위한 기준전압을 공통전극에 공급한다.
한편, 도 1에 도시된 종래 수평 전계 인가형 액정표시패널에서 데이터 라인(4)의 양측에 위치하는 제2 공통라인(16b)은 데이터 라인(4)과 제2 공통전극(18b) 사이에 형성되는 기생 캐패시터에 의한 커플링 현상을 최소화시키는 역할을 한다. 그러나, 제2 공통라인(16b)은 게이트 라인(2)과 동일한 불투명 금속으로 형성됨에 따라 도 3에 도시된 바와 같이 제2 공통라인(16b)과 중첩되는 영역에도 블랙 매트릭스(66)가 위치하게 된다. 그 결과, 개구율이 저하되는 문제가 발생된다.
따라서, 본 발명의 목적은 개구율을 향상시키고 표시품질의 저하를 방지할 수 있는 수평 전계 인가형 액정표시패널 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 서로 다른 색을 구현하는 제1 내지 제3 화소영역에 의해 정의되는 화소들이 매트릭스 형태로 배열된 수평 전계 인가형 액정표시패널에 있어서, 기판 상에 서로 교차되도록 형성되어 상기 화소영역을 정의하는 데이터 라인 및 게이트 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 위치하는 박막 트랜지스터와 상기 박막 트랜지스터와 접속된 화소전극과; 상기 화소전극과 수평전계를 이루는 공통전극과; 상기 게이트 라인과 나란함과 아울러 상기 화소전극과 부분적으로 중첩되는 제1 공통라인 및 상기 데이터 라인과 나란한 제2 공통라인을 포함하고, 상기 제1 내지 제3 화소영역 중 이웃하는 제1 및 제2 화소영역 사이에는 두 개의 상기 제2 공통라인이 위치하고, 상기 두 개의 제2 공통라인 사이에는 두개의 상기 데이터 라인이 위치한다.
상기 제2 및 제3 화소영역 사이에는 상기 제2 공통라인 및 상기 데이터 라인이 위치하지 않는 것을 특징으로 한다.
상기 공통전극은 게이트 라인과 나란하며 상기 제2 공통라인과 접촉된 제1 공통전극과; 상기 제1 공통전극에서 신장되며 상기 데이터 라인과 나란한 제2 공통전극을 포함한다.
상기 제1 내지 제3 화소영역 중 어느 하나의 화소영역을 사이에 두고 상기 제1 공통라인과 나란하며 상기 제1 공통전극과 접촉되는 제3 공통라인을 더 포함하는 것을 특징으로 한다.
상기 제1 화소영역은 적색을 구현하고, 상기 제2 화소영역은 녹색을 구현하고, 상기 제3 화소영역은 청색을 구현한다.
본 발명은 제1 내지 제4 화소영역이 2행 및 2열로 배열되어 정의되는 화소들이 매트릭스 형태로 배열된 수평 전계 인가형 액정표시패널에 있어서, 기판 상에 서로 교차되도록 형성되어 화소영역을 정의하는 데이터 라인 및 게이트 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 위치하는 박막 트랜지스터와 상기 박막 트랜지스터와 접속된 화소전극과; 상기 화소전극과 수평전계를 이루는 공통전극과; 상기 게이트 라인과 나란함과 아울러 상기 화소전극과 부분적으로 중첩되는 제1 공통라인 및 상기 데이터 라인과 나란한 제2 공통라인을 포함하고, 이웃하는 상기 화소 사이에는 두 개의 상기 제2 공통라인이 위치하고, 상기 두 개의 제2 공통라인 사이에는 두개의 상기 데이터 라인이 위치한다.
상기 하나의 화소 내에서의 제1 내지 제4 화소영역들 사이에서는 상기 제2 공통라인 및 데이터 라인이 위치하지 않는다.
상기 공통전극은 게이트 라인과 나란하며 상기 제2 공통라인과 접촉된 제1 공통전극과; 상기 제1 공통전극에서 신장되며 상기 데이터 라인과 나란한 제2 공통전극을 포함한다.
상기 제1 내지 제4 화소영역 중 어느 하나의 화소영역을 사이에 두고 상기 제1 공통라인과 나란하며 상기 제1 공통전극과 접촉되는 제3 공통라인을 포함한다.
상기 하나의 화소 내에서의 제1 내지 제4 화소영역들 중 수직으로 이웃하는 두개의 화소영역은 상기 제3 공통라인을 기준으로 대칭구조를 이루는 것을 특징으로 한다.
상기 수직으로 대칭구조를 가지는 두개의 화소영역은 상기 제3 공통라인을 공유한다.
상기 제1 화소영역은 적색을 구현하고, 상기 제2 화소영역은 녹색을 구현하고, 상기 제3 화소영역은 청색을 구현하고, 상기 제4 화소영역은 백색을 구현한다.
본 발명은 제1 내지 제3 화소영역이 하나의 화소를 구성하는 화소들이 매트릭스 형태로 배열된 수평 전계 인가형 액정표시패널의 제조방법에 있어서, 기판 상에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 제1 공통라인, 상기 제1 공통라인에서 신장된 제2 공통라인을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 상기 게이트 라인과 교차되어 상기 화소영역을 정의하는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터의 드레인 전극을 노출시키는 제1 접촉홀을 가지는 보호막을 형성하는 단계와; 상기 제1 접촉홀을 통해 상기 드레인 전극과 접촉되는 화 소전극, 상기 화소전극과 수평전계를 이루는 공통전극을 형성하는 단계를 포함하고, 상기 제1 내지 제3 화소영역 중 이웃하는 제1 및 제2 화소영역 사이에는 두 개의 상기 제2 공통라인이 위치하고, 상기 두 개의 제2 공통라인 사이에는 두 개의 상기 데이터 라인이 위치한다.
상기 공통전극을 형성하는 단계는, 상기 게이트 라인과 나란하며 상기 공통라인과 접속된 제1 공통전극 및 상기 제1 공통전극에서 신장되며 상기 데이터 라인과 나란한 제2 공통전극을 포함한다.
상기 게이트 패턴을 형성하는 단계는 상기 제1 내지 제3 화소영역 중 어느 하나의 화소영역을 사이에 두고 상기 제1 공통라인과 나란하며 상기 제1 공통전극과 접촉되는 제3 공통라인을 형성하는 단계를 더 포함한다.
본 발명은 제1 내지 제4 화소영역이 2행 및 2열로 배열되어 정의되는 화소들이 매트릭스 형태로 배열된 수평 전계 인가형 액정표시패널의 제조방법에 있어서, 기판 상에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 제1 공통라인, 상기 제1 공통라인에서 신장된 제2 공통라인을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 상기 게이트 라인과 교차되어 상기 화소영역을 정의하는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터의 드레인 전극을 노출시키는 제1 접촉홀을 가지는 보호막을 형성하는 단계와; 상기 제1 접촉홀을 통해 상기 드레인 전극과 접촉되는 화소전극, 상기 화소전극과 수평전계를 이루는 공통전극을 형성하는 단계를 포 함하고, 이웃하는 상기 화소 사이에는 두 개의 상기 제2 공통라인이 위치하고, 상기 두 개의 제2 공통라인 사이에는 두개의 상기 데이터 라인이 위치하는 것을 특징으로 한다.
상기 공통전극을 형성하는 단계는, 상기 게이트 라인과 나란하며 상기 공통라인과 접속된 제1 공통전극 및 상기 제1 공통전극에서 신장되며 상기 데이터 라인과 나란한 제2 공통전극을 포함하는 것을 특징으로 한다.
상기 게이트 패턴을 형성하는 단계는 상기 제1 내지 제4 화소영역 중 어느 하나를 사이에 두고 상기 제1 공통라인과 나란하며 상기 제1 공통전극과 접촉되는 제3 공통라인을 형성하는 단계를 더 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 2 내지 도 11를 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 수평 전계 인가형 액정표시패널을 나타낸 평면도이며, 도 3 및 도 4은 도 3에서 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도들이다. 도 4에서는 표현의 편의상 액정표시패널의 박막 트랜지스터 어레이 기판만을 나타내었다.
먼저, 도 2 내지 도 4에 도시된 액정표시패널에서의 하나의 화소는 3개의 R,G,B 서브화소로 구성되고, 각각의 서브화소에는 화상이 구현되는 화소영역을 포함한다. 따라서, 하나의 화소에는 서로 다른 색을 구현하는 3개의 화소영역이 포함 된다.
3개의 화소영역 중 서로 인접하는 두 개의 화소영역 사이에는 두개의 데이터 라인(104)이 서로 인접하게 위치한다. 그리고 나머지 하나의 화소영역과 그 나머지 하나의 화소영역과 인접하는 화소영역 사이에는 데이터 라인(104)이 위치하지 않게 된다. 도 4에서는 R 서브화소의 화소영역(105), G 서브화소의 화소영역(105) 사이에는 데이터 라인(104)이 위치하지 않고 G 서브화소의 화소영역(105)와 B 서브화소의 화소영역(105) 사이에는 두 개의 데이터 라인(104) 및 2개의 제2 공통라인(116b)이 위치함으로 나타내었다. 그리고, G 서브화소와 B 서브화소는 데이터 라인(104)을 기준으로 서로 대칭되는 구조를 가지게 된다.
RGB 각각의 서브화소는 하부 기판(145) 상에 게이트 절연막(144)을 사이에 두고 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역(105)에 수평 전계를 이루도록 형성된 화소 전극(114) 및 공통 전극(118)과, 공통 전극(118)들이 공통으로 접속된 공통 라인(116)을 구비한다.
게이트라인(102)은 박막트랜지스터(106)의 게이트전극(108)에 게이트신호를 공급한다. 데이터라인(104)은 박막트랜지스터(106)의 드레인전극(112)을 통해 화소전극(114)에 화소신호를 공급한다. 게이트라인(102)과 데이터라인(104)은 교차구조로 형성되어 화소영역(105)을 정의한다.
박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하 여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(114)에 접속된 드레인 전극(112)을 구비한다.
또한, 박막 트랜지스터(106)는 소스 전극(110)과 드레인 전극(112) 하부에 위치하는 반도체 패턴(149)을 더 포함한다. 반도체 패턴(148)은 활성층(115)과 오믹 접촉층(149)을 포함한다. 활성층(115)은 소스 전극(110)과 드레인 전극(112) 사이에서 노출되어 채널 역할을 한다. 오믹접촉층(149)은 소스 전극(110)과 활성층(115) 사이에 위치함과 아울러 드레인 전극(112)과 활성층(114) 사이에 위치한다. 이러한, 오믹접촉층(149)은 소스 전극(110)과 드레인 전극(112)이 활성층(115)에 오믹 접촉되게 한다. 위와 같은 구성을 가지는 박막 트랜지스터(106)는 보호막(150)에 의해 보호된다.
공통라인(116)은 화소영역(105)의 아랫쪽 끝단에 위치하며 게이트라인(102)과 나란하게 제1 공통라인(116a)과, 데이터 라인(104)과 나란한 제2 공통라인(116b)과, 화소영역(105)의 윗쪽 끝단에 위치하며 게이트 라인(102)과 나란하게 제3 공통라인(116c)을 포함한다. 즉, 제1 공통라인(116a) 및 제3 공통라인(116c)은 화소영역(105)을 사이에 두고 대칭되는 구조를 가지게 된다.
이러한, 공통라인(116)은 액정 구동을 위한 기준전압을 공통전극(118)에 공급한다.
화소 전극(114)은 박막 트랜지스터(106)의 드레인 전극(112)과 접촉홀(117)을 통해 접속되며 화소 영역(105)에 형성된다. 특히, 화소 전극(114)은 드레인 전 극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 제1 화소전극(114a)과, 제2 공통라인(116b)과 나란한 제2 화소전극(114b)를 포함한다.
공통 전극(118)은 제1 공통라인(116a)과 부분적으로 중첩됨과 아울러 게이트 라인(102)과 나란한 제1 공통전극(118a)과, 화소 영역(105)에서 제2 화소전극(114b)과 나란한 제2 공통전극(118b)을 포함한다. 이러한, 공통전극(118)은 제3 공통 라인(116c)과 제2 접촉홀(119)을 통해 접촉되어 공통라인(116)으로부터 기준전압을 공급받는다.
공통라인(116)은 게이트라인(102) 및 게이트전극(108)과 동일금속으로 형성됨에 비하여 공통전극(118)은 화소전극(114)과 동일금속으로 형성된다.
데이터 라인(104), 제2 공통전극(118b) 및 제2 공통라인(116b)는 모두 지그재그(zig-zag) 형상(또는 하나의 서브화소 내에서는 구부러진 구조를 갖는다) 또는 직선형(stripe)으로 형성될 수 있다.
이와 같은 구조를 가지는 본 발명의 제1 실시예에 따른 수평 전계 인가형 액정표시패널은 이웃하는 두 개의 서브화소 내에 두 개의 제2 공통라인(118b)만이 위치할 수 있게 된다. 그 결과, 두 개의 서브화소 내에 네 개의 제2 공통라인(118b)이 위치하던 도 1에 도시된 종래의 액정표시패널에 비하여 개구율을 증가시킬 수 있게 된다.
이를 좀더 상세히 설명하면, 종래 액정표시패널에서는 도 3에 도시된 바와 같이 하나의 데이터 라인(104)에 두 개의 제2 공통라인(18b)이 인접하게 위치하게 된다. 따라서, R 화소영역(5) 및 G 화소영역(105) 사이에도 두 개의 제2 공통라 인(18b)이 위치하고, G 화소영역(5) 및 B 화소영역(5)들 사이에도 두 개의 제2 공통라인(18b)이 위치하게 된다.
이와 달리, 본 발명에서의 액정표시패널에서는 도 2 및 도 4에 도시된 바와 같이 R 서브화소의 화소영역(105) 및 G 서브화소의 화소영역(105) 사이에는 제2 공통라인(18b)이 위치하지 않고, G 서브화소의 화소영역(105) 및 B 서브화소의 화소영역(105)들 사이에만 두 개의 제2 공통라인(18b)이 위치하게 된다. 이에 따라, RGB 서브화소로 구성되는 각각의 화소는 두 개의 제2 공통라인(18b)이 차지하는 영역만큼 개구율이 향상될 수 있게 된다. 따라서, 본 발명의 제1 실시예에 따른 구조를 채용함에 따라 종래에 비하여 약 4% 이상 개구율이 향상될 수 있게 된다.
도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도들이다.
도 5a를 참조하면, 하부 기판 위에 게이트 패턴이 형성된다.
구체적으로, 하부기판(145) 상에 스퍼터링 등의 증착방법을 통해 게이트 금속층이 증착된 후 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트전극(108), 게이트라인(102), 공통라인(116)을 포함하는 게이트 패턴이 형성된다.
공통라인(116)은 화소영역(105)의 아랫쪽 끝단에 위치하며 게이트라인(102)과 나란하게 제1 공통라인(116a)과, 데이터 라인(104)과 나란한 제2 공통라인(116b)과, 화소영역(105)의 윗쪽 끝단에 위치하며 게이트라인(102)과 나란한 제3 공통라인(116c)을 포함한다.
여기서 게이트 패턴 금속층으로는 알루미늄네오듐(AlNd), 알루미늄(Al)등이 이용된다.
게이트 패턴이 형성된 하부기판(145) 상에 무기절연물질이 PECVD 등의 증착방법을 통해 전면 증착됨으로써 게이트 절연막(144)이 형성된다. 여기서, 게이트 절연막(144)의 재료로는 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등이 이용된다.
도 5b를 참조하면, 게이트 절연막(144) 위에 데이터 라인(104), 박막 트랜지스터(106) 및 스토리지 캐패시터(Cst)가 형성된다.
구체적으로, 게이트 절연막(144)이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 마스크로는 박막 트랜지스터(106)의 채널부에 회절 노광부를 갖는 회절 노광 마스크 또는 하프톤 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(149)과 활성층(115)이 적층된 반도체 패턴(148)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(149)이 식각된다. 이에 따라, 채널부의 활성층(115)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다. 이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
이에 따라, 데이터 라인(104), 데이터 라인(104)과 접속된 박막 트랜지스터(106), 스토리지 캐패시터(Cst)가 형성된다.
여기서, 두개의 데이터 라인(104)은 서로 인접하게 위치하고, 박막 트랜지스터(106)는 두개의 데이터 라인(104)을 기준으로 두고 서로 마주보도록 위치한다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 5c를 참조하면, 박막 트랜지스터(106) 등이 형성된 하부 기판(145) 상에 무기 절연물질이 증착됨으로써 보호막(150)이 형성된다. 여기서, 보호막(150)의 재료로는 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등이 이용된다. 이 후, 보호막(150)이 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 접촉홀(117) 및 제2 접촉홀(119)(미도시)이 형성된다. 제1 접촉홀(117)은 보호막(150)을 관통하여 박막 트랜지스터(106)의 드레인전극(112)을 노출시키고, 제2 접촉홀(119)은 게이트 절연막(144) 및 보호막(150)을 관통하여 제3 공통라인(116c)을 노출시킨다.
도 5d를 참조하면, 제1 및 제2 접촉홀(117,119)을 가지는 보호막(150) 위에 스퍼터링 등의 증착방법으로 투명전극물질이 순차적으로 증착된 후 포토리쏘그래피 공정 및 식각 공정이 실시됨에 따라 화소전극(114) 및 공통전극(118)이 형성된다.
화소 전극(114)은 제1 접촉홀(117)을 통해 드레인 전극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 제1 화소전극(114a)과, 제1 화소전극(114a)에서 신장된 제2 화소전극(114b)를 포함한다.
공통 전극(118)은 제3 공통라인(116c)과 부분적으로 중첩됨과 아울러 제2 접촉홀(119)을 통해 제3 공통라인(116c)과 접촉되는 제1 공통전극(118a)과, 화소 영역(105)에서 제2 화소전극(114b)과 나란한 제2 공통전극(118b)을 포함한다.
여기서, 투명전극패턴의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : 이하 "ITO" 라고 한다), 틴 옥사이드(Tin Oxide : 이하 "TO" 라고 한다), 인듐 징크 옥사이드(Indium Zinc Oxide : 이하 "IZO" 라고 한다) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : 이하 "ITZO" 하고 한다) 등이 이용된다.
도 6은 본 발명의 제1 실시예에 따른 액정표시패널의 또 다른 형태를 구조를 나타내는 평면도이다.
도 6에서는 공통라인(116) 중 서브화소의 윗쪽 끝단에 위치하는 제3 공통라인(116c)이 제거되고 공통전극(118)이 제2 공통라인(116b)과 제3 접촉홀(129)을 통해 접촉된다. 이에 따라, 제3 공통라인(116c)이 위치했던 영역만큼 개구율이 더 향 상될 수 있게 된다. 이를 제외하고는 도 6에 도시된 수평 전계 인가형 액정표시패널의 구조는 도 2와 동일한 구조를 가지게 된다.
한편, 본 발명의 본 발명의 제1 실시예에 따른 수평 전계 인가형 액정표시패널은 종래에 비하여 개구율을 향상시킬 수 있는 장점이 있으나 이웃하는 화소영역(105) 사이에 2개의 데이터 라인(104) 및 제2 공통라인(116b)이 위치함에 따라 이웃하는 화소영역(105) 간의 거리가 멀어지게 됨으로써 색재현성이 저하될 우려가 있다.
즉, 도 7에 도시된 바와 같이 R 화소영역(105) 및 G 화소영역(105)는 서로 인접하게 위치함에 비하여 G 화소영역(105) 및 B 화소영역(105) 사이의 거리는 상대적으로 멀어지게 된다. 그 결과, 색재현성이 떨어져 화질이 저하될 우려가 있다.
따라서, 본 발명의 제2 실시예에서는 개구율을 향상시킴과 더불어 색재현성을 향상시킬 수 있는 구조를 제안한다.
도 8은 본 발명의 제2 실시예에 따른 수평전계인가형 액정표시패널을 나타내는 평면도이다. 도 8에 도시된 본 발명의 제2 실시예에 따른 액정표시패널은 도 2 내지 도 4에 도시된 본 발명의 제1 실시예에 따른 액정표시패널과 달리 4개의 서브화소가 하나의 화소를 구성하는 구조를 나타내고 있다. 이를 제외하고는 본 발명의 제2 실시예에 따른 액정표시패널은 도 2 내지 도 4에 액정표시패널과 동일한 구성요소들을 가지게 되므로 도 2 내지 도 4와 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 제2 실시예에 따른 수평 전계 인가형 액정표시 패널은 하나의 화소가 R(적색),G(녹색),B(청색),W(백색) 서브화소로 구분된다. 이에 따라 하나의 화소는 R(적색),G(녹색),B(청색),W(백색) 화소영역(105)에서의 혼색에 의해 하나의 특정 색을 구현할 수 있게 된다
즉, 하나의 화소는 2행×2열의 화소영역으로 정의되며, 하나의 화소 내에서 이웃하는 화소영역 사이에는 제2 공통라인(118b) 및 데이터 라인(104)이 위치하지 않고 이웃하는 화소 사이에 2개의 제2 공통라인(118b) 및 2개의 데이터 라인(104)이 위치하게 된다.
그 결과, 개구율을 향상시킴과 동시에 이웃하는 화소영역들 간의 거리를 최소화할 수 있게 됨에 따라 색재현성을 향상시킬 수 있게 된다.
본 발명의 제2 실시예에 따른 수평 전계 인가형 액정표시패널의 제조방법은 하나의 화소가 서로 다른 색을 구현하는 4개의 서브화소로 이루어지며 이웃하는 화소 사이에 2개의 제2 공통라인(116b) 및 2개의 데이터 라인(104)이 위치하도록 형성하는 것을 제외하고는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조공정과 동일한 공정 의해 형성된다.
즉, 본 발명의 제2 실시예에 따른 수평 전계 인가형 액정표시패널의 제조방법은 본 발명의 제1 실시예와 동일하게 제1 마스크 공정에 의해 게이트 패턴을 형성하고, 제2 마스크 공정에 의해 데이터 라인(104) 및 박막 트랜지스터(106) 등을 형성하고, 제3 마스크 공정에 의해 보호막(150)을 형성하고 제4 마스크 공정에 의해 공통전극(118) 및 화소전극(114) 등을 형성한다.
다만, 본 발명의 제2 실시예에서는 제1 실시예와 달리 이웃하는 화소 사이에 두 개의 제2 공통라인(116b)이 위치하고, 두 개의 제2 공통라인(116b) 사이에는 두 개의 데이터 라인(104)이 형성되고, 하나의 화소 내에서 이웃하는 화소영역(105) 사이에는 데이터 라인(104) 및 제2 공통라인(116b)가 형성되지 않는다.
기타의 구체적인 제조공정은 도 5a 내지 도 5d 및 그에 대한 설명과 중복되므로 이하 상세한 설명은 생략한다.
도 9는 본 발명의 제2 실시예에 따른 수평 전계 인가형 액정표시패널의 또 다른 형태를 구조를 나타내는 평면도이다.
도 9에서는 공통라인(116) 중 서브화소의 윗쪽 끝단에 위치하는 제3 공통라인(116c)이 제거되고 공통전극(118)이 제2 공통라인(116b)과 제3 접촉홀(129)를 통해 접촉된다. 이에 따라, 제3 공통라인(116c)이 위치했던 영역만큼 개구율이 더 커질 수 있게 된다. 이를 제외하고는 도 11에 도시된 액정표시패널의 구조는 도 2와 동일한 구조를 가지게 된다.
도 10은 본 발명의 제3 실시예에 따른 수평 전계 인가형 액정표시패널을 나타내는 평면도이다. 도 10에 도시된 본 발명의 제3 실시예에 따른 수평 전계 인가형 액정표시패널은 도 8에 도시된 본 발명의 제2 실시예에 따른 액정표시패널과 비교하여 2행×2열의 서브화소로 정의되는 하나의 화소 중 수직으로 인접하는 서브화소들은 서로 대칭구조를 가지게 된다. 그리고, 수직으로 인접하는 서브화소들은 하나의 제3 공통라인(118c)을 공유하도록 형성된다. 뿐만 아니라, 제3 공통라인(118c)은 제1 공통전극(118a)와 제2 접촉홀(119)을 통해 접촉된다. 이에 따라, 수직으로 인접하는 서부화소들(또는 화소영역들)은 제1 공통전극(118a) 또한 공유 하는 구조를 갖게 된다.
그 결과, 본 발명의 제3 실시예는 도 8에 도시된 본 발명의 제2 실시예에 따른 액정표시패널에 비하여 하나의 화소를 이루는 화소영역들 중 수직으로 이웃하는 화소영역들) 사이의 간격이 더 가까워지게 된다. 그 결과, 본 발명의 제3 실시예에 따른 수평 전계 인가형 액정표시패널은 본 발명의 제2 실시예에 비하여 색재현성을 더 향상시킬 수 있게 된다.
이러한 차이를 제외하고는 본 발명의 제3 실시예에 따른 수평 전계 인가형 액정표시패널의 구성은 도 2 내지 도 4에 액정표시패널과 동일한 구성요소들을 가지게 되므로 도 2 내지 도 4과 동일한 구성요소를 가지고 동일한 작용 효과를 나타내므로 이하 상세한 설명은 생략하기로 한다.
도 11은 종래 도 1 및 본 발명의 도 4를 직접 대비하여 본 발명에서 제안한 구조를 채용함에 따라 개구율이 증가됨을 수치적으로 나타내기 위한 도면이다.
도 11에서의 X1은 데이터 라인(4) 및 그의 주변에서의 제2 공통라인(16b) 등 개구율을 감소시키는 박막 패턴들을 모두 포함하는 영역(이하, X1을 "종래 데이터 라인 묶음" 이라 한다)이다. 이에 비하여, X2는 본 발명에서의 서로 인접한 두개의 데이터 라인(104) 및 그의 주변에서의 제2 공통라인(116b) 등 개구율을 감소시키는 박막 패턴들을 모두 포함하는 영역(이하, X2를 "본 발명의 데이터 라인 묶음"이라 한다)이다.
아래 표 1은 종래 데이터 라인 묶음(X1)을 이루는 박막 패턴들의 선폭을 나타내었다.
데이터 라인 선폭 5.7㎛
제2 공통라인 선폭 × 2 8.0㎛ × 2 = 16.0㎛
제2 공통라인과 데이터 라인 사이 간격 4.0㎛ × 2 = 8.0㎛
외곽의 공통전극과의 마진 3.5㎛ × 2 = 7.0㎛
표 1에 따라 하나의 종래 데이터 라인 묶음(X1)이 차지하는 선폭은 약 36.7㎛ 정도이다.
그러나, 종래에는 서브화소들 사이마다 각각 데이터 라인 묶음(X1)이 위치함에 따라 수평으로 나란한 2개의 서브화소에 내에서는 2개의 데이터 라인 묶음(X1)이 위치하게 된다. 그 결과, 2개의 서브화소에 내에서 데이터 라인 묶음(X1)이 차지하는 총 선폭은 약 76.4㎛ 정도이다.
아래 표 2는 본 발명의 데이터 라인 묶음(X2)을 이루는 박막 패턴들의 선폭을 나타내었다.
데이터 라인 선폭 × 2 5.7㎛ × 2 = 11.4㎛
제2 공통라인 선폭 × 2 8.0㎛ × 2 = 16.0㎛
제2 공통라인과 데이터 라인 사이 간격 4.0㎛ × 2 = 8.0㎛
외곽의 공통전극과의 마진 3.5㎛ × 2 = 7.0㎛
데이터 라인 간의 간격 9.5㎛
표 2에 따라 본 발명의 데이터 라인 묶음(X2)이 차지하는 선폭은 약 52㎛ 정도이다.
수평방향으로 나란한 2개의 서브화소를 기준으로 종래와 본 발명을 비교하면 종래에는 각각의 서브화소 내에 데이터 라인 묶음(X1)이 위치함에 비하여 총 총 2 데이터 라인 묶음(X1)이 차지하는 선폭은 약 76.4㎛ 정도이지만, 본 원발명에서는 하나의 데이터 라인 묶음(X2)이 위치하게 됨에 따라 종래에 비하여 약 21.4㎛ 정도의 선폭을 줄일 수 있게 됨을 알 수 있다.
그 결과, 전체 개구율은 4~10% 정도 개구율이 증가될 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 액정표시패널 및 그 제조방법은 서로 다른 색을 구현하는 3개의 화소영역이 하나의 화소를 정의하는 구조에서는 3개의 화소영역 중 서로 인접하는 어느 두 개의 화소영역 사이에만 두개의 데이터 라인이 서로 인접하게 위치한다. 또는, 2행×2열의 화소영역이 하나의 화소를 정의하는 경우에는 이웃하는 화소들 사이에만 두개의 데이터 라인이 서로 인접하도록 위치시킴과 아울러 수직으로 인접한 화소영역에는 하나의 공통라인을 공유된다.
그 결과, 개구율을 증대시킬 수 있고 이웃하는 화소영역들 간의 간격을 최소화할 수 있게 됨으로써 색재현성을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (18)

  1. 서로 다른 색을 구현하는 제1 내지 제3 화소영역에 의해 정의되는 화소들이 매트릭스 형태로 배열된 수평 전계 인가형 액정표시패널에 있어서,
    기판 상에 서로 교차되도록 형성되어 상기 화소영역을 정의하는 데이터 라인 및 게이트 라인과;
    상기 게이트 라인 및 데이터 라인의 교차영역에 위치하는 박막 트랜지스터와 상기 박막 트랜지스터와 접속된 화소전극과;
    상기 화소전극과 수평전계를 이루는 공통전극과;
    상기 게이트 라인과 나란함과 아울러 상기 화소전극과 부분적으로 중첩되는 제1 공통라인 및 상기 데이터 라인과 나란한 제2 공통라인을 포함하고,
    상기 제1 내지 제3 화소영역 중 이웃하는 제1 및 제2 화소영역 사이에는 두 개의 상기 제2 공통라인이 위치하고, 상기 두 개의 제2 공통라인 사이에는 두개의 상기 데이터 라인이 위치하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  2. 제 1 항에 있어서,
    상기 제2 및 제3 화소영역 사이에는 상기 제2 공통라인 및 상기 데이터 라인이 위치하지 않는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  3. 제 2 항에 있어서,
    상기 공통전극은 게이트 라인과 나란하며 상기 제2 공통라인과 접촉된 제1 공통전극과;
    상기 제1 공통전극에서 신장되며 상기 데이터 라인과 나란한 제2 공통전극을 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  4. 제 3 항에 있어서,
    상기 제1 내지 제3 화소영역 중 어느 하나의 화소영역을 사이에 두고 상기 제1 공통라인과 나란하며 상기 제1 공통전극과 접촉되는 제3 공통라인을 더 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  5. 제 2 항에 있어서,
    상기 제1 화소영역은 적색을 구현하고,
    상기 제2 화소영역은 녹색을 구현하고,
    상기 제3 화소영역은 청색을 구현하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  6. 제1 내지 제4 화소영역이 2행 및 2열로 배열되어 정의되는 화소들이 매트릭스 형태로 배열된 수평 전계 인가형 액정표시패널에 있어서,
    기판 상에 서로 교차되도록 형성되어 화소영역을 정의하는 데이터 라인 및 게이트 라인과;
    상기 게이트 라인 및 데이터 라인의 교차영역에 위치하는 박막 트랜지스터와 상기 박막 트랜지스터와 접속된 화소전극과;
    상기 화소전극과 수평전계를 이루는 공통전극과;
    상기 게이트 라인과 나란함과 아울러 상기 화소전극과 부분적으로 중첩되는 제1 공통라인 및 상기 데이터 라인과 나란한 제2 공통라인을 포함하고,
    이웃하는 상기 화소 사이에는 두 개의 상기 제2 공통라인이 위치하고, 상기 두 개의 제2 공통라인 사이에는 두개의 상기 데이터 라인이 위치하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  7. 제 6 항에 있어서,
    상기 하나의 화소 내에서의 제1 내지 제4 화소영역들 사이에서는 상기 제2 공통라인 및 데이터 라인이 위치하지 않는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  8. 제 7 항에 있어서,
    상기 공통전극은 게이트 라인과 나란하며 상기 제2 공통라인과 접촉된 제1 공통전극과;
    상기 제1 공통전극에서 신장되며 상기 데이터 라인과 나란한 제2 공통전극을 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  9. 제 8 항에 있어서,
    상기 제1 내지 제4 화소영역 중 어느 하나의 화소영역을 사이에 두고 상기 제1 공통라인과 나란하며 상기 제1 공통전극과 접촉되는 제3 공통라인을 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  10. 제 9 항에 있어서,
    상기 하나의 화소 내에서의 제1 내지 제4 화소영역들 중 수직으로 이웃하는 두개의 화소영역은 상기 제3 공통라인을 기준으로 대칭구조를 이루는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  11. 제 10 항에 있어서,
    상기 수직으로 대칭구조를 가지는 두개의 화소영역은 상기 제3 공통라인을 공유하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  12. 제 6 항에 있어서,
    상기 제1 화소영역은 적색을 구현하고,
    상기 제2 화소영역은 녹색을 구현하고,
    상기 제3 화소영역은 청색을 구현하고,
    상기 제4 화소영역은 백색을 구현하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
  13. 제1 내지 제3 화소영역이 하나의 화소를 구성하는 화소들이 매트릭스 형태로 배열된 수평 전계 인가형 액정표시패널의 제조방법에 있어서,
    기판 상에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 제1 공통라인, 상기 제1 공통라인에서 신장된 제2 공통라인을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 게이트 라인과 교차되어 상기 화소영역을 정의하는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터를 형성하는 단계와;
    상기 박막 트랜지스터의 드레인 전극을 노출시키는 제1 접촉홀을 가지는 보호막을 형성하는 단계와;
    상기 제1 접촉홀을 통해 상기 드레인 전극과 접촉되는 화소전극, 상기 화소전극과 수평전계를 이루는 공통전극을 형성하는 단계를 포함하고,
    상기 제1 내지 제3 화소영역 중 이웃하는 제1 및 제2 화소영역 사이에는 두 개의 상기 제2 공통라인이 위치하고, 상기 두 개의 제2 공통라인 사이에는 두개의 상기 데이터 라인이 위치하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.
  14. 제 13 항에 있어서,
    상기 공통전극을 형성하는 단계는,
    상기 게이트 라인과 나란하며 상기 공통라인과 접속된 제1 공통전극 및 상기 제1 공통전극에서 신장되며 상기 데이터 라인과 나란한 제2 공통전극을 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.
  15. 제 14 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 제1 내지 제3 화소영역 중 어느 하나의 화소영역을 사이에 두고 상기 제1 공통라인과 나란하며 상기 제1 공통전극과 접촉되는 제3 공통라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.
  16. 제1 내지 제4 화소영역이 2행 및 2열로 배열되어 정의되는 화소들이 매트릭스 형태로 배열된 수평 전계 인가형 액정표시패널의 제조방법에 있어서,
    기판 상에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 제1 공통라인, 상기 제1 공통라인에서 신장된 제2 공통라인을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 게이트 라인과 교차되어 상기 화소영역을 정의하는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터를 형성하는 단계 와;
    상기 박막 트랜지스터의 드레인 전극을 노출시키는 제1 접촉홀을 가지는 보호막을 형성하는 단계와;
    상기 제1 접촉홀을 통해 상기 드레인 전극과 접촉되는 화소전극, 상기 화소전극과 수평전계를 이루는 공통전극을 형성하는 단계를 포함하고,
    이웃하는 상기 화소 사이에는 두 개의 상기 제2 공통라인이 위치하고, 상기 두 개의 제2 공통라인 사이에는 두개의 상기 데이터 라인이 위치하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.
  17. 제 16 항에 있어서,
    상기 공통전극을 형성하는 단계는,
    상기 게이트 라인과 나란하며 상기 공통라인과 접속된 제1 공통전극 및 상기 제1 공통전극에서 신장되며 상기 데이터 라인과 나란한 제2 공통전극을 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.
  18. 제 17 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 제1 내지 제4 화소영역 중 어느 하나를 사이에 두고 상기 제1 공통라인과 나란하며 상기 제1 공통전극과 접촉되는 제3 공통라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.
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