JP5798064B2 - 表示装置、電子機器 - Google Patents

Description

本開示は、例えば液晶表示装置等の表示装置、及び表示装置を備えた電子機器に関する。

特開２００９−１０９８２０号公報

液晶表示装置では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色、或いは白（Ｗ）を加えた４色のサブ画素（サブピクセル）を有しており、表示上ではこれらの加法混色で白を得るようにしている。所望の白をだすためには、Ｒ，Ｇ，Ｂのそれぞれの明るさを変えて、白バランスをとる必要がある。

各色の明るさを変える方法はいろいろある。通常、Ｒ画素、Ｇ画素、Ｂ画素の画素の面積比は１：１：１である。そのため、Ｒ画素、Ｇ画素、Ｂ画素に与える画素信号の電圧をそれぞれ変える（同一階調の場合でも異なる電圧値とする）ことが用いられる。或いは各画素に遮光部を設け、画素の開口面積のバランスをとる方法も一般的である。

但しこれらはいずれも、本来得られる透過率をロスしているため、より効率的な方法はＲ画素、Ｇ画素、Ｂ画素自体の面積比を変える方法（画素の異型化）である。
例えば上記特許文献１には色毎に異なる画素面積とする構造が開示されている。

一方で液晶表示装置では高精細化が進んでおり、５００ｐｐｉ（pixcel per inch）クラスの商品化が目前となっている。
このクラスになるとトランジスタ、コンタクトのレイアウト設計ルールから、最小の画素ピッチ、特にＨ方向（短軸）が決まってくる。

ところが、上述のようにＲ画素、Ｇ画素、Ｂ画素自体の面積比を変えるように、画素を異型化すると、面積の小さい画素について、トランジスタ等の画素回路部の配置領域が十分にとれなくなる。このため高精細表示装置では、Ｒ画素、Ｇ画素、Ｂ画素の異型化（面積比調整）によって白バランスをとることが困難となる。
そこで本開示では、高精細化が進んでも、各色の画素の異型化を実現できるようにすることを目的とする。

本開示の表示装置は、複数色のそれぞれに対応する画素が行列配置されているとともに、上記画素は、画素の表示駆動のための回路が配置された画素回路部と、有効な表示光を得る領域となる画素開口部とを有する。そして少なくとも一の色に対応する画素である第一の画素の上記画素開口部は、他の色に対応する画素である第二の画素の上記画素開口部とは異なる面積とされ、前記第一の画素と前記第二の画素とが並ぶ方向における前記第一の画素の前記画素開口部の幅は、前記第二の画素の前記画素開口部の幅よりも大きく、前記第一の画素と前記第二の画素とが並ぶ方向に設けられた各画素における上記画素回路部は均等ピッチで配置されている。
本開示の電子機器は、このような表示装置を有する。

即ち本開示の表示装置は、例えばトランジスタやコンタクト部等を有する画素回路部は、あくまでも均等ピッチで配置されるようにする。その上で、画素における画素開口部（有効な表示光（例えば透過光）を得る領域）の面積が、色によって異なるようにする。つまり画素回路部は例えば水平方向に並ぶ全画素で同じサイズで配置される上で、画素開口部を色に応じて異型化する。

本開示によれば、画素開口部は色によって異型化され、結局画素開口面積比で表示色の調整がなされる上で、画素回路部は均等ピッチで配置されている。つまり画素開口部の面積比が小さい画素でも、画素回路部の領域面積は、より画素開口部が広い画素と同等である。従って画素開口部の異型化によって、画素回路配置が困難となる画素が生じることはなく、高精細化を進めても画素開口面積比による白バランス調整が可能となる。

本開示の実施の形態の液晶表示装置のブロック図である。 画素異型化が高精細化により困難となることの説明図である。 第１の実施の形態の画素回路部と画素開口部の構成の説明図である。 第１の実施の形態の液晶表示装置の具体的な画素構造の説明図である。 第１の実施の形態の液晶表示装置の断面構造の説明図である。 第１の実施の形態の図４の画素構造にコンタクト部を明示した説明図である。 第１の実施の形態の図４の画素構造に遮光膜を加えて示した説明図である。 第１の実施の形態の図４の画素構造におけるＲ、Ｇ、Ｂ画素の画素開口部を明示した説明図である。 第２の実施の形態の画素回路部と画素開口部の構成の説明図である。 第２の実施の形態の液晶表示装置の具体的な画素構造の説明図である。 第３の実施の形態の画素回路部と画素開口部の構成の説明図である。 実施の形態の適用例の電子機器の説明図である。 実施の形態の適用例の電子機器の説明図である。 実施の形態の適用例の電子機器の説明図である。

以下、実施の形態としての液晶表示装置を、次の順序で説明する。
＜１．液晶表示装置の回路構成＞
＜２．第１の実施の形態の画素構造＞
＜３．第２の実施の形態の画素構造＞
＜４．第３の実施の形態の画素構造＞
＜５．変形例、適用例＞

＜１．液晶表示装置の回路構成＞

まず実施の形態として液晶表示装置の回路構成を図１で説明する。
この液晶表示装置は、アクティブマトリクス方式の表示装置の一例であり、図１に示すようにコントローラ１、信号線ドライバ２、走査線ドライバ３、画素アレイ４、選択スイッチ部５を有する。

画素アレイ４は、書き込まれた画素信号に応じて表示階調が制御される複数の画素１０（１０Ｒ、１０Ｇ、１０Ｂ）が行方向及び列方向にマトリクス状に配設されて成る。画素１０はＮ×（Ｍ×３）個配置され、Ｎ行と（Ｍ×３）列のマトリクスを構成する。
図において画素１０（１０Ｒ、１０Ｇ、１０Ｂ）は、画素トランジスタＴｒと液晶セル容量ＬＣにより示している。液晶画素を構成する回路は多様な例が考えられる。ここではあくまで説明上、簡略的に示したものである。

画素１０ＲはＲ（赤）画素、画素１０ＧはＧ（緑）画素、画素１０ＢはＢ（青）画素を示している。画素１０Ｒ、１０Ｇ、１０Ｂはいわゆるサブピクセルであり、この３つのサブピクセルで１つのカラー画素が形成される。
Ｒ画素、Ｇ画素、Ｂ画素に対応しては、図示していないが、Ｒ、Ｇ、Ｂの各カラーフィルタが配置される。Ｒ画素、Ｇ画素、Ｂ画素が例えば図示のように配列されることでカラー表示画面を構成する。
なお、ここではＲ画素、Ｇ画素、Ｂ画素の３原色画素構成としているが、例えばＲ画素、Ｇ画素、Ｂ画素に加えてＷ（白）画素を設ける場合もある。
以下では、サブピクセルを特に区別する必要がない場合は「画素１０」と表記する。

各画素１０は、例えばＴＦＴ（薄膜トランジスタ）などによる画素トランジスタＴｒ（例えばＮチャネルＴＦＴ）と、液晶セルＬＣを少なくとも有して構成される。
画素トランジスタＴｒは、ゲート電極（制御端子）が走査線ＧＬ（ＧＬ＿１〜ＧＬ＿Ｎのいずれか）と接続され、ソース電極・ドレイン電極の一方（入力端子）が信号線ＳＬ（ＳＬ＿１Ｒ〜ＳＬ＿ＭＢのいずれか）と接続される。
液晶セル容量ＬＣは、その画素電極が画素トランジスタＴｒのソース電極・ドレイン電極の他方（出力端子）と接続されている。液晶セル容量ＬＣの他方は共通電極とされている。

各画素１０においては、走査線ＧＬ（ＧＬ＿１〜ＧＬ＿Ｎ）に走査パルスが印加されることで画素トランジスタＴｒが導通され、その際に信号線ＳＬに与えられている画素信号電圧（階調値）が入力される。
液晶セルＬＣは書き込まれた画素信号電圧に応じて透過率が制御され、図示しないバックライトからの光の表示輝度が制御される。

画素アレイ４に対しては、各ラインの画素１０に対応して、走査線ＧＬ（ＧＬ＿１〜ＧＬ＿Ｎ）が配設される。
走査線ドライバ３は、１フレーム期間において、各走査線ＧＬ＿１〜ＧＬ＿Ｎを順次駆動する。つまり順次走査パルスを印加する。

また各列の画素１０に対応して、信号線ＳＬ（ＳＬ＿１Ｒ、ＳＬ＿１Ｇ、ＳＬ＿１Ｂ、ＳＬ＿２Ｒ・・・ＳＬ＿ＭＢ）が配設される。
信号線ＳＬ＿１Ｒ、ＳＬ＿２Ｒ・・・はＲ画素１０Ｒの画素列に対して画素信号を供給する。
信号線ＳＬ＿１Ｇ、ＳＬ＿２Ｇ・・・はＧ画素１０Ｇの画素列に対して画素信号を供給する。
信号線ＳＬ＿１Ｂ、ＳＬ＿２Ｂ・・・はＢ画素１０Ｂの画素列に対して画素信号を供給する。
信号線ドライバ２は、１ライン期間毎に、画素アレイ４に配設された複数の信号線ＳＬに対し、各画素１０に対する画素信号を、極性信号ＳＰに応じた極性で出力する。

コントローラ１には、映像信号Ｖｓ、垂直クロックＶＣＫ、垂直同期信号Ｖｓｙ、水平同期信号Ｈｓｙが供給される。
コントローラ１は、外部より供給された映像信号Ｖｓについて、画素アレイ４での表示を実行させるため、信号線ドライバ２及び走査線ドライバ３を垂直クロックＶＣＫ、垂直同期信号Ｖｓｙ、水平同期信号Ｈｓｙに基づいて制御し、これらが互いに同期して動作するように制御する。
例えばコントローラ１は、１フレーム期間を規定する垂直スタートパルスＶＣＫを例えば垂直同期信号Ｖｓｙや垂直クロックＶＣＫを用いて生成し、信号線ドライバ２及び走査線ドライバ３に供給する。
またコントローラ１は、例えば垂直クロックＶＣＫを分周して極性信号ＳＰを生成し、信号線ドライバ２に供給する。

走査線ドライバ３は、垂直スタートパルスＶＳＴと垂直クロックＶＣＫに基づいて、各走査線ＧＬ＿１〜ＧＬ＿Ｎに対して走査パルスを出力する。
走査線ドライバ３には垂直スタートパルスＶＳＴを垂直クロックＶＣＫのタイミングで順次転送するシフトレジスタが設けられる。これにより、垂直スタートパルスのタイミングを起点として、走査線ＧＬ＿１、ＧＬ＿２・・・ＧＬ＿Ｎに、順次走査パルスを出力する。これによって画素アレイ４では、第１ライン目の画素１０から第Ｎライン目の画素までが、順次垂直クロックＶＣＫのタイミング毎に画素信号書込のための選択状態となる。

信号線ドライバ２は、コントローラ１から供給される映像信号Ｖｓについて、１ライン単位の画素信号を、垂直スタートパルスＶＳＴを起点として、垂直クロックＶＣＫのタイミング毎（１Ｈ期間毎）に各信号線ＳＬ＿１Ｒ〜ＳＬ＿ＭＢに出力させる動作を行う。
ここで、この構成例の場合、選択スイッチ部５が設けられている。
信号線ドライバ２は、カラー画素単位で時分割多重化した画素信号を各多重化信号線ＭＳＬ（ＭＳＬ＿１〜ＭＳＬ＿Ｍ）に出力する。
選択スイッチ部５では、１本の多重化信号線ＭＳＬに対して、３本の信号線ＳＬのそれぞれを選択するスイッチＳＷＲ、ＳＷＧ、ＳＷＢを有する。
スイッチＳＷＲは、Ｒ画素１０Ｒの列に対応する信号線ＳＬ＿ｘＲと多重化信号線ＭＳＬを断接する。（ｘは１〜Ｍ）
スイッチＳＷＧは、Ｇ画素１０Ｇの列に対応する信号線ＳＬ＿ｘＧと多重化信号線ＭＳＬを断接する。
スイッチＳＷＢは、Ｂ画素１０Ｂの列に対応する信号線ＳＬ＿ｘＢと多重化信号線ＭＳＬを断接する。

各スイッチＳＷＲ、ＳＷＧ、ＳＷＢはそれぞれ、信号線ドライバ２からのスイッチ制御信号ｓｅｌＲ、ｓｅｌＧ、ｓｅｌＢによってオン／オフされる。
信号線ドライバ２は、多重化信号線ＭＳＬに多重画素信号を出力するタイミングに合わせてスイッチ制御信号ｓｅｌＲ、ｓｅｌＧ、ｓｅｌＢを出力する。
信号線ドライバ２は、１Ｈ期間に１つの多重化信号線ＭＳＬに、Ｒ画素１０Ｒ、Ｇ画素１０Ｇ、Ｂ画素１０Ｂのそれぞれに対する画素信号を時分割多重化して出力する。これとともに信号線ドライバ２は、スイッチＳＷＲ、ＳＷＲ、ＳＷＢを制御し、各画素信号を信号線ＳＬ＿ｘＲ、ＳＬ＿ｘＧ、ＳＬ＿ｘＢに供給させる。
なお液晶セルＬＣの極性反転駆動を行うため、信号線ドライバ２は極性信号ＳＰに従って、多重化信号線ＭＳＬに出力する画素信号電圧の極性反転を行う。

以上の信号線ドライバ２及び走査線ドライバ３の動作により、１フレーム期間に、第１ライン目の画素１０から第Ｎライン目の画素まで、順次画素信号が書き込まれていき、それによって各画素の階調（液晶セルの光透過率）が設定される。これによって図示していないバックライトからの光が各画素１０で輝度制御され、さらに図示しないカラーフィルタを介することで、カラー映像表示が実行される。

＜２．第１の実施の形態の画素構造＞

本実施の形態の液晶表示装置では、上述のように画素アレイ４において複数色（Ｒ、Ｇ、Ｂ）のそれぞれに対応する画素が行列配置されている。
この画素の構造として第１の実施の形態を説明していく。

図１では画素１０内に画素トランジスタＴｒを示したが、実際の画素構造において画素１０は、パネル平面からみた領域として、画素トランジスタＴｒ等が配置される画素回路部と、有効な表示光（例えば透過光）を得る領域となる画素開口部を有する構造となる。
先に述べたように表示において所望の白をだすためには、Ｒ，Ｇ，Ｂのそれぞれの明るさを変えて、白バランスをとる必要がある。このための透過率ロスのない効率的な手法としては、画素面積を色によって変えることがよい。ところが、高精細化を進め画素サイズを小さくした場合、特に異型化により面積が他よりも小さくなった画素では画素回路配置が困難になる。
このことを図２で説明する。図２Ａは、Ｒ画素１０Ｒ、Ｇ画素１０Ｇ、Ｂ画素１０Ｂを等しい面積とした場合を模式的に示している。
各画素１０には、実際に表示光の透過領域となる画素開口部１６（１６Ｒ、１６Ｇ、１６Ｂ）が存在し、また画素トランジスタＴｒや信号線ＳＬ、画素電極とのコンタクト部等が配される画素回路部１５（１５Ｒ、１５Ｇ、１５Ｂ）が存在する。
今、一例として１ピクセル（＝３サブピクセル）画素のサイズを５７μｍ×５７μｍだとすると、１つの画素１０（サブピクセル）の水平方向の幅は１９μｍとなる。

画素回路部１５については、トランジスタ、コンタクトのレイアウト設計ルールから、水平方向（短軸）の最小の画素ピッチが決まってくる。例えば１８μｍ程度である。この場合、図２Ａのように１つの画素１０の水平方向の幅が１９μｍであれば、画素回路部１５のレイアウトも可能ではある。

ここで図２Ｂに、画素を色によって異型化した例を示す。Ｂ画素１０Ｂの面積を広くしている。例えば水平方向の幅としては、Ｒ画素１０Ｒは１７μｍ、Ｇ画素１０Ｇは１７μｍ、Ｂ画素１０Ｂは２０μｍとするとする。
この場合、画素回路部１５Ｒ、１５Ｇ、１５Ｂの水平方向の幅も、それぞれ１７μｍ、１７μｍ、２０μｍとなる。すると、画素回路部１５Ｒ、１５Ｇは、その幅が最小ピッチより狭くなり、回路レイアウト設計が困難である。
つまり、画素を異型化することで白バランスをとることは、高精細化が進むと画素回路配置の都合上、困難となる。

これに対し本実施の形態では、高精細化が進んでも画素を異型化することができるようにする。このため、画素開口部１６を色によって異型化する。つまり少なくとも一の色に対応する画素１０の画素開口部１６は、他の色に対応する画素１０の画素開口部１６とは異なる面積とされるようにする。そして各画素１０における画素回路部１５は均等ピッチで配置されているようにする。

図３に模式的に示す。
図３Ｂは、図１のように行列配置されているＲ画素１０Ｒ、Ｇ画素１０Ｇ、Ｂ画素１０Ｂを示している。図３Ｂにおいて破線で囲った部分を拡大して図３Ａに示す。
Ｒ画素１０Ｒは画素開口部１６Ｒと画素回路部１５Ｒを有する。
Ｇ画素１０Ｇは画素開口部１６Ｇと画素回路部１５Ｇを有する。
Ｂ画素１０Ｂは画素開口部１６Ｂと画素回路部１５Ｂを有する。
この場合に、図示のように、例えばＢ画素１０Ｂの画素開口部１６Ｂは、Ｒ画素１０Ｒ、Ｇ画素１０Ｇの画素開口部１６Ｒ、１６Ｇよりも大きい面積となるように異型化されている。
ところが、画素回路部１５についてみると、各色の画素回路部１５Ｒ、１５Ｇ、１５Ｂは、均等のピッチＰｇで配置されている。
今、仮に図２Ｂの例と同様に、画素開口部１６Ｂの水平方向の幅を２０μｍ、画素開口部１６Ｒ、１６Ｇの水平方向の幅を１７μｍとする。この場合、画素回路部１５Ｒ、１５Ｇ、１５Ｂの配置ピッチＰｇは、１８μｍとなる。即ち画素回路のレイアウト可能なピッチとなる。

このように本実施の形態では、少なくとも一の色に対応する画素１０の画素開口部１６は、他の色に対応する画素１０の上記画素開口部１６とは異なる面積とし、一方で各画素１０における画素回路部１５は均等ピッチで配置する。このようにすることで高精細化を進めても、画素回路レイアウトが可能な状態で画素異型化による色バランス調整を可能とする。

以下、第１の実施の形態としての具体例を説明していく。
なお、以下の例は、特には、フリンジフィールドスイッチング（Fringe field switching：ＦＦＳ）モードで液晶分子を駆動する表示装置の構造としての例とする。
横電界モードの液晶表示装置は、広視野角、高コントラストを実現する液晶モードとして注目されている。このうち特に、フリンジフィールドスイッチング（Fringe field switching：ＦＦＳ）モードは、インプレーンスイッチング（In-Plane-Switching：ＩＰＳ）モードと比較して、開口率および透過率の改善が図られている。

図４は図１に示した画素アレイ４において一部の画素１０の部分を示している。走査線ＧＬ＿ｙ、ＧＬ＿（ｙ＋１）、及び信号線ＳＬ＿（ｘ−１）Ｇ〜信号線ＳＬ＿（ｘ＋１）Ｇの交差する領域に形成されるＲ画素１０Ｒの列、Ｇ画素１０Ｇの列、Ｂ画素１０Ｂの列である。（ｘは１＜ｘ＜Ｍ、ｙは１≦ｙ＜Ｎである（Ｍ、Ｎは図１参照））
図５は図４におけるＡ−Ａ断面の構造を模式的に示したものである。
図６は図４の構造においてコンタクトホール部ＣＴ１，ＣＴ２を明示したものである。
図７は図４の構造上に遮光膜３３（ブラックマトリクス）を重ねて示したものである。
図８は図４の構造における画素開口部１６Ｒ、１６Ｇ、１６Ｂ、及び画素回路部１５Ｒ、１５Ｇ、１５Ｂを明示したものである。
これらの図を適宜参照しながら、実施の形態の画素構造を説明する。

図４に示すように、信号線ＳＬ（ＳＬ＿（ｘ−１）Ｇ〜ＳＬ＿（ｘ＋１））、ゲート線ＧＬ（ＧＬ＿ｙ、ＧＬ＿（ｙ＋１））の配線に対して、画素１０Ｒ、１０Ｇ、１０Ｂが形成される。
画素１０Ｒ、１０Ｇ、１０Ｂとしては、この図では画素電極１１（１１Ｒ、１１Ｇ、１１Ｂ）と、画素トランジスタＴｒを構成する電極パターン１２を示している。
画素１０における画素開口部１６（１６Ｒ、１６Ｇ、１６Ｂ）は、図８に太線で囲って示すように、画素電極１１及び画素電極間のスリットが現れている領域となる。
一方、画素１０における画素回路部１５Ｒ、１５Ｇ、１５Ｂは、画素トランジスタＴｒ（電極パターン１２及び走査線ＧＬ）や、画素電極１１のブリッジ部ＢＲが設けられる領域である。つまり図８に太破線で囲って示す領域である。この画素回路部１５Ｒ、１５Ｇ、１５Ｂは図７に示すように遮光膜３３（グレーで示した領域）で覆われている。

図４、図５で画素開口部１６の構造を説明する。
図５に示すように液晶表示装置は、可視光に対して光透過性を有する第１基板２０、第２基板３０の間に、液晶層４０が設けられる構成となる。

第１基板２０上にはゲート絶縁膜２１が設けられる。図５のＡ−Ａ断面では見られないが、図４に示した走査線ＧＬは、ゲート絶縁膜２１に覆われるように水平方向に配設されている。そして走査線ＧＬに対して上部に、半導体膜（図４では図示省略）を介して図４に示したＰｏ−Ｓｉによる電極パターン１２が形成される。この電極パターン１２がソース及びドレインとなり、また走査線ＧＬがゲートとなって、図１に示した画素トランジスタＴｒが形成される。

Ａ−Ａ断面では図５に示すように、ゲート絶縁膜２１上には、複数の信号線ＳＬ（ＳＬ＿（ｘ−１）Ｇ〜ＳＬ＿（ｘ＋１））が、走査線ＧＬと交差する垂直方向に配線されている。これらの走査線ＧＬおよび信号線ＳＬの各交差部に画素１０が形成されることになる。

また、以上のように画素トランジスタＴｒや信号線ＳＬを覆う状態で、ゲート絶縁膜２１上には層間絶縁膜の第１層目として第１絶縁膜２２が設けられている。この第１絶縁膜２２は、下層の信号線ＳＬおよび画素トランジスタＴｒのソース電極およびドレイン電極と、上層との絶縁性を確実に図ることが可能な膜厚を備えている。

この第１絶縁膜２２上には、各画素に共通のベタ膜状に透明導電性材料（例えばＩＴＯ、ＩＺＯ等）からなる共通電極２３が設けられている。
そして、共通電極２３上には、層間絶縁膜の第２層目として第２絶縁膜２４が設けられている。この第２絶縁膜２４は、液晶層４０を構成する液晶分子ｍの駆動特性を良好に得るために、膜厚均一性が確保された薄膜状とされる。

このような第２絶縁膜２４上には、各画素１０Ｒ、１０Ｇ、１０Ｂ毎に画素電極１１Ｒ、１１Ｇ、１１Ｂが設けられる。またこれにより、各画素１０Ｒ、１０Ｇ、１０Ｂには、共通電極２３と画素電極１１Ｒ、１１Ｇ、１１Ｂとの間に、第２絶縁膜２４を誘電体として挟持してなる容量素子Ｃが設けられることになる。

ここで、図４からわかるように、画素電極１１Ｒ、１１Ｇ、１１Ｂは、いわゆる櫛歯状の電極形状として構成されており、信号線ＳＬに沿って平行に延設された複数の櫛歯部Ｋと、各櫛歯部Ｋを両端部分で接続するブリッジ部ＢＲを有する形状とされている。
そして本例の場合、例えば、Ｒ画素１０Ｒ及びＧ：画素１０Ｇの画素電極１１Ｒ、１１Ｂは、２本の櫛歯部Ｋを備え、Ｂ画素１０Ｂは、３本の櫛歯部Ｋを備える。つまり、画素開口部１６Ｒ、１６Ｇでは画素電極１１Ｒ、１１Ｇが２本配置され、画素開口部１６Ｂでは３本の画素電極１１Ｂが配置されている。

画素電極１１Ｒ、１１Ｇ、１１Ｂは、透明導電性材料（例えばＩＴＯ、ＩＺＯ等）からなる。そして図６に示すコンタクトホールＣＴ２を介して、画素トランジスタＴｒを構成する電極パターン１２（ドレイン電極）に接続されている。
また、画素トランジスタＴｒを構成する電極パターン１２（ソース電極側）は図６に示すコンタクトホールＣＴ２を介して信号線ＳＬに接続されている。
これにより、走査線ＧＬに入力する走査パルスによって画素トランジスタＴｒが選択され、選択された画素トランジスタＴｒを介して信号線ＳＬから書き込まれた画素信号が画素電極１１に供給され、共通電極２３−画素電極１１間の容量素子Ｃに保持される構成となっている。

そして以上のような画素電極１１が設けられた第１基板２０上に、図５に示すように配向膜２５が設けられ、駆動側の第１基板２０の上部が構成されている。

このような第１基板２０に対して、第２基板３０が対向配置されている。第２基板３０は光透過性材料からなり、画素電極１１に向かう面上には、カラーフィルタ層３２が形成される。
カラーフィルタ層３２においては、Ｒ画素１０Ｒに対応する位置に赤色フィルタ３２Ｒ、Ｇ画素１０Ｇに対応する位置に緑色フィルタ３２Ｇ、Ｂ画素１０Ｂに対応する位置に青色フィルタ３２Ｂが形成されている。
また信号線ＳＬや画素回路部１５に相当する位置には、遮光膜３３が形成されている。図７に示すように、遮光膜３３は画素開口部１６Ｒ、１６Ｇ、１６Ｂ以外（表示に寄与しない部分）を遮光するブラックマトリクスとして形成される。

なお、このようにブラックマトリクスを形成する場合、有効な表示光を得る画素開口部１６Ｒ、１６Ｇ、１６Ｂとしての領域は、最終的にはブラックマトリクスのパターンに依存して決まることとなる。但し本例の場合、図７からわかるようにブラックマトリクスは信号線ＳＬ及び画素回路部１５の部分を遮光しており、画素開口部１６Ｒ、１６Ｇ、１６Ｂの領域のほぼ全体を遮光していない。つまり画素開口部１６は遮光膜３３が形成されていない領域と略一致する。
このためブラックマトリクスにより透過光量をＲ、Ｇ、Ｂ毎に調整するものではなく、透過光量をロスするものでもない。

以上のような各色のカラーフィルタ３２Ｒ、３２Ｇ、３２Ｂおよび遮光膜３３が設けられたカラーフィルタ層３２上には、図５のように配向膜３１が設けられている。そして、第１基板２０の配向膜２５と第２基板３０の配向膜３１の間に、液晶層４０が形成される。

また第１基板２０および第２基板３０の外側には、偏光板４１，４３が配置される。なお図示していないが、第１基板２０側の偏光板４１の外側にはバックライトが配置される。
このような液晶表示装置における光学構成は、一般的なＦＦＳモードの液晶表示装置と同様であって良い。

また、この液晶表示装置においては、上述したように走査線ＧＬに入力する走査パルスによって画素トランジスタＴｒを選択することにより、選択した画素トランジスタＴｒを介して信号線ＳＬから書き込まれた画素信号が、共通電極２３−画素電極１１間の容量素子Ｃに保持されると共に画素電極１１に供給される。これにより、共通電極２３と画素電極１１との間に電位差が与えられ、第１基板２０に対して平行な電界が発生し、液晶分子ｍを駆動させることにより光学変調が行われる。

このような第１の実施の形態においては、まず各画素１０の画素開口部１６について見ると、図８に示すように、Ｂ画素１０Ｂの画素開口部１６Ｂは、Ｒ画素１０Ｒ、Ｇ画素１０Ｇの画素開口部１６Ｒ、１６Ｇとは異型化されて広い面積とされている。
一方、各画素１０の画素回路部１５についてみると、同じ行に配置された各画素１０Ｒ、１０Ｇ、１０Ｂの画素回路部１５Ｒ、１５Ｇ、１５Ｂは、行方向に並んで配置されている。そして、画素回路部１５Ｒ、１５Ｇ、１５Ｂは同一の面積で均等のピッチＰｇで配置されている。

このような配置を実現するために、一部の信号線ＳＬが屈曲されている。
即ち図４，図６，図７，図８に示す範囲で言えば、Ｇ画素１０Ｇに対する信号線ＳＬ＿（ｘ−１）Ｇ、ＳＬ＿ｘＧ、ＳＬ＿（ｘ＋１）Ｇは、屈曲されない直線状の信号線である。
一方、Ｂ画素１０Ｂに対する信号線ＳＬ＿（ｘ−１）Ｂ、ＳＬ＿ｘＢは、Ｂ画素１０Ｂの画素開口部１６Ｂの左側を広げるように屈曲されている。
また、Ｒ画素１０Ｒに対する信号線ＳＬ＿ｘＲ、ＳＬ＿（ｘ＋１）Ｒは、Ｂ画素１０Ｂの画素開口部１６Ｂの右側を広げるように屈曲されている。
すべての信号線ＳＬは、画素回路部１５の部分でみると、等間隔になっている。

このように一部の信号線ＳＬがＢ画素１０Ｂの画素開口部１６Ｂの面積を広げるように屈曲されることで、画素開口部１６Ｂを、画素開口部１６Ｒ、１６Ｇとは異型化し、しかも、画素回路部１５Ｒ、１５Ｇ、１５Ｂは同じ面積で等ピッチで配列されるようにしている。
これにより高精細化が進んでも画素を異型化することができるようになる。つまり、画素開口部１６Ｒ、１６Ｇ、１６Ｂの面積を異なるようにすることで、所望の白バランスを得ることができる。そして、画素開口部１６Ｒ、１６Ｇ、１６Ｂが異型化されたとしても、画素回路部１５Ｒ、１５Ｇ、１５Ｂは同サイズで均等のピッチＰｇで配置される。このため、例えば画素開口部１６Ｒ、１６Ｇの水平方向の幅が狭くなっていても、画素回路部１５Ｒ、１５Ｇは狭くなることはなく、回路レイアウト設計が困難となるものではない。
従って高精細化が進んでも画素サイズ（画素開口部面積比）によって白バランスを得ることができる。これによって光量損失のない白バランス調整が可能となる。

また、同じ行に配置された各画素１０の画素回路部１５は、行方向に並んで配置されていることで、信号線ＳＬの屈曲パターン形成が容易となる。
また本例の場合、上述のように画素開口部１６Ｒ、１６Ｇでは画素電極１１が２本、画素開口部１６Ｂでは画素電極１１が３本となっている。これによっても面積の異なる各画素について適切な液晶駆動が実現できる。

＜３．第２の実施の形態の画素構造＞

第２の実施の形態を説明する。第２の実施の形態は、Ｒ、Ｇ、Ｂ、Ｗの４色の画素を備える場合で、Ｂ画素、Ｗ画素を間引き配置する例に、本開示の技術を適用した例である。

図９Ｂは、図１のように行列配置されている各画素１０について、Ｗ画素１０Ｗを加えて配列された例を示している。
Ｒ画素１０Ｒ、及びＧ画素１０Ｇは、列方向（垂直方向）に並んで配置される。Ｂ画素１０ＢとＷ画素１０Ｗは、同じ列に交互に配置される。つまりＢ画素１０ＢとＷ画素１０Ｗは、Ｒ画素１０Ｒ、Ｇ画素１０Ｇに比べて画素数が少なくなる（間引かれている）。
図９Ｂの破線で囲った部分を拡大して図９Ａに示す。
Ｒ画素１０Ｒ、Ｇ画素１０Ｇ、Ｂ画素１０Ｂ、Ｗ画素１０Ｗは、いずれも画素開口部１６（１６Ｒ、１６Ｇ、１６Ｂ、１６Ｗ）と画素回路部１５（１５Ｒ、１５Ｇ、１５Ｂ、１５Ｗ）を有する。

この場合に、図示のように、例えばＢ画素１０Ｂの画素開口部１６Ｂは、Ｒ画素１０Ｒ、Ｇ画素１０Ｇ、Ｗ画素１０Ｗの画素開口部１６Ｒ、１６Ｇ、１６Ｗよりも大きい面積となるように異型化されている。
一方で画素回路部１５についてみると、各色の画素回路部１５Ｒ、１５Ｇ、１５Ｂ、１５Ｗは均等のピッチＰｇで配置されている。

このようにすることで、第１の実施の形態の場合と同様、画素開口部１６Ｂの異型化により白バランスをとることができ、しかも高精細化の場合にも対応できる。
特にＢ画素１０ＢとＷ画素１０Ｗを間引く構成では、青の面積比が赤、緑に比べて小さくなる。このため、より面積の差が大きい異型化を行う必要があり、サブピクセル単位での最小画素幅がより小さくなる。このため本実施の形態のように、画素回路部１５は均等ピッチとしたうえで、Ｂ画素１０Ｂの画素開口部１６Ｂを広くすることは非常に有効である。
さらに、単に列単位で異型化する、つまりＷ画素１０の画素開口部１６Ｗも画素開口部１６Ｂと同じように面積を広げると、白の面積が大きくなりすぎて、赤、緑、青の総面積が小さくなりすぎる。本実施の形態の場合、Ｗ画素１０の画素開口部１６Ｗの面積は広げていないため、そのような問題は生じず、色バランスを考慮した異型化設計を容易に実現できる。

具体的なレイアウト例を図１０に示す。
図１０は、図９Ａに示した範囲のレイアウト例を示している。なおここでは走査線ＧＬ＿ｙ、ＧＬ＿（ｙ＋１）、及び信号線ＳＬ＿（ｘ−１）Ｇ〜信号線ＳＬ＿（ｘ＋１）Ｇ、及び画素電極１１（１１Ｒ、１１Ｇ、１１Ｂ、１１Ｗ）のみを示している。
なお、Ｂ画素１０ＢとＷ画素１０Ｗが配列される列の信号線ＳＬは、信号線ＳＬ＿（ｘ−１）ＢＷ、ＳＬ＿ｘＢＷとして示している。
また太線で画素開口部１６Ｒ、１６Ｇ、１６Ｂ、１６Ｗを明示し、また太破線で画素回路部１５Ｒ、１５Ｇ、１５Ｂ、１５Ｗを明示した。

図示のように、Ｒ画素１０Ｒ、Ｇ画素１０Ｇ、Ｗ画素１０Ｗが並ぶ行では、画素開口部１６Ｒ、１６Ｇ、１６Ｗは等面積である。一方、Ｒ画素１０Ｒ、Ｇ画素１０Ｇ、Ｂ画素１０Ｂが並ぶ行では、Ｂ画素１０Ｂの画素開口部１６Ｒが広い面積とされ、画素開口部１６Ｒ、１６Ｇは面積が狭くされている。
また全ての画素の画素回路部１５は等面積で均等ピッチで配置されている。

このような配置を実現するために、一部の信号線ＳＬが屈曲されている。
即ち図１０に示す範囲で言えば、Ｇ画素に対する信号線ＳＬ＿（ｘ−１）Ｇ、ＳＬ＿ｘＧ、ＳＬ＿（ｘ＋１）Ｇは、屈曲されない直線状の信号線である。
一方、Ｂ画素１０Ｂ及びＷ画素１０Ｗに対する信号線ＳＬ＿（ｘ−１）ＢＷ、ＳＬ＿ｘＢＷは、Ｂ画素１０Ｂの画素開口部１６Ｂに隣接する部分のみ、画素開口部１６Ｂの左側を広げるように屈曲されている。Ｗ画素１０Ｗの画素開口部１６Ｗに隣接する部分では屈曲されていない。
また、Ｒ画素に対する信号線ＳＬ＿ｘＲ、ＳＬ＿（ｘ＋１）Ｒは、Ｂ画素１０Ｂの画素開口部１６Ｂに隣接する部分のみ、画素開口部１６Ｂの右側を広げるように屈曲されている。Ｗ画素１０Ｗの画素開口部１６Ｗに隣接する部分では屈曲されていない。
そしてすべての信号線ＳＬは、画素回路部１５の部分でみると、等間隔になっている。

このように一部の信号線ＳＬがＢ画素１０Ｂの画素開口部１６Ｂの面積を広げるように屈曲されることで、画素開口部１６Ｂを、画素開口部１６Ｒ、１６Ｇ、１６Ｗとは異型化し、しかも、画素回路部１５Ｒ、１５Ｇ、１５Ｂ、１５Ｗは同じ面積で等ピッチで配列されるようにできる。

＜４．第３の実施の形態の画素構造＞

第３の実施の形態を説明する。第３の実施の形態もＲ、Ｇ、Ｂ、Ｗの４色の画素を備える場合である。図１１Ｂは、図１のように行列配置されている各画素１０について、Ｗ画素１０Ｗを加えて配列された例を示しているが、この例は、Ｂ画素１０Ｂ、Ｗ画素１０Ｗが特に間引きされずに配列される例としている。
即ちＲ画素１０Ｒ、Ｇ画素１０Ｇ、Ｂ画素１０Ｂ、Ｗ画素１０Ｗは、それぞれ列方向（垂直方向）に並んで配置される。

図１１Ｂの破線で囲った部分を拡大して図１１Ａに示す。
Ｒ画素１０Ｒ、Ｇ画素１０Ｇ、Ｂ画素１０Ｂ、Ｗ画素１０Ｗは、いずれも画素開口部１６（１６Ｒ、１６Ｇ、１６Ｂ、１６Ｗ）と画素回路部１５（１５Ｒ、１５Ｇ、１５Ｂ、１５Ｗ）を有する。

この場合に、図示のように、例えばＢ画素１０Ｂの画素開口部１６Ｂは、Ｒ画素１０Ｒ、Ｇ画素１０Ｇ、Ｗ画素１０Ｗの画素開口部１６Ｒ、１６Ｇ、１６Ｗよりも大きい面積となるように異型化されている。
一方で画素回路部１５についてみると、各色の画素回路部１５Ｒ、１５Ｇ、１５Ｂ、１５Ｗは均等のピッチＰｇで配置されている。

このようにすることで、第１の実施の形態の場合と同様、画素開口部１６Ｂの異型化により白バランスをとることができ、しかも高精細化の場合にも対応できる。
特に４つのサブピクセルを配置する場合、１つのサブピクセル（画素１０）がより小さい幅になることが多く、その点で本例のように異型化は有効となる。
なお、具体的な画素レイアウトは、図４で説明したものと同様の考え方でよい。つまりＢ画素１０Ｂの画素開口部１６Ｂに隣接する部分の信号線ＳＬを屈曲させて、画素開口部１６Ｂの面積が広げられればよい。

＜５．変形例、適用例＞

以上、実施の形態を説明してきたが、上述した液晶表示装置の構成は一例であり、また画素１０の構成も一例である。
またＲ画素１０Ｒ、Ｇ画素１０Ｇ、Ｂ画素１０Ｂ、さらにはＷ画素１０Ｗの配置例も上述の例以外にも多様に考えられる。
一部の色の画素を異型化する場合は、その画素開口部１６に隣接する信号線ＳＬを屈曲させるレイアウトを採用すればよい。

また実施の形態ではＢ画素１０Ｂの画素開口部１６Ｂを大きな面積にする例で述べたが、もちろんこれは一例である。設計上でターゲットとする色バランスに応じて画素開口部１６の異型化設計を行えばよい。
例えばＲ、Ｇ、Ｂの各画素、或いはＲ、Ｇ、Ｂ、Ｗの各画素で、画素開口部１６を全て異なる面積とすることも考えられる。
また或る色の画素開口部１６を、他の色の画素開口部１６より広くするのではなく、狭くするという場合もあり得る。
つまり、少なくとも或る一つの色に対応する画素１０に注目した場合に、その画素開口部１６が、他の色（他の全部の色又は他の一部の色）に対応する画素１０の画素開口部１６とは異なる面積となるような例は、多様に想定される。

また実施の形態ではＦＦＳ方式の構造例で述べたが、ＦＦＳ方式に限られない。液晶層４０を画素電極、対向電極が挟みこむ構造の液晶表示装置でも、当然に本開示の技術は適用できる。
また本開示は液晶表示装置だけでなく、プラズマ表示装置、有機ＥＬ表示装置等にも広く適用できる。

次に図１２〜図１４を参照して、実施の形態で説明した液晶表示装置の適用例について説明する。実施の形態の液晶表示装置は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。

（適用例１）
図１２Ａは、実施の形態の液晶表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０等を有しており、この映像表示画面部５１０は、上記実施の形態に係る液晶表示装置により構成されている。

（適用例２）
図１２Ｂは、上記実施の形態の液晶表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５３１、文字等の入力操作のためのキーボード５３２および画像を表示する表示部５３３等を有しており、その表示部５３３は、上記実施の形態に係る液晶表示装置により構成されている。

（適用例３）
図１２Ｃは、上記実施の形態の液晶表示装置が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部５４１、この本体部５４１の前方側面に設けられた被写体撮像用のレンズ５４２、撮像時のスタート／ストップスイッチ５４３および表示部５４４等を有しており、その表示部５４４は、上記実施の形態に係る液晶表示装置により構成されている。

（適用例４）
図１３Ａ、図１３Ｂは、上記実施の形態の液晶表示装置が適用されるデジタルカメラの外観を表したものである。図１３Ａは正面側、図１３Ｂは背面側の外観を示している。このデジタルカメラは、例えば、タッチパネル付きの表示部５２０、撮像レンズ５２１、フラッシュ用の発光部５２３、シャッターボタン５２４等を有しており、その表示部５２０は、上記実施の形態に係る液晶表示装置により構成されている。

（適用例５）
図１４は、上記実施の形態の液晶表示装置が適用される携帯電話機の外観を表したものである。図１４Ａは筐体を開いた状態の操作面及び表示面、図１４Ｂは筐体を閉じた状態の上面側、図１４Ｃは筐体を閉じた状態の底面側をそれぞれ示している。図１４Ｄ、図１４Ｅは筐体を閉じた状態の上面側からと底面側からの斜視図である。
この携帯電話機は、例えば、上側筐体５５０と下側筐体５５１とを連結部（ヒンジ部）５５６で連結したものであり、ディスプレイ５５２、サブディスプレイ５５３、キー操作部５５４、カメラ５５５等を有している。ディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態に係る液晶表示装置により構成されている。

なお本技術は以下のような構成も採ることができる。
（１）複数色のそれぞれに対応する画素が行列配置されているとともに、
上記画素は、画素の表示駆動のための回路が配置された画素回路部と、有効な表示光を得る領域となる画素開口部とを有し、
少なくとも一の色に対応する画素の上記画素開口部は、他の色に対応する画素の上記画素開口部とは異なる面積とされ、
各画素における上記画素回路部は均等ピッチで配置されている表示装置。
（２）各画素に画素信号を供給するための複数の信号線と、
上記信号線と直交する方向に配設され、上記画素回路部の動作を制御する走査パルスが与えられる複数の走査線とを有し、
少なくとも一部の上記信号線が屈曲されることで、上記一の色に対応する画素の上記画素開口部が、他の色に対応する画素の上記画素開口部と異なる面積とされる上記（１）に記載の表示装置。
（３）上記信号線、上記走査線、及び上記画素回路部の領域は、表示面平面に対して遮光膜により遮光されており、上記画素開口部は、遮光膜が形成されていない領域とされる上記（２）に記載の表示装置。
（４）上記行列配置における同じ行に配置された各画素の上記画素回路部は、行方向に並んで配置されている上記（１）乃至（３）のいずれかに記載の表示装置。
（５）横電界モードで液晶分子を駆動する表示装置であって、
上記一の色に対応する画素の上記画素開口部に配される画素電極の本数が、他の色に対応する画素の上記画素開口部における画素電極の本数とは異なる上記（１）乃至（４）のいずれかに記載の表示装置。
（６）複数色として赤、緑、青の３色、もしくは赤、緑、青、白の４色に対応する画素が行列配置されており、
上記一の色として青に対応する画素の上記画素開口部が、他の色に対応する画素の上記画素開口部より大きな面積とされている上記（１）乃至（５）のいずれかに記載の表示装置。

１０ 画素、１０Ｒ Ｒ画素、１０Ｇ Ｇ画素、１０Ｂ Ｂ画素、１０Ｗ Ｗ画素、１１（１１Ｒ、１１Ｇ、１１Ｂ、１１Ｗ） 画素電極、１２ 電極パターン、１５（１５Ｒ、１５Ｇ、１５Ｂ、１５Ｗ） 画素回路部、１６（１６Ｒ、１６Ｇ、１６Ｂ、１６Ｗ） 画素開口部、３３ 遮光膜

Claims (8)

1. 複数色のそれぞれに対応する画素が行列配置されているとともに、
   上記画素は、画素の表示駆動のための回路が配置された画素回路部と、有効な表示光を得る領域となる画素開口部とを有し、
   少なくとも一の色に対応する画素である第一の画素の上記画素開口部は、他の色に対応する画素である第二の画素の上記画素開口部とは異なる面積とされ、
   前記第一の画素と前記第二の画素とが並ぶ方向における前記第一の画素の前記画素開口部の幅は、前記第二の画素の前記画素開口部の幅よりも大きく、
   前記第一の画素と前記第二の画素とが並ぶ方向に設けられた各画素における上記画素回路部は均等ピッチで配置されている表示装置。
2. 各画素に画素信号を供給するための複数の信号線と、
   上記信号線と直交する方向に配設され、上記画素回路部の動作を制御する走査パルスが与えられる複数の走査線とを有し、
   少なくとも一部の上記信号線が屈曲されることで、上記一の色に対応する画素の上記画素開口部が、他の色に対応する画素の上記画素開口部と異なる面積とされる請求項１に記載の表示装置。
3. 上記信号線、上記走査線、及び上記画素回路部の領域は、表示面平面に対して遮光膜により遮光されており、上記画素開口部は、遮光膜が形成されていない領域とされる請求項２に記載の表示装置。
4. 上記行列配置における同じ行に配置された各画素の上記画素回路部は、行方向に並んで配置されている請求項１に記載の表示装置。
5. 横電界モードで液晶分子を駆動する表示装置であって、
   上記一の色に対応する画素の上記画素開口部に配される画素電極の本数が、他の色に対応する画素の上記画素開口部における画素電極の本数とは異なる請求項１に記載の表示装置。
6. 複数色として赤、緑、青の３色、もしくは赤、緑、青、白の４色に対応する画素が行列配置されており、
   上記一の色として青に対応する画素の上記画素開口部が、他の色に対応する画素の上記画素開口部より大きな面積とされている請求項１に記載の表示装置。
7. 各画素に画素信号を供給するための複数の信号線と、
   前記各画素に配置され、前記信号線と交差する方向に並ぶ、複数の画素電極と、
   を有し、
   少なくとも一部の上記信号線が屈曲されることで、上記一の色に対応する画素の上記画素開口部が、他の色に対応する画素の上記画素開口部と異なる面積であり、
   前記一の色に対応する画素に配置される画素電極の数は、前記他の色に対応する画素に配置される画素電極の数とは異なる
   請求項１ないし６のいずれか１項に記載の表示装置。
8. 表示装置を備え、
   上記表示装置は、
   複数色のそれぞれに対応する画素が行列配置されているとともに、
   上記画素は、画素の表示駆動のための回路が配置された画素回路部と、有効な表示光を得る領域となる画素開口部とを有し、
   少なくとも一の色に対応する画素である第一の画素の上記画素開口部は、他の色に対応する画素である第二の画素の上記画素開口部とは異なる面積とされ、
   前記第一の画素と前記第二の画素とが並ぶ方向における前記第一の画素の前記画素開口部の幅は、前記第二の画素の前記画素開口部の幅よりも大きく、
   前記第一の画素と前記第二の画素とが並ぶ方向に設けられた各画素における上記画素回路部は均等ピッチで配置されている電子機器。