KR102243210B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 화소, 제3 서브 영역 및 제4 서브 영역을 포함하는 제2 화소, 및 제5 서브 영역 및 제6 서브 영역을 포함하는 제3 화소를 포함한다. 상기 제1 내지 제3 화소는 제1 방향으로 순차적으로 배열되고, 상기 제1, 제3 및 제5 서브 영역 중 적어도 두 개의 서브 영역은 상기 제1 방향으로 서로 다른 폭을 갖는다. 상기 제2, 제4 및 제6 서브 영역은 상기 제1 방향으로 순차적으로 배열되고, 상기 제2, 제4 및 제6 서브 영역 중 적어도 하나의 서브 영역은 인접 화소 측으로 확장되어 해당 화소의 다른 서브 영역의 폭보다 큰 폭을 갖는다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명의 표시 장치에 관한 것으로, 특히, 개구율 및 투과율을 향상시킬 수 있는 표시 장치에 관한 것이다.
일반적으로, 액정표시장치는 투명 전극이 형성된 상부 및 하부 기판 사이에 액정을 주입하고, 상부 및 하부 기판 외부에 상부 및 하부 편광판을 위치시켜, 상부 및 하부 기판 사이에서 액정의 배열을 변경함에 따라 광의 투과율을 조절하는 방식으로 구동된다.
또한, 상기 액정표시장치는 컬러화면을 구현하기 위해서 적색(Red), 녹색(green), 청(Blue) 삼원색 등으로 구성된 컬러필터를 필요로 한다. 그러나, 적색, 녹색, 및 청색 화소 각각의 투과율에 따라서 액정표시장치의 색좌표가 달라질 수 있다. 따라서, 원하는 색좌표를 얻기 위하여 액정표시장치에서 화소 단위로 형성되는 적, 녹, 청 컬러필터 또는 화소 전극의 면적을 원하는 면적비에 따라 제작할 수 있다.
따라서, 본 발명의 목적은 개구율 및 투과율을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 측면에 따른 표시 장치는, 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 화소, 제3 서브 영역 및 제4 서브 영역을 포함하는 제2 화소, 및 제5 서브 영역 및 제6 서브 영역을 포함하는 제3 화소를 포함한다.
상기 제1 내지 제3 화소는 제1 방향으로 순차적으로 배열되고, 상기 제1, 제3 및 제5 서브 영역 중 적어도 두 개의 서브 영역은 상기 제1 방향으로 서로 다른 폭을 갖는다.
상기 제2, 제4 및 제6 서브 영역은 상기 제1 방향으로 순차적으로 배열되고, 상기 제2, 제4 및 제6 서브 영역 중 적어도 하나의 서브 영역은 인접 화소 측으로 확장되어 해당 화소의 다른 서브 영역의 폭보다 큰 폭을 갖는다.
본 발명의 일 측면에 따른 표시 장치는 제1 내지 제3 화소를 포함하고, 상기 제1 내지 제3 화소들 중 적어도 두 개의 화소가 제1 방향으로 서로 다른 폭을 가지는 제1 도트; 및 제4 내지 제6 화소를 포함하고, 상기 제4 내지 제6 화소들 중 적어도 두 개의 화소가 상기 제1 방향으로 서로 다른 폭을 가지는 제2 도트를 포함한다.
상기 제1 내지 제6 화소들 각각은 제1 서브 영역 및 제2 서브 영역을 구비하며, 상기 제1 내지 제6 화소들의 상기 제2 서브 영역들 중 적어도 하나의 제2 서브 영역은 인접 화소 측으로 확장되어 해당 화소의 상기 제1 서브 영역의 폭보다 큰 폭을 갖는다.
본 발명에 따르면, 다수의 서브 영역들 중 어느 하나는 인접하는 화소 측으로 연장되어 상기 인접 화소의 여유 공간을 쉐어할 수 있다. 즉, 상대적으로 가로폭이 작은 화소의 서브 영역은 상대적으로 가로폭이 큰 화소의 여유 공간에 구비되어, 화소들끼리 서로 공간을 쉐어할 수 있도록 배치할 수 있다.
이로써, 상대적으로 화소 폭이 작은 화소의 개구율이 감소하는 것을 방지할 수 있고, 그 결과 표시장치의 전체적인 투과율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개념적으로 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 제1 화소군의 레이아웃이다.
도 6은 도 5에 도시된 제1 화소의 등가 회로도이다.
도 7은 도 5에 도시된 제1 내지 제3 데이터 라인 및 제1 내지 제3 전압 라인을 나타낸 평면도이다.
도 8은 도 5에 도시된 제1 화소의 제2 서브 영역 및 제3 화소의 제6 서브 영역을 나타낸 확대도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 레이아웃이다.
도 10은 도 9에 도시된 제1 화소의 등가 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다.
도 14는 도 13에 도시된 제1 화소군의 레이아웃이다.
도 15는 본 발명의 다른 실시예에 따른 표시 패널의 제1 및 제2 도트를 나타낸 평면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 패널의 제1 및 제2 도트를 나타낸 평면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
상술한 본 발명이 해결하고자 하는 과제, 과제 해결 수단, 및 효과는 첨부된 도면과 관련된 실시 예들을 통해서 용이하게 이해될 것이다. 각 도면은 명확한 설명을 위해 일부가 간략하거나 과장되게 표현되었다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 부호를 가지도록 도시되었음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 블럭도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치(1000)는 표시 패널(100), 타이밍 컨트롤러(200), 게이트 드라이버(300), 및 데이터 드라이버(400)를 포함한다.
상기 표시 패널(100)은 하부 기판, 상기 하부 기판에 마주하는 상부 기판, 및 두 기판 사이에 배치된 액정층을 포함하는 액정 패널일 수 있다.
상기 표시 패널(100)은 행 방향(D1)으로 연장되는 복수의 게이트 라인들(GL1∼GLm)과 상기 행 방향(D1)에 교차하는 열 방향(D2)으로 연장되는 복수의 데이터 라인들(DL1∼DLn)을 포함한다. 상기 표시 패널(100)은 다수의 화소군(PG)을 포함할 수 있고, 상기 다수의 화소군(PG)은 상기 행 방향(D1) 및 상기 열 방향(D2)으로 배열될 수 있다. 각 화소군(PG)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함하고, 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 행 방향(D1)으로 순차적으로 배열될 수 있다. 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 동일 게이트 라인(즉, 제1 게이트 라인(GL1))에 연결되고, 서로 다른 데이터 라인(즉, 제1 내지 제3 데이터 라인(DL1, DL2, DL3))에 각각 연결될 수 있다.
상기 제1 내지 제3 화소(PX1, PX2, PX3)는 레드, 그린, 및 블루 컬러 필터를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 화이트, 옐로우, 시안, 마젠타 등 다양한 색상을 표시할 수 있다.
상기 타이밍 컨트롤러(200)는 외부의 그래픽 제어부(도시하지 않음)로부터 영상 데이터(RGB) 및 제어 신호를 수신한다. 상기 제어 신호는 프레임 구별 신호인 수직 동기 신호(Vsync), 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이(HIGH) 레벨인 데이터 인에이블 신호(DE) 및 메인 클록 신호(MCLK)를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 영상 데이터(RGB)를 상기 데이터 드라이버(400)의 사양에 맞도록 변환하고, 변환된 영상 데이터(DATA)를 상기 데이터 드라이버(400)에 출력한다. 상기 타이밍 컨트롤러(200)는 상기 제어 신호에 근거하여 게이트 제어 신호(GS1) 및 데이터 제어 신호(DS1)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 게이트 제어 신호(GS1)를 상기 게이트 드라이버(300)에 출력하고, 상기 데이터 제어 신호(DS1)를 상기 데이터 드라이버(400)에 출력한다. 상기 게이트 제어 신호(GS1)는 상기 게이트 드라이버(300)를 구동하기 위한 신호이고, 상기 데이터 제어 신호(DS1)는 상기 데이터 드라이버(400)를 구동하기 위한 신호이다.
상기 게이트 드라이버(300)는 상기 게이트 제어 신호(GS1)에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 게이트 라인들(GL1~GLm)에 출력한다. 상기 게이트 제어 신호(GS1)은 주사 시작을 지시하는 주사 시작 신호와 게이트 온 전압의 출력 주기를 제어하는 적어도 하나의 클록 신호, 및 게이트 온 전압의 지속 시간을 한정하는 출력 인에이블 신호 등을 포함할 수 있다.
상기 데이터 드라이버(400)는 상기 데이터 제어 신호(DS1)에 기초하여 상기 영상 데이터(DATA)에 따른 계조 전압을 생성하고, 이를 데이터 전압으로 상기 데이터 라인들(DL1~DLn)에 출력한다. 상기 데이터 전압은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압과 음의 값을 갖는 부극성 데이터 전압을 포함할 수 있다. 상기 데이터 제어 신호(DS1)은 영상 데이터(DATA)가 상기 데이터 드라이버(400)로 전송되는 것의 시작을 알리는 수평 시작 신호(STH), 상기 데이터 라인들(DL1~DLn)에 데이터 전압을 인가하라는 로드 신호, 및 공통 전압에 대해 데이터 전압의 극성을 반전시키는 반전 신호 등을 포함할 수 있다.
상기 타이밍 컨트롤러(200), 상기 게이트 드라이버(300), 및 상기 데이터 드라이버(400) 각각은 적어도 하나의 집적 회로 칩의 형태로 상기 표시 패널(100)에 직접 장착되거나, 가요성 인쇄회로기판(flexible printed circuit board) 위에 장착되어 TCP(tape carrier package)의 형태로 상기 표시 패널(100)에 부착되거나, 별도의 인쇄회로기판(printed circuit board) 위에 장착될 수 있다. 이와는 달리, 상기 게이트 드라이버(300) 및 상기 데이터 드라이버(400) 중 적어도 하나는 상기 게이트 라인들(GL1~GLm), 상기 데이터 라인들(DL1~DLn), 및 상기 박막 트랜지스터와 함께 상기 표시 패널(100)에 집적될 수도 있다. 또한, 상기 타이밍 컨트롤러(200), 상기 게이트 드라이버(300), 및 상기 데이터 드라이버(400)는 단일 칩으로 집적될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다. 단, 도 2에서는 다수의 화소군 중 제1 화소군(PG1)을 대표적으로 도시하였으며, 나머지 화소군은 상기 제1 화소군(PG1)과 동일한 구조를 가지므로 별도로 도시하지는 않는다. 또한, 도 2를 참조하여 상기 제1 화소군(PG1)에 대해 구체적으로 설명하고, 중복을 피하기 위하여 나머지 화소군들에 대한 구체적인 설명은 생략하기로 한다.
도 2를 참조하면, 상기 제1 화소군(PG1)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함하고, 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 행 방향(D1)으로 순차적으로 배열될 수 있다. 상기 제1 화소(PX1)는 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이에 위치하여 상기 제1 데이터 라인(DL1)에 연결되고, 상기 제2 화소(PX2)는 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이에 위치하여 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제3 화소(PX3)는 상기 제3 및 제4 데이테 라인(DL3, DL4) 사이에 위치하여 상기 제3 데이터 라인(DL3)에 연결된다.
상기 제1 화소(PX1)는 제1 색, 예를 들어 적색(R)을 표시하고, 상기 제2 화소(PX2)는 제2 색, 예를 들어 녹색(G)을 표시하며, 상기 제3 화소(PX3)는 제3 색, 예를 들어 청색(B)을 표시한다. 그러나, 상기 제1 내지 제3 화소(PX1, PX2, PX3)가 표시하는 컬러는 이에 한정되지는 않는다. 상기 제1 내지 제3 화소(PX1, PX2, PX3)들 중 적어도 하나는 나머지 화소들보다 큰 사이즈를 가질 수 있다. 본 발명의 일 예로, 도 2에서는 청색을 표시하는 상기 제3 화소(PX3)가 상기 제1 및 제2 화소(PX1, PX2)보다 큰 사이즈를 갖는 구조를 도시하였다. 그러나, 상기 제1 화소(PX1)가 상기 제2 및 제3 화소(PX2, PX3)보다 큰 사이즈를 갖거나, 상기 제2 화소(PX2)가 제1 및 제3 화소(PX1, PX3)보다 큰 사이즈를 가질 수 있다.
이하에서는, 상기 제3 화소(PX3)가 상기 제1 및 제2 화소(PX1, PX2)보다 큰 사이즈를 갖는 구조를 예로 들어 설명하기로 한다.
상기 제1 화소(PX1)는 제1 서브 영역(PR1) 및 제2 서브 영역(DR1)을 포함하고, 상기 제2 화소(PX2)는 제3 서브 영역(PR2) 및 제4 서브 영역(DR2)을 포함하며, 상기 제3 화소(PX3)는 제5 서브 영역(PR3) 및 제6 서브 영역(DR3)을 포함한다. 상기 제1, 제3 및 제5 서브 영역(PR1, PR2, PR3) 중 적어도 두 개의 화소 영역은 상기 행 방향(D1)으로 서로 다른 폭을 가진다. 이하, 상기 행 방향(D1)으로의 폭을 가로폭이라고 정의한다.
본 발명의 일 예로, 상기 가로폭은 해당 화소의 일측에 구비된 데이터 라인의 상기 행 방향(D1) 폭의 중심과 다른 일측에 구비된 데이터 라인의 상기 행 방향(D1) 폭의 중심 사이의 거리로 정의될 수 있다. 다시 말해, 상기 제1 화소(PX1)의 가로폭은 상기 제1 데이터 라인(DL1)의 상기 행 방향(D1) 폭의 중심과 상기 제2 데이터 라인(DL2)의 상기 행 방향(D1) 폭의 중심 사이의 거리로 정의될 수 있다.
본 발명의 일 예로, 상기 제1 및 제3 서브 영역(PR1, PR2) 각각은 제1 가로폭(W1)을 갖고, 상기 제5 서브 영역(PR3)은 상기 제1 가로폭(W1)보다 큰 제2 가로폭(W2)을 갖는다. 상기 제2 가로폭(W2)은 상기 제1 가로폭(W1)의 2배일 수 있다.
상기 제2, 제4 및 제6 서브 영역(DR1~DR3)은 상기 행 방향(D1)으로 순차적으로 배열되고, 상기 제2, 제4 및 제6 서브 영역(DR1~DR3) 중 적어도 하나의 서브 영역의 가로폭은 해당 다른 서브 영역의 가로폭과 다를 수 있다. 상기 제2, 제4 및 제6 서브 영역(DR1~DR3)은 각각 제3 내지 제5 가로폭(W3, W4, W5)을 갖는다. 상기 제3 및 제4 가로폭(W3, W4)은 상기 제1 가로폭(W1)과 다르고, 상기 제5 가로폭(W5)은 상기 제2 가로폭(W2)과 다를 수 있다. 본 발명의 일 예로, 상기 제3 및 제4 가로폭(W3, W4)은 상기 제1 가로폭(W1)보다 크고, 상기 제5 가로폭(W5)은 상기 제2 가로폭(W)보다 작을 수 있다.
또한, 상기 제2, 제4 및 제6 서브 영역(DR1~DR3)의 가로폭(W3, W4, W5)은 서로 실질적으로 동일한 크기를 가질 수 있다. 상기 제2, 제4 및 제6 서브 영역(DR1~DR3) 각각은 서로 실질적으로 동일한 세로폭(W6)을 가질 수 있다.
상기 제1 서브 영역(PR1)은 상기 열 방향(D2)으로 두 개의 영역으로 분리되어 제1 및 제2 서브 화소 영역(SR1, SR2)을 포함할 수 있다. 도면에 도시하지는 않았지만, 상기 제1 서브 화소 영역(SR1)은 제1 서브 화소 전극을 포함하고, 상기 제2 서브 화소 영역(SR2)은 제2 서브 화소 전극을 포함할 수 있다. 상기 제2 서브 영역(DR1)은 상기 제1 및 제2 서브 화소 영역(SR1, SR2) 사이에 위치할 수 있다. 상기 제2 서브 영역(DR1)에는 상기 제1 및 제2 서브 화소 전극을 구동하기 위한 구동 소자(예를 들어, 박막 트랜지스터)들이 구비될 수 있다. 따라서, 상기 제2 서브 영역(DR1)에서는 실질적으로 영상이 표시되지 않으므로, 상기 제2 서브 영역(DR1)은 블랙 매트릭스(미도시)로 가려지는 영역일 수 있다.
상기 제1 및 제2 서브 화소 영역(SR1, SR2) 각각의 가로폭은 상기 제1 폭(W1)으로 서로 동일하다. 상기 제1 서브 화소 영역(SR1)의 세로폭은 상기 제2 서브 화소 영역(SR2)의 세로폭과 서로 다르며, 예를 들어, 상기 제2 서브 화소 영역(SR2)의 세로폭은 상기 제1 서브 화소 영역(SR1)의 세로폭보다 클 수 있다. 여기서, 상기 제1 서브 화소 영역(SR1)의 세로폭은 상기 제1 서브 화소 전극의 세로폭일 수 있고, 상기 제2 서브 화소 영역(SR2)의 세로폭은 상기 제1 서브 화소 전극의 세로폭일 수 있다.
상기 제3 서브 영역(PR2)은 상기 열 방향(D2)으로 두 개의 영역으로 분리되어 제3 및 제4 서브 화소 영역(SR3, SR4)을 포함할 수 있다. 도면에 도시하지는 않았지만, 상기 제3 서브 화소 영역(SR3)은 제3 서브 화소 전극을 포함하고, 상기 제4 서브 화소 영역(SR4)은 제4 서브 화소 전극을 포함할 수 있다. 상기 제4 서브 영역(DR2)은 상기 제3 및 제4 서브 화소 영역(SR3, SR4) 사이에 위치할 수 있다. 상기 제4 서브 영역(DR2)에는 상기 제3 및 제4 서브 화소 전극을 구동하기 위한 구동 소자(예를 들어, 박막 트랜지스터)들이 구비될 수 있다. 따라서, 상기 제4 서브 영역(DR2)에서는 실질적으로 영상이 표시되지 않으므로, 상기 제4 서브 영역(DR2)은 블랙 매트릭스(미도시)로 가려지는 영역일 수 있다.
상기 제3 및 제4 서브 화소 영역(SR3, SR4) 각각의 가로폭은 상기 제1 폭(W1)으로 서로 동일하다. 상기 제3 서브 화소 영역(SR3)의 세로폭은 상기 제4 서브 화소 영역(SR4)의 세로폭과 서로 다르며, 예를 들어, 상기 제4 서브 화소 영역(SR4)의 세로폭은 상기 제3 서브 화소 영역(SR3)의 세로폭보다 클 수 있다. 여기서, 상기 제3 서브 화소 영역(SR3)의 세로폭은 상기 제3 서브 화소 전극의 세로폭일 수 있고, 상기 제4 서브 화소 영역(SR4)의 세로폭은 상기 제4 서브 화소 전극의 세로폭일 수 있다.
상기 제5 서브 영역(PR3)은 상기 열 방향(D2)으로 두 개의 영역으로 분리되어 제5 및 제6 서브 화소 영역(SR5, SR6)을 포함할 수 있다. 도면에 도시하지는 않았지만, 상기 제5 서브 화소 영역(SR5)은 제5 서브 화소 전극을 포함하고, 상기 제6 서브 화소 영역(SR6)은 제6 서브 화소 전극을 포함할 수 있다. 상기 제6 서브 영역(DR3)은 상기 제5 및 제6 서브 화소 영역(SR5, SR6) 사이에 위치할 수 있다. 상기 제6 서브 영역(DR3)에는 상기 제5 및 제6 서브 화소 전극을 구동하기 위한 구동 소자(예를 들어, 박막 트랜지스터)들이 구비될 수 있다. 따라서, 상기 제6 서브 영역(DR3)에서는 실질적으로 영상이 표시되지 않으므로, 상기 제6 서브 영역(DR3)은 블랙 매트릭스(미도시)로 가려지는 영역일 수 있다.
상기 제5 및 제6 서브 화소 영역(SR5, SR6) 각각의 가로폭은 상기 제2 폭(W2)으로 서로 동일하다. 상기 제5 서브 화소 영역(SR5)의 세로폭은 상기 제6 서브 화소 영역(SR6)의 세로폭과 서로 다르며, 예를 들어, 상기 제6 서브 화소 영역(SR6)의 세로폭은 상기 제5 서브 화소 영역(SR5)의 세로폭보다 클 수 있다. 여기서, 상기 제5 서브 화소 영역(SR5)의 세로폭은 상기 제3 서브 화소 전극의 세로폭일 수 있고, 상기 제6 서브 화소 영역(SR6)의 세로폭은 상기 제4 서브 화소 전극의 세로폭일 수 있다.
상기 제1, 제3 및 제5 서브 화소 영역(SR1, SR3, SR5)은 상기 행 방향(D1)으로 순차적으로 배열되고, 서로 동일한 세로폭을 가질 수 있다. 상기 제2, 제4 및 제6 서브 화소 영역(SR2, SR4, SR6)은 상기 행 방향(D1)으로 순차적으로 배열되고, 서로 동일한 세로폭을 가질 수 있다.
상기 제2 서브 영역(DR1)이 상기 제1 및 제2 서브 화소 영역(SR1, SR2)의 가로폭(W1)보다 넓은 가로폭(W3)을 갖는다. 따라서, 상기 제1 화소(PX1)는 평면에서 봤을 때 상기 제2 서브 영역(DR1)이 상기 제1 및 제2 서브 화소 영역(SR1, SR2)보다 외측으로 돌출되어 있는 형상을 갖는다. 상기 제4 서브 영역(DR2)은 상기 제3 및 제4 서브 화소 영역(SR3, SR4)의 가로폭(W1)보다 넓은 가로폭(W4)을 갖는다. 따라서, 상기 제2 화소(PX2) 역시 평면에서 봤을 때 상기 제4 서브 영역(DR2)이 상기 제3 및 제4 서브 화소 영역(SR3, SR4)보다 외측으로 돌출되어 있는 형상을 갖는다.
여기서, 상기 제1 화소(PX1)의 상기 제2 서브 영역(DR1)이 돌출된 방향과 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2)이 돌출된 방향은 서로 반대일 수 있다.
상기 제6 서브 영역(DR3)은 상기 제5 및 제6 서브 화소 영역(SR5, SR6)의 가로폭(W2)보다 작은 가로폭(W5)을 갖는다. 따라서, 상기 제3 화소(PX3)는 평면에서 봤을 때 상기 제6 서브 영역(DR3)이 상기 제5 및 제6 서브 화소 영역(SR5, SR6)보다 상기 제3 화소(PX3)의 내측으로 함몰되어 있는 형상을 갖는다. 특히, 상기 제3 화소(PX3)는 좌우측변이 각각 함몰된 형상을 갖는다. 상기 제3 화소(PX3)의 좌우측 함몰부에는 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2) 및 다음 화소군의 제1 화소(PX1)의 제2 서브 영역(DR1)이 각각 수용될 수 있다. 따라서, 상기 제2 및 제4 서브 영역(DR1, DR2)은 인접하는 화소(예를 들어, 상기 제3 화소(PX3)) 측으로 연장되어 상기 인접 화소의 여유 공간을 쉐어할 수 있다. 즉, 상대적으로 가로폭이 작은 화소의 구동 영역은 상대적으로 가로폭이 큰 화소의 여유 공간으로 연장되어, 화소들끼리 서로 공간을 쉐어할 수 있도록 배치할 수 있다.
이로써, 상기 제2 및 제4 서브 영역(DR1, DR2)의 세로폭이 증가하는 것을 방지할 수 있고, 그 결과 상기 제1 및 제2 화소(PX1, PX2)의 개구율을 향상시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다. 단, 도 3에서는 다수의 화소군 중 제1 화소군(PG2)을 대표적으로 도시하였으며, 나머지 화소군은 상기 제1 화소군(PG2)과 동일한 구조를 가지므로 별도로 도시하지는 않는다. 또한, 도 3을 참조하여 상기 제1 화소군(PG2)에 대해 구체적으로 설명하고, 중복을 피하기 위하여 나머지 화소군들에 대한 구체적인 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 제1 화소군(PG2)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다.
상기 제1 화소(PX1)는 제1 서브 화소 영역(SR1), 제2 서브 화소 영역(SR2) 및 상기 제1 및 제2 서브 화소 영역(SR1, SR2) 사이에 구비된 제2 서브 영역(DR1)을 포함한다. 상기 제2 서브 영역(DR1)은 상기 제1 및 제2 서브 화소 영역(SR1, SR2)의 가로폭(W1)보다 넓은 가로폭(W3)을 갖는다. 따라서, 상기 제1 화소(PX1)는 평면에서 봤을 때 상기 제2 서브 영역(DR1)이 상기 제1 및 제2 서브 화소 영역(SR1, SR2)보다 외측으로 돌출되어 있는 형상을 갖는다. 특히, 상기 제1 화소(PX1)는 상기 제2 서브 영역(DR1)에 의해서 우측변이 돌출된 형상을 갖는다.
상기 제2 화소(PX2)는 제3 서브 화소 영역(SR3), 제4 서브 화소 영역(SR4) 및 상기 제3 및 제4 서브 화소 영역(SR3, SR4) 사이에 구비된 제4 서브 영역(DR2)을 포함한다. 상기 제4 서브 영역(DR2)은 상기 제3 및 제4 서브 화소 영역(SR3, SR4)의 가로폭(W1)보다 넓은 가로폭(W4)을 갖는다. 따라서, 상기 제2 화소(PX2)는 평면에서 봤을 때 상기 제4 서브 영역(DR2)이 상기 제3 및 제4 서브 화소 영역(SR3, SR4)보다 외측으로 돌출되어 있는 형상을 갖는다. 특히, 상기 제2 화소(PX2)는 상기 제4 서브 영역(DR2)에 의해서 우측변이 돌출된 형상을 갖는다.
여기서, 상기 제1 화소(PX1)의 상기 제2 서브 영역(DR1)이 돌출된 방향과 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2)이 돌출된 방향은 서로 동일하다. 따라서, 평면에서 봤을 때 상기 제2 화소(PX2)는 상기 제1 화소(PX1)의 돌출된 부분을 수용하기 위해 좌측변이 상기 제2 화소(PX2)의 내측으로 함몰된 형상을 가질 수 있다.
상기 제4 서브 영역(DR2)의 돌출폭(W8)은 상기 제2 서브 영역(DR1)의 돌출폭(W7)보다 크다. 따라서, 상기 제2 화소(PX2)의 상기 좌측변이 일부 함몰되더라도, 상기 제4 서브 영역(DR2)의 가로폭(W4)은 상기 제2 서브 영역(DR1)의 가로폭(W3)과 실질적으로 동일할 수 있다.
상기 제3 화소(PX3)는 제5 서브 화소 영역(SR5), 제6 서브 화소 영역(SR6) 및 상기 제5 및 제6 서브 화소 영역(SR5, SR6) 사이에 구비된 제6 서브 영역(DR3)을 포함한다. 상기 제6 서브 영역(DR3)은 상기 제5 및 제6 서브 화소 영역(SR5, SR6)의 가로폭(W2)보다 작은 가로폭(W5)을 가지므로, 상기 제3 화소(PX3)는 평면에서 봤을 때 상기 제6 서브 영역(DR3)이 상기 제5 및 제6 서브 화소 영역(SR5, SR6)보다 상기 제3 화소(PX3)의 내측으로 함몰되어 있는 형상을 갖는다. 특히, 상기 제3 화소(PX3)는 좌측변이 함몰된 형상을 갖는다. 상기 제3 화소(PX3)의 함몰부에는 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2)이 수용될 수 있다.
따라서, 상기 제2 서브 영역(DR1)은 인접하는 상기 제2 화소(PX2) 측으로 연장되어, 상기 제2 화소(PX2)의 공간에 구비되고, 상기 제4 서브 영역(DR2)은 상기 제3 화소(PX3) 측으로 연장되어 상기 제3 화소(PX3)의 여유 공간에 구비된다. 이처럼, 인접하는 화소들끼리 서로 공간을 쉐어할 수 있도록 상기 구동 영역들을 배치할 수 있다.
이로써, 상기 제2 및 제4 서브 영역(DR1, DR2)의 세로폭이 증가하는 것을 방지할 수 있다. 그 결과, 상대적으로 화소 폭이 작은 상기 제1 및 제2 화소(PX1, PX2)의 개구율을 향상시킬 수 있고, 상기 표시장치의 투과율을 전체적으로 개선할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다. 단, 도 4에서는 다수의 화소군 중 제1 화소군(PG3)을 대표적으로 도시하였으며, 나머지 화소군은 상기 제1 화소군(PG3)과 동일한 구조를 가지므로 별도로 도시하지는 않는다. 또한, 도 4를 참조하여 상기 제1 화소군(PG3)에 대해 구체적으로 설명하고, 중복을 피하기 위하여 나머지 화소군들에 대한 구체적인 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 표시 패널의 상기 제1 화소군(PG3)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다.
상기 제1 화소(PX1)는 제1 서브 영역(PR1) 및 제2 서브 영역(DR1)을 포함하고, 상기 제1 서브 영역(PR1)은 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3)을 포함한다. 상기 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3)은 상기 열 방향(D2)으로 순차적으로 배열되고, 상기 제2 서브 영역(DR1)은 상기 제3 서브 화소 영역(SR1_3)에 상기 열 방향(D2)으로 인접하도록 배치된다. 상기 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3)은 서로 동일한 가로폭(W1)을 가지며, 상기 제2 서브 영역(DR1)은 상기 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3)의 가로폭(W1)보다 넓은 가로폭(W3)을 갖는다. 따라서, 상기 제1 화소(PX1)는 평면에서 봤을 때 상기 제2 서브 영역(DR1)이 상기 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3)보다 외측으로 돌출된 형상을 갖는다. 특히, 상기 제1 화소(PX1)는 상기 제2 서브 영역(DR1)에 의해서 좌측변이 돌출된 형상을 가질 수 있다.
상기 제2 화소(PX2)는 제3 서브 영역(PR2) 및 제4 서브 영역(DR2)을 포함하고, 상기 제3 서브 영역(PR2)은 제4 내지 제6 서브 화소 영역(SR2_1, SR2_2, SR2_3)을 포함한다. 상기 제4 내지 제6 서브 화소 영역(SR2_1, SR2_2, SR2_3)은 상기 열 방향(D2)으로 순차적으로 배열되고, 상기 제4 서브 영역(DR2)은 상기 제6 서브 화소 영역(SR2_3)에 상기 열 방향(D2)으로 인접하여 배치된다. 상기 제4 서브 영역(DR2)은 상기 제4 내지 제6 서브 화소 영역(SR2_1, SR2_2, SR2_3)의 가로폭(W1)보다 넓은 가로폭(W4)을 갖는다. 따라서, 상기 제2 화소(PX2)는 평면에서 봤을 때 상기 제4 서브 영역(DR2)이 상기 제4 내지 제6 서브 화소 영역(SR2_1, SR2_2, SR2_3)보다 외측으로 돌출된 형상을 갖는다. 특히, 상기 제2 화소(PX2)는 상기 제4 서브 영역(DR2)에 의해서 우측변이 돌출된 형상을 갖는다.
상기 제3 화소(PX3)는 제5 서브 영역(PR3) 및 제6 서브 영역(DR3)을 포함하고, 상기 제5 서브 영역(PR3)은 제7 내지 제9 서브 화소 영역(SR3_1, SR3_2, SR3_3)을 포함한다. 상기 제7 내지 제9 서브 화소 영역(SR3_1, SR3_2, SR3_3)은 상기 열 방향(D2)으로 순차적으로 배열되고, 상기 제6 서브 영역(DR3)은 상기 제9 서브 화소 영역(SR3_3)에 상기 열 방향(D2)으로 인접하여 배치된다. 상기 제6 서브 영역(DR3)은 상기 제5 및 제6 서브 화소 영역(SR5, SR6)의 가로폭(W2)보다 작은 가로폭(W5)을 가지므로, 상기 제3 화소(PX3)는 평면에서 봤을 때 상기 제6 서브 영역(DR3)이 상기 제7 내지 제9 서브 화소 영역(SR3_1, SR3_2, SR3_3)보다 상기 제3 화소(PX3)의 내측으로 함몰되어 있는 형상을 갖는다. 특히, 상기 제3 화소(PX3)는 좌우측변이 함몰된 형상을 갖는다. 상기 제3 화소(PX3)의 좌우측 함몰부에는 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2) 및 다음 화소군의 제1 화소(PX1)의 제2 서브 영역(DR1)이 각각 수용될 수 있다. 따라서, 상기 제2 및 제4 서브 영역(DR1, DR2)은 인접하는 화소(예를 들어, 상기 제3 화소(PX3))의 여유 공간에 구비될 수 있다. 이처럼, 인접하는 화소들끼리 서로 공간을 쉐어할 수 있도록 상기 서브 영역들을 배치할 수 있다.
이로써, 상기 제2 및 제4 서브 영역(DR1, DR2)의 세로폭이 증가하는 것을 방지할 수 있다. 그 결과, 상대적으로 화소 폭이 작은 상기 제1 및 제2 화소(PX1, PX2)의 개구율을 향상시킬 수 있고, 상기 표시장치의 투과율을 전체적으로 개선할 수 있다.
도 5는 도 2에 도시된 제1 화소군의 레이아웃이고, 도 6은 도 5에 도시된 제1 화소의 등가 회로도이다.
도 5를 참조하면, 상기 화소군(PG1)은 상기 제1 내지 제3 화소(PX1~PX3)를 포함하고, 상기 제1 내지 제3 화소(PX1~PX3)는 상기 행 방향(D1)으로 배열될 수 있다. 상기 제1 내지 제3 화소(PX1~PX3) 각각은 저항분배 트랜지스터(즉, 제3 트랜지스터)를 이용하여 두 개의 서브 화소 전극에 서로 다른 화소 전압을 인가할 수 있는 저항분배 구조를 채용한다.
상기 표시 패널은 상기 제1 화소군(PG1)에 연결된 제1 게이트 라인(GL1), 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 더 포함한다. 상기 제1 게이트 라인(GL1)은 상기 행 방향(D1)으로 연장하고, 상기 제1 내지 제3 데이터 라인(DL1, DL2, DL3)은 열 방향(D2)으로 연장한다.
상기 제1 화소(PX1)는 상기 제1 서브 화소 영역(SR1)(도 1에 도시됨)에 구비되는 제1 서브 화소 전극(PE1) 및 상기 제2 서브 화소 영역(SR2)(도 1에 도시됨)에 구비되는 제2 서브 화소 전극(PE2)을 포함한다. 상기 제1 화소(PX1)의 상기 제2 서브 영역(DR1)에는 상기 제1 화소(PX1)의 상기 제1 및 제2 서브 화소 전극(PE1, PE2)을 구동하기 위한 소자들이 구비된다.
상기 제2 화소(PX2)는 상기 제3 서브 화소 영역(SR3)(도 1에 도시됨)에 구비되는 제1 서브 화소 전극(PE1) 및 상기 제4 서브 화소 영역(SR2)(도 1에 도시됨)에 구비되는 제2 서브 화소 전극(PE2)을 포함한다. 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2)에는 상기 제2 화소(PX2)의 상기 제1 및 제2 서브 화소 전극(PE1, PE2)을 구동하기 위한 소자들이 구비된다.
상기 제3 화소(PX3)는 상기 제5 서브 화소 영역(SR5)(도 1에 도시됨)에 구비되는 제1 서브 화소 전극(PE1) 및 상기 제6 서브 화소 영역(SR6)(도 1에 도시됨)에 구비되는 제2 서브 화소 전극(PE2)을 포함한다. 상기 제3 화소(PX3)의 상기 제6 서브 영역(DR3)에는 상기 제2 화소(PX2)의 상기 제1 및 제2 서브 화소 전극(PE1, PE2)을 구동하기 위한 소자들이 구비된다.
상기 제2, 제4 및 제6 서브 영역(DR1, DR2, DR3)은 상기 행 방향(D1)으로 배열되고, 상기 제1 게이트 라인(GL1)과 중첩한다. 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 제1 게이트 라인(GL1)에 공통으로 연결되고, 상기 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 각각 연결된다.
도 6에서는 제1 화소(PX1)의 등가 회로도를 일 예로 도시하였다. 상기 제2 및 제3 화소(PX2, PX3)의 등가 회로도는 상기 제1 화소(PX2)의 등가 회로도와 동일하므로, 도 6에서는 상기 제2 및 제3 화소(PX2, PX3)의 등가 회로도를 별도로 도시하지 않고 생략한다.
도 6을 참조하면, 상기 제1 화소(PX1)는 제1 서브 화소(PX1_1) 및 제2 서브 화소(PX1_2)를 포함한다.
상기 제1 서브 화소(PX1_1)는 제1 트랜지스터(TR1_1), 제1 액정 커패시터(Clc1_1), 및 제1 스토리지 커패시터(Cst1_1)를 포함한다. 상기 제2 서브 화소(PX1_2)는 제2 트랜지스터(TR1_2), 제3 트랜지스터(TR1_3), 제2 액정 커패시터(Clc1_2), 및 제2 스토리지 커패시터(Cst1_2)를 포함한다.
상기 제1 트랜지스터(TR1_1)의 제1 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결되고, 상기 제1 트랜지스터(TR1_1)의 제1 소스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 상기 제1 트랜지스터(TR1_1)의 제1 드레인 전극은 상기 제1 액정 커패시터(Clc1_1) 및 상기 제1 스토리지 커패시터(Cst1_1)에 연결된다.
상기 제1 액정 커패시터(Clc1_1)의 제1 전극은 상기 제1 트랜지스터(TR1_1)의 상기 제1 드레인 전극에 연결되고, 상기 제1 액정 커패시터(Clc1_1)의 제2 전극은 상기 공통 전압(Vcom)을 수신한다. 상기 제1 스토리지 커패시터(Cst1_1)의 제1 전극은 상기 제1 트랜지스터(TR1_1)의 상기 제1 드레인 전극에 연결되고, 상기 제1 스토리지 커패시터(Cst1_1)의 제2 전극은 제1 스토리지 라인(SL1)에 연결되어 스토리지 전압(Vcst)을 수신한다.
상기 제2 트랜지스터(TR1_2)의 제2 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결되고, 상기 제2 트랜지스터(TR1_2)의 제2 소스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 상기 제2 트랜지스터(TR1_2)의 제2 드레인 전극은 상기 제2 액정 커패시터(Clc1_2) 및 상기 제2 스토리지 커패시터(Cst1_2)에 연결된다.
상기 제2 액정 커패시터(Clc1_2)의 제1 전극은 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극에 연결되고, 상기 제2 액정 커패시터(Clc1_2)의 제2 전극은 상기 공통 전압(Vcom)을 수신한다. 상기 제2 스토리지 커패시터(Cst1_2)의 제1 전극은 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극에 연결되고, 상기 제2 스토리지 커패시터(Cst1_2)의 제2 전극은 제2 스토리지 라인(SL2)에 연결되어 상기 스토리지 전압(Vcst)을 수신한다.
상기 제3 트랜지스터(TR1_3)의 제3 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결되고, 상기 제3 트랜지스터(TR1_3)의 제3 소스 전극은 제1 전압 라인(RL1)에 연결되어 상기 스토리지 전압(Vcst)을 수신하며, 상기 제3 트랜지스터(TR1_3)의 제3 드레인 전극은 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극과 전기적으로 연결된다.
상기 제1 내지 제3 트랜지스터들(TR1_1~TR1_3)은 상기 제1 게이트 라인(GL1)을 통해 제공된 게이트 신호에 의해 턴-온 된다. 상기 제1 데이터 라인(DL1)을 통해 제공된 데이터 전압은 턴-온된 상기 제1 트랜지스터(TR1_1)를 통해 상기 제1 액정 커패시터(Clc1_1)의 상기 제1 전극에 제공된다. 상기 제1 액정 커패시터(Clc1)에는 상기 데이터 전압과 상기 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압이 충전된다. 상기 데이터 전압은 턴 온된 상기 제2 트랜지스터(TR1_2)를 통해 상기 제2 액정 커패시터(Clc1_2)의 상기 제1 전극에 제공된다. 상기 데이터 전압은 정극성 및 부극성 중 어느 하나의 극성을 가질 수 있다.
상기 공통 전압(Vcom)은 상기 스토리지 전압(Vcst)과 실질적으로 동일한 전압을 가질 수 있다. 상기 제1 전압 라인(RL1)을 통해 제공된 상기 스토리지 전압(Vcst)은 턴-온된 상기 제3 트랜지스터(TR1_3)를 통해 상기 제2 액정 커패시터(Clc1_2)의 상기 제1 전극에 제공된다. 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극 및 상기 제3 트랜지스터(TR1_3)의 제3 드레인 전극이 연결된 접점 노드(CN)에서의 전압(이하, 분배 전압)은 상기 제2 및 제3 트랜지스터(TR1_2, TR1_3)의 턴 온시 저항값에 의해 분배된 전압이다. 즉, 상기 분배 전압은 턴-온된 상기 제2 트랜지스터(TR1_2)을 통해 제공되는 데이터 전압 및 상기 제3 트랜지스터(TR1_3)를 통해 제공되는 상기 스토리지 전압(Vcst) 사이의 값을 가진다. 따라서, 상기 제2 액정 커패시터(Clc1_2)에는 상기 분배 전압과 상기 공통 전압(Vcom)의 레벨 차이에 대응되는 제2 화소 전압이 충전된다.
상기 제1 액정 커패시터(Clc1_1)와 상기 제2 액정 커패시터(Clc1_2)에 각각 충전되는 상기 제1 화소 전압과 상기 제2 화소 전압은 서로 다른 크기를 가지므로, 상기 제1 서브 화소(PX1_1)가 표시하는 계조는 상기 제2 서브 화소(PX1_2)가 표시하는 계조와 서로 다르다.
이와 같이, 상기 제1 및 제2 서브 화소들(PX1_1, PX1_2)에서 서로 다른 계조의 영상을 표시함으로써, 상기 제1 화소(PX1)의 시인성을 향상시킬 수 있다. 상기 제2 화소(PX2) 및 제3 화소(PX3) 역시 시인성 향상을 위하여 상기 제1 화소(PX1)와 동일한 등가 회로 구조를 갖는다. 따라서, 상기 제2 및 제3 화소(PX2, PX3)의 등가 회로 구조에 대한 설명은 생략한다.
다시 도 5를 참조하여 상기 제1 내지 제3 화소(PX1~PX3)의 레이아웃에 대해서 구체적으로 설명하기로 한다.
상기 제1 게이트 라인(GL1)은 상기 제2, 제4 및 제6 서브 영역(DR1~DR3)을 통과하도록 상기 행 방향(D1)으로 연장한다. 상기 제2 서브 영역(DR1)에는 상기 제1 게이트 라인(GL1)으로부터 연장된 제1 게이트 전극부(GP1)가 구비되고, 상기 제4 서브 영역(DR2)에는 상기 제1 게이트 라인(GL1)으로부터 연장된 제2 게이트 전극부(GP2)가 구비되며, 상기 제6 서브 영역(DR3)에는 상기 제1 게이트 라인(GL1)으로부터 연장된 제3 게이트 전극부(GP3)가 구비된다.
상기 제1 게이트 전극부(GP1)는 상기 제1 화소(PX1)의 상기 제1 및 제2 트랜지스터(TR1_1, TR1_2)의 상기 제1 및 제2 게이트 전극으로 이용되는 부분이다. 상기 제1 화소(PX1)의 상기 제3 트랜지스터(TR1_3)의 상기 제3 게이트 전극(GE3)은 상기 제1 게이트 라인(GL1)으로부터 분기되어 상기 제2 서브 영역(DR1)에 구비되며, 상기 제1 게이트 전극부(GP1)와 이격하여 배치된다.
상기 제1 데이터 라인(DL1)은 상기 제2 서브 영역(DR1)에 인접하여 배치되고, 상기 열 방향(D2)으로 연장한다. 상기 제2 서브 영역(DR1)에는 상기 제1 데이터 라인(DL1)으로부터 분기된 제1 소스 전극부(SP1)가 구비된다. 상기 제1 소스 전극부(SP1)는 상기 제1 화소(PX1)의 상기 제1 및 제2 트랜지스터(TR1_1, TR1_2)의 상기 제1 및 제2 소스 전극으로 이용되는 부분이다. 상기 제1 소스 전극부(SP1)는 상기 제1 게이트 전극부(GP1) 상에 위치한다. 상기 제1 트랜지스터(TR1_1)의 상기 제1 드레인 전극은 상기 제1 게이트 전극부(GP1) 상에서 상기 제1 소스 전극부(SP1)와 이격되도록 배치되고, 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극은 상기 제1 게이트 전극부(GP1) 상에서 상기 제1 소스 전극부(SP1)와 이격되도록 배치된다. 상기 제1 트랜지스터(TR1_1)의 상기 제1 드레인 전극과 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극은 상기 제1 및 제2 트랜지스터(TR1_1, TR1_2)의 턴-오프 상태에서 서로 전기적으로 절연된다.
상기 제1 서브 화소 전극(PE1_1)은 상기 제1 액정 커패시터(Clc1_1)의 상기 제1 전극이며, 제1 콘택부(CT1)를 통해 상기 제1 트랜지스터(TR1)의 상기 제1 드레인 전극과 전기적으로 접속된다. 상기 제2 서브 화소 전극(PE1_2)은 상기 제2 액정 커패시터(Clc1_2)의 상기 제1 전극이며, 제2 콘택부(CT2)를 통해 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극과 전기적으로 접속된다. 상기 제1 및 제2 콘택부(CT1, CT2)는 상기 제2 서브 영역(DR1) 내에 위치할 수 있다.
상기 제3 트랜지스터(TR1_3)의 상기 제3 게이트 전극(GE3) 상에는 상기 제3 트랜지스터(TR1_3)의 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 구비된다. 상기 제3 트랜지스터(TR1_3)의 상기 제3 드레인 전극(DE3)은 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극으로부터 연장된 구조를 갖는다. 상기 제3 트랜지스터(TR1_3)의 상기 제3 소스 전극(SE3)은 상기 제1 전압 라인(RL1)으로부터 분기되고, 상기 제3 게이트 전극(GE3) 상에서 상기 제3 트랜지스터(TR1_3)의 상기 제3 드레인 전극(DE3)과 이격되게 배치된다.
상기 제1 서브 화소 전극(PE1_1)은 상기 제1 서브 화소 영역(SR1)을 복수의 도메인으로 분할하기 위하여, 제1 줄기부(T1_1) 및 상기 제1 줄기부(T1_1)로부터 방사형으로 연장된 복수의 제1 가지부들(B1_1)을 포함한다. 상기 제1 줄기부(T1_1)는 본 발명의 일 실시예와 같이 십자 형상으로 제공되며, 이 경우 상기 제1 서브 화소 영역(SR1)은 상기 제1 줄기부(T1_1)에 의해 4개의 도메인으로 구획될 수 있다. 상기 복수의 제1 가지부들(B1_1)은 상기 제1 줄기부(T1_1)에 의해서 구획된 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다.
본 발명의 일 예로, 상기 제1 가지부들(B1_1)은 상기 제1 줄기부(T1_1)에 대해서 대략 45도(degree)를 이루는 방향으로 연장될 수 있다. 서로 인접한 상기 제1 가지부들(B1_1)은 마이크로미터 단위의 거리로 이격되어 다수의 제1 마이크로 슬릿(US1_1)을 형성한다. 상기 다수의 제1 마이크로 슬릿(US1_1)에 의해서 액정 분자들은 상기 도메인별로 서로 다른 방향으로 프리틸트된다.
상기 제2 서브 화소 전극(PE1_2)은 상기 제2 서브 화소 영역(SR2)을 복수의 도메인으로 분할하기 위하여, 제2 줄기부(T1_2) 및 상기 제2 줄기부(T1_2)로부터 방사형으로 돌출되어 연장된 복수의 제2 가지부들(B1_2)을 포함한다. 상기 제2 줄기부(T1_2)는 본 발명의 일 실시예와 같이 십자 형상으로 제공될 수 있으며, 이 경우 상기 제2 서브 화소 영역(SR2)은 상기 제2 줄기부(T1_2)에 의해 상기 복수의 도메인으로 구획될 수 있다. 상기 복수의 제2 가지부들(B1_2)은 상기 제2 줄기부(T1_2)에 의해서 구획된 각 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 서로 인접한 상기 제2 가지부들(B1_2)은 마이크로미터 단위의 거리로 이격되어 다수의 제2 마이크로 슬릿(US1_2)을 형성한다. 상기 다수의 제2 마이크로 슬릿들(US1_2)에 의해서 상기 액정 분자들은 상기 도메인별로 서로 다른 방향으로 프리틸트된다.
상기 제1 스토리지 라인(SL1)은 상기 제1 서브 화소 전극(PE1_1)과 중첩하여 상기 제1 스토리지 커패시터(Cst1_1)를 형성하고, 상기 제2 스토리지 라인(SL2)은 상기 제2 서브 화소 전극(PE1_2)과 중첩하여 상기 제2 스토리지 커패시터(Cst1_2)를 형성한다.
상기 제1 전압 라인(RL1)은 상기 열 방향(D2)으로 연장한다. 상기 제1 전압 라인(RL1)은 상기 제1 서브 화소 영역(SR1)에서 상기 제1 줄기부(T1_1)와 중첩하는 위치에 배치되고, 상기 제2 서브 화소 영역(SR2)에서 상기 제2 줄기부(T1_2)와 중첩하는 위치에 배치될 수 있다.
상기 제2 및 제3 화소(PX2, PX3)의 상기 제4 및 제6 서브 영역(DR2, DR3)의 구조는 상기 제1 화소(PX1)의 상기 제2 서브 영역(DR1)의 구조와 유사하므로, 중복되는 설명은 생략한다.
도 7은 도 5에 도시된 제1 내지 제3 데이터 라인 및 제1 내지 제3 전압 라인을 나타낸 평면도이다. 도 7에서는 설명의 편의를 위하여 상기 제1 내지 제3 데이터 라인(DL1~DL3)으로부터 분기되는 소스 전극부는 생략하였다.
도 7을 참조하면, 상기 제1 내지 제4 데이터 라인(DL1~DL4)은 상기 행 방향(D1)으로 이격되어 배열된다. 상기 제1 내지 제3 전압 라인(RL1~RL3)은 상기 열 방향(D2)으로 연장하여 상기 행 방향(D1)으로 이격하여 배열된다. 상기 제1 전압 라인(RL1)은 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이에 위치하고, 상기 제2 전압 라인(RL2)은 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이에 위치하며, 상기 제3 전압 라인(RL3)은 상기 제3 데이터 라인(DL3)과 상기 제4 데이터 라인(DL4) 사이에 위치한다.
본 발명의 일 예로, 상기 제2 데이터 라인(DL2)은 스트라이프 형태로 상기 열 방향(D2)으로 연장되고, 상기 제1 데이터 라인(DL1)은 상기 제2 데이터 라인(DL2)을 기준으로 좌측으로 절곡되며, 상기 제3 데이터 라인(DL3)은 상기 제2 데이터 라인(DL2)을 기준으로 우측으로 절곡된다. 특히, 상기 제1 데이터 라인(DL1)은 상기 제2 서브 영역(DR1)에 인접한 위치에서 절곡되어 상기 제2 서브 영역(DR1)의 폭을 확장시킨다. 구체적으로, 상기 제2 서브 영역(DR1)에서 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이의 간격은 제1 및 제2 서브 화소 영역(SR1, SR2)에서 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이의 간격보다 크다. 마찬가지로, 상기 제3 데이터 라인(DL3)은 상기 제4 서브 영역(DR2)에 인접한 위치에서 절곡되어 상기 제4 서브 영역(DR2)의 폭을 확장시킨다. 구체적으로, 상기 제4 서브 영역(DR2)에서 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이의 간격은 상기 제3 및 제4 서브 화소 영역(SR3, SR4)에서 상기 제2 및 제3 데이터 라인(DL2, DL4) 사이의 간격은 보다 크다.
상기 제1 전압 라인(RL1)은 상기 제1 및 제2 서브 화소 영역(SR1, SR2)에서 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이 간격의 1/2 지점에 배치될 수 있다. 상기 제1 전압 라인(RL1)은 상기 제2 서브 영역(DR1)에서 일측으로 절곡되어 상기 제1 및 제2 데이터 라인(DL1, DL2) 중 어느 한 라인에 인접하도록 배치될 수 있다. 일 예로, 상기 제1 전압 라인(RL1)은 상기 제2 데이터 라인(DL2)에 인접하도록 절곡되고, 상기 제1 데이터 라인(DL1)은 상기 제1 전압 라인(RL1)과 반대 방향으로 절곡된다. 따라서, 상기 제1 및 제2 서브 화소 영역(SR1, SR2)에서 상기 제1 데이터 라인(DL1)과 상기 제1 전압 라인(RL1)의 제1 간격(d1)은 상기 제2 서브 영역(DR1)에서 상기 제1 데이터 라인(DL1)과 상기 제1 전압 라인(RL1)의 제2 간격(d2)보다 클 수 있다.
상기 제1 화소(PX1)의 상기 제1 내지 제3 트랜지스터(TR1_1~TR1_3)는 상기 제2 서브 영역(DR1) 중 상기 제1 데이터 라인(DL1)과 상기 제1 전압 라인(RL1) 사이의 영역에 배치될 수 있다.
상기 제2 전압 라인(RL2)은 상기 제3 및 제4 서브 화소 영역(SR3, SR4)에서 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이 간격의 1/2 지점에 배치될 수 있다. 상기 제2 전압 라인(RL2)은 상기 제4 서브 영역(DR2)에서 일측으로 절곡되어 상기 제2 및 제3 데이터 라인(DL2, DL3) 중 어느 한 라인에 인접하도록 배치될 수 있다. 일 예로, 상기 제2 전압 라인(RL2)은 상기 제3 데이터 라인(DL3)에 인접하도록 절곡되고, 상기 제2 데이터 라인(DL2)은 스트라이프 형태로 상기 열 방향(D2)으로 연장할 수 있다. 따라서, 상기 제3 및 제4 서브 화소 영역(SR3, SR4)에서 상기 제2 데이터 라인(DL2)과 상기 제2 전압 라인(RL2)의 제3 간격(d3)은 상기 제4 서브 영역(DR2)에서 상기 제2 데이터 라인(DL2)과 상기 제2 전압 라인(RL2)의 제4 간격(d4)보다 클 수 있다.
상기 제2 화소(PX2)의 제1 내지 제3 트랜지스터(TR1~TR3)는 상기 제4 서브 영역(DR2) 중 상기 제2 데이터 라인(DL2)과 상기 제2 전압 라인(RL2) 사이의 영역에 배치될 수 있다.
상기 제3 전압 라인(RL3)은 상기 제5 및 제6 서브 화소 영역(SR5, SR6)에서 상기 제3 및 제4 데이터 라인(DL3, DL4) 사이 간격의 1/2 지점에 배치될 수 있다. 상기 제3 전압 라인(RL3)은 상기 제6 서브 영역(DR3)에서 일측으로 절곡되어 상기 제2 및 제3 데이터 라인(DL2, DL3) 중 어느 한 라인에 인접하도록 배치될 수 있다. 일 예로, 상기 제3 전압 라인(RL3)은 상기 제4 데이터 라인(DL4)에 인접하도록 절곡되고, 상기 제3 데이터 라인(DL3)은 상기 제3 전압 라인(RL3)의 절곡 방향과 동일한 방향으로 절곡되며, 상기 제4 데이터 라인(DL4)은 상기 제3 전압 라인(RL3)의 절곡 방향과 반대의 방향으로 절곡된다. 상기 제5 및 제6 서브 화소 영역(SR5, SR6)에서 상기 제3 데이터 라인(DL3)과 상기 제3 전압 라인(RL3)의 제5 간격(d5)은 상기 제6 서브 영역(DR3)에서 상기 제3 데이터 라인(DL3)과 상기 제3 전압 라인(RL3)의 제6 간격(d6)보다 작다.
상기 제3 화소(PX3)의 제1 내지 제3 트랜지스터(TR1~TR3)는 상기 제6 서브 영역(DR3) 중 상기 제3 데이터 라인(DL3)과 상기 제3 전압 라인(RL3) 사이의 영역에 배치될 수 있다.
본 발명의 일 예로, 상기 제1 및 제3 간격(d1, d3)은 서로 실질적으로 동일한 값을 가질 수 있고, 상기 제5 간격(d5)은 상기 제1 및 제3 간격(d1, d3)보다 크고, 대략 상기 제1 및 제3 간격(d1, d3)의 2배 크기의 값을 가질 수 있다. 상기 제2, 제4 및 제6 간격(d2, d4, d6)은 서로 실질적으로 동일한 값을 가질 수 있다.
도 8은 도 5에 도시된 제2 화소의 제4 서브 영역 및 제3 화소의 제6 서브 영역을 나타낸 확대도이다.
도 8을 참조하면, 상기 제4 서브 영역(DR2)에는 상기 제1 게이트 라인(DL1)으로부터 연장된 상기 제2 게이트 전극부(GP2) 및 제3 트랜지스터(TR2_3)의 제3 게이트 전극(GE2_3)이 구비된다. 상기 제6 서브 영역(DR3)에는 상기 제1 게이트 라인(GL1)으로부터 연장된 상기 제3 게이트 전극부(GP3) 및 제3 박막 트랜지스터(TR3_3)의 제3 게이트 전극(GE3_3)이 구비된다.
상기 제2 게이트 전극부(GP2)는 상기 제2 화소(PX2)의 제1 및 제2 트랜지스터(TR2_1, TR2_2)의 제1 및 제2 게이트 전극(GE2_1, GE2_2)을 포함한다. 상기 제3 게이트 전극부(GP3)는 상기 제3 화소(PX3)의 제1 및 제2 트랜지스터(TR3_1, TR3_2)의 제1 및 제2 게이트 전극(GE3-1, GE3_2)을 포함한다.
상기 제4 서브 영역(DR2)에는 상기 제2 데이터 라인(DL2)으로부터 분기된 제2 소스 전극부(SP2)가 구비된다. 상기 제2 소스 전극부(SP2)는 상기 제2 게이트 전극부(GP2) 상에 위치한다. 상기 제2 소스 전극부(SP2)는 상기 제2 화소(PX2)의 상기 제1 트랜지스터(TR2_1)의 제1 소스 전극(SE2_1) 및 상기 제2 트랜지스터(TR2_2)의 제2 소스 전극(SE2_2)을 포함한다. 상기 제1 트랜지스터(TR2_1)의 제1 드레인 전극(DE2_1)은 상기 제2 게이트 전극부(GP2) 상에서 상기 제1 소오 전극(SE2_1)과 이격되도록 배치되고, 상기 제2 트랜지스터(TR2_2)의 제2 드레인 전극(DE2_2)은 상기 제2 게이트 전극부(GP2) 상에서 상기 제2 소스 전극(SE2_2)과 이격되도록 배치된다.
상기 제6 서브 영역(DR3)에는 상기 제3 데이터 라인(DL3)으로부터 분기된 제3 소스 전극부(SP3)가 구비된다. 상기 제3 소스 전극부(SP3)는 상기 제3 게이트 전극부(GP3) 상에 위치한다. 상기 제3 소스 전극부(SP3)는 상기 제3 화소(PX3)의 상기 제1 트랜지스터(TR3_1)의 제1 소스 전극(SE3_1) 및 상기 제2 트랜지스터(TR3_2)의 제2 소스 전극(SE3_2)을 포함한다. 상기 제1 트랜지스터(TR3_1)의 제1 드레인 전극(DE3_1)은 상기 제3 게이트 전극부(GP3) 상에서 상기 제1 소오 전극(SE3_1)과 이격되도록 배치되고, 상기 제2 트랜지스터(TR3_2)의 제2 드레인 전극(DE3_2)은 상기 제3 게이트 전극부(GP3) 상에서 상기 제2 소스 전극(SE3_2)과 이격되도록 배치된다.
여기서, 상기 제3 화소(PX3)의 상기 제1 트랜지스터(TR3_1)의 사이즈는 상기 제2 화소(PX2)의 상기 제1 트랜지스터(TR2_1)의 사이즈와 서로 상이하다. 구체적으로, 상기 제3 화소(PX3)의 상기 제1 트랜지스터(TR3_1)의 채널 길이(CH1)는 상기 제2 화소(PX2)의 상기 제1 트랜지스터(TR2_1)의 채널 길이(CH2)보다 클 수 있다. 이와 유사하게, 상기 제3 화소(PX3)의 상기 제2 트랜지스터(TR3_2)의 사이즈는 상기 제2 화소(PX2)의 상기 제2 트랜지스터(TR2_2)의 사이즈와 서로 상이하다. 구체적으로, 상기 제3 화소(PX3)의 상기 제2 트랜지스터(TR3_2)의 채널 길이(CH3)는 상기 제2 화소(PX2)의 상기 제2 트랜지스터(TR2_2)의 채널 길이(CH4)보다 클 수 있다.
도 5에 도시된 바와 같이, 상기 제5 및 제6 서브 화소 전극(PE3_1, PE3_2)의 사이즈가 상기 제3 및 제4 서브 화소 전극(PE2_1, PE2_2)의 사이즈보다 크기 때문에, 상기 제2 및 제3 화소(PX2, PX3)간 킥백(kickback) 전압(ΔVk)의 크기가 서로 상이할 수 있다.
아래의 수학식에서 알 수 있듯이, 상기 킥백 전압(ΔVk)은 액정 커패시터의 크기에 반비례하므로, 화소들 사이에서 서브 화소 전극들의 사이즈가 다르면, 화소들 사이에서 상기 킥백 전압(ΔVk)의 편차가 발생한다.
<수학식 1>
Figure 112014078437211-pat00001
여기서 Clc는 액정 커패시터의 용량이고, Cst는 스토리지 커패시터의 용량이며, Cgd는 게이트 전극과 다른 전극, 예를 들어 드레인 전극 또는 서브 화소 전극 사이의 기생 용량이고, ΔVg는 게이트 전극으로 인가되는 게이트 온 전압과 게이트 오프 전압의 차이값이다.
상기 수학식 1에서 알 수 있듯이, 상기 킥백 전압(Vkb)은 화소에 구비되는 각 트랜지스터의 기생 용량에 영향을 받으므로, 상기 화소에 구비되는 각 트랜지스터의 사이즈를 서로 다르게 함으로써, 상기 서브 화소 전극의 사이즈 차이로 인한 킥백 전압의 편차를 보상할 수 있다.
상기 제2 화소(PX2)의 상기 제1 및 제2 트랜지스터(TR2_1, TR2_2) 사이즈와 상기 제3 화소(PX3)의 상기 제1 및 제2 트랜지스터(TR3_1, TR3_2)의 사이즈를 서로 다르게 설정함으로써, 상기 제2 및 제3 화소(PX2, PX3)간 상기 킥백 전압(Vkb)의 크기 편차를 감소시킬 수 있다.
도면에 도시하지는 않았지만, 상기 제1 화소(PX1)의 상기 제1 및 제2 트랜지스터(TR1_1, TR1_2)의 사이즈는 상기 제2 화소(PX2)의 제1 및 제2 트랜지스터(TR2_1, TR2_2)의 사이즈와 동일하게 설정할 수 있다. 따라서, 상기 제1 내지 제3 화소(PX1, PX2, PX3) 간 상기 킥백 전압(Vkb)의 크기 편차를 감소시킬 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시장치의 화소군을 나타낸 레이아웃이고, 도 10은 도 9에 도시된 제1 화소의 등가 회로도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 패널의 제1 화소군(PG4)은 제1 내지 제3 화소(PX1~PX3)를 포함한다. 상기 제1 내지 제3 화소(PX1~PX3) 각각은 커플링 커패시터를 이용하여 두 개의 서브 화소 전극에 서로 다른 화소 전압을 인가할 수 있는 구조를 채용한다.
상기 표시 패널은 상기 제1 화소군(PG4)에 연결된 제1 및 제2 게이트 라인(GL1, GL2), 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 더 포함한다. 상기 제1 및 제2 게이트 라인(GL1, GL2)은 상기 행 방향(D1)으로 연장하고, 상기 제1 내지 제3 데이터 라인(DL1, DL2, DL3)은 상기 열 방향(D2)으로 연장한다.
상기 제1 화소(PX1)는 상기 제1 서브 화소 영역(SR1)(도 2에 도시됨)에 구비되는 제1 서브 화소 전극(PE1) 및 상기 제2 서브 화소 영역(SR2)(도 2에 도시됨)에 구비되는 제2 서브 화소 전극(PE2)을 포함한다. 상기 제1 화소(PX1)의 상기 제2 서브 영역(DR1)에는 상기 제1 화소(PX1)의 상기 제1 및 제2 서브 화소 전극(PE1, PE2)을 구동하기 위한 소자들이 구비된다.
상기 제2 화소(PX2)는 상기 제3 서브 화소 영역(SR3)(도 1에 도시됨)에 구비되는 제1 서브 화소 전극(PE1) 및 상기 제4 서브 화소 영역(SR2)(도 1에 도시됨)에 구비되는 제2 서브 화소 전극(PE2)을 포함한다. 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2)에는 상기 제2 화소(PX2)의 상기 제1 및 제2 서브 화소 전극(PE1, PE2)을 구동하기 위한 소자들이 구비된다.
상기 제3 화소(PX3)는 상기 제5 서브 화소 영역(SR5)(도 2에 도시됨)에 구비되는 제1 서브 화소 전극(PE1) 및 상기 제6 서브 화소 영역(SR6)(도 2에 도시됨)에 구비되는 제2 서브 화소 전극(PE2)을 포함한다. 상기 제3 화소(PX3)의 상기 제6 서브 영역(DR3)에는 상기 제2 화소(PX2)의 상기 제1 및 제2 서브 화소 전극(PE1, PE2)을 구동하기 위한 소자들이 구비된다.
상기 제1 내지 제6 서브 영역(DR1, DR2, DR3)은 상기 행 방향(D1)으로 배열되고, 상기 제1 및 제2 게이트 라인(GL1, GL2)과 중첩한다. 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 제1 및 제2 게이트 라인(GL1, GL2)에 공통으로 연결되고, 상기 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 각각 연결된다.
도 10에서는 제1 화소(PX1)의 등가 회로도를 일 예로 도시하였다. 상기 제2 및 제3 화소(PX2, PX3)의 등가 회로도는 상기 제1 화소(PX1)의 등가 회로도와 동일하므로, 도 10에서는 상기 제2 및 제3 화소(PX2, PX3)의 등가 회로도를 별도로 도시하지 않고 생략한다.
도 10을 참조하면, 상기 제1 서브 화소(PX1_1)는 제1 트랜지스터(TR1_1), 제1 액정 커패시터(Clc1_1), 및 제1 스토리지 커패시터(Cst1_1)를 포함한다. 상기 제2 서브 화소(PX1_2)는 제2 트랜지스터(TR1_2), 제4 트랜지스터(TR1_4), 제2 액정 커패시터(Clc1_2), 제2 스토리지 커패시터(Cst1_2), 및 커플링 커패시터(Ccp)를 포함한다.
상기 제1 트랜지스터(TR1_1)의 제1 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결되고, 상기 제1 트랜지스터(TR1_1)의 제1 소스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 상기 제1 트랜지스터(TR1_1)의 제1 드레인 전극은 상기 제1 액정 커패시터(Clc1_1) 및 상기 제1 스토리지 커패시터(Cst1_1)에 연결된다.
상기 제1 액정 커패시터(Clc1_1)의 제1 전극은 상기 제1 트랜지스터(TR1_1)의 드레인 전극에 연결되고, 상기 제1 액정 커패시터(Clc1_1)의 제2 전극은 상기 공통 전압(Vcom)을 수신한다. 상기 제1 스토리지 커패시터(Cst1_1)의 제1 전극은 상기 제1 트랜지스터(TR1_1)의 드레인 전극에 연결되고, 상기 제1 스토리지 커패시터(Cst1_1)의 제2 전극은 제1 스토리지 라인(SL1)을 통해 스토리지 전압(Vcst)을 수신한다.
상기 제2 트랜지스터(TR1_2)의 제2 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결되고, 상기 제2 트랜지스터(TR1_2)의 제2 소스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 상기 제2 트랜지스터(TR1_2)의 제2 드레인 전극은 상기 제2 액정 커패시터(Clc1_2) 및 상기 제2 스토리지 커패시터(Cst1_2)에 연결된다.
상기 제2 액정 커패시터(Clc1_2)의 제1 전극은 상기 제2 트랜지스터(TR1_2)의 제2 드레인 전극에 연결되고, 상기 제2 액정 커패시터(Clc1_2)의 제2 전극은 상기 공통 전압(Vcom)을 수신한다. 상기 제2 스토리지 커패시터(Cst1_2)의 제1 전극은 상기 제2 트랜지스터(TR1_2)의 제2 드레인 전극에 연결되고, 상기 제2 스토리지 커패시터(Cst1_2)의 제2 전극은 제2 스토리지 라인(SL2)을 통해 스토리지 전압(Vcst)을 수신한다.
상기 제4 트랜지스터(TR1_4)의 제4 게이트 전극은 제2 게이트 라인(GL2)에 연결되고, 상기 제4 트랜지스터(TR1_4)의 제4 소스 전극은 상기 커플링 커패시터(Ccp)에 연결되며, 상기 제4 트랜지스터(TR1_4)의 제4 드레인 전극은 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극에 연결된다.
상기 커플링 커패시터(Ccp)의 제1 전극은 상기 제4 트랜지스터(TR1_4)의 제4 소스 전극에 연결되고, 상기 커플링 커패시터(Ccp)의 제2 전극은 상기 제1 스토리지 라인(SL1)을 통해 스토리지 전압(Vcst)을 수신한다.
상기 제1 게이트 라인(GL1)을 통해 제공된 제1 게이트 신호에 의해 상기 제1 및 제2 트랜지스터들(TR1_1, TR1_2)이 턴 온된다. 상기 제1 데이터 라인(DL1)을 통해 제공된 데이터 전압은 턴 온된 상기 제1 트랜지스터(TR1_1) 및 상기 제2 트랜지스터(TR1_2)를 통해 상기 제1 및 제2 액정 커패시터(Clc1_1, Clc1_2)의 상기 제1 전극들에 제공된다. 따라서, 상기 제1 액정 커패시터(Clc1_1) 및 상기 제2 액정 커패시터(Clc1_2)에는 상기 데이터 전압과 상기 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압이 충전된다.
이후, 상기 제2 게이트 라인(GL2)을 통해 제공된 제2 게이트 신호에 의해 상기 제4 트랜지스터(TR1_4)가 턴-온된다. 턴-온된 상기 제4 트랜지스터(TR1_4)에 의해 상기 제2 액정 커패시터(Clc1_2)와 상기 커플링 커패시터(Ccp) 사이에서 전하 공유(charge sharing)가 발생한다.
결과적으로, 상기 제2 게이트 라인(GL2)을 통해 상기 제2 게이트 신호가 인가된 이후의 시점에서, 상기 제2 액정 커패시터(Clc1_2)와 상기 커플링 커패시터(Ccp) 사이에서 전압 분배가 일어난다. 그 결과, 상기 제2 액정 커패시터(Clc1_2)에 충전된 상기 제1 화소 전압이 다운되고, 상기 제1 화소 전압이 다운되는 크기는 상기 커플링 커패시터(Ccp)의 충전율에 따라서 변화될 수 있다.
결국, 상기 제2 게이트 신호가 발생된 이후에, 상기 제1 액정 커패시터(Clc1)에는 제1 화소 전압이 충전되고, 상기 제2 액정 커패시터(Clc2)에는 상기 제1 화소 전압보다 낮은 크기의 제2 화소 전압이 충전될 수 있다.
상기 제1 액정 커패시터(Clc1_1)와 상기 제2 액정 커패시터(Clc2_1) 각각에 충전되는 상기 제1 화소 전압과 상기 제2 화소 전압의 크기가 서로 다르므로, 상기 제1 서브 화소(PX1_1)에서 표시되는 계조는 상기 제2 서브 화소(PX2_1)에서 표시되는 계조와 서로 다르다. 이와 같이, 상기 제1 및 제2 서브 화소들(PX1_1, PX2_1)에서 서로 다른 계조의 영상을 표시함으로써, 서브 화소(PX)의 시인성을 향상시킬 수 있다.
다시 도 9를 참조하여, 상기 제1 내지 제3 화소(PX1~PX3)의 레이아웃에 대해서 구체적으로 설명하기로 한다. 다만, 제1 내지 제6 서브 화소 영역(SR1~SR6)의 구조는 도 5에 도시된 상기 제1 내지 제6 서브 화소 영역(SR1~SR6)의 구조와 동일하므로, 상기 제1 내지 제6 서브 화소 영역(SR1~SR6)의 구조에 대한 중복 설명은 생략한다.
상기 제1 및 제2 게이트 라인(GL1, GL2)은 상기 제2, 제4 및 제6 서브 영역(DR1~DR3)을 통과하도록 상기 행 방향(D1)으로 연장한다. 상기 제2 서브 영역(DR1)에는 상기 제1 게이트 라인(GL1)으로부터 연장된 제1 게이트 전극부(GP1)가 구비되고, 상기 제4 서브 영역(DR2)에는 상기 제1 게이트 라인(GL1)으로부터 연장된 제2 게이트 전극부(GP2)가 구비되며, 상기 제6 서브 영역(DR3)에는 상기 제1 게이트 라인(GL1)으로부터 연장된 제3 게이트 전극부(GP3)가 구비된다.
상기 제1 게이트 전극부(GP1)는 상기 제1 화소(PX1)의 상기 제1 및 제2 트랜지스터(TR1_1, TR1_2)의 상기 제1 및 제2 게이트 전극으로 이용되는 부분이다. 상기 제1 화소(PX1)의 상기 제4 트랜지스터(TR1_4)의 상기 제4 게이트 전극(GE4)은 상기 제2 게이트 라인(GL2)으로부터 분기되어 상기 제2 서브 영역(DR1)에 구비되며, 상기 제1 게이트 전극부(GP1)와 전기적으로 절연되도록 이격하여 배치된다.
상기 제1 데이터 라인(DL1)은 상기 제2 서브 영역(DR1)에 인접하여 배치되고, 상기 열 방향(D2)으로 연장한다. 상기 제2 서브 영역(DR1)에는 상기 제1 데이터 라인(DL1)으로부터 분기된 제1 소스 전극부(SP1)가 구비된다. 상기 제1 소스 전극부(SP1)는 상기 제1 화소(PX1)의 상기 제1 및 제2 트랜지스터(TR1_1, TR1_2)의 상기 제1 및 제2 소스 전극으로 이용되는 부분이다. 상기 제1 소스 전극부(SP1)는 상기 제1 게이트 전극부(GP1) 상에 위치한다. 상기 제1 트랜지스터(TR1_1)의 상기 제1 드레인 전극은 상기 제1 게이트 전극부(GP1) 상에서 상기 제1 소스 전극부(SP1)와 이격되도록 배치되고, 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극은 상기 제1 게이트 전극부(GP1) 상에서 상기 제1 소스 전극부(SP1)와 이격되도록 배치된다. 상기 제1 트랜지스터(TR1_1)의 상기 제1 드레인 전극과 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극은 상기 제1 및 제2 트랜지스터(TR1_1, TR1_2)의 턴-오프 상태에서 서로 전기적으로 절연된다.
상기 제4 트랜지스터(TR1_4)의 상기 제4 게이트 전극(GE4) 상에는 상기 제4 트랜지스터(TR1_4)의 제4 소스 전극 및 제4 드레인 전극이 구비된다. 상기 제4 트랜지스터(TR1_4)의 상기 제4 소스 전극은 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극으로부터 연장된 구조를 갖는다. 상기 제4 트랜지스터(TR1_4)의 상기 제4 드레인 전극은 상기 커플링 커패시터(Ccp)에 연결된다.
발명의 일 실시예로, 상기 커플링 커패시터(Ccp)는 상기 제4 드레인 전극으로부터 연장된 제1 전극(CE1) 및 상기 제1 스토리지 라인(SL1)으로부터 연장되어 절연층(미도시)을 사이에 두고 상기 제1 전극(CE1)과 마주하는 제2 전극(CE2)으로 이루어질 수 있다. 그러나, 상기 커플링 커패시터(Ccp)의 구조는 여기에 한정되지는 않는다.
상기 제2 및 제3 화소(PX2, PX3)의 상기 제4 및 제6 서브 영역(DR2, DR3)의 구조는 상기 제1 화소(PX1)의 상기 제2 서브 영역(DR1)의 구조와 유사하므로, 중복되는 설명은 생략한다.
도 11은 본 발명의 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다. 단, 도 11에서는 다수의 화소군 중 제1 화소군(PG5)을 대표적으로 도시하였으며, 나머지 화소군은 상기 제1 화소군(PG5)과 동일한 구조를 가지므로 별도로 도시하지는 않는다. 또한, 도 11을 참조하여 상기 제1 화소군(PG5)에 대해 구체적으로 설명하고, 중복을 피하기 위하여 나머지 화소군들에 대한 구체적인 설명은 생략하기로 한다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 표시패널의 상기 제1 화소군(PG5)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함하고, 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 열 방향(D2)으로 순차적으로 배열될 수 있다.
특히, 상기 제1 화소(PX1)는 상기 제1 및 제2 게이트 라인(GL1, GL2) 사이에 위치하여 상기 제1 데이터 라인(DL1)에 연결되고, 상기 제2 화소(PX2)는 상기 제2 및 제3 게이트 라인(GL2, GL3) 사이에 위치하여 상기 제1 데이터 라인(DL1)에 연결되며, 상기 제3 화소(PX3)는 상기 제3 및 제4 게이트 라인(GL3, GL4) 사이에 위치하여 상기 제1 데이터 라인(DL1)에 연결된다. 즉, 동일 열의 화소들은 인접하는 두 개의 데이터 라인 중 어느 하나의 데이터 라인에만 연결된 비엇갈림 구조로 배치된다.
상기 제1 화소(PX1)는 제1 색, 예를 들어 적색(R)을 표시하고, 상기 제2 화소(PX2)는 제2 색, 예를 들어 녹색(G)을 표시하며, 상기 제3 화소(PX3)는 제3 색, 예를 들어 청색(B)을 표시한다. 그러나, 상기 제1 내지 제3 화소(PX1, PX2, PX3)가 표시하는 컬러는 이에 한정되지는 않는다. 상기 제1 내지 제3 화소(PX1, PX2, PX3)들 중 적어도 하나는 나머지 화소들보다 큰 사이즈를 가질 수 있다. 본 발명의 일 예로, 도 11에서는 청색을 표시하는 상기 제3 화소(PX3)가 상기 제1 및 제2 화소(PX1, PX2)보다 큰 사이즈를 갖는 구조를 도시하였다. 그러나, 상기 제1 화소(PX1)가 상기 제2 및 제3 화소(PX2, PX3)보다 큰 사이즈를 갖거나, 상기 제2 화소(PX2)가 제1 및 제3 화소(PX1, PX3)보다 큰 사이즈를 가질 수 있다.
이하에서는, 상기 제3 화소(PX3)가 상기 제1 및 제2 화소(PX1, PX2)보다 큰 사이즈를 갖는 구조를 예로 들어 설명하기로 한다.
상기 제1 화소(PX1)는 제1 서브 영역(PR1) 및 제2 서브 영역(DR1)을 포함하고, 상기 제2 화소(PX2)는 제3 서브 영역(PR2) 및 제4 서브 영역(DR2)을 포함하며, 상기 제3 화소(PX3)는 제5 서브 영역(PR3) 및 제6 서브 영역(DR3)을 포함한다. 상기 제1, 제3, 및 제5 서브 영역(PR1, PR2, PR3) 중 적어도 두 개의 서브 영역은 상기 열 방향(D2)으로 서로 다른 폭을 가진다. 이하, 상기 열 방향(D2)으로의 폭을 세로폭이라고 정의한다.
본 발명의 일 예로, 상기 세로폭은 해당 화소의 일측에 구비된 게이트 라인의 상기 열 방향(D2) 폭의 중심과 다른 일측에 구비된 게이트 라인의 상기 열 방향(D2) 폭의 중심 사이의 거리로 정의될 수 있다. 다시 말해, 상기 제1 화소(PX1)의 세로폭은 상기 제1 게이트 라인(GL1)의 상기 열 방향(D2) 폭의 중심과 상기 제2 게이트 라인(GL2)의 상기 열 방향(D2) 폭의 중심 사이의 거리로 정의될 수 있다.
본 발명의 일 예로, 상기 제1 및 제3 서브 영역(PR1, PR2) 각각은 제1 세로폭(W11)을 갖고, 상기 제5 서브 영역(PR3)은 상기 제1 세로폭(W11)보다 큰 제2 세로폭(W12)을 갖는다. 상기 제2 세로폭(W12)은 상기 제1 세로폭(W11)의 2배일 수 있다.
상기 제2, 제4 및 제6 서브 영역(DR1~DR3)은 상기 열 방향(D2)으로 순차적으로 배열되고, 상기 제2, 제4 제6 서브 영역(DR1~DR3) 중 적어도 하나의 서브 영역의 세로폭은 해당 화소의 다른 서브 영역의 세로폭과 다를 수 있다. 즉, 상기 제2 서브 영역(DR1)은 상기 제1 서브 영역(PR1)과 다른 세로폭을 갖고, 상기 제4 서브 영역(DR2)은 상기 제3 서브 영역(PR2)과 다른 세로폭을 가지며, 상기 제6 서브 영역(DR3)은 상기 제5 서브 영역(PR3)과 다른 세로폭을 가질 수 있다.
상기 제2, 제4 및 제6 서브 영역(DR1~DR3)은 각각 제3 내지 제5 세로폭(W13, W14, W15)을 갖는다. 상기 제3 및 제4 세로폭(W13, W14)은 상기 제1 세로폭(W11)과 다르고, 상기 제5 세로폭(W15)은 상기 제2 세로폭(W12)과 다를 수 있다. 본 발명의 일 예로, 상기 제3 및 제4 세로폭(W13, W14)은 상기 제1 세로폭(W11)보다 크고, 상기 제5 세로폭(W15)은 상기 제2 세로폭(W12)보다 작을 수 있다.
또한, 상기 제2, 제4 및 제6 서브 영역(DR1~DR3)의 세로폭(W13, W14, W15)은 서로 실질적으로 동일한 크기를 가질 수 있다. 상기 제2, 제4 및 제6 서브 영역(DR1~DR3) 각각은 서로 실질적으로 동일한 가로폭(W16)을 가질 수 있다. 여기서, 상기 가로폭(W16)은 상기 행 방향(D1)으로의 폭을 나타낸다.
상기 제1 서브 영역(PR1)은 상기 행 방향(D1)으로 두 개의 영역으로 분리되어 제1 및 제2 서브 화소 영역(SR1, SR2)을 포함할 수 있다. 도면에 도시하지는 않았지만, 상기 제1 서브 화소 영역(SR1)은 제1 서브 화소 전극을 포함하고, 상기 제2 서브 화소 영역(SR2)은 제2 서브 화소 전극을 포함할 수 있다. 상기 제2 서브 영역(DR1)은 상기 제1 및 제2 서브 화소 영역(SR1, SR2) 사이에 위치할 수 있다. 상기 제2 서브 영역(DR1)에는 상기 제1 및 제2 서브 화소 전극을 구동하기 위한 구동 소자(예를 들어, 박막 트랜지스터)들이 구비될 수 있다. 따라서, 상기 제2 서브 영역(DR1)에서는 실질적으로 영상이 표시되지 않으므로, 상기 제2 서브 영역(DR1)은 블랙 매트릭스(미도시)로 가려지는 영역일 수 있다.
상기 제1 및 제2 서브 화소 영역(SR1, SR2) 각각의 세로폭은 상기 제1 세로폭(W11)으로 서로 동일하다. 상기 제1 서브 화소 영역(SR1)의 가로폭은 상기 제2 서브 화소 영역(SR2)의 가로폭과 서로 다르며, 예를 들어, 상기 제2 서브 화소 영역(SR2)의 가로폭은 상기 제1 서브 화소 영역(SR1)의 가로폭보다 클 수 있다. 여기서, 상기 제1 서브 화소 영역(SR1)의 가로폭은 상기 제1 서브 화소 전극의 가로폭일 수 있고, 상기 제2 서브 화소 영역(SR2)의 가로폭은 상기 제1 서브 화소 전극의 가로폭일 수 있다.
상기 제3 서브 영역(PR2)은 상기 행 방향(D2)으로 두 개의 영역으로 분리되어 제3 및 제4 서브 화소 영역(SR3, SR4)을 포함할 수 있다. 도면에 도시하지는 않았지만, 상기 제3 서브 화소 영역(SR3)은 제3 서브 화소 전극을 포함하고, 상기 제4 서브 화소 영역(SR4)은 제4 서브 화소 전극을 포함할 수 있다. 상기 제4 서브 영역(DR2)은 상기 제3 및 제4 서브 화소 영역(SR3, SR4) 사이에 위치할 수 있다. 상기 제4 서브 영역(DR2)에는 상기 제3 및 제4 서브 화소 전극을 구동하기 위한 구동 소자(예를 들어, 박막 트랜지스터)들이 구비될 수 있다. 따라서, 상기 제4 서브 영역(DR2)에서는 실질적으로 영상이 표시되지 않으므로, 상기 제4 서브 영역(DR2)은 블랙 매트릭스(미도시)로 가려지는 영역일 수 있다.
상기 제3 및 제4 서브 화소 영역(SR3, SR4) 각각의 세로폭은 상기 제1 세로폭(W11)으로 서로 동일하다. 상기 제3 서브 화소 영역(SR3)의 가로폭은 상기 제4 서브 화소 영역(SR4)의 가로폭과 서로 다르며, 예를 들어, 상기 제4 서브 화소 영역(SR4)의 가로폭은 상기 제3 서브 화소 영역(SR3)의 가로폭보다 클 수 있다.
상기 제5 화소 영역(PR3)은 상기 열 방향(D2)으로 두 개의 영역으로 분리되어 제5 및 제6 서브 화소 영역(SR5, SR6)을 포함할 수 있다. 도면에 도시하지는 않았지만, 상기 제5 서브 화소 영역(SR5)은 제5 서브 화소 전극을 포함하고, 상기 제6 서브 화소 영역(SR6)은 제6 서브 화소 전극을 포함할 수 있다. 상기 제6 서브 영역(DR3)은 상기 제5 및 제6 서브 화소 영역(SR5, SR6) 사이에 위치할 수 있다. 상기 제6 서브 영역(DR3)에는 상기 제3 및 제4 서브 화소 전극을 구동하기 위한 구동 소자(예를 들어, 박막 트랜지스터)들이 구비될 수 있다. 따라서, 상기 제6 서브 영역(DR3)에서는 실질적으로 영상이 표시되지 않으므로, 상기 제6 서브 영역(DR3)은 블랙 매트릭스(미도시)로 가려지는 영역일 수 있다.
상기 제5 및 제6 서브 화소 영역(SR5, SR6) 각각의 세로폭은 상기 제2 세로폭(W12)으로 서로 동일하다. 상기 제5 서브 화소 영역(SR5)의 가로폭은 상기 제6 서브 화소 영역(SR6)의 가로폭과 서로 다르며, 예를 들어, 상기 제6 서브 화소 영역(SR6)의 가로폭은 상기 제5 서브 화소 영역(SR5)의 가로폭보다 클 수 있다. 여기서, 상기 제5 서브 화소 영역(SR5)의 가로폭은 상기 제5 서브 화소 전극의 가로폭일 수 있고, 상기 제6 서브 화소 영역(SR6)의 가로폭은 상기 제6 서브 화소 전극의 가로폭일 수 있다.
상기 제1, 제3 및 제5 서브 화소 영역(SR1, SR3, SR5)은 상기 열 방향(D2)으로 순차적으로 배열되고, 서로 동일한 가로폭을 가질 수 있다. 상기 제2, 제4 및 제6 서브 화소 영역(SR2, SR4, SR6)은 상기 열 방향(D2)으로 순차적으로 배열되고, 서로 동일한 가로폭을 가질 수 있다.
상기 제2 서브 영역(DR1)이 상기 제1 및 제2 서브 화소 영역(SR1, SR2)의 세로폭(W11)보다 넓은 세로폭(W13)을 갖는다. 따라서, 상기 제1 화소(PX1)는 평면에서 봤을 때 상기 제2 서브 영역(DR1)이 상기 제1 및 제2 서브 화소 영역(SR1, SR2)보다 외측으로 돌출되어 있는 형상을 갖는다. 상기 제4 서브 영역(DR2)은 상기 제3 및 제4 서브 화소 영역(SR3, SR4)의 세로폭(W11)보다 넓은 세로폭(W14)을 갖는다. 따라서, 상기 제2 화소(PX2) 역시 평면에서 봤을 때 상기 제4 서브 영역(DR2)이 상기 제3 및 제4 서브 화소 영역(SR3, SR4)보다 외측으로 돌출되어 있는 형상을 갖는다.
여기서, 상기 제1 화소(PX1)의 상기 제2 서브 영역(DR1)이 돌출된 방향과 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2)이 돌출된 방향은 서로 반대일 수 있다.
상기 제6 서브 영역(DR3)은 상기 제5 및 제6 서브 화소 영역(SR5, SR6)의 가세폭(W12)보다 작은 세로폭(W15)을 갖는다. 따라서, 상기 제3 화소(PX3)는 평면에서 봤을 때 상기 제6 서브 영역(DR3)이 상기 제5 및 제6 서브 화소 영역(SR5, SR6)보다 상기 제3 화소(PX3)의 내측으로 함몰되어 있는 형상을 갖는다. 특히, 상기 제3 화소(PX3)는 좌우측변이 각각 함몰된 형상을 갖는다. 상기 제3 화소(PX3)의 좌우측 함몰부에는 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2) 및 다음 화소군의 제1 화소(PX1)의 제2 서브 영역(DR1)이 각각 수용될 수 있다. 따라서, 상기 제2 및 제4 서브 영역(DR1, DR2)은 인접하는 화소(예를 들어, 상기 제3 화소(PX3)) 측으로 연장되어 상기 인접 화소의 여유 공간을 쉐어할 수 있다. 즉, 상대적으로 가로폭이 작은 화소의 서브 영역은 상대적으로 가로폭이 큰 화소의 여유 공간으로 연장되어, 화소들끼리 서로 공간을 쉐어할 수 있도록 배치할 수 있다.
이로써, 상기 제2 및 제4 서브 영역(DR1, DR2)의 세로폭이 증가하는 것을 방지할 수 있고, 그 결과 상기 제1 및 제2 화소(PX1, PX2)의 개구율을 향상시킬 수 있다.
도 11에 따르면, 상기 제2 데이터 라인(GL2)은 스트라이프 형태로 상기 행 방향(D1)으로 연장되고, 상기 제1 게이트 라인(GL1)은 상기 제2 게이트 라인(GL2)을 기준으로 상측으로 절곡되며, 상기 제3 게이트 라인(GL3)은 상기 제2 게이트 라인(GL2)을 기준으로 하측으로 절곡된다. 특히, 상기 제1 게이트 라인(GL1)은 상기 제2 서브 영역(DR1)에 인접한 위치에서 상측으로 절곡되어 상기 제2 서브 영역(DR1)의 폭을 확장시킨다. 구체적으로, 상기 제2 서브 영역(DR1)에서 상기 제1 및 제2 게이트 라인(GL1, GL2) 사이의 간격은 제1 및 제2 서브 화소 영역(SR1, SR2)에서 상기 제1 및 제2 게이트 라인(GL1, GL2) 사이의 간격보다 크다. 마찬가지로, 상기 제3 게이트 라인(GL3)은 상기 제4 서브 영역(DR2)에 인접한 위치에서 하측으로 절곡되어 상기 제4 서브 영역(DR2)의 폭을 확장시킨다. 구체적으로, 상기 제4 서브 영역(DR2)에서 상기 제2 및 제3 게이트 라인(GL2, GL3) 사이의 간격은 상기 제3 및 제4 서브 화소 영역(SR3, SR4)에서 상기 제2 및 제3 게이트 라인(GL2, GL4) 사이의 간격은 보다 크다.
도 12는 본 발명의 또 다른 실시예에 따른 표시장치의 화소군을 나타낸 평면도이다. 단, 도 12에서는 다수의 화소군 중 제1 화소군(PG6)을 대표적으로 도시하였으며, 나머지 화소군은 상기 제1 화소군(PG6)과 동일한 구조를 가지므로 별도로 도시하지는 않는다. 또한, 도 12를 참조하여 상기 제1 화소군(PG6)에 대해 구체적으로 설명하고, 중복을 피하기 위하여 나머지 화소군들에 대한 구체적인 설명은 생략하기로 한다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 패널은 제1 화소군(PG6)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함하고, 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 열 방향(D2)으로 순차적으로 배열될 수 있다. 특히, 상기 제1 화소(PX1)는 상기 제1 및 제2 게이트 라인(GL1, GL2) 사이에 위치하여 상기 제1 데이터 라인(DL1)에 연결되고, 상기 제2 화소(PX2)는 상기 제2 및 제3 게이트 라인(GL2, GL3) 사이에 위치하여 상기 제1 데이터 라인(DL1)에 연결되며, 상기 제3 화소(PX3)는 상기 제3 및 제4 게이트 라인(GL3, GL4) 사이에 위치하여 상기 제1 데이터 라인(DL1)에 연결된다. 즉, 동일 열의 화소들은 인접하는 두 개의 데이터 라인 중 어느 하나의 데이터 라인에만 연결되는 비엇갈림 구조로 배치된다.
상기 제1 화소(PX1)는 제1 서브 영역(PR1) 및 제2 서브 영역(DR1)을 포함하고, 상기 제2 화소(PX2)는 제3 서브 영역(PR2) 및 제4 서브 영역(DR2)을 포함하며, 상기 제3 화소(PX3)는 제5 서브 영역(PR3) 및 제6 서브 영역(DR3)을 포함한다.
본 발명의 일 예로, 상기 제1 및 제3 서브 영역(PR1, PR2) 각각은 제1 세로폭(W11)을 갖고, 상기 제5 서브 영역(PR3)은 상기 제1 세로폭(W11)보다 큰 제2 세로폭(W12)을 갖는다. 상기 제2 세로폭(W12)은 대략 상기 제1 세로폭(W11)의 2배일 수 있다.
상기 제2, 제4 및 제6 서브 영역(DR1~DR3)은 상기 열 방향(D2)으로 순차적으로 배열되고, 상기 제2, 제4 및 제6 서브 영역(DR1~DR3) 중 적어도 하나의 구동 영역의 세로폭은 해당 화소 영역의 세로폭과 다르다. 상기 제2, 제4 및 제6 서브 영역(DR1~DR3)은 제3 내지 제5 세로폭(W13, W14, W15)을 각각 가질 수 있다. 상기 제3 및 제4 세로폭(W13, W14)은 상기 제1 세로폭(W11)과 다르고, 상기 제5 세로폭(W15)은 상기 제2 세로폭(W12)과 다를 수 있다. 본 발명의 일 예로, 상기 제3 및 제4 세로폭(W13, W14)은 상기 제1 세로폭(W11)보다 크고, 상기 제5 세로폭(W15)은 상기 제2 세로폭(W12)보다 작을 수 있다. 또한, 상기 제3 내지 제5 세로폭(W13, W14, W15)은 서로 실질적으로 동일한 값을 가질 수 있다. 상기 제2, 제4 및 제6 서브 영역(DR1~DR3)은 서로 동일한 가로폭(W16)을 가질 수 있다.
상기 제1 서브 영역(PR1)은 상기 행 방향(D1)으로 순차적으로 배열되는 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3)을 포함할 수 있다. 상기 제2 서브 영역(DR1)은 상기 제1 서브 화소 영역(SR1_1) 또는 상기 제3 서브 화소 영역(SR1_3)에 인접하여 위치할 수 있다. 상기 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3) 각각의 세로폭은 상기 제1 세로폭(W11)으로 서로 동일하다.
상기 제3 서브 영역(PR2)은 상기 행 방향(D1)으로 순차적으로 배열되는 제4 내지 제6 서브 화소 영역(SR2_1, SR2_2, SR2_3)을 포함할 수 있다. 상기 제4 서브 영역(DR2)은 상기 제4 서브 화소 영역(SR2_1) 또는 상기 제6 서브 화소 영역(SR2_3)에 인접하여 위치할 수 있다. 상기 제4 내지 제6 서브 화소 영역(SR2_1, SR2_2, SR2_3) 각각의 세로폭은 상기 제1 세로폭(W11)으로 서로 동일하다.
상기 제5 서브 영역(PR3)은 상기 행 방향(D1)으로 순차적으로 배열되는 제7 내지 제9 서브 화소 영역(SR3_1, SR3_2, SR3_3)을 포함할 수 있다. 상기 제6 서브 영역(DR3)은 상기 제7 서브 화소 영역(SR3_1) 또는 상기 제9 서브 화소 영역(SR3_3)에 인접하여 위치할 수 있다. 상기 제7 내지 제9 서브 화소 영역(SR3_1, SR3_2, SR3_3) 각각의 세로폭은 상기 제2 세로폭(W12)으로 서로 동일하다.
상기 제2 서브 영역(DR1)이 상기 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3)의 상기 제1 세로폭(W11)보다 넓은 제3 세로폭(W13)을 가지므로, 상기 제1 화소(PX1)는 평면에서 봤을 때 상기 제2 서브 영역(DR1)이 상기 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3)보다 외측으로 돌출되어 있는 형상을 갖는다. 상기 제4 서브 영역(DR2)은 상기 제4 내지 제6 서브 화소 영역(SR2_1, SR2_2, SR2_3)의 상기 제1 세로폭(W11)보다 넓은 제4 세로폭(W14)을 가지므로, 상기 제2 화소(PX2) 역시 평면에서 봤을 때 상기 제4 서브 영역(DR2)이 상기 제4 내지 제6 서브 화소 영역(SR2_1, SR2_2, SR2_3)보다 외측으로 돌출되어 있는 형상을 갖는다.
여기서, 상기 제1 화소(PX1)의 상기 제2 서브 영역(DR1)이 돌출된 방향과 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2)이 돌출된 방향은 서로 반대일 수 있다.
상기 제6 서브 영역(DR3)은 상기 제7 내지 제9 서브 화소 영역(SR3_1, SR3_2, SR3_3)의 상기 제2 세로폭(W12)보다 작은 제5 세로폭(W15)을 가지므로, 상기 제3 화소(PX3)는 평면에서 봤을 때 상기 제6 서브 영역(DR3)이 상기 제7 내지 제9 서브 영역(SR3_1, SR3_2, SR3_3)보다 내측으로 함몰되어 있는 형상을 갖는다. 특히, 상기 제3 화소(PX3)는 상하측변이 각각 함몰된 형상을 갖는다. 상기 제3 화소(PX3)의 상하측 함몰부에는 상기 제2 화소(PX2)의 상기 제4 서브 영역(DR2) 및 다음 화소군의 제1 화소(PX1)의 제2 서브 영역(DR1)이 각각 수용될 수 있다. 따라서, 상기 제1 및 제4 서브 영역(DR1, DR2)은 인접하는 화소(예를 들어, 상기 제3 화소(PX3))의 여유 공간에 배치될 수 있다. 즉, 상대적으로 세로폭이 작은 화소의 서브 영역이 상대적으로 세로폭이 큰 화소의 여유 공간을 쉐어할 수 있도록 배치한다.
이로써, 상기 제2 및 제4 서브 영역(DR1, DR2)의 가로폭이 증가하는 것을 방지할 수 있고, 그 결과 상기 제1 및 제2 화소(PX1, PX2)의 개구율을 향상시킬 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 패널의 제1 화소군을 나타낸 평면도이다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 패널의 제1 화소군(PG7)은 상기 열 방향(D2)으로 순차적으로 배열된 제1 내지 제3 화소(PX1~PX3)를 포함한다. 특히, 상기 제1 화소(PX1)는 상기 제1 및 제2 게이트 라인(GL1, GL2) 사이에 위치하여 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제2 화소(PX2)는 상기 제2 및 제3 게이트 라인(GL2, GL3) 사이에 위치하여 상기 제1 데이터 라인(DL1)에 연결되며, 상기 제3 화소(PX3)는 상기 제3 및 제4 게이트 라인(GL3, GL4) 사이에 위치하여 상기 제2 데이터 라인(DL2)에 연결된다. 즉, 동일 열의 화소들은 인접하는 두 개의 데이터 라인에 적어도 하나의 행 단위로 번갈아 연결되는 엇갈림 구조로 배치된다.
상기 제1 화소(PX1)에서, 상기 제2 서브 영역(DR1)은 상기 제3 서브 영역(SR1_3)에 인접하게 위치하여 상기 제2 데이터 라인(DL2)에 연결될 수 있다.
상기 제2 서브 영역(DR1)은 상기 제1 내지 제3 서브 화소 영역(SR1_1, SR1_2, SR1_3)의 세로폭(W11)보다 넓은 세로폭(W13)을 가지므로, 상기 제1 화소(PX1)는 평면에서 봤을 때 상기 제2 서브 영역(DR1)이 상기 제3 서브 화소 영역(SR1_3)보다 외측으로 돌출되어 있는 형상을 갖는다. 특히, 상기 제2 서브 영역(DR1)은 상기 제3 서브 화소 영역(SR1_3)보다 상기 열 방향(D2)으로 돌출된 형상을 가질 수 있다.
상기 제2 화소(PX2)에서 상기 제4 서브 영역(DR2)은 상기 제4 서브 화소 영역(SR2_1)에 인접하게 위치하여 상기 제1 데이터 라인(DL1)에 연결될 수 있다. 상기 제4 서브 영역(DR2)은 상기 제4 내지 제6 서브 화소 영역(SR2_1, SR2_2, SR2_3)의 세로폭(W11)보다 넓은 세로폭(W14)을 가지므로, 상기 제2 화소(PX2)는 평면에서 봤을 때 상기 제4 서브 영역(DR2)이 상기 제4 서브 화소 영역(SR2_1)보다 외측으로 돌출되어 있는 형상을 갖는다. 특히, 상기 제4 서브 영역(DR2)은 상기 제4 서브 화소 영역(SR2_1)보다 상기 열 방향(D2)으로 돌출된 형상을 가질 수 있다.
상기 제3 화소(PX3)에서, 상기 제6 서브 영역(DR3)은 상기 제9 서브 화소 영역(SR3_3)에 인접하게 위치하여 제2 데이터 라인(DL2)에 연결될 수 있다. 상기 제6 서브 영역(DR2)은 상기 제7 내지 제9 서브 화소 영역(SR3_1, SR3_2, SR3_3)의 세로폭(w12)보다 작은 세로폭(w15)을 가지므로, 상기 제3 화소(PX3)는 평면에서 봤을 때 상기 제6 서브 영역(DR3)이 상기 제9 서브 화소 영역(SR3_3)보다 내측으로 함몰된 형상을 갖는다.
따라서, 다수의 화소들(PX1~PX3)이 상기 열 방향(D2)으로 배열되어 형성되는 하나의 화소열 내에서 상기 화소들(PX1~PX3)의 상기 제2, 제4 및 제6 서브 영역들(DR1~DR3)은 지그재그 형태로 배치될 수 있다.
도 14는 도 13에 도시된 제1 화소군의 레이아웃이다.
도 14를 참조하면, 상기 제1 화소군(PG7)은 상기 제1 내지 제3 화소(PX1~PX3)를 포함할 수 있다. 상기 제1 내지 제3 화소(PX1~PX3)는 열 방향(D2)으로 배열될 수 있다. 상기 표시 장치는 상기 제1 화소군(PG7)에 연결된 제1 내지 제3 게이트 라인(GL1, GL2, GL3), 제1 및 제2 데이터 라인(DL1, DL2)을 더 포함한다. 상기 제1 내지 제3 게이트 라인(GL1~GL3)은 상기 행 방향(D1)으로 연장하고, 상기 제1 및 제2 데이터 라인(DL1, DL2)은 열 방향(D2)으로 연장한다. 상기 표시 장치는 상기 제1 내지 제2 데이터 라인(DL1, DL2) 사이에 구비되어 상기 제1 화소군(PG7)에 연결된 전압 라인(RL)을 더 포함한다.
상기 제1 화소(PX1)는 상기 제1 내지 제3 서브 화소 영역(SR1_1~SR1_3)에 각각 구비되는 제1 내지 제3 서브 화소 전극(PE1_1, PE1_2, PE1_3)을 포함하고, 상기 제1 및 제3 서브 화소 전극(PE1_1, PE1_3)은 제1 연결 전극(ME1)에 의해서 전기적으로 연결된다. 상기 제2 서브 영역(DR1)은 상기 제3 서브 화소 전극(PE1_3)과 상기 제2 데이터 라인(DL2) 사이에 구비된다.
상기 제2 화소(PX2)는 제4 내지 제6 서브 화소 영역(SR2_1~SR2_3)에 각각 구비되는 제4 내지 제6 서브 화소 전극(PE2_1, PE2_2, PE2_3)을 포함하고, 상기 제4 및 제6 서브 화소 전극(PE2_1, PE2_3)은 제2 연결 전극(ME2)에 의해서 전기적으로 연결된다. 상기 제4 서브 영역(DR2)은 상기 제1 서브 화소 전극(PE2_1)과 상기 제1 데이터 라인(DL1) 사이에 구비된다.
상기 제3 화소(PX3)는 상기 제7 내지 제9 서브 화소 영역(SR3_1~SR3_3)에 각각 구비되는 제7 내지 제9 서브 화소 전극(PE3_1, PE3_2, PE3_3)을 포함하고, 상기 제7 및 제9 서브 화소 전극(PE3_1, PE3_3)은 제3 연결 전극(ME3)에 의해서 전기적으로 연결된다. 상기 제6 서브 영역(DR3)은 상기 제9 서브 화소 전극(PE3_3)과 상기 제2 데이터 라인(DL2) 사이에 구비된다.
상기 제1 게이트 라인(GL1)은 상기 제1 및 제2 화소(PX1, PX2) 사이에 구비되고, 상기 제2 게이트 라인(GL2)은 상기 제2 및 제3 화소(PX2, PX3) 사이에 구비되며, 상기 제3 게이트 라인(GL3)은 제3 화소(PX3) 및 인접하는 화소군(미도시)의 제1 화소 사이에 구비된다.
상기 제2 서브 영역(DR1)에는 상기 제1 게이트 라인(GL1)으로부터 연장된 제1 게이트 전극부(GP1)가 구비되고, 상기 제4 서브 영역(DR2)에는 상기 제2 게이트 라인(GL2)으로부터 연장된 제2 게이트 전극부(GP2)가 구비되며, 상기 제6 서브 영역(DR3)에는 상기 제3 게이트 라인(GL3)으로부터 연장된 제3 게이트 전극부(GP3)가 구비된다.
상기 제1 게이트 전극부(GP1)는 상기 제1 화소(PX1)의 상기 제1 및 제2 트랜지스터(TR1_1, TR1_2)의 상기 제1 및 제2 게이트 전극으로 이용되는 부분이다. 상기 제1 게이트 라인(GL1)의 일부분은 상기 제1 화소(PX1)의 상기 제3 트랜지스터(TR1_3)의 상기 제3 게이트 전극(GE3)으로 이용된다.
상기 제2 서브 영역(DR1)에는 상기 제2 데이터 라인(DL2)으로부터 분기된 제1 소스 전극부(SP1)가 구비된다. 상기 제1 소스 전극부(SP1)는 상기 제1 화소(PX1)의 상기 제1 및 제2 트랜지스터(TR1_1, TR1_2)의 상기 제1 및 제2 소스 전극으로 이용되는 부분이다. 상기 제1 소스 전극부(SP1)는 상기 제1 게이트 전극부(GP1) 상에 위치한다. 상기 제1 트랜지스터(TR1_1)의 상기 제1 드레인 전극은 상기 제1 게이트 전극부(GP1) 상에서 상기 제1 소스 전극부(SP1)와 이격되도록 배치되고, 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극은 상기 제1 게이트 전극부(GP1) 상에서 상기 제1 소스 전극부(SP1)와 이격되도록 배치된다.
상기 제1 트랜지스터(TR1_1)의 상기 제1 드레인 전극은 제1 콘택부(CT1)를 통해 브릿지 전극(BE1)과 전기적으로 접속된다. 상기 브릿지 전극(BE1)은 상기 제1 콘택부(CT1)에서 상기 제1 드레인 전극과 중첩하고, 상기 제1 게이트 라인(GL1)을 따라 연장한다. 상기 브릿지 전극(BE1)은 상기 제2 서브 화소 영역(SR1_2)에서 확장되어 상기 제2 서브 화소 전극(PE1_2)과 중첩하는 확장부(EP1)를 구비한다. 상기 브릿지 전극(BE1)과 상기 제2 서브 화소 전극(PE1_2)은 상기 확장부(EP1)에서 전기적으로 콘택될 수 있다.
상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극은 제2 콘택부(CT2)를 통해 상기 제3 서브 화소 전극(PE1_3)과 전기적으로 접속된다. 상기 제3 서브 화소 전극(PE1_3)은 상기 제1 연결 전극(ME1)을 통해 상기 제1 서브 화소 전극(PE1_1)과 전기적으로 연결되므로, 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극으로부터 출력된 신호는 상기 제3 서브 화소 전극(PE1_3) 및 상기 제1 연결 전극(ME1)을 경유하여 상기 제1 서브 화소 전극(PE1_1)으로 인가될 수 있다. 상기 제1 및 제2 콘택부(CT1, CT2)는 상기 제2 서브 영역(DR1) 내에 위치한다.
상기 제3 트랜지스터(TR1_3)의 상기 제3 게이트 전극(GE3) 상에는 상기 제3 트랜지스터(TR1_3)의 제3 소스 전극 및 제3 드레인 전극이 구비된다. 상기 제3 트랜지스터(TR1_3)의 상기 제3 드레인 전극은 상기 제2 트랜지스터(TR1_2)의 상기 제2 드레인 전극으로부터 연장된 구조를 갖는다. 상기 제3 트랜지스터(TR1_3)의 상기 제3 소스 전극은 상기 전압 라인(RL)으로부터 분기되고, 상기 제3 게이트 전극(GE3) 상에서 상기 제3 트랜지스터(TR1_3)의 상기 제3 드레인 전극과 이격되게 배치된다.
상기 제4 및 제6 서브 영역(DR2, DR3)은 상기 제2 서브 영역(DR1)과 형성되는 위치만 다를 뿐 그 내부의 소자 배치 구조는 거의 유사하므로, 상기 제4 및 제6 서브 영역(DR2, DR3)의 레이아웃에 대한 구체적인 설명은 생략한다.
상기 전압 라인(RL)은 상기 제1 및 제2 서브 화소 영역(SR1_1, SR1_2) 사이의 경계부 및 상기 제2 및 제3 서브 화소 영역(SR1_2, SR1_3) 사이의 경계부를 통과하도록 상기 열 방향(D2)으로 연장된다. 상기 전압 라인(RL)은 상기 제1 및 제2 화소(PX1, PX2)의 경계부에서 상기 제2 서브 영역(DR1) 측으로 연장하는 제1 가지 전압 라인(BRL1), 상기 제2 및 제3 화소(PX2, PX3)의 경계부에서 상기 제4 서브 영역(DR2) 측으로 연장하는 제2 가지 전압 라인(BRL2), 및 상기 제3 화소(PX3) 및 그에 열 방향(D2)으로 인접하는 화소의 경계부에서 상기 제6 서브 영역(DR3) 측으로 연장하는 제3 가지 전압 라인(BRL3)을 포함한다.
상기 제1 가지 전압 라인(BRL1)은 상기 제2 서브 영역(DR1) 측으로 분기되어 상기 제1 화소(PX1)의 상기 제3 트랜지스터(TR1_3)의 제3 소스 전극(SE3)과 전기적으로 연결된다. 상기 제2 가지 전압 라인(BRL2)은 상기 제4 서브 영역(DR2) 측으로 분기되어 상기 제2 화소(PX2)의 상기 제3 트랜지스터(TR2_3)의 상기 제3 소스 전극(SE3)과 전기적으로 연결된다. 상기 제3 가지 전압 라인(BRL3)은 상기 제6 서브 영역(DR3) 측으로 분기되어 상기 제3 화소(PX3)의 상기 제3 트랜지스터(TR3_3)의 상기 제3 소스 전극(SE3)과 전기적으로 연결된다.
상기 제1 및 제2 데이터 라인(DL1, DL2) 각각은 지그재그 형태로 절곡된 구조를 가질 수 있다.
도 15는 본 발명의 다른 실시예에 따른 표시 패널의 제1 및 제2 도트를 나타낸 평면도이다.
도 15를 참조하면, 본 발명의 다른 실시예에 따른 표시 패널은 제1 및 제2 도트(DOT1, DOT2)를 포함한다. 상기 제1 도트(DOT1)는 제1 내지 제3 화소(PX1, PX2, PX3)를 포함하고, 상기 제2 도트(DOT2)는 제4 내지 제6 화소(PX4, PX5, PX6)를 포함한다. 상기 제1 및 제2 도트(DOT1, DOT2)는 행 방향(D1) 및 열 방향(D2)으로 교번적으로 배치된다.
상기 제1 도트(DOT1) 내에서 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 행 방향(D1)으로 순차적으로 배열되고, 상기 제1 내지 제3 화소(PX1, PX2, PX3)들 중 적어도 하나는 나머지 화소들보다 큰 사이즈을 가질 수 있다. 본 발명의 일 예로, 상기 제1 화소(PX1)는 제1 색, 예를 들어 적색(R)을 표시하고, 상기 제2 화소(PX2)는 제2 색, 예를 들어 녹색(G)을 표시하며, 상기 제3 화소(PX3)는 제3 색, 예를 들어 청색(B)을 표시한다. 본 발명의 일 예로, 도 15에서는 청색를 표시하는 상기 제3 화소(PX3)가 상기 제1 및 제2 화소(PX1, PX2)보다 큰 사이즈를 갖는 구조를 도시하였으나, 이에 제한되지 않는다.
상기 제2 도트(DOT2) 내에서 상기 제4 내지 제6 화소(PX4, PX5, PX6)는 상기 행 방향(D1)으로 순차적으로 배열되고, 상기 제4 내지 제6 화소(PX4, PX5, PX6)들 중 적어도 하나는 나머지 화소들보다 큰 사이즈을 가질 수 있다. 본 발명의 일 예로, 상기 제4 화소(PX4)는 제4 색, 예를 들어 적색(R)을 표시하고, 상기 제5 화소(PX5)는 제5 색, 예를 들어 녹색(G)을 표시하며, 상기 제6 화소(PX6)는 제6 색, 예를 들어 백색(W)을 표시한다. 본 발명의 일 예로, 도 15에서는 백색(W)를 표시하는 상기 제6 화소(PX6)가 상기 제4 및 제5 화소(PX1, PX2)보다 큰 사이즈를 갖는 구조를 도시하였으나, 이에 한정되지 않는다.
상기 제1 및 제2 도트(DOT1, DOT2)는 표시하는 컬러만 다를 수 있을 뿐, 실질적으로 동일한 화소 구조를 갖는다. 따라서, 상기 제1 및 제2 도트(DOT1, DOT2)에 대한 화소 구조는 도 2 내지 도 6에 기술된 설명과 중복되므로, 상기 제1 및 제2 도트(DOT1, DOT2)에 대한 구체적인 설명은 생략하기로 한다.
도 16은 본 발명의 다른 실시예에 따른 표시 패널의 제1 및 제2 도트를 나타낸 평면도이다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 표시 패널은 제1 및 제2 도트(DOT1, DOT2)를 포함한다. 상기 제1 도트(DOT1)는 제1 내지 제3 화소(PX1, PX2, PX3)를 포함하고, 상기 제2 도트(DOT2)는 제4 내지 제6 화소(PX4, PX5, PX6)를 포함한다. 상기 제1 및 제2 도트(DOT1, DOT2)는 상기 행 방향(D1) 및 상기 열 방향(D2)으로 교번적으로 배치된다.
상기 제1 도트(DOT1) 내에서 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 열 방향(D2)으로 순차적으로 배열되고, 상기 제1 내지 제3 화소(PX1, PX2, PX3)들 중 적어도 하나는 나머지 화소들보다 큰 사이즈을 가질 수 있다. 본 발명의 일 예로, 상기 제1 화소(PX1)는 제1 색, 예를 들어 적색(R)을 표시하고, 상기 제2 화소(PX2)는 제2 색, 예를 들어 녹색(G)을 표시하며, 상기 제3 화소(PX3)는 제3 색, 예를 들어 청색(B)을 표시한다. 본 발명의 일 예로, 도 16에서는 청색를 표시하는 상기 제3 화소(PX3)가 상기 제1 및 제2 화소(PX1, PX2)보다 큰 사이즈를 갖는다.
상기 제2 도트(DOT2) 내에서 상기 제4 내지 제6 화소(PX4, PX5, PX6)는 상기 열 방향(D2)으로 순차적으로 배열되고, 상기 제4 내지 제6 화소(PX4, PX5, PX6)들 중 적어도 하나는 나머지 화소들보다 큰 사이즈을 가질 수 있다. 본 발명의 일 예로, 상기 제4 화소(PX4)는 제4 색, 예를 들어 적색(R)을 표시하고, 상기 제5 화소(PX5)는 제5 색, 예를 들어 녹색(G)을 표시하며, 상기 제6 화소(PX6)는 제6 색, 예를 들어 백색(W)을 표시한다. 본 발명의 일 예로, 도 16에서는 백색(W)를 표시하는 상기 제6 화소(PX6)가 상기 제4 및 제5 화소(PX4, PX5)보다 큰 사이즈를 갖는다.
상기 제1 및 제2 도트(DOT1, DOT2)는 표시하는 컬러만 다를 수 있을 뿐, 실질적으로 동일한 화소 구조를 갖는다. 따라서, 상기 제1 및 제2 도트(DOT1, DOT2)에 대한 화소 구조는 도 13 및 도 14에 기술된 설명과 중복되므로, 상기 제1 및 제2 도트(DOT1, DOT2)에 대한 구체적인 설명은 생략하기로 한다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
PG1~PG6 : 제1 화소군 PR1~PR3 : 제1, 제3 및 제5 서브영역
SR1~SR6 : 제1 내지 제6 서브 화소 영역
DR1~DR3 : 제2, 제4 및 제6 서브 영역 PX1~PX3 : 제1 내지 제3 화소
PX1_1 : 제1 서브 화소 PX1_2: 제2 서브 화소
DL1~DL4 : 제1 내지 제4 데이터 라인
GL1, GL2 : 제1 및 제2 게이트 라인
RL1~RL3 : 제1 내지 제3 전압 라인
RL : 전압 라인 DOT1, DOT2 : 제1 및 제2 도트

Claims (32)

  1. 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 화소;
    제3 서브 영역 및 제4 서브 영역을 포함하는 제2 화소; 및
    제5 서브 영역 및 제6 서브 영역을 포함하는 제3 화소를 포함하고,
    상기 제1 내지 제3 화소는 제1 방향으로 순차적으로 배열되고, 상기 제1, 제3 및 제5 서브 영역 중 적어도 두 개의 서브 영역은 상기 제1 방향으로 서로 다른 폭을 가지며,
    상기 제2, 제4 및 제6 서브 영역은 상기 제1 방향으로 순차적으로 배열되고, 상기 제2, 제4 및 제6 서브 영역 중 적어도 하나의 서브 영역은 인접 화소 측으로 확장되어 해당 화소의 다른 서브 영역의 폭보다 큰 폭을 갖고,
    상기 제1 서브 영역은 상기 제2 서브 영역에 의해 분리된 제1 및 제2 서브 화소 영역을 포함하고, 상기 제3 서브 영역은 상기 제4 서브 영역에 의해 분리된 제3 및 제4 서브 화소 영역을 포함하며, 상기 제5 서브 영역은 상기 제6 서브 영역에 의해 분리된 제5 및 제6 서브 화소 영역을 포함하고,
    상기 제2 서브 영역에는 상기 제1 및 제2 서브 화소 영역에 각각 배치된 제1 및 제2 서브 화소 전극을 구동하기 위한 제1 구동 소자가 배치되고, 상기 제4 서브 영역에는 상기 제3 및 제4 서브 화소 영역에 각각 배치된 제3 및 제4 서브 화소 전극을 구동하기 위한 제2 구동 소자가 배치되며, 상기 제6 서브 영역에는 상기 제5 및 제6 서브 화소 영역에 각각 배치된 제5 및 제6 서브 화소 전극을 구동하기 위한 제3 구동 소자가 배치되고,
    상기 제1 및 제3 서브 영역은 상기 제1 방향으로 제1 폭을 갖고, 상기 제5 서브 영역은 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며,
    상기 제2 및 제4 서브 영역은 상기 제1 방향으로 각각 제3 및 제4 폭을 가지며, 상기 제3 및 제4 폭은 상기 제1 폭보다 크고,
    상기 제6 서브 영역은 상기 제1 방향으로 제5 폭을 가지며, 상기 제5 폭은 상기 제2 폭보다 작은 것을 특징으로 하는 표시장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 방향으로 순차적으로 배열된 제1 내지 제3 데이터 라인을 더 포함하고,
    상기 제1 화소는 상기 제1 및 제2 데이터 라인 사이에 위치하여 상기 제1 및 제2 데이터 라인 중 어느 하나에 연결되고, 상기 제2 화소는 상기 제2 및 제3 데이터 라인 사이에 위치하여 상기 제2 및 제3 데이터 라인 중 어느 하나에 연결되며, 상기 제3 화소는 상기 제3 및 제4 데이터 라인 사이에 위치하여 상기 제3 및 제4 데이터 라인 중 어느 하나에 연결되는 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서, 상기 제1 내지 제6 서브 영역들 각각의 상기 제1 방향으로의 폭은 해당 화소의 일측에 구비된 데이터 라인의 상기 제1 방향 폭의 중심과 다른 일측에 구비된 데이터 라인의 상기 제1 방향 폭의 중심 사이의 거리로 정의되는 것을 특징으로 하는 표시장치.
  5. 제1항에 있어서, 상기 제1 내지 제3 화소들 중 폭이 가장 큰 화소는 적어도 일측변이 함몰된 함몰부를 갖고,
    상기 제2, 제4 및 제6 서브 영역 중 적어도 하나는 상기 함몰부 측으로 확장되는 것을 특징으로 하는 표시장치.

  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 제2 폭은 상기 제1 폭의 2배인 것을 특징으로 하는 표시장치.
  9. 제1항에 있어서, 상기 제3 내지 제5 폭은 동일한 것을 특징으로 하는 표시장치.
  10. 제1항에 있어서, 상기 제2, 제4 및 제6 서브 영역은 상기 제1 방향과 교차하는 제2 방향으로 동일한 폭을 갖는 것을 특징으로 하는 표시장치.
  11. 제1항에 있어서, 상기 제1 내지 제3 화소는 각각 제1 내지 제3 색을 표시하고,
    상기 제1 내지 제3 색 각각은 적색, 녹색 및 청색 중 하나인 것을 특징으로 하는 표시장치.
  12. 제1항에 있어서, 상기 제1 내지 제3 화소 각각은,
    제1 화소 전압을 충전하는 제1 서브 화소; 및
    상기 제1 화소 전압과 다른 레벨의 제2 화소 전압을 충전하는 제2 서브 화소를 포함하는 것을 특징으로 하는 표시장치.

  13. 삭제
  14. 삭제
  15. 삭제
  16. 제12항에 있어서, 상기 제1, 제3 및 제5 서브 화소 영역은 상기 제1 방향으로 순차적으로 배열되고, 상기 제2, 제4 및 제6 서브 화소 영역은 상기 제1 방향으로 순차적으로 배열되는 표시장치.
  17. 제1항에 있어서, 상기 제1 방향으로 연장하는 제1 게이트 라인; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 제1 내지 제3 화소에 각각 연결된 제1 내지 제3 데이터 라인을 더 포함하는 것을 특징으로 하는 표시장치.
  18. 제17항에 있어서, 상기 제2 방향으로 연장하고, 상기 제1 및 제2 데이터 라인 사이에 구비되어 상기 제1 화소에 연결된 제1 전압 라인;
    상기 제2 방향으로 연장하고, 상기 제2 및 제3 데이터 라인 사이에 구비되어 상기 제2 화소에 연결된 제2 전압 라인; 및
    상기 제2 방향으로 연장하고, 상기 제3 데이터 라인 및 제4 데이터 라인 사이에 구비되어 상기 제3 화소에 연결된 제3 전압 라인을 더 포함하는 것을 특징으로 하는 표시장치.
  19. 제18항에 있어서, 상기 제1 전압 라인은 상기 제1 및 제2 서브 화소 영역에서 상기 제1 및 제2 데이터 라인 사이의 간격의 1/2 지점에 위치하고, 상기 제2 서브 영역에서 상기 제1 데이터 라인보다 상기 제2 데이터 라인에 인접하여 배치되며,
    상기 제2 전압 라인은 상기 제3 및 제4 서브 화소 영역에서 상기 제2 및 제3 데이터 라인 사이의 간격의 1/2 지점에 위치하고, 상기 제4 서브 영역에서 상기 제2 데이터 라인보다 상기 제3 데이터 라인에 인접하여 배치되며,
    상기 제3 전압 라인은 상기 제5 및 제6 서브 화소 영역에서 상기 제3 및 제4 데이터 라인 사이의 간격의 1/2 지점에 위치하고, 상기 제6 서브 영역에서 상기 제3 데이터 라인보다 다음 데이터 라인에 인접하여 배치되는 것을 특징으로 하는 표시장치.
  20. 제19항에 있어서, 상기 제1 데이터 라인 및 상기 제1 전압 라인은 상기 제2 서브 영역에서 서로 반대 방향으로 절곡되고,
    상기 제2 전압 라인 및 상기 제3 데이터 라인은 서로 동일한 방향으로 절곡되며,
    상기 다음 데이터 라인 및 상기 제3 전압 라인은 서로 반대 방향으로 절곡된 것을 특징으로 하는 표시장치.
  21. 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 화소;
    제3 서브 영역 및 제4 서브 영역을 포함하는 제2 화소; 및
    제5 서브 영역 및 제6 서브 영역을 포함하는 제3 화소를 포함하고,
    상기 제1 내지 제3 화소는 제1 방향으로 순차적으로 배열되고, 상기 제1, 제3 및 제5 서브 영역 중 적어도 두 개의 서브 영역은 상기 제1 방향으로 서로 다른 폭을 가지며,
    상기 제2, 제4 및 제6 서브 영역은 상기 제1 방향으로 순차적으로 배열되고, 상기 제2, 제4 및 제6 서브 영역 중 적어도 하나의 서브 영역은 인접 화소 측으로 확장되어 해당 화소의 다른 서브 영역의 폭보다 큰 폭을 갖고,
    상기 제1 서브 영역은 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배열된 제1 내지 제3 서브 화소 영역을 포함하고, 상기 제3 서브 영역은 상기 제2 방향으로 순차적으로 배열된 제4 내지 제6 서브 화소 영역을 포함하며, 상기 제5 서브 영역은 상기 제2 방향으로 순차적으로 배열된 제7 내지 제9 서브 화소 영역을 포함하고,
    상기 제2, 제5 및 제8 서브 화소 영역 각각에는 제1 서브 화소 전극이 구비되고, 상기 제1 및 제3, 제4 및 제6, 제7 및 제9 서브 화소 영역 각각에는 제2 서브 화소 전극이 구비되며, 상기 제2, 제4 및 제6 서브 영역 각각에는 제1 및 제2 서브 화소 전극을 구동하기 위한 구동 소자가 배치되고,
    상기 제1 및 제3 서브 영역은 상기 제1 방향으로 제1 폭을 갖고, 상기 제5 서브 영역은 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며,
    상기 제2 및 제4 서브 영역은 상기 제1 방향으로 각각 제3 및 제4 폭을 가지며, 상기 제3 및 제4 폭은 상기 제1 폭보다 크고,
    상기 제6 서브 영역은 상기 제1 방향으로 제5 폭을 가지며, 상기 제5 폭은 상기 제2 폭보다 작은 것을 특징으로 하는 표시장치.
  22. 삭제
  23. 제21항에 있어서, 상기 제2 서브 영역은 상기 제1 및 제3 서브 화소 영역 중 하나에 인접하여 위치하고, 상기 제4 서브 영역은 상기 제4 및 제6 서브 화소 영역 중 하나에 인접하여 위치하며, 상기 제6 서브 영역은 상기 제7 및 제9 서브 화소 영역 중 하나에 인접하여 위치하는 것을 특징으로 하는 표시장치.
  24. 제23항에 있어서, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 및 제2 데이터 라인; 및
    상기 제1 방향으로 연장하고, 상기 제1 내지 제3 화소에 각각 연결된 제1 내지 제3 게이트 라인을 더 포함하는 것을 특징으로 하는 표시장치.
  25. 제24항에 있어서, 상기 제1 내지 제3 화소는 상기 제1 및 제2 데이터 라인 중 어느 하나의 데이터 라인에만 연결되는 것을 특징으로 하는 표시장치.
  26. 제24항에 있어서, 상기 제1 및 제3 화소는 상기 제2 데이터 라인에 연결되고, 상기 제2 화소는 상기 제1 데이터 라인에 연결되며,
    상기 제2 서브 영역은 상기 제3 서브 화소 영역과 상기 제2 데이터 라인 사이에 위치하고, 상기 제4 서브 영역은 상기 제4 서브 화소 영역과 상기 제1 데이터 라인 사이에 위치하며, 상기 제6 서브 영역은 상기 제9 서브 화소 영역과 상기 제2 데이터 라인 사이에 위치하는 것을 특징으로 하는 표시장치.
  27. 제26항에 있어서, 상기 제1 및 제2 데이터 라인 각각은 지그 재그 형상으로 절곡된 구조를 갖는 것을 특징으로 하는 표시장치.
  28. 제24항에 있어서, 상기 제1 및 제2 데이터 라인 사이에 구비되어 상기 제1 방향으로 연장하고, 상기 제1 내지 제3 화소에 연결된 전압 라인을 더 포함하는 것을 특징으로 하는 표시장치.

  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
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