KR20160119398A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 측면에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 제1 방향으로 연장된 복수의 게이트 라인, 상기 게이트 라인들에 연결된 기생 용량 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 게이트 라인들과 교차하는 복수의 데이터 라인, 각각이 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 제1 내지 제3 트랜지스터, 및 상기 제1 방향으로 순차적으로 배열된 제1 내지 제3 화소 영역에 제공되며 상기 제1 내지 제3 트랜지스터에 각각 연결된 제1 내지 제3 화소를 포함한다. 상기 제1 내지 제3 트랜지스터는 각각, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며, 상기 제1 내지 제3 트랜지스터의 드레인 전극들 중 적어도 두 개의 드레인 전극은 평면상에서 볼 때 상기 기생 용량 전극과 서로 다른 면적으로 중첩된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 표시 장치에 관한 것으로, 특히, 표시 품질이 개선된 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 투명 전극이 형성된 상부 및 하부 기판 사이에 액정을 주입하고, 상부 및 하부 기판 외부에 상부 및 하부 편광판을 위치시켜, 상부 및 하부 기판 사이에서 액정의 배열을 변경함에 따라 광의 투과율을 조절하는 방식으로 구동된다.
또한, 상기 표시 장치는 컬러화면을 구현하기 위해서 적색(Red), 녹색(green), 청(Blue) 삼원색 등으로 구성된 컬러필터를 필요로 한다. 그러나, 적색, 녹색, 및 청색 화소 각각의 투과율에 따라서 표시 장치의 색좌표가 달라질 수 있다. 따라서, 원하는 색좌표를 얻기 위하여 표시 장치에서 화소 단위로 형성되는 적, 녹, 청 컬러필터 또는 화소 전극의 면적을 원하는 면적비에 따라 제작할 수 있다.
본 발명의 목적은 다양한 면적을 갖되 화소별로 균일한 표시 품질을 갖는 화소들을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 측면에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 제1 방향으로 연장된 복수의 게이트 라인, 상기 게이트 라인들에 연결된 기생 용량 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 게이트 라인들과 교차하는 복수의 데이터 라인, 각각이 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 제1 내지 제3 트랜지스터, 및 상기 제1 방향으로 순차적으로 배열된 제1 내지 제3 화소 영역에 제공되며 상기 제1 내지 제3 트랜지스터에 각각 연결된 제1 내지 제3 화소를 포함한다. 상기 제1 내지 제3 트랜지스터는 각각, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며, 상기 제1 내지 제3 트랜지스터의 드레인 전극들 중 적어도 두 개의 드레인 전극은 평면상에서 볼 때 상기 기생 용량 전극과 서로 다른 면적으로 중첩된다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 화소 영역 중 적어도 두 개의 화소 영역은 서로 다른 면적을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인들은 상기 제1 방향으로 순차적으로 배열된 제1 내지 제4 데이터 라인을 포함하고, 상기 제1 화소 영역은 상기 제1 및 제2 데이터 라인 사이에 상기 제1 방향을 따라 제1 폭으로 제공되고, 상기 제2 화소 영역은 상기 제2 및 제3 데이터 라인 사이에 상기 제1 방향을 따라 제2 폭으로 제공되며, 상기 제3 화소 영역은 상기 제3 및 제4 데이터 라인 사이에 상기 제1 방향을 따라 제3 폭으로 제공되며, 상기 제1 내지 제3 폭 중 하나는 나머지 두 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터의 드레인 전극과 상기 기생 용량 전극과의 중첩 면적을 제1 면적, 상기 제2 트랜지스터의 드레인 전극과 상기 기생 용량 전극과의 중첩 면적을 제2 면적, 상기 제3 트랜지스터의 드레인 전극과 상기 기생 용량 전극과의 중첩 면적을 제3 면적이라고 할 때, 상기 제1 내지 제3 면적 중 하나의 면적은 나머지 두 개의 면적보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 화소는 각각 제1 내지 제3 색 중 하나를 표시하고 상기 제1 내지 제3 색은 서로 다른 색일 수 있으며, 상기 제1 내지 제3 색 각각은 적색, 녹색 및 청색 중 하나일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 화소 각각은 상기 제1 내지 제3 트랜지스터의 상기 드레인 전극들 각각에 연결된 제1 내지 제3 화소 전극, 상기 제1 내지 제3 화소 전극들과 이격되어 전계를 형성하는 공통 전극, 및 상기 전계에 의해 구동되는 액정층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 베이스 기판에 대향하는 제2 베이스 기판을 더 포함할 수 있다. 여기서, 상기 제1 내지 제3 화소 전극들은 상기 제1 베이스 기판 상에 제공되고, 상기 공통 전극은 상기 제2 베이스 기판 상에 제공되며, 상기 액정층은 상기 제1 및 제2 베이스 기판 사이에 제공될 수 있으며, 다른 실시예에서는 상기 제1 내지 제3 화소 전극들 및 상기 공통 전극은 상기 제1 베이스 기판 상에 제공되고, 상기 액정층은 상기 제1 및 제2 베이스 기판 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 각각이 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 제4 내지 제6 트랜지스터, 및 상기 제1 방향으로 순차적으로 배열된 제4 내지 제6 화소 영역에 제공되며 상기 제4 내지 제6 트랜지스터에 각각 연결된 제4 내지 제6 화소를 더 포함할 수 있으며, 상기 제4 내지 제6 트랜지스터는 각각, 상기 게이트 라인에 연결된 게이트 전극, 상기 게이트 라인에 연결된 기생 용량 전극, 상기 데이터 라인에 연결된 소스 전극, 및 상기 소스 전극과 이격된 드레인 전극을 포함하고, 상기 제4 내지 제6 트랜지스터의 드레인 전극들 중 적어도 두 개의 드레인 전극은 평면상에서 볼 때 상기 기생 용량 전극과 서로 다른 면적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 화소는 각각 적색, 녹색 및 청색 중 하나를 표시할 수 있으며, 상기 제4 내지 제6 화소는 각각 적색, 녹색 및 백색 중 하나를 표시할 수 있다.
본 발명에 따르면, 게이트 전극과 드레인 전극 사이의 기생 용량을 조절함으로써 각 화소의 킥백 전압의 편차를 감소시키며, 이에 따라 영상의 품질이 개선된다.
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 블럭도이다.
도 2은 도 1에 도시된 표시 패널을 나타낸 평면도이다.
도 3은 도 2의 I-I'선에 따른 단면도이다.
도 4a 및 도 4b는 도 2에 도시된 제1 트랜지스터와 제3 트랜지스터를 각각 개략적으로 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 화소군을 도시한 평면도이다.
도 6은 도 5의 II-II'선에 따른 단면도이다.
도 7은 본 발명의 일 실시예에 있어서, 두 개의 화소군을 포함하는 표시 장치를 도시한 평면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
상술한 본 발명이 해결하고자 하는 과제, 과제 해결 수단, 및 효과는 첨부된 도면과 관련된 실시 예들을 통해서 용이하게 이해될 것이다. 각 도면은 명확한 설명을 위해 일부가 간략하거나 과장되게 표현되었다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 부호를 가지도록 도시되었음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 블럭도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(PNL), 타이밍 컨트롤러(TC), 게이트 드라이버(GDV), 및 데이터 드라이버(DDV)를 포함한다.
상기 표시 패널(PNL)은 제1 기판, 제2 기판, 및 두 기판 사이에 배치된 액정층을 포함하는 액정 패널일 수 있다.
상기 표시 패널(PNL)은 제1 방향(D1; 예를 들어 행 방향)으로 연장되는 복수의 게이트 라인들(GL1∼GLm)과 상기 제1 방향(D1)에 교차하는 제2 방향(D2; 예를 들어 열 방향)으로 연장되는 복수의 데이터 라인들(DL1∼DLn)을 포함한다. 상기 표시 패널(PNL)은 다수의 화소군(PG)을 포함할 수 있으며, 상기 화소군은 2개 이상의 상기 화소들을 포함할 수 있으며, 예를 들어, 세 개 또는 네 개의 화소들을 포함할 수 있다. 상기 다수의 화소군(PG)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 배열될 수 있다. 본 발명의 일 실시예에 있어서 각 화소군(PG)은 3개의 화소들을 포함할 수 있는 바, 예를 들어, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다. 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 제1 방향(D1)으로 순차적으로 배열될 수 있다. 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 동일 게이트 라인(즉, 제1 게이트 라인(GL1))에 연결되고, 서로 다른 데이터 라인(즉, 제1 내지 제3 데이터 라인(DL1, DL2, DL3))에 각각 연결될 수 있다.
상기 제1 내지 제3 화소(PX1, PX2, PX3)는 레드, 그린, 및 블루 컬러 필터를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 화이트, 옐로우, 시안, 마젠타 등 다양한 색상을 표시할 수 있다.
상기 타이밍 컨트롤러(TC)는 외부의 그래픽 제어부(도시하지 않음)로부터 영상 데이터(RGB) 및 제어 신호를 수신한다. 상기 제어 신호는 프레임 구별 신호인 수직 동기 신호(Vsync), 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이(HIGH) 레벨인 데이터 인에이블 신호(DES) 및 메인 클록 신호(MCLK)를 포함할 수 있다.
상기 타이밍 컨트롤러(TC)는 상기 영상 데이터(RGB)를 상기 데이터 드라이버(DDV)의 사양에 맞도록 변환하고, 변환된 영상 데이터(DATA)를 상기 데이터 드라이버(DDV)에 출력한다. 상기 타이밍 컨트롤러(TC)는 상기 제어 신호에 근거하여 게이트 제어 신호(GS1) 및 데이터 제어 신호(DS1)를 생성한다. 상기 타이밍 컨트롤러(TC)는 상기 게이트 제어 신호(GS1)를 상기 게이트 드라이버(GDV)에 출력하고, 상기 데이터 제어 신호(DS1)를 상기 데이터 드라이버(DDV)에 출력한다. 상기 게이트 제어 신호(GS1)는 상기 게이트 드라이버(GDV)를 구동하기 위한 신호이고, 상기 데이터 제어 신호(DS1)는 상기 데이터 드라이버(DDV)를 구동하기 위한 신호이다.
상기 게이트 드라이버(GDV)는 상기 게이트 제어 신호(GS1)에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 게이트 라인들(GL1~GLm)에 출력한다. 상기 게이트 제어 신호(GS1)은 주사 시작을 지시하는 주사 시작 신호와 게이트 온 전압의 출력 주기를 제어하는 적어도 하나의 클록 신호, 및 게이트 온 전압의 지속 시간을 한정하는 출력 인에이블 신호 등을 포함할 수 있다.
상기 데이터 드라이버(DDV)는 상기 데이터 제어 신호(DS1)에 기초하여 상기 영상 데이터(DATA)에 따른 계조 전압을 생성하고, 이를 데이터 전압으로 상기 데이터 라인들(DL1~DLn)에 출력한다. 상기 데이터 전압은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압과 음의 값을 갖는 부극성 데이터 전압을 포함할 수 있다. 상기 데이터 제어 신호(DS1)은 영상 데이터(DATA)가 상기 데이터 드라이버(DDV)로 전송되는 것의 시작을 알리는 수평 시작 신호(STH), 상기 데이터 라인들(DL1~DLn)에 데이터 전압을 인가하라는 로드 신호, 및 공통 전압에 대해 데이터 전압의 극성을 반전시키는 반전 신호 등을 포함할 수 있다.
상기 타이밍 컨트롤러(TC), 상기 게이트 드라이버(GDV), 및 상기 데이터 드라이버(DDV) 각각은 적어도 하나의 집적 회로 칩의 형태로 상기 표시 패널(PNL)에 직접 장착되거나, 가요성 인쇄회로기판(flexible printed circuit board) 위에 장착되어 TCP(tape carrier package)의 형태로 상기 표시 패널(PNL)에 부착되거나, 별도의 인쇄회로기판(printed circuit board) 위에 장착될 수 있다. 이와는 달리, 상기 게이트 드라이버(GDV) 및 상기 데이터 드라이버(DDV) 중 적어도 하나는 상기 게이트 라인들(GL1~GLm), 상기 데이터 라인들(DL1~DLn), 및 상기 트랜지스터와 함께 상기 표시 패널(PNL)에 집적될 수도 있다. 또한, 상기 타이밍 컨트롤러(TC), 상기 게이트 드라이버(GDV), 및 상기 데이터 드라이버(DDV)는 단일 칩으로 집적될 수 있다.
도 2은 도 1에 도시된 표시 패널을 나타낸 평면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하는 복수의 화소군(PG)을 포함할 수 있다. 도 2에서는 다수의 화소군 중 하나를 대표적으로 도시하였다. 나머지 화소군은 상기 도시된 구조와 실질적으로 동일한 구조를 가지므로 별도로 도시하지는 않는다.
상기 화소군(PG)은 상기 제1 방향(D1)으로 순차적으로 배열된 4개의 데이터 라인들 사이 및 서로 인접한 게이트 라인들 사이에 제공되는 바, 순차적으로 배열된 4개의 데이터 라인을 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4)으로 지칭하고, 각 화소가 연결된 게이트 라인을 제1 게이트 라인(GL1)으로 지칭하여 설명한다.
상기 화소군(PG)은 제1 내지 제3 화소들(PX1, PX2, PX3)을 포함한다. 상기 제1 내지 제3 화소들(PX1, PX2, PX3)은 상기 제1 방향(D1)으로 순차적으로 배열된 제1 내지 제3 화소 영역(PA1, PA2, PA3)에 제공된다. 상기 제1 화소 영역(PA1)은 제1 및 제2 데이터 라인들(DL1, DL2) 사이에 제공되고, 상기 제2 화소 영역(PA2)은 제2 및 제3 데이터 라인들(DL2, DL3) 사이에 제공되며, 상기 제3 화소 영역(PA3)은 제3 및 제4 데이터 라인(DL3, DL4) 사이에 제공된다.
상기 제1 화소(PX1)는 제1 트랜지스터(TR1)에 연결되고, 상기 제1 트랜지스터(TR1)는 상기 제1 게이트 라인(GL1)과 상기 제1 데이터 라인(DL1)에 연결된다. 상기 제2 화소(PX2)는 제2 트랜지스터(TR2)에 연결되고, 상기 제2 트랜지스터(TR2)는 상기 제1 게이트 라인(GL1)과 상기 제2 데이터 라인(DL2)에 연결된다. 상기 제3 화소(PX3)는 제3 트랜지스터(TR3)에 연결되고, 상기 제2 트랜지스터(TR3)는 상기 제1 게이트 라인(GL1)과 상기 제3 데이터 라인(DL3)에 연결된다.
상기 제1 화소 영역(PA1), 상기 제2 화소 영역(PA2), 및 상기 제3 화소 영역(PA3) 중 적어도 두 개의 화소 영역은 상기 제1 방향(D1)으로 서로 다른 가로폭을 가진다. 상기 가로폭은 해당 화소의 일측에 구비된 데이터 라인으로부터 타측에 구비된 데이터 라인까지의 거리로 정의될 수 있다. 다시 말해, 상기 제1 화소(PX1)의 가로폭은 상기 제1 방향(D1)을 따라 상기 제1 데이터 라인(DL1)으로부터 상기 제2 데이터 라인(DL2)까지의 거리로 정의될 수 있다. 동일한 방식으로 상기 제1 화소(PX1)의 가로폭을 제1 폭(W1), 상기 제2 화소(PX2)의 가로폭을 제2 폭(W2), 상기 제3 화소(PX3)의 가로폭을 제3 폭(W3)이라고 하면, 상기 제1 내지 제3 폭(W1, W2, W3) 각각은 서로 다른 폭을 가질 수 있다. 본 발명의 일 실시예에 있어서, 두 개의 폭은 서로 동일하고 나머지 하나의 폭이 더 크거나 작을 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 상기 제1 폭(W1)과 상기 제2 폭(W2)은 실질적으로 동일하며, 상기 제3 폭(W3)은 상기 제1 폭(W1) 또는 상기 제2 폭(W2)보다 클 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 폭(W3)은 상기 제1 폭(W1) 또는 상기 제2 폭(W3)의 2배일 수 있다.
상기 제1 화소 영역(PA1), 상기 제2 화소 영역(PA2), 및 상기 제3 화소 영역(PA3) 각각은 상기 제2 방향(D2)으로 서로 같은 세로폭을 가질 수 있다. 상기 세로폭은 해당 화소의 제2 방향(D2) 일측에 구비된 게이트 라인으로부터 타에 구비된 게이트 라인까지의 거리로 정의될 수 있다. 그러나, 본 발명의 일 실시예에 있어서는 상기 제1 내지 제3 화소 영역이 서로 다른 세로 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 각 화소 영역의 가로폭과 세로폭은 상기한 내용과 서로 달리 설정될 수 있으며, 이 경우 상기 제1 화소 영역(PA1), 상기 제2 화소 영역(PA2), 및 상기 제3 화소 영역(PA3)의 면적이 서로 다르거나, 두 화소 영역들의 면적은 같고 나머지 화소 영역의 면적이 두 화소 영역 각각보다 크거나 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소(PX1)는 제1 색, 예를 들어 적색(R)을 표시하고, 상기 제2 화소(PX2)는 제2 색, 예를 들어 녹색(G)을 표시하며, 상기 제3 화소(PX3)는 제3 색, 예를 들어 청색(B)을 표시한다. 그러나, 상기 제1 내지 제3 화소(PX1, PX2, PX3)가 표시하는 컬러는 이에 한정되지는 않는다. 상기 제1 내지 제3 화소(PX1, PX2, PX3)들 중 적어도 하나는 나머지 화소들보다 큰 사이즈를 가질 수 있다. 본 발명의 일 예로, 도 1에서는 청색을 표시하는 상기 제3 화소(PX3)가 상기 제1 및 제2 화소(PX1, PX2)보다 큰 사이즈를 갖는 구조를 도시하였다. 그러나, 상기 제1 화소(PX1)가 상기 제2 및 제3 화소(PX2, PX3)보다 큰 사이즈를 갖거나, 상기 제2 화소(PX2)가 제1 및 제3 화소(PX1, PX3)보다 큰 사이즈를 가질 수 있다.
이하, 도 2와 도 3을 참조하여 제1 화소(PX1)를 중심으로 배선부 및 트랜지스터 등을 포함하여 표시 패널에 대해 설명하기로 한다. 여기서, 도 3은 도 2의 I-I'선에 따른 단면도이다. 상기 제1 화소 내지 제3 화소는 상기 제1 화소와 크기 부분을 제외하고 실질적으로 동일한 구조를 가지며 실질적으로 동일한 방식으로 구동되므로, 설명을 생략하기로 한다.
본 발명의 일 실시예에 따른 표시 패널은 제1 기판(SUB1)과 상기 제1 기판(SUB1)에 대향하는 제2 기판(SUB2), 및 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에 형성된 액정층(LC)을 포함한다.
상기 제1 기판(SUB1)은 제1 베이스 기판(BS2) 상에 제공된 배선부와, 상기 배선부에 연결된 제1 트랜지스터(TR1), 및 상기 제1 트랜지스터(TR1)에 연결된 화소 전극(PE)을 포함한다.
제1 베이스 기판(BS1)은 대략 사각 형상을 가지며 투명 절연 물질로 이루어진다.
상기 배선부는 제1 게이트 라인(GL1), 기생 용량 전극(PCE), 제1 데이터 라인(DL1), 스토리지 라인(STL)을 포함한다.
상기 제1 게이트 라인(GL1)은 상기 제1 베이스 기판(BS1) 상에 제1 방향(D1)으로 연장되어 형성된다.
상기 기생 용량 전극(PCE)은 상기 제1 게이트 라인(GL1)으로부터 돌출되거나 상기 제1 게이트 라인(GL1)의 일부 영역 상에 제공된다.
상기 스토리지 라인(STL)은 상기 제1 베이스 기판(BS1) 상에 상기 제1 게이트 라인(GL1)에 이격하여 상기 제1 방향(D1)으로 연장되어 형성된다. 본 발명의 일 실시예에서는 상기 스토리지 라인(STL)이 상기 제1 게이트 라인(GL1)과 평행한 방향으로만 연장된 것을 도시하였으나, 상기 스토리지 라인(STL)의 형상은 이에 한정되는 것은 아니다. 상기 스토리지 라인(STL)은 후술할 화소 전극(PE)와의 중첩 면적을 높이기 위해 인접한 데이터 라인들을 따라 상기 제2 방향(D2)으로 돌출되어 연장된 돌출부를 더 포함할 수 있다.
상기 제1 게이트 라인(GL1)이 형성된 상기 제1 베이스 기판(BS1) 상에는 게이트 절연막(GI)이 제공된다. 상기 게이트 절연막(GI)은 절연 물질로 이루어질 수 있는 바, 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다.
상기 제1 데이터 라인(DL1)은 상기 제1 게이트 라인(GL1)과 상기 게이트 절연막(GI)을 사이에 두고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되어 제공된다.
상기 제1 트랜지스터(TR1)은 상기 제1 게이트 라인(GL1)과 상기 제1 데이터 라인(DL1)에 연결된다. 도 1을 참조하면, 전체 화소들에 있어서 상기 게이트 라인들과 상기 데이터 라인들 및 트랜지스터들은 각각 복수 개로 제공되는 바, 각 트랜지스터는 복수 개의 게이트 라인들 중 대응하는 하나와 복수 개의 데이터 라인들 중 대응하는 하나에 연결된다.
다시 도 2 및 도 3을 참조하면, 상기 제1 트랜지스터(TR1)는 게이트 전극(GE), 반도체 패턴(SM), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
상기 게이트 전극(GE)은 상기 제1 게이트 라인(GL1)으로부터 돌출되거나 상기 제1 게이트 라인(GL1)의 일부 영역 상에 제공된다.
상기 게이트 전극(GE)은 금속으로 이루어질 수 있다. 상기 게이트 전극(GE)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들을 포함하는 합금으로 이루어질 수 있다. 상기 상기 게이트 전극(GE)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 상기 게이트 전극(GE)은 몰리브덴, 알루미늄, 및 몰리브덴이 순차적으로 적층된 삼중막이거나, 티타늄과 구리가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄과 구리의 합금으로 된 단일막일 수 있다.
상기 반도체 패턴(SM)은 상기 게이트 절연막(GI)상에 제공된다. 상기 반도체층(SM)은 게이트 절연막(GI)을 사이에 두고 상기 게이트 전극(GE) 상에 제공된다. 상기 반도체 패턴(SM)은 일부 영역이 상기 게이트 전극(GE)과 중첩된다. 상기 반도체 패턴(SM)은 비정질 실리콘 박막 또는 산화물 반도체 박막으로 이루어질 수 있다.
상기 소스 전극(SE)은 상기 데이터 라인(DL)에서 분지되어 제공된다. 상기 소스 전극(SE)은 반도체 패턴(SM) 상에 형성되며 일부 영역이 상기 게이트 전극(GE)과 중첩한다.
상기 드레인 전극(DE)은 상기 반도체 패턴(SM)을 사이에 두고 상기 소스 전극(SE)으로부터 이격되어 제공된다. 상기 드레인 전극(DE)은 상기 반도체 패턴(SM) 상에 형성되며 일부 영역이 상기 게이트 전극(GE)과 중첩하도록 제공된다. 또한, 상기 드레인 전극(DE)은 일 방향(예를 들어 제1 방향(D1))으로 연장될 수 있으며, 그 일부는 상기 게이트 절연막(GI)을 사이에 두고 상기 기생 용량 전극(PCE)과 중첩한다. 상기 드레인 전극(DE), 상기 기생 용량 전극(PCE), 및 상기 게이트 절연막(GI)은 기생 커패시터(Cgd)를 구성한다.
상기 소스 전극(SE)과 상기 드레인 전극(DE)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들을 포함하는 합금으로 이루어질 수 있다. 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 티타늄과 구리가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄과 구리의 합금으로 이루어진 단일막일 수 있다.
상기 소스 전극(SE)과 상기 드레인 전극(DE)이 서로 이격됨으로써, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 상기 반도체 패턴(SM)의 상면이 노출된다. 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 상기 반도체 패턴(SM)은 상기 게이트 전극(GE)의 전압 인가 여부에 따라 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 이루는 채널부(CHN)가 된다.
상기 소스 전극(SE)과 상기 드레인 전극(DE) 상에는 보호막(PSV)이 제공된다. 상기 보호막(PSV)은 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다.
상기 보호막(PSV)에는 상기 드레인 전극(DE)의 상면의 일부를 노출하는 콘택홀(CH)이 제공된다.
상기 화소 전극(PE)은 상기 보호막(PSV) 상에 제공되며, 상기 콘택홀(CH)을 통해 상기 드레인 전극(DE)에 연결된다.
상기 화소 전극(PE)은 평면상에서 볼 때 대략 직사각 형상을 가지나, 이에 한정되는 것은 아니며 상기 각 화소(PXL)의 형상에 따라 다양한 형상으로 구비될 수 있다. 상기 화소 전극(PE)에는 슬릿이나 돌기가 제공될 수 있다.
상기 화소 전극(PE)은 투명한 도전성 물질로 형성된다. 상기 화소 전극(PE)은 투명 도전성 산화물(Transparent Conductive Oxide)로 형성될 수 있다. 상기 투명 도전성 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등이 있다.
상기 화소 전극(PE)은 상기 게이트 절연막(GI)과 상기 보호막(PSV)을 사이에 두고 상기 스토리지 라인(STL)과 중첩하여 스토리지 커패시터(Cst)를 형성한다.
상기 제2 기판(SUB2)은 상기 제1 기판(SUB1)에 대향하여 구비된다. 상기 제2 기판(SUB2)은 제2 베이스 기판(BS2), 컬러 필터(CF), 블랙 매트릭스(BM), 및 공통 전극(CE)을 포함할 수 있다.
상기 컬러 필터(CF) 및 블랙 매트릭스(BM)는 상기 제2 베이스 기판(BS2) 상에 구비된다. 상기 공통 전극(CE)은 상기 컬러 필터들(CF) 및 블랙 매트릭스(BM) 상에 구비된다.
각 컬러 필터(CF)는 레드, 그린, 및 블루를 나타낼 수 있다. 한편, 이에 제한되는 것은 아니고, 화이트, 옐로우, 시안, 마젠타 등 다양한 색상을 표시할 수 있다.
상기 블랙 매트릭스(BM)는 상기 컬러 필터들(CF) 사이에 형성되며, 인접한 화소들 사이에서 상기 액정층(LC)을 투과하는 광을 차단한다. 본 발명의 일 실시예에 있어서, 상기 컬러 필터(CF)가 상기 제2 기판(SUB2)에 제공된 것이 도시되었으나 이에 한정되는 것은 아니며, 다른 실시예에서는 상기 제1 기판(SUB1) 상에 제공될 수 있다.
상기 공통 전극(CE)은 상기 컬러 필터들(CF) 및 블랙 매트릭스(BM) 상에 구비된다. 도시하지는 않았으나, 상기 공통 전극(CE)에는 슬릿이나 돌기가 제공될 수 있다.
본 실시예에 있어서, 상기 표시 장치는 TN(twisted nematic) 모드 또는 VA(vertical alignment) 모드로 구동될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 전극(PE), 상기 공통 전극(CE), 및 상기 액정층(LC)은 제1 화소(PX1)를 구성한다. 상기 제1 화소(PX1)은 상기 제1 트랜지스터(TR1)에 의해 구동된다. 즉, 상기 제1 게이트 라인(GL1)을 통해 제공되는 게이트 신호에 응답하여 상기 트랜지스터(TR1)가 턴 온되면, 상기 제1 데이터 라인(DL1)을 통해 제공되는 데이터 전압이 상기 턴-온된 트랜지스터(TR1)를 통해 상기 화소 전극(PE)으로 제공된다. 이에 따라, 상기 데이터 전압이 인가된 상기 화소 전극(PE)과 공통 전압이 인가된 상기 공통 전극(CE)과의 사이에는 전계가 형성된다. 상기 전계에 따라 액정층(LC)의 액정 분자들이 구동되며 그 결과 상기 액정층(LC)을 투과하는 광량에 따라 화상이 표시된다.
도 4a 및 도 4b는 도 2에 도시된 제1 트랜지스터(TR1)와 제3 트랜지스터(TR3)를 각각 개략적으로 나타낸 평면도이다.
본 발명의 일 실시예에 따르면 상기 제1 화소(PX1)에 연결된 상기 제1 트랜지스터(TR1)의 사이즈는 상기 제2 화소(PX2)에 연결된 제2 트랜지스터(TR2)의 사이즈와 동일하며, 상기 제3 화소(PX3)에 연결된 상기 제3 트랜지스터(TR3)의 사이즈는 상기 제1 및 제2 트랜지스터(TR1, TR2) 사이즈와 상이하다. 상기 제1 트랜지스터(TR1)와 상기 제2 트랜지스터(TR2)는 실질적으로 동일한 형상 및 동일한 사이즈로 형성되므로, 이하, 상기 제2 트랜지스터(TR2)는 제외하고 상기 제1 트랜지스터(TR1)와 상기 제3 트랜지스터(TR3)를 비교한다.
도 2, 도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터(TR1)의 채널 길이(CHN1)는 상기 제3 트랜지스터(TR3)의 채널 길이(CHN2)보다 작을 수 있다. 이는 제1 및 제3 화소 영역(PA1, PA3)의 면적 차이에 따른 충전 용량을 확보하기 위한 것으로서, 화소 영역이 가장 큰 제3 화소(PX3)에 연결된 제3 트랜지스터(TR3)의 채널 길이(CHN3)가 가장 길게 형성된다.
또한, 상기 제1 트랜지스터(TR1)의 드레인 전극(DE)의 면적은 상기 제3 트랜지스터(TR3)의 드레인 전극(DE)의 면적보다 더 작다. 상기 드레인 전극(DE)의 일부는 상기 게이트 절연막(GI)을 사이에 두고 상기 기생 용량 전극(PCE)과 중첩하는 바, 상기 드레인 전극(DE)의 면적의 차이에 따라 상기 기생 용량 전극(PCE)과 상기 드레인 전극(DE)과의 중첩 면적 또한 차이가 있다. 즉, 상기 제3 트랜지스터(TR3)의 드레인 전극(DE)과 상기 기생 용량 전극(PCE)과의 중첩 면적(PCA3)은 상기 제1 트랜지스터(TR1)의 드레인 전극(DE)과 기생 용량 전극(PCE)과의 중첩 면적(PCA1)보다 크며, 그 결과 제3 화소(PX3)에 있어서의 기생 용량(Cgd)이 상기 제1 화소(PX1)에 있어서의 기생 용량(Cgd)보다 크다. 상기 제1 및 제3 화소(PX1, PX3)에 따른 기생 용량(Cgd)의 차이는 제1 및 제3 화소(PX1, PX3)의 충전 용량에서의 킥백 전압의 편차를 축소한다.
아래의 수학식에서 알 수 있듯이, 상기 킥백 전압(?Vk)은 스토리지 커패시터(Cst) 및 액정 커패시터(Clc)의 크기에 반비례하므로, 화소들 사이에서 화소 전극들의 사이즈가 다르면, 화소들 사이에서 상기 킥백 전압(?Vk)의 편차가 발생한다. 즉, 화소 전극과 스토리지 라인의 중첩 면적에 따른 스토리지 커패시터(Cst)의 차이 및 화소 전극과 공통 전극의 중첩 면적에 따른 액정 커패시터(Clc)의 차이에 의해 화소들 간 킥백 전압의 편차가 발생한다.
<수학식 1>
Figure pat00001
여기서 Clc는 액정 커패시터의 용량이고, Cst는 스토리지 커패시터의 용량이며, Cgd는 게이트 전극과 드레인 전극 사이의 기생 용량이고, ?Vg는 게이트 전극으로 인가되는 게이트 온 전압과 게이트 오프 전압의 차이값이다.
상기 수학식 1에서 알 수 있듯이, 상기 킥백 전압(Vkb)은 화소에 구비되는 각 트랜지스터의 기생 용량에 영향을 받으며, 화소 전극의 사이즈 차이로 인한 편차가 발생한다. 예를 들어, 화소 영역의 크기가 상대적으로 작은 제1 화소 및 제2 화소보다, 화소 전극의 크기가 상대적으로 큰 제3 화소에서 킥백 전압이 작다. 이에 따라, 각 화소마다 충전률의 차이가 발생하며, 이는 영상 품질을 저하시킨다.
본 발명의 일 실시예에서는 게이트 전극과 드레인 전극 사이의 기생 용량(Cgd)을 조절함으로써 각 화소의 킥백 전압(?Vk)의 편차를 감소시킨다. 구체적으로, 상기 게이트 전극과 상기 드레인 전극 사이의 기생 용량(Cgd)은 상기 기생 용량 전극과 상기 드레인 전극 사이의 중첩 면적으로 조절한다. 예를 들어, 화소 영역의 크기가 상대적으로 작은 제1 화소 및 제2 화소의 경우 상기 중첩 면적이 작도록, 화소 영역의 크기가 상대적으로 큰 제3 화소의 경우 상기 중첩 면적이 크도록 조절한다. 상기 수학식 1에서 알 수 있듯이, 상기 킥백 전압(Vkb)은 화소에 구비되는 각 트랜지스터의 기생 용량(Cgd)에 영향을 받으므로, 상기 화소들에 구비되는 각 트랜지스터의 사이즈를 서로 다르게 함으로써, 상기 화소 전극들의 사이즈 차이로 인한 킥백 전압(?Vk)의 편차를 보상할 수 있다. 이에 따라 영상의 품질이 향상된다.
본 발명의 일 실시예에 따르면, 각 화소군은 상술한 구조에 한정되는 것은 아니다. 서로 다른 크기의 면적을 가지며 이에 따른 서로 다른 충전 용량을 가지는 화소들에서는 킥백 전압의 편차가 커질 수 있으며, 이러한 구조에 서로 다른 기생 용량을 가진 트랜지스터들을 적용할 수 있음은 물론이다.
도 5는 본 발명의 일 실시예에 따른 화소군을 도시한 평면도이며, 도 6은 도 5의 II-II'선에 따른 단면도이다. 본 실시예에 있어서, 설명의 중복을 피하기 위해 도 2, 도 3, 도 4a 및 도 4b과 다른 점을 위주로 설명하기로 한다.
도 5 및 도 6를 참조하면, 상기 표시 장치는 제1 기판(SUB1)과 상기 제1 기판(SUB1)에 대향하는 제2 기판(SUB2), 및 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에 형성된 액정층(LC)을 포함한다.
상기 제1 기판(SUB1)은 제1 베이스 기판(BS1) 상에 제공된 배선부와, 상기 배선부에 연결된 제1 트랜지스터(TR1), 상기 제1 트랜지스터(TR1)에 연결된 화소 전극(PE), 및 상기 화소 전극(PE)과 이격되어 절연된 공통 전극(CE)을 포함한다.
상기 배선부는 제1 게이트 라인(GL1), 기생 용량 전극(PCE), 및 제1 데이터 라인(DL1)을 포함한다.
상기 제1 게이트 라인(GL1)은 상기 제1 베이스 기판(BS1) 상에 제1 방향(D1)으로 연장되어 형성된다.
상기 기생 용량 전극(PCE)은 상기 제1 게이트 라인(GL1)으로부터 돌출되거나 상기 제1 게이트 라인(GL1)의 일부 영역 상에 제공된다.
상기 제1 데이터 라인(DL1)은 상기 제1 게이트 라인(GL1)과 상기 게이트 절연막(GI)을 사이에 두고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되어 제공된다.
상기 제1 트랜지스터(TR1)은 상기 제1 게이트 라인(GL1)과 상기 제1 데이터 라인(DL1)에 연결된다. 도 1을 참조하면, 전체 화소들에 있어서 상기 게이트 라인들과 상기 데이터 라인들 및 트랜지스터들은 각각 복수 개로 제공되는 바, 각 트랜지스터는 복수 개의 게이트 라인들 중 대응하는 하나와 복수 개의 데이터 라인들 중 대응하는 하나에 연결된다. 상기 제1 트랜지스터(TR1)는 게이트 전극(GE), 기생 용량 전극(PCE), 반도체 패턴(SM), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
상기 소스 전극(SE)과 상기 드레인 전극(DE) 상에는 층간막(IL)이 제공된다. 상기 층간막(IL)은 절연성 물질로 이루어지며, 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다.
상기 층간막(IL) 상에는 보호막(PSV)이 제공된다. 상기 보호막(PSV)은 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다.
상기 층간막(IL) 및 상기 보호막(PSV)에는 상기 드레인 전극(DE)의 상면의 일부를 노출하는 콘택홀(CH)이 제공된다.
상기 화소 전극(PE)은 상기 보호막(PSV) 상에 제공되며, 상기 콘택홀(CH)을 통해 상기 드레인 전극(DE)에 연결된다. 상기 화소 전극(PE)은 복수의 가지들을 가질 수 있다. 상기 가지들은 서로 일정 간격 이격될 수 있으며, 상기 공통 전극(CE)과 함께 전계를 형성할 수 있다. 상기 가지들의 형상은 이에 한정되는 것은 아니며, 다양한 형상으로 제공될 수 있다.
상기 공통 전극(CE)은 상기 층간막(IL)과 상기 보호막(PSV) 사이에 제공될 수 있다. 상기 공통 전극(CE)은 화소 영역들이 전부 커버되도록 통판으로 형성될 수 있다. 상기 공통 전극(CE)의 형상은 이에 한정되는 것은 아니며, 서로 인접한 화소 영역들에서 서로 연결되어 동일한 공통 전압이 인가될 수 있다면 다른 형상으로 제공될 수 있다. 여기서, 상기 콘택홀(CH)이 제공되는 영역에 상기 공통 전극(CE)이 제거된 개구부(OPN)를 가지며, 상기 공통 전극(CE)과 상기 화소 전극(PE)은 상기 보호막(PSV)을 사이에 두고 절연된다. 상기 공통 전극(CE)과 상기 화소 전극(PE) 및 상기 보호막(PSV)은 각 화소의 스토리지 커패시터(Cst)를 형성한다.
상기 제2 기판(SUB2)은 상기 제1 기판(SUB1)에 대향하여 구비된다. 상기 제2 기판(SUB2)은 제2 베이스 기판(BS2), 컬러 필터 (CF), 및 블랙 매트릭스(BM)를 포함할 수 있다.
본 실시예에 있어서, 상기 공통 전극이 통판으로, 상기 화소 전극이 가지들을 가지며 상기 표시 장치는 PLS(plane-to-line switching) 모드로 구동될 수 있다. 그러나, 상기 화소 전극이나 공통 전극의 형상 및 이의 구동 모드는 이에 한정되는 것은 아니다. 예를 들어, 상기 공통 전극에도 복수의 가지들이 형성될 수 있다. 이 경우, 상기 화소 전극의 가지들은 상기 공통 전극의 가지들과 평면상에서 서로 교번하여 배치되어 IPS(in plane switching) 모드로 동작할 수 있다. 또한 본 발명의 개념에 반하지 않는 이상, 상기 표시 장치의 구조는 상기 PLS 모드나 IPS 모드를 제외한 다른 모드를 가질 수 있음은 물론이다.
도 5를 다시 참조하면, 본 발명의 일 실시예에 있어서, 도 2에 도시된 실시예의 화소들과 같이, 상기 제1 트랜지스터(TR1)의 드레인 전극(DE)의 면적은 상기 제3 트랜지스터(TR3)의 드레인 전극(DE)의 면적보다 더 크다. 상기 드레인 전극(DE)의 일부는 상기 게이트 절연막(GI)을 사이에 두고 상기 기생 용량 전극(PCE)과 중첩하는 바, 상기 드레인 전극(DE)의 면적의 차이에 따라 상기 기생 용량 전극(PCE)과의 중첩 면적 또한 차이가 있다. 즉, 상기 제3 트랜지스터(TR3)의 드레인 전극(DE)과 기생 용량 전극(PCE)과의 중첩 면적은 상기 제1 트랜지스터(TR1)의 드레인 전극(DE)과 기생 용량 전극(PCE)과의 중첩 면적보다 크며, 그 결과 제3 화소(PX3)에 있어서의 기생 용량(Cgd)이 제1 화소(PX1)에 있어서의 기생 용량(Cgd)보다 크다. 본 발명의 일 실시예에 있어서, 상기 제1 및 제3 화소(PX1, PX3)에 따른 기생 용량(Cgd)의 차이는 제1 및 제3 화소(PX1, PX3)의 충전 용량에서의 킥백 전압의 편차를 축소한다.
하기 표 1은 기존 발명에 따른 표시 장치 및 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 화소와 제3 화소 각각의 킥백 이후의 데이터 전압 차이를 비교예와 실시예로 나타낸 시뮬레이션 결과이다. 상기 실시예는 도 5에 개시된 구조에 있어서 제1 화소와 제3 화소의 데이터 전압 차이를 나타낸 것이며, 상기 비교예는 도 5에 개시된 구조와 기생 커패시터를 제외한 부분은 동일하되, 각 화소별 기생 커패시터의 용량 차이가 없는 경우에 있어서의 제1 화소와 제3 화소의 데이터 전압 차이를 나타낸 것이다.
상기 비교예 및 상기 실시예 모두 제1 화소의 채널 길이는 18마이크로미터, 제3 화소의 채널 길이는 32마이크로미터로 형성되었는 바, 이는 제1 및 제3 화소 모두 충전률이 99%를 만족하도록 설정된 값이다. 하기 표 1에서의 위치는 데이터 전압을 측정한 위치를 나타낸 것으로서, 소정 크기의 직사각형 표시 패널을 제작한 후, 상기 표시 패널을 9개의 영역으로 나누었을 때, 각 영역의 중심 위치를 나타낸 것이다.
데이터 전압 측정 위치 비교예(mV) 실시예(mV)
좌상부 48.1 11.7
좌중부 48.1 11.7
좌하부 47.8 11.7
중상부 49.4 15.9
중앙 49.4 15.8
중하부 49.1 16.0
우상부 49.7 15.1
우중부 49.7 15.0
우하부 49.3 15.6
표 1을 참조하면, 비교예의 경우 킥백 이후의 제1 화소와 제3 화소의 데이터 전압 차이가 47.9mV 내지 49.7mV에 해당하였으나, 실시예의 경우 킥백 이후의 제1 화소와 제3 화소의 데이터 전압 차이가 11.7mV 내지 16.0mV로 비교예 대비 매우 작은 값을 나타내었다. 이에 따라, 제1 화소와 제3 화소의 기생 용량을 변경시키는 경우 면적이 서로 다른 제1 및 제3 화소 사이의 킥백 전압 편차가 매우 작아지는 것이 확인되었다.
상기 실시예들은 하나의 화소군에 있어서, 제1 화소 및 제2 화소가 동일 면적을 가지고, 제3 화소가 제1 및 제2 화소 보다 큰 면적을 갖는 실시예를 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 표시 장치는 둘 이상의 화소군을 가질 수 있다.
도 7은 본 발명의 일 실시예에 있어서, 두 개의 화소군을 포함하는 표시 장치를 도시한 평면도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 및 제2 화소군(PG1, PG2)를 포함한다. 상기 제1 화소군(PG1)는 제1 내지 제3 화소(PX1, PX2, PX3)를 포함하고, 상기 제2 화소군(PG2)는 제4 내지 제6 화소(PX4, PX5, PX6)를 포함한다. 상기 제1 및 제2 화소군(PG1, PG2)는 제1 방향(D1) 및 제2 방향(D2)으로 교번적으로 배치된다.
상기 제1 화소군(PG1) 내에서 상기 제1 내지 제3 화소(PX1, PX2, PX3)는 상기 제1 방향(D1)으로 순차적으로 배열되고, 상기 제1 내지 제3 화소(PX1, PX2, PX3)들 중 적어도 하나는 나머지 화소들보다 큰 사이즈를 가질 수 있다. 본 발명의 일 예로, 상기 제1 화소(PX1)는 제1 색, 예를 들어 적색(R)을 표시하고, 상기 제2 화소(PX2)는 제2 색, 예를 들어 녹색(G)을 표시하며, 상기 제3 화소(PX3)는 제3 색, 예를 들어 청색(B)을 표시한다. 본 발명의 일 예로, 도 13에서는 청색를 표시하는 상기 제3 화소(PX3)가 상기 제1 및 제2 화소(PX1, PX2)보다 큰 사이즈를 갖는 구조를 도시하였으나, 이에 제한되지 않는다.
상기 제2 화소군(PG2) 내에서 상기 제4 내지 제6 화소(PX4, PX5, PX6)는 상기 제1 방향(D1)으로 순차적으로 배열되고, 상기 제4 내지 제6 화소(PX4, PX5, PX6)들 중 적어도 하나는 나머지 화소들보다 큰 사이즈을 가질 수 있다. 본 발명의 일 예로, 상기 제4 화소(PX4)는 제4 색, 예를 들어 적색(R)을 표시하고, 상기 제5 화소(PX5)는 제5 색, 예를 들어 녹색(G)을 표시하며, 상기 제6 화소(PX6)는 제6 색, 예를 들어 백색(W)을 표시한다. 본 발명의 일 예로, 도 13에서는 백색(W)를 표시하는 상기 제6 화소(PX6)가 상기 제4 및 제5 화소(PX1, PX2)보다 큰 사이즈를 갖는 구조를 도시하였으나, 이에 한정되지 않는다.
상기 제1 및 제2 화소군(PG1, PG2)는 표시하는 컬러만 다를 수 있을 뿐, 실질적으로 동일한 화소 구조를 갖는다. 따라서, 상기 제1 및 제2 화소군(PG1, PG2)에 대한 화소 구조는 도 2 및 도 4에 기술된 설명과 중복되므로, 상기 제1 및 제2 화소군(PG1, PG2)에 대한 구체적인 설명은 생략하기로 한다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DE : 드레인 전극 DL1, DL2, DL3, DL4 : 제1 내지 제4 데이터 라인
GE : 게이트 전극 GL1 : 제1 게이트 라인
PCE : 기생 용량 전극 PX1, PX2, PX3 : 제1 내지 제3 화소
SE : 소스 전극 TR1, TR2, TR3 : 제1 내지 제3 트랜지스터

Claims (20)

  1. 제1 베이스 기판;
    상기 제1 베이스 기판 상에 제1 방향으로 연장된 복수의 게이트 라인;
    상기 게이트 라인들에 연결된 기생 용량 전극;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 게이트 라인들과 교차하는 복수의 데이터 라인;
    각각이 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 제1 내지 제3 트랜지스터; 및
    상기 제1 방향으로 순차적으로 배열된 제1 내지 제3 화소 영역에 제공되며 상기 제1 내지 제3 트랜지스터에 각각 연결된 제1 내지 제3 화소를 포함하며,
    상기 제1 내지 제3 트랜지스터는 각각, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며, 상기 제1 내지 제3 트랜지스터의 드레인 전극들 중 적어도 두 개의 드레인 전극은 평면상에서 볼 때 상기 기생 용량 전극과 서로 다른 면적으로 중첩되는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 내지 제3 화소 영역 중 적어도 두 개의 화소 영역은 서로 다른 면적을 갖는 표시 장치.
  3. 제2 항에 있어서,
    상기 데이터 라인들은 상기 제1 방향으로 순차적으로 배열된 제1 내지 제4 데이터 라인을 포함하고,
    상기 제1 화소 영역은 상기 제1 및 제2 데이터 라인 사이에 상기 제1 방향을 따라 제1 폭으로 제공되고, 상기 제2 화소 영역은 상기 제2 및 제3 데이터 라인 사이에 상기 제1 방향을 따라 제2 폭으로 제공되며, 상기 제3 화소 영역은 상기 제3 및 제4 데이터 라인 사이에 상기 제1 방향을 따라 제3 폭으로 제공되며,
    상기 제1 내지 제3 폭 중 하나는 나머지 두 폭보다 큰 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 트랜지스터의 드레인 전극과 상기 기생 용량 전극과의 중첩 면적을 제1 면적, 상기 제2 트랜지스터의 드레인 전극과 상기 기생 용량 전극과의 중첩 면적을 제2 면적, 상기 제3 트랜지스터의 드레인 전극과 상기 기생 용량 전극과의 중첩 면적을 제3 면적이라고 할 때, 상기 제1 내지 제3 면적 중 하나의 면적은 나머지 두 개의 면적보다 큰 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 폭과 상기 제2 폭은 동일하며, 상기 제3 폭은 상기 제1 폭보다 큰 표시 장치.
  6. 상기 제1 면적과 상기 제2 면적은 동일하며, 상기 제3 면적은 상기 제1 면적보다 큰 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 내지 제3 화소는 각각 제1 내지 제3 색 중 하나를 표시하고 상기 제1 내지 제3 색은 서로 다른 색인 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 내지 제3 색 각각은 적색, 녹색 및 청색 중 하나인 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 화소는 적색 및 녹색 중 하나를 표시하고, 상기 제2 화소는 상기 적색 및 녹색 중 남은 하나를 표시하고, 상기 제3 화소는 청색을 표시하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 내지 제3 화소 각각은
    상기 제1 내지 제3 트랜지스터의 상기 드레인 전극들 각각에 연결된 제1 내지 제3 화소 전극, 상기 제1 내지 제3 화소 전극들과 이격되어 전계를 형성하는 공통 전극, 및 상기 전계에 의해 구동되는 액정층을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 베이스 기판에 대향하는 제2 베이스 기판을 더 포함하며,
    상기 제1 내지 제3 화소 전극들은 상기 제1 베이스 기판 상에 제공되고, 상기 공통 전극은 상기 제2 베이스 기판 상에 제공되며, 상기 액정층은 상기 제1 및 제2 베이스 기판 사이에 제공되는 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 베이스 기판에 대향하는 제2 베이스 기판을 더 포함하며,
    상기 제1 내지 제3 화소 전극들 및 상기 공통 전극은 상기 제1 베이스 기판 상에 제공되고, 상기 액정층은 상기 제1 및 제2 베이스 기판 사이에 제공되는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 내지 제3 화소 전극들은 각각 복수의 제1 가지들을 가지고, 상기 공통 전극은 복수의 제2 가지들을 가지며, 상기 제1 가지와 상기 제2 가지는 평면상에서 서로 교번하여 배열되는 표시 장치.
  14. 제12항에 있어서,
    상기 제1 내지 제3 화소 전극들은 복수의 가지들을 가지고, 상기 공통 전극은 통판으로 형성되며, 상기 가지들은 상기 제2 전극과 평면상에서 볼 때 중첩하는 표시 장치.
  15. 제1 항에 있어서,
    각각이 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 제4 내지 제6 트랜지스터; 및
    상기 제1 방향으로 순차적으로 배열된 제4 내지 제6 화소 영역에 제공되며 상기 제4 내지 제6 트랜지스터에 각각 연결된 제4 내지 제6 화소를 더 포함하며,
    상기 제4 내지 제6 트랜지스터는 각각, 상기 게이트 라인에 연결된 게이트 전극, 상기 게이트 라인에 연결된 기생 용량 전극, 상기 데이터 라인에 연결된 소스 전극, 및 상기 소스 전극과 이격된 드레인 전극을 포함하며,
    상기 제4 내지 제6 트랜지스터의 드레인 전극들 중 적어도 두 개의 드레인 전극은 평면상에서 볼 때 상기 기생 용량 전극과 서로 다른 면적으로 중첩되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 내지 제3 화소는 각각 제1 내지 제3 색을 표시하고,
    상기 제1 내지 제3 색 각각은 적색, 녹색 및 청색 중 하나인 것을 특징으로 하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제4 내지 제6 화소는 각각 제4 내지 제6 색을 표시하고,
    상기 제4 내지 제6 색 각각은 적색, 녹색 및 백색 중 하나인 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 내지 제3 화소는 제1 화소군을 이루고, 상기 제4 내지 제6 화소는 제2 화소군을 이루며, 상기 제1 및 제2 화소군은 상기 제1 방향 및 상기 제2 방향으로 교번적으로 배열되는 것을 특징으로 하는 표시 장치.
  19. 제1 베이스 기판;
    상기 제1 베이스 기판 상에 제1 방향으로 연장된 복수의 게이트 라인;
    상기 게이트 라인들로부터 돌출된 기생 용량 전극;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 게이트 라인들과 교차하는 복수의 데이터 라인;
    각각이 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 제1 내지 제2 트랜지스터; 및
    상기 제1 방향으로 순차적으로 배열된 제1 및 제2 화소 영역에 제공되며 상기 제1 및 제2 트랜지스터에 각각 연결된 제1 내지 제2 화소를 포함하며,
    상기 제1 및 제2 트랜지스터는 각각, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며, 상기 제1 및 제2 트랜지스터의 드레인 전극들은 평면상에서 볼 때 상기 기생 용량 전극과 서로 다른 면적으로 중첩되는 표시 장치.
  20. 제19 항에 있어서,
    상기 데이터 라인들은 상기 제1 방향으로 순차적으로 배열된 제1 내지 제3 데이터 라인을 포함하고,
    상기 제1 화소 영역은 상기 제1 및 제2 데이터 라인 사이에 상기 제1 방향을 따라 제1 폭으로 제공되고, 상기 제2 화소 영역은 상기 제2 및 제3 데이터 라인 사이에 상기 제1 방향을 따라 제2 폭으로 제공되며,
    상기 제1 폭은 상기 제2 폭과 다른 표시 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11740519B2 (en) 2020-01-07 2023-08-29 Samsung Display Co., Ltd. Display device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104730790B (zh) * 2015-03-25 2018-05-11 深圳市华星光电技术有限公司 液晶显示装置、液晶显示器及其制作方法和暗点作业方法
CN107482021B (zh) * 2017-08-21 2020-01-24 京东方科技集团股份有限公司 阵列基板及显示装置
KR20220018119A (ko) * 2020-08-05 2022-02-15 삼성디스플레이 주식회사 유기 발광 표시 장치의 표시 패널, 및 유기 발광 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006276411A (ja) * 2005-03-29 2006-10-12 Sharp Corp 液晶表示装置
KR20140089177A (ko) * 2013-01-04 2014-07-14 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR20140144593A (ko) * 2013-06-11 2014-12-19 삼성디스플레이 주식회사 액정 표시 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3312101B2 (ja) * 1996-07-02 2002-08-05 シャープ株式会社 液晶表示装置
JP2002311448A (ja) * 2001-02-06 2002-10-23 Advanced Display Inc 液晶表示装置及びその製造方法
GB0402046D0 (en) 2004-01-29 2004-03-03 Koninkl Philips Electronics Nv Active matrix display device
KR101188601B1 (ko) 2005-04-13 2012-10-08 삼성디스플레이 주식회사 액정 표시 장치
KR101142785B1 (ko) 2005-06-28 2012-05-08 엘지디스플레이 주식회사 박막트랜지스터를 포함하는 액정표시장치
KR101148563B1 (ko) 2005-06-30 2012-05-23 엘지디스플레이 주식회사 액정표시장치
CN102053410B (zh) * 2009-10-30 2012-11-21 群康科技(深圳)有限公司 触控显示面板、触控显示装置和平面显示面板
KR101863759B1 (ko) 2011-09-29 2018-06-04 삼성디스플레이 주식회사 액정 표시 장치
US8766950B1 (en) * 2013-09-30 2014-07-01 Synaptics Incorporated Modulated power supply for reduced parasitic capacitance
JP6555082B2 (ja) * 2015-10-30 2019-08-07 富士通株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006276411A (ja) * 2005-03-29 2006-10-12 Sharp Corp 液晶表示装置
KR20140089177A (ko) * 2013-01-04 2014-07-14 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR20140144593A (ko) * 2013-06-11 2014-12-19 삼성디스플레이 주식회사 액정 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11740519B2 (en) 2020-01-07 2023-08-29 Samsung Display Co., Ltd. Display device

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Publication number Publication date
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KR102352305B1 (ko) 2022-01-19
US20160291368A1 (en) 2016-10-06

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