KR101142785B1 - 박막트랜지스터를 포함하는 액정표시장치 - Google Patents

박막트랜지스터를 포함하는 액정표시장치 Download PDF

Info

Publication number
KR101142785B1
KR101142785B1 KR1020050056096A KR20050056096A KR101142785B1 KR 101142785 B1 KR101142785 B1 KR 101142785B1 KR 1020050056096 A KR1020050056096 A KR 1020050056096A KR 20050056096 A KR20050056096 A KR 20050056096A KR 101142785 B1 KR101142785 B1 KR 101142785B1
Authority
KR
South Korea
Prior art keywords
gate
thin film
film transistor
parasitic capacitance
drain
Prior art date
Application number
KR1020050056096A
Other languages
English (en)
Other versions
KR20070000610A (ko
Inventor
김도연
고정훈
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020050056096A priority Critical patent/KR101142785B1/ko
Priority to US11/315,122 priority patent/US7507992B2/en
Publication of KR20070000610A publication Critical patent/KR20070000610A/ko
Application granted granted Critical
Publication of KR101142785B1 publication Critical patent/KR101142785B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Abstract

본 발명은, 채널의 제 1 폭/길이 비율과 제 1 게이트-드레인 기생용량을 갖는 제 1 박막트랜지스터를 갖는 제 1 화소와; 채널의 제 2 폭/길이 비율과 제 2 게이트-드레인 기생용량을 갖는 제 2 박막트랜지스터를 갖고, 상기 제 1 화소와 다른 위치에 위치하는 제 2 화소를 포함하고, 상기 제 1, 2 폭/길이 비율은 균일하고, 상기 제 1, 2 화소가 균일한 공통전압을 갖기위해 제 2 게이트-드레인 기생용량은 제 1 게이트-드레인 기생용량과 차이를 갖는 액정표시장치를 제공한다.

Description

박막트랜지스터를 포함하는 액정표시장치{Liquid crystal display device including thin film transistor}
도 1은 종래의 액정표시장치를 도시한 등가회로도.
도 2는 도 1의 액정표시장치의 모든 화소에 균일한 구조로 형성된 박막트랜지스터를 도시한 평면도.
도 3은 종래의 액정표시장치에서 위치에 따라 측정된 화소전압의 전압강하량의 분포를 나타낸 그래프.
도 4는 본 발명의 실시예에 따른 액정표시장치에서 위치에 따른 게이트-드레인 기생용량의 분포와 이에 따라 측정된 화소전압의 전압강하량의 분포를 나타낸 그래프.
도 5는 도 4의 화소전압의 전압강하량의 분포에 따라 측정된 균일한 공통전압의 분포를 나타낸 그래프.
도 6은 본 발명의 실시예의 제 1 예에 따라, 화소의 위치에 따라 게이트-드레인 기생용량이 편차를 갖는 두개의 박막트랜지스터를 도시한 평면도.
도 7은 본 발명의 실시예의 제 2 예에 따라, 화소의 위치에 따라 게이트-드레인 기생용량이 편차를 갖는 두개의 박막트랜지스터를 도시한 평면도.
도 8은 본 발명의 실시예의 제 3 예에 따라, 화소의 위치에 따라 게이트-드레인 기생용량이 편차를 갖는 세개의 박막트랜지스터를 도시한 평면도
< 도면의 주요부분에 대한 부호의 설명 >
135 : 소스전극 137 : 드레인전극
Tref : 기준박막트랜지스터 Tr : 우측박막트랜지스터
Cgd_ref : 기준박막트랜지스터의 게이트-드레인 기생용량
Cgd_r : 우측박막트랜지스터의 게이트-드레인 기생용량
S1 : 제 1 이동거리
본 발명은 액정표시장치(liquid crystal display device : LCD)에 관한 것으로서, 보다 상세하게는, 박막트랜지스터(thin film transistor)를 포함하는 액정표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 LCD(liquid crystal display), PDP(plasma display panel), ELD(electro luminescent display), VFD(vacuum fluorescent display)와 같은 여러가지 평판표시장치가 활용되고 있다.
평판표시장치 중 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.
액정표시장치는 서로 마주보는 두 기판과 두 기판 사이에 개재된 액정으로 이루어진다. 액정표시장치는 두 기판 각각에 형성된 화소전극과 공통전극 사이에 발생된 전계에 의해 액정 배열을 변화시켜 영상을 표시하게 된다.
도 1은 종래의 액정표시장치를 도시한 등가회로도이다.
도 1에 도시한 바와 같이, 종래의 액정표시장치(10)는 매트릭스(matrix) 형태로 배치된 다수의 화소(P)를 포함한다. 다수의 화소(P)는 서로 교차하는 다수의 게이트배선 및 데이터배선(GL, DL)과 연결된다.
다수의 화소(P) 각각은, 게이트배선 및 데이터배선(GL, DL)과 연결되는 박막트랜지스터(T)와, 박막트랜지스터(T)와 연결되는 액정캐패시터(CLC) 및 스토리지캐패시터(CST)를 포함한다.
박막트랜지스터(T)의 게이트전극은 게이트배선(GL)과 연결되고, 소스전극은 데이터배선(DL)과 연결된다. 액정캐패시터(CLC)는 화소전극 및 공통전극(미도시)과, 두 전극 사이에 개재된 액정(미도시)을 포함하여 구성된다. 화소전극은 박막트랜지스터(T)의 드레인전극과 연결되어 화소전압(Vp)이 인가되고, 공통전극에는 공통전압(Vcom)이 인가된다. 그리고, 스토리지캐패시터(CST)는 액정캐패시터(CLC)와 병렬로 연결되어 액정캐패시터(CLC)의 보조용량으로서 기능하게 된다.
하나의 프레임(frame) 동안 게이트배선(GL)이 순차적으로 선택되고, 선택된 게이트배선(GL)에는 온(ON)상태의 게이트전압(Vg)이 인가된다. 선택된 게이트배선(GL)에 연결된 박막트랜지스터(T)의 게이트전극에 온(ON)상태의 게이트전압(Vg)이 인가되면, 선택된 게이트배선(GL)에 연결된 박막트랜지스터(T)는 온상태가 되고, 박막트랜지스터(T)의 채널(channel)은 열리게 된다.
박막트랜지스터(T)의 채널이 열려진 상태에서, 데이터배선(DL)에 데이터전압(Vd)이 인가되고, 인가된 데이터전압(Vd)은 선택된 게이트배선(GL)에 연결된 화소(P)의 액정캐패시터(CLC)의 화소전극에 전달되고, 이에 따라 화소전극에는 화소전압(Vp)이 충전된다. 한편, 공통전극에는 공통전압(Vcom)이 전달되어, 액정캐패시터(CLC)에는 화소전압(Vp)과 공통전압(Vcom)의 차전압인 액정전압이 생성된다. 액정전압에 의해 발생된 전계는 액정 배열을 변화시키게 된다. 변화된 액정 배열에 따라 액정에 입사되는 빛의 투과율은 조절되고, 이에 따라 화상이 표시된다.
한편, 게이트배선(GL)에 오프(OFF)상태의 게이트전압(Vg)이 인가되면 박막트랜지스터(T)는 오프상태가 되어 채널은 닫히게 된다. 채널이 닫혀진 상태에서, 액정캐패시터(CLC)의 화소전극에는 온상태에서의 화소전압(Vp)이 유지된다. 스토리지캐패시터(CST)는 화소전압(Vp)의 전압강하를 방지하게 된다.
전술한 바와 같은 종래의 액정표시장치는 실질적으로 모든 화소가 서로 균일한 전기적 특성을 갖도록 동일한 구조로 형성된다. 이처럼, 모든 화소가 서로 균일한 전기적 특성을 갖는 경우에, 모든 화소에 대해 동일한 방법으로 제어가 가능하 다. 이를 위해, 화소의 전기적 특성을 결정하는 주요구성인 박막트랜지스터는 모든 화소에서 균일한 구조를 갖도록 형성된다.
도 2는 도 1의 액정표시장치의 모든 화소에 균일한 구조로 형성된 박막트랜지스터를 도시한 평면도이다.
도 2에 도시한 바와 같이, 종래의 액정표시장치의 각 화소에 균일한 구조로 형성된 박막트랜지스터(T)는 게이트전극(25)과, 게이트전극(25) 상부의 반도체층(40)과, 반도체층(40)의 상부에 위치하고 서로 이격된 소스전극 및 드레인전극(35, 37)을 포함한다. 소스전극(35)은 데이터배선(30)과 연결된다. 게이트전극(25)은 반도체층(40)에 대응하는 게이트배선(20)의 일부에 해당된다. 한편, 도시하지는 않았지만, 드레인전극(37)은 화소전극과 연결된다.
전술한 바와 같이, 종래의 박막트랜지스터(T)는 각 화소마다 균일한 구조를 갖게 되는 바, 박막트랜지스터(T)의 전기적 특성을 결정하는 주요인자로서, 채널(CH)의 폭/길이 비율(W(width)/L(length) ratio)과 게이트전극(25)과 드레인전극(37) 사이의 게이트-드레인 기생용량(Cgd : gate-drain parasitic capacitance)은 모든 박막트랜지스터(T)에서 균일하다. 여기서, 채널(CH)의 폭/길이(W/L) 비율은 채널(CH)을 따라 흐르는 온전류(on current)의 크기를 결정하게 되는데, 서로 비례 관계를 갖게 된다. 그리고, 게이트-드레인 기생용량(Cgd)은 게이트전극(25)과 드레인전극(37)이 서로 중첩됨으로써 발생하게 된다. 이는 화소전압(Vp)의 전압강하를 유발하는 주요인자로서 작용하게 된다. 즉, 화소전압의 전압강하량(ΔVp)과 게이트-드레인 기생용량(Cgd)은, ΔVp = Cgd/(Clc + Cst + Cgd)*ΔVg (여기서, ΔVg = (Vgh - Vgl)(게이트하이전압 - 게이트로우전압)), 과 같은 관계식에 따르게 된다. 따라서, 게이트-드레인 기생용량(Cgd)과 화소전압의 전압강하량(ΔVp)은 서로 비례 관계를 갖게 된다.
그런데, 종래의 액정표시장치를 제조하는 공정에서 형성되는 박막트랜지스터는, 현실적으로 발생하는 공정상의 편차에 의해 모든 화소에서 균일한 전기적 특성을 갖도록 형성되는 것은 용이하지 않다. 예를 들면, 박막트랜지스터를 형성하는 과정에서, 화소들 사이에서는 위치에 따라 박막트랜지스터를 구성하는 박막의 두께의 편차 등이 발생할 수 있다. 이와 같이 공정상 발생하는 편차에 의해, 박막트랜지스터의 전기적 특성은 화소들 사이에서 편차를 갖게 된다. 따라서, 화소전압의 전압강하량(ΔVp)은 화소들 사이에서 위치에 따라 편차(d(ΔVp))를 갖게 된다.
또한, 종래의 액정표시장치에서는 게이트배선 및 데이터배선의 일끝단으로부터 게이트전압 및 데이터전압이 공급되어 타끝단으로 전달된다. 따라서, 신호배선의 일끝단에 근접한 화소들에는 신호전압이 원하는 정도로 공급되지만, 일끝단에서 타끝단으로 갈수록, 신호배선의 저항-용량 지연(RC(resistance-capacitance) delay)에 의해, 화소전압의 전압강하량(ΔVp)은 위치에 따라 편차(d(ΔVp))를 갖게 된다.
도 3은 종래의 액정표시장치에서 위치에 따라 측정된 화소전압의 전압강하량의 분포를 나타낸 그래프이다.
도 3의 제 1 내지 5 화소(P1, P2, P3, P4, P5)는, 도 1의 액정표시장치의 좌측에서 우측을 따르는 제 1 내지 5 위치(LP1, LP2, LP3, LP4, LP5)의 화소를 나타 낸 것이다. 즉, 제 1 화소(P1)는 게이트전압이 인가되는 게이트배선의 일끝단 부분에 근접하여 위치하는 화소이고, 제 5 화소(P5)는 게이트배선의 타끝단 부분에 근접하여 위치하는 화소이고, 제 3 화소(P3)는 게이트배선의 중심부에 근접하여 위치하는 화소이다. 그리고, 제 2 화소(P2)는 제 1, 3 화소(P1, P3) 사이에 위치하는 화소이고, 제 4 화소(P4)는 제 3, 5 화소(P3, P5) 사이에 위치하는 화소이다.
도 3에 도시한 바와 같이, 서로 다른 위치의 화소(P1, P2, P3, P4, P5)들은 균일한 화소전압의 전압강하량(ΔVp)을 갖지 못하고, 서로 편차(d(ΔVp))를 갖는 불균일한 화소전압의 전압강하량(ΔVp)을 갖게 된다. 이에 따라, 화소(P1, P2, P3, P4, P5)를 정상적으로 구동하기 위해 요구되는 공통전압(Vcom) 또한, 화소들(P1, P2, P3, P4, P5) 사이에 편차를 갖게 된다. 예를 들면, 다른 화소들(P2, P3, P4, P5)에 비해 상대적으로 높은 화소전압의 전압강하량(ΔVp)을 갖는 제 1 화소(P1)는, 다른 화소들(P2, P3, P4, P5)에 비해 낮은 공통전압(Vcom)을 필요로 하게 된다. 또한, 다른 화소들(P1, P2, P3, P5)에 비해 상대적으로 낮은 화소전압의 전압강하량(ΔVp)을 갖는 제 4 화소(P4)는, 다른 화소들(P1, P2, P3, P5)에 비해 높은 공통전압(Vcom)을 필요로 하게 된다.
이처럼, 위치에 따라 각 화소들(P1, P2, P3, P4, P5)에 요구되는 공통전압(Vcom)의 분포는 균일하지 못하고, 화소전압의 전압강하량(ΔVp)의 분포와는 반대되는 분포를 갖게 된다.
그런데, 모든 화소에는 동일한 하나의 공통전압이 인가된다. 따라서, 대부분의 화소는 정상구동을 위해 요구되는 공통전압과는 다른 공통전압을 인가받게 된 다. 이에 따라, 대부분의 화소는 정상구동되지 못하게 된다.
결국, 종래의 액정표시장치에는, 플리커(flicker) 및 잔상이 발생하여 화질이 저하된다.
본 발명은, 전술한 바와 같은 문제를 해결하기 위한 것으로서, 화소들 사이의 위치에 따른 공통전압의 편차를 줄여 플리커(flicker) 및 잔상을 감소시킴으로써 화질을 개선시킬 수 있는 액정표시장치를 제공하는 데 있다.
전술한 바와 같은 목적을 달성하기 위해, 본 발명은, 채널의 제 1 폭/길이 비율과 제 1 게이트-드레인 기생용량을 갖는 제 1 박막트랜지스터를 갖는 제 1 화소와; 채널의 제 2 폭/길이 비율과 제 2 게이트-드레인 기생용량을 갖는 제 2 박막트랜지스터를 갖고, 상기 제 1 화소와 다른 위치에 위치하는 제 2 화소를 포함하고, 상기 제 1, 2 폭/길이 비율은 균일하고, 상기 제 1, 2 화소가 균일한 공통전압을 갖기위해 제 2 게이트-드레인 기생용량은 제 1 게이트-드레인 기생용량과 차이를 갖는 액정표시장치를 제공한다.
여기서, 상기 제 2 게이트-드레인 기생용량은 상기 제 1 게이트-드레인 기생용량보다 작을 수 있다.
상기 제 2 게이트-드레인 기생용량은 상기 제 1 게이트-드레인 기생용량보다 클 수 있다.
채널의 제 3 폭/길이 비율과 제 3 게이트-드레인 기생용량을 갖는 제 3 박막트랜지스터를 갖고, 상기 제 1, 2 화소와 다른 위치에 위치하는 제 3 화소를 더욱 포함하고, 상기 제 1, 2, 3 폭/길이 비율은 균일하고, 상기 제 1 게이트-드레인 기생용량은 상기 제 2, 3 게이트-드레인 기생용량의 사이의 값을 가질 수 있다.
상기 제 1, 2 게이트-드레인 기생용량의 차이는, 상기 1, 2 박막트랜지스터 각각의 게이트전극과 드레인전극의 중첩면적의 차이일 수 있다.
상기 제 2 박막트랜지스터의 소스전극 및 드레인전극은, 상기 제 1 박막트랜지스터의 소스전극 및 드레인전극을 기준으로, 게이트배선의 폭 방향으로 이동될 수 있다.
상기 제 2 박막트랜지스터의 소스전극 및 드레인전극은, 상기 제 1 박막트랜지스터의 소스전극 및 드레인전극을 기준으로, 게이트배선의 폭 방향으로 이동되고, 상기 제 3 박막트랜지스터의 소스전극 및 드레인전극은, 상기 제 1 박막트랜지스터의 소스전극 및 드레인전극을 기준으로, 상기 제 2 박막트랜지스터의 소스전극 및 드레인전극의 이동방향과 반대되는 방향으로 이동될 수 있다.
상기 제 1, 2 박막트랜지스터 각각에서, 상기 소스전극은 게이트전극 내에 위치할 수 있다.
상기 제 1, 2 박막트랜지스터 각각에서, 상기 소스전극은 U-형상을 갖고, 상기 드레인전극은 상기 소스전극의 U-형상 내부로 연장될 수 있다.
상기 제 1, 2 화소 각각은, 상기 제 1, 2 박막트랜지스터와 연결되는 제 1, 2 화소전극을 더욱 갖고, 상기 제 1, 2 화소전극의 크기는 균일할 수 있다.
상기 제 1, 2 화소는, 게이트배선이 연장된 방향을 기준으로, 서로 다른 위치에 위치할 수 있다.
다른 측면에서, 본 발명은, 게이트배선의 연장방향을 따라 위치하는 다수의 화소와; 상기 다수의 화소 각각에 위치하고, 채널의 폭 길이 비율과 게이트-드레인 기생용량을 갖는 다수의 박막트랜지스터를 포함하고, 상기 다수의 박막트랜지스터의 채널의 폭 길이 비율은 서로 균일하고, 상기 다수의 화소가 균일한 공통전압을 갖기위해 상기 다수의 박막트랜지스터의 게이트-드레인 기생용량의 분포는 상기 게이트배선의 연장방향을 따라 볼록한 형상을 갖는 액정표시장치를 제공한다.
여기서, 상기 다수의 박막트랜지스터의 게이트-드레인 기생용량의 분포는, 상기 다수의 박막트랜지스터의 게이트전극과 드레인전극의 중첩면적의 분포에 대응할 수 있다.
이하, 도면을 참조하여, 본 발명의 실시예를 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 액정표시장치에서 위치에 따른 게이트-드레인 기생용량의 분포와 이에 따라 측정된 화소전압의 전압강하량의 분포를 나타낸 그래프이고, 도 5는 도 4의 화소전압의 전압강하량의 분포에 따라 측정된 균일한 공통전압의 분포를 나타낸 그래프이다.
도 4와 5의 제 1 내지 5 화소(P1, P2, P3, P4, P5)의 위치는 각각, 도 3의 제 1 내지 5 화소의 위치와 동일하다. 즉, 제 1 화소(P1)는 게이트전압이 인가되는 게이트배선의 일끝단 부분에 근접하여 위치하는 화소이고, 제 5 화소(P5)는 게이트배선의 타끝단 부분에 근접하여 위치하는 화소이고, 제 3 화소(P3)는 게이트배선의 중심부에 근접하여 위치하는 화소이다. 그리고, 제 2 화소(P2)는 제 1, 3 화소(P1, P3) 사이에 위치하는 화소이고, 제 4 화소(P4)는 제 3, 5 화소(P3, P5) 사이에 위치하는 화소이다.
본 발명의 실시예에서는, 화소들(P1, P2, P3, P4, P5) 사이에 게이트-드레인 기생용량(Cgd)이 도 4에 도시한 바와 같은 분포를 갖도록 박막트랜지스터를 설계함으로써, 화소들(P1, P2, P3, P4, P5)의 화소전압의 강하량(ΔVp)의 편차(d(ΔVp))가 최소화 되도록 한다. 즉, 화소전압의 강하량(ΔVp)이, 도 4에 도시한 바와 같은 분포를 갖도록 한다. 이와 같은 화소전압의 강하량(ΔVp)의 분포에 따라, 위치가 다른 화소들(P1, P2, P3, P4, P5)이 정상구동을 위해 요구되는 공통전압(Vcom)은, 도 5에 도시한 바와 같이 균일한 분포를 갖게 됨을 알 수 있다.
즉, 본 발명의 실시예에서는, 도 5에 나타난 바와 같이, 서로 다른 위치의 화소들(P1, P2, P3, P4, P5)이, 정상적인 구동을 위해, 필요로 하는 공통전압(Vcom)의 분포가 균일하도록 하기 위해, 화소전압의 강하량(ΔVp)을 조절한다.
종래와 관련된 도 3을 참조하면, 종래의 화소전압의 강하량의 분포는 게이트배선의 연장방향을 따라 오목한 형상을 가지고 있었으며, 이에 따라 요구되는 공통전압의 분포는 게이트배선의 연장방향을 따라 볼록한 형상을 가지고 있었다. 따라서, 종래의 화소전압의 강하량의 분포의 형상이 반대가 되도록, 화소전압 강하량의 분포를 변화시키면서, 이에 따른 공통전압의 분포를 측정하게 되면, 위치에 따라 요구되는 공통전압의 분포가 균일하게 되는 화소전압의 강하량의 분포를 찾아 낼 수 있게 된다.
위와 같이, 공통전압의 분포를 균일하게 할 수 있는 화소전압의 강하량(ΔVp)의 분포를 찾아내게 되면, 그와 같은 화소전압의 강하량(ΔVp)의 분포를 얻기 위해, 화소마다 박막트랜지스터의 게이트-드레인 기생용량(Cgd)을 조절하게 된다. 즉, ΔVp = Cgd/(Clc + Cst + Cgd)*ΔVg와 같은 수식에 근거하여, 위치에 따라 요구되는 화소전압의 강하량(ΔVp)에 맞게, 박막트랜지스터의 게이트-드레인 기생용량(Cgd)이 조절된다.
예를 들면, 도 3에서 다른 화소에 비해 상대적으로 가장 높은 화소전압의 강하량을 갖는 제 1 화소에 대해서는, 게이트-드레인 기생용량을 다른 화소에 비해 가장 작게 한다. 그리고, 도 3에서 다른 화소에 비해 상대적으로 가장 낮은 화소전압의 강하량을 갖는 제 4 화소에 대해서는, 게이트-드레인 기생용량을 다른 화소에 비해 가장 크게 한다. 이와 같은 방법으로, 도 3에서 화소들 사이의 화소전압 강하량의 상대적 차이를 보상하도록, 화소들 사이의 게이트-드레인 기생용량을 상대적으로 조절하게 된다.
이에 따라, 서로 다른 위치의 화소들의 화소전압의 강하량의 편차가 최소화 될 수 있다. 이처럼, 종래의 화소전압의 강하량의 분포를 본 발명에 따른 화소전압의 강하량의 분포에 맞게 조절하기 위해, 화소들 사이의 게이트-드레인 기생용량이 서로 차이를 갖도록 조절된다.
결국, 본 발명의 실시예에서는, 플리커나 잔상을 인지할 수 없을 정도의 범위 내에서 모든 화소들이 실질적으로 균일한 공통전압을 갖기 위해, 화소의 위치에 따라 게이트-드레인 기생용량이 서로 편차를 갖도록 박막트랜지스터를 설계하게 된다. 한편, 게이트-드레인 기생용량을 조절하는 경우에도, 박막트랜지스터들의 폭/길이 비율은 균일하도록 유지하게 된다.
이하, 본 발명의 실시예에 따라, 화소의 위치에 따라 게이트-드레인 기생용량이 서로 편차를 갖도록 박막트랜지스터를 설계하는 방법에 대해 상세히 설명한다.
도 6은 본 발명의 실시예의 제 1 예에 따라, 화소의 위치에 따라 게이트-드레인 기생용량이 편차를 갖는 두개의 박막트랜지스터를 도시한 평면도이다. 도 6의 좌측의 박막트랜지스터(Tref)는 기준박막트랜지스터(Tref)로서 도 4에서 가장 큰 게이트-드레인 기생용량을 갖는 박막트랜지스터에 해당되고, 우측의 박막트랜지스터(Tr)는 도 4에서 가장 큰 게이트-드레인 기생용량을 갖는 박막트랜지스터(Tref)를 제외한 나머지 박막트랜지스터 중 하나의 박막트랜지스터에 해당된다고 가정한다.
도 6에 도시한 바와 같이, 좌측 및 우측의 박막트랜지스터(Tref, Tr)는 각각, 게이트전극(125)과, 게이트전극(125) 상의 반도체층(140)과, 반도체층(140) 상의 서로 이격된 소스전극 및 드레인전극(135, 137)을 포함한다. 소스전극(135)은 데이터배선(130)과 연결된다. 게이트전극(125)으로서 반도체층(140)에 대응하는 게이트배선(120)의 일부가 사용될 수 있다. 게이트배선(120)과 데이터배선(130)은 서 로 교차한다. 한편, 도시하지는 않았지만, 드레인전극(137)은 화소전극과 연결된다. 화소전극은 게이트배선(120)과 데이터배선(130)이 교차하여 정의되는 화소영역에 위치한다. 그리고, 반도체층(140)과 게이트전극(125) 사이에는, 기판 전면에 걸쳐 게이트절연막이 형성된다.
좌측 및 우측의 박막트랜지스터(Tref, Tr)에서, 소스전극(135)은 내부가 상방향으로 개방된 U-형상을 가지며, 게이트전극(125) 내부에 위치한다. 드레인전극(137)은 소스전극(135)의 내부로 연장된 형상을 가진다. 이와 같은 형상을 갖는 소스전극 및 드레인전극(135, 137) 사이의 반도체층(140)은, 좌측 및 우측의 박막트랜지스터(Tref, Tr)의 채널(CH)로서 정의된다. 한편, 드레인전극(137)과 게이트전극(125)은, 반도체층(140)과 게이트절연막(미도시)을 사이에 두고 서로 중첩되어 게이트-드레인 기생용량(Cgd_ref, Cgd_r)을 정의한다.
우측의 박막트랜지스터(Tr)의 소스전극 및 드레인전극(135, 137)은, 좌측의 박막트랜지스터(Tref)의 소스전극 및 드레인전극(137, 135)을 상방향으로 제 1 이동거리(S1)만큼 이동(shift)한 것에 해당된다. 즉, 우측의 박막트랜지스터(Tr)에서 소스전극(135)의 상측 및 하측 각각과 게이트전극(125)의 상측 및 하측 사이의 이격거리(d3, d4)는, 좌측의 박막트랜지스터(Tref)에서 소스전극(135)의 상측 및 하측 각각과 게이트전극(125)의 상측 및 하측 사이의 이격거리(d1, d2)에서 제 1 이동거리(S1)만큼 차감하고 합산한 것에 해당된다. 한편, 제 1 이동거리(S1)는, 좌측의 박막트랜지스터(Tref)의 소스전극(135)의 상측과 게이트전극(125)의 상측 사이의 이격거리(d1) 이하이다.
이처럼, 우측의 박막트랜지스터(Tr)의 소스전극(135)이 게이트전극(125) 내부에 위치하도록 소스전극 및 드레인전극(135, 137)을 이동하는 경우에, 좌측 및 우측의 박막트랜지스터(Tref, Tr)의 채널의 폭/길이(W/L) 비율은 실질적으로 서로 동일하게 된다. 즉, 소스전극(135)은 게이트전극(125) 내부에 위치하는 범위에서 이동하게 되므로, 좌측 및 우측의 박막트랜지스터(Tref, Tr)의 채널(CH)의 면적은 실질적으로 서로 동일하게 된다. 따라서, 좌측 및 우측의 박막트랜지스터(Tref, Tr)의 채널의 폭/길이(W/L) 비율은 실질적으로 서로 동일하게 된다. 이에 따라, 좌측 및 우측의 박막트랜지스터는 채널(CH)의 특성, 예를 들면 온전류 특성이 동일하게 된다.
한편, 드레인전극(137)의 이동에 따라, 우측의 박막트랜지스터(Tr)의 게이트-드레인 기생용량(Cgd_r)은, 좌측의 박막트랜지스터(Tref)의 게이트-드레인 기생용량(Cgd_ref)에 비해 작은 값을 가지게 된다. 즉, 드레인전극(137)의 폭(Wd)은 일정한 상태에서, 좌측 및 우측의 박막트랜지스터(Tref, Tr)의 게이트전극(125)과 드레인전극(137)의 중첩폭(Wd)은 서로 동일하다. 그러나, 우측의 박막트랜지스터(Tr)의 게이트전극(125)과 드레인전극(137)의 중첩길이(Ld_r)는, 좌측의 박막트랜지스터(Tref)의 게이트전극(125)과 드레인전극(137)의 중첩길이(Ld_ref)에 비해 작게 된다. 이처럼, 우측의 박막트랜지스터(Tr)의 게이트전극(125)과 드레인전극(137)의 중첩면적은, 좌측의 박막트랜지스터(Tref)의 게이트전극(125)과 드레인전극(137)의 중첩면적에 비해 작게 된다. 따라서, 우측의 박막트랜지스터(Tr)의 게이트-드레인 기생용량(Cgd_r)은, 좌측의 박막트랜지스터(Tref)의 게이트-드레인 기생용량 (Cgd_ref)에 비해 작게 된다.
전술한 바와 같이, 채널의 폭/길이 비율을 동일하게 유지하는 범위 내에서 소스전극 및 드레인전극을 상방향으로 이동함으로써, 위치에 따라 요구되는 게이트-드레인 기생용량을 조절할 수 있다. 이에 따라, 게이트-드레인 기생용량이 도 4와 같은 분포를 갖도록 할 수 있다.
이와 같이, 소스전극 및 드레인전극을 상방향으로 이동시켜, 게이트-드레인 기생용량을 화소의 위치에 따라 조절함으로써, 도 5와 같이 공통전압의 분포가 균일하게 될 수 있다.
한편, 도 6에서 나타난 본 발명의 실시예의 제 1 예는, 가장 큰 게이트-드레인 기생용량을 갖는 박막트랜지스터를 기준으로, 나머지 박막트랜지스터의 게이트-드레인 기생용량을 조절하는 예를 설명한 것이다. 따라서, 제 1 예에서는, 나머지 박막트랜지스터에 대해, 기준박막트랜지스터의 게이트-드레인 기생용량을 기준으로, 그보다 작은 값을 갖도록 게이트-드레인 기생용량이 설정된다.
전술한 바와 같은 제 1 예와는 달리, 도 4에서 가장 작은 게이트-드레인 기생용량을 갖는 박막트랜지스터를 기준박막트랜지스터로 사용할 수 있다.
도 7은 본 발명의 실시예의 제 2 예에 따라, 화소의 위치에 따라 게이트-드레인 기생용량이 편차를 갖는 두개의 박막트랜지스터를 도시한 평면도이다. 도 7의 좌측의 박막트랜지스터(Tref)는 기준박막트랜지스터(Tref)로서 도 4에서 가장 작은 게이트-드레인 기생용량을 갖는 박막트랜지스터에 해당되고, 우측의 박막트랜지스터(Tr)는 도 4에서 가장 작은 게이트-드레인 기생용량을 갖는 박막트랜지스터를 제 외한 나머지 박막트랜지스터 중 하나의 박막트랜지스터에 해당된다고 가정한다.
도 7에 도시한 바와 같이, 본 발명의 실시예의 제 2 예에서는, 제 1 예에서와는 반대로, 좌측의 기준박막트랜지스터(Tref)로서 도 4에서 가장 작은 게이트-드레인 기생용량을 갖는 박막트랜지스터를 기준박막트랜지스터(Tref)로 사용하게 된다. 따라서, 제 2 예에서는, 우측의 박막트랜지스터(Tr)의 소스전극 및 드레인전극(135, 137)을, 좌측의 박막트랜지스터(Tref)의 소스전극 및 드레인전극(135, 137)에 비해, 하방향으로 제 2 이동거리(S2)만큼 이동하게 된다. 제 2 이동거리(S2)는, 제 1 예의 제 1 이동거리(도 6의 S1)와 마찬가지로, 채널의 폭/길이(W/L) 비율을 유지하는 범위 내로 한정된다. 즉, 제 2 이동거리(S2)는, 좌측의 박막트랜지스터(Tref)의 소스전극(135)의 하측과 게이트전극(125)의 하측 사이의 이격거리(d2) 이하이다.
본 발명의 제 2 예에서는, 드레인전극(137)을 하방향으로 이동함에 따라, 우측의 박막트랜지스터(Tr)의 게이트전극(125)과 드레인전극(137)의 중첩면적은, 좌측의 박막트랜지스터(Tref)의 게이트전극(125)과 드레인전극(137)의 중첩면적에 비해 크게 된다. 따라서, 우측의 박막트랜지스터(Tr)의 게이트-드레인 기생용량(Cgd_r)은, 좌측의 박막트랜지스터(Tref)의 게이트-드레인 기생용량(Cgd_ref)에 비해 크게 된다.
전술한 바와 같이, 본 발명의 실시예의 제 2 예에서는, 채널의 폭/길이 비율을 동일하게 유지하는 범위 내에서 소스전극 및 드레인전극을 하방향으로 이동시킴으로써, 위치에 따라 요구되는 게이트-드레인 기생용량을 조절할 수 있다. 이에 따 라, 게이트-드레인 기생용량이 도 4와 같은 분포를 갖도록 할 수 있다.
이와 같이, 소스전극 및 드레인전극을 하방향으로 이동시켜, 게이트-드레인 기생용량을 화소의 위치에 따라 조절함으로써, 도 5와 같이 공통전압의 분포가 균일하도록 할 수 있게 된다.
한편, 전술한 제 1, 2 예를 혼합하여 적용함으로써, 게이트-드레인 기생용량이 도 4와 같은 분포를 갖도록 할 수 있다.
도 8은 본 발명의 실시예의 제 3 예에 따라, 화소의 위치에 따라 게이트-드레인 기생용량이 편차를 갖는 세개의 박막트랜지스터를 도시한 평면도이다. 도 8의 상부 가운데(이하, 가운데)의 박막트랜지스터는 기준박막트랜지스터(Tref)로서 도 4에서 가장 작은 게이트-드레인 기생용량과 가장 큰 게이트-드레인 기생용량의 사이값을 갖는 게이트-드레인 기생용량을 갖는 박막트랜지스터에 해당되고, 하부 좌측(이하, 좌측)의 박막트랜지스터(Tl)는 기준박막트랜지스터(Tref)의 게이트-드레인 기생용량보다 작은 게이트-드레인 기생용량을 갖는 박막트랜지스터에 해당되고, 하부 우측(이하, 우측)의 박막트랜지스터(Tr)는 기준박막트랜지스터(Tref)의 게이트-드레인 기생용량보다 큰 게이트-드레인 기생용량을 갖는 박막트랜지스터에 해당된다고 가정한다.
도 8에 도시한 바와 같이, 본 발명의 실시예의 제 3 예에서는, 제 1, 2 예에서의 박막트랜지스터의 게이트-드레인 기생용량 조절방법을 혼합하여 적용하게 된다. 즉, 제 3 예에서는, 도 4에서 가장 작은 게이트-드레인 기생용량과 가장 큰 게이트-드레인 기생용량 사이값을 갖는 게이트-드레인 기생용량을 갖는 박막트랜지스 터를 기준박막트랜지스터(Tref)로 사용하게 된다. 따라서, 좌측의 기준박막트랜지스터(Tl)에 대해서는, 기준박막트랜지스터(Tref)의 게이트-드레인 기생용량(Cgd_ref)보다 작은 게이트-드레인 기생용량(Cgd_l)을 갖도록, 소스전극 및 드레인전극(135, 137)을 상방향으로 제 3 이동거리(S3)만큼 이동하게 된다. 한편, 우측의 기준박막트랜지스터(Tr)에 대해서는, 기준박막트랜지스터(Tref)의 게이트-드레인 기생용량(Cgd_ref)보다 큰 게이트-드레인 기생용량(Cgd_r)을 갖도록, 소스전극 및 드레인전극(135, 137)을 상방향으로 제 4 이동거리(S4)만큼 이동하게 된다. 제 3, 4 이동거리(S3, S4)는, 제 1, 2 예의 제 1, 2 이동거리(도 6의 S1, 도 7의 S2)와 마찬가지로, 채널의 폭/길이(W/L) 비율을 동일하게 유지하는 범위 내로 한정된다. 즉, 제 3 이동거리(S3)는 기준박막트랜지스터(Tref)의 소스전극(135)의 상측과 게이트전극(125)의 상측 사이의 이격거리(d1) 이하이고, 제 4 이동거리(S4)는 기준박막트랜지스터(Tref)의 소스전극(135)의 하측과 게이트전극(125)의 하측 사이의 이격거리(d2) 이하이다.
본 발명의 제 3 예에서는, 드레인전극(137)을 상방향 및 하방향으로 이동함에 따라, 좌측의 박막트랜지스터(Tl)의 게이트-드레인 기생용량(Cgd_l)은 기준박막트랜지스터(Tref)의 게이트-드레인 기생용량(Cgd_ref)에 비해 작게 되고, 우측의 박막트랜지스터(Tr)의 게이트-드레인 기생용량(Cgd_r)은 기준박막트랜지스터(Tref)의 게이트-드레인 기생용량(Cgd_ref)에 비해 크게 된다.
전술한 바와 같이, 본 발명의 실시예의 제 3 예에서는, 채널의 폭/길이 비율을 동일하게 유지하는 범위 내에서 소스전극 및 드레인전극을 상방향 및 하방향으 로 이동시킴으로써, 위치에 따라 요구되는 게이트-드레인 기생용량을 조절할 수 있다. 이에 따라, 게이트-드레인 기생용량이 도 4와 같은 분포를 갖도록 할 수 있다.
이와 같이, 소스전극 및 드레인전극을 상방향 및 하방향으로 이동시켜, 게이트-드레인 기생용량을 화소의 위치에 따라 조절함으로써, 도 5와 같이 공통전압의 분포가 균일하도록 할 수 있게 된다.
한편, 전술한 본 발명의 실시예에서, 박막트랜지스터의 구조를 제외하고는, 실질적으로 화소들 사이의 구성은 서로 동일하다. 예를 들면, 화소전극의 크기는 화소들 사이에서 동일하다. 또한, 제 1 내지 3 예에서, 반도체층은, 소스전극 및 드레인전극과 동일하게 이동될 수 있다.
또한, 본 발명의 실시예에서는, 소스전극 및 드레인전극을 상방향 및/또는 하방향으로 이동하는 경우를 예로 들어 설명하였다. 그러나, 본 발명은, 박막트랜지스터의 폭/길이 비율을 균일하게 유지하면서 게이트-드레인 기생용량을 조절할 수 있는 박막트랜지스터를 포함한다. 예를 들면, 게이트전극과 중첩되는 드레인전극의 폭 또는 길이를 조절하여, 게이트-드레인 기생용량을 조절할 수 있는 박막트랜지스터 또한 본 발명에 포함될 수 있다.
또한, 본 발명의 실시예에서는, 소스전극이 U-형상을 갖는 박막트랜지스터를 예로 들어 설명하였다. 그러나, 본 발명은, 소스전극이 U-형상 이외에도, 박막트랜지스터의 폭/길이 비율을 균일하게 유지하면서 게이트-드레인 기생용량을 조절할 수 있는 박막트랜지스터를 포함한다.
전술한 바와 같이, 본 발명의 실시예에서는, 채널의 폭/길이 비율을 화소의 위치에 관계없이 동일하게 유지시키는 범위 내에서, 게이트-드레인 기생용량을 화소의 위치에 따라 요구되는 값으로 조절하게 된다. 이에 따라, 화소전압의 강하량은 화소의 위치에 따라 요구되는 값으로 조절된다. 이처럼, 화소전압의 강하량을 요구되는 바에 따라 조절함으로써, 플리커나 잔상을 인지할 수 없을 정도의 범위 내에서, 모든 화소들은 실질적으로 균일한 공통전압을 갖게 된다.
전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.
본 발명에서는, 채널의 폭/길이 비율을 화소의 위치에 관계없이 동일하게 유지시키는 범위 내에서, 게이트-드레인 기생용량을 화소의 위치에 따라 요구되는 값으로 조절하게 된다. 이에 따라, 화소전압의 강하량은, 모든 화소들이 실질적으로 균일한 공통전압을 갖기 위해 화소의 위치에 따라 요구되는 값으로 조절된다.
결국, 본 발명은, 모든 화소이 실질적으로 균일한 공통전압을 갖게 되어, 플리커나 잔상을 개선할 수 있는 효과를 갖게 된다.

Claims (13)

  1. 채널의 제 1 폭/길이(W/L)와 제 1 게이트-드레인 기생용량(Cgd)을 갖는 제 1 박막트랜지스터를 갖는 제 1 화소와;
    채널의 제 2 폭/길이(W/L)와 제 2 게이트-드레인 기생용량(Cgd)을 갖는 제 2 박막트랜지스터를 갖고, 상기 제 1 화소와 다른 위치에 위치하는 제 2 화소를 포함하고,
    상기 제 1, 2 폭/길이(W/L)는 균일하고, 상기 제 1, 2 화소가 균일한 공통전압을 갖기위해 제 2 게이트-드레인 기생용량(Cgd)은 제 1 게이트-드레인 기생용량(Cgd)과 차이를 갖는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 제 2 게이트-드레인 기생용량(Cgd)은 상기 제 1 게이트-드레인 기생용량(Cgd)보다 작은 액정표시장치.
  3. 제 1 항에 있어서,
    상기 제 2 게이트-드레인 기생용량(Cgd)은 상기 제 1 게이트-드레인 기생용량(Cgd)보다 큰 액정표시장치.
  4. 제 1 항에 있어서,
    채널의 제 3 폭/길이(W/L)와 제 3 게이트-드레인 기생용량(Cgd)을 갖는 제 3 박막트랜지스터를 갖고, 상기 제 1, 2 화소와 다른 위치에 위치하는 제 3 화소를 더욱 포함하고,
    상기 제 1, 2, 3 폭/길이(W/L)는 균일하고, 상기 제 1 게이트-드레인 기생용량(Cgd)은 상기 제 2, 3 게이트-드레인 기생용량(Cgd)의 사이의 값을 갖는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 제 1, 2 게이트-드레인 기생용량(Cgd)의 차이는, 상기 1, 2 박막트랜지스터 각각의 게이트전극과 드레인전극의 중첩면적의 차이인 액정표시장치.
  6. 제 1 항에 있어서,
    상기 제 2 박막트랜지스터의 소스전극 및 드레인전극은, 상기 제 1 박막트랜지스터의 소스전극 및 드레인전극을 기준으로, 게이트배선의 폭 방향으로 이동된 액정표시장치.
  7. 제 4 항에 있어서,
    상기 제 2 박막트랜지스터의 소스전극 및 드레인전극은, 상기 제 1 박막트랜지스터의 소스전극 및 드레인전극을 기준으로, 게이트배선의 폭 방향으로 이동되고,
    상기 제 3 박막트랜지스터의 소스전극 및 드레인전극은, 상기 제 1 박막트랜지스터의 소스전극 및 드레인전극을 기준으로, 상기 제 2 박막트랜지스터의 소스전극 및 드레인전극의 이동방향과 반대되는 방향으로 이동된 액정표시장치.
  8. 제 6 항에 있어서,
    상기 제 1, 2 박막트랜지스터 각각에서, 상기 소스전극은 게이트전극 내에 위치하는 액정표시장치.
  9. 제 8 항에 있어서,
    상기 제 1, 2 박막트랜지스터 각각에서, 상기 소스전극은 U-형상을 갖고, 상기 드레인전극은 상기 소스전극의 U-형상 내부로 연장된 액정표시장치.
  10. 제 1 항에 있어서,
    상기 제 1, 2 화소 각각은, 상기 제 1, 2 박막트랜지스터와 연결되는 제 1, 2 화소전극을 더욱 갖고, 상기 제 1, 2 화소전극의 크기는 균일한 액정표시장치.
  11. 제 1 항에 있어서,
    상기 제 1, 2 화소는, 게이트배선이 연장된 방향을 기준으로, 서로 다른 위치에 위치하는 액정표시장치.
  12. 게이트배선의 연장방향을 따라 위치하는 다수의 화소와;
    상기 다수의 화소 각각에 위치하고, 채널의 폭 길이 비율과 게이트-드레인 기생용량(Cgd)을 갖는 다수의 박막트랜지스터를 포함하고,
    상기 다수의 박막트랜지스터의 채널의 폭 길이 비율은 서로 균일하고, 상기 다수의 화소가 균일한 공통전압을 갖기위해 상기 다수의 박막트랜지스터의 게이트-드레인 기생용량(Cgd)의 분포는 상기 게이트배선의 연장방향을 따라 볼록한 형상을 갖는 액정표시장치.
  13. 제 12 항에 있어서,
    상기 다수의 박막트랜지스터의 게이트-드레인 기생용량(Cgd)의 분포는, 상기 다수의 박막트랜지스터의 게이트전극과 드레인전극의 중첩면적의 분포에 대응하는 액정표시장치.
KR1020050056096A 2005-06-28 2005-06-28 박막트랜지스터를 포함하는 액정표시장치 KR101142785B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050056096A KR101142785B1 (ko) 2005-06-28 2005-06-28 박막트랜지스터를 포함하는 액정표시장치
US11/315,122 US7507992B2 (en) 2005-06-28 2005-12-23 Liquid crystal display device including thin film transistors having different paracitic capacitance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050056096A KR101142785B1 (ko) 2005-06-28 2005-06-28 박막트랜지스터를 포함하는 액정표시장치

Publications (2)

Publication Number Publication Date
KR20070000610A KR20070000610A (ko) 2007-01-03
KR101142785B1 true KR101142785B1 (ko) 2012-05-08

Family

ID=37566725

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050056096A KR101142785B1 (ko) 2005-06-28 2005-06-28 박막트랜지스터를 포함하는 액정표시장치

Country Status (2)

Country Link
US (1) US7507992B2 (ko)
KR (1) KR101142785B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7408198B2 (en) * 2006-02-13 2008-08-05 Chunghwa Picture Tubes, Ltd. Thin film transistor, thin film transistor array and repairing method thereof
TW200741281A (en) * 2006-04-17 2007-11-01 Chi Mei Optoelectronics Corp Pixel array substrate and liquid crystal display
KR101512338B1 (ko) * 2007-05-29 2015-04-15 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
KR101430639B1 (ko) * 2008-03-17 2014-08-18 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 장치
GB2478164A (en) 2010-02-26 2011-08-31 Sony Corp Calculating misalignment between a stereoscopic image pair based on feature positions
CN102792450B (zh) * 2010-03-24 2014-02-26 夏普株式会社 信号分配电路、信号分配装置和显示装置
JP5830761B2 (ja) * 2011-05-10 2015-12-09 株式会社Ｊｏｌｅｄ 表示装置及び電子機器
KR101874789B1 (ko) * 2011-10-27 2018-07-06 엘지디스플레이 주식회사 액정표시장치
JP6078946B2 (ja) * 2011-11-08 2017-02-15 セイコーエプソン株式会社 電気光学装置および電子機器
CN103995387B (zh) 2014-05-16 2015-05-13 京东方科技集团股份有限公司 阵列基板及显示装置
KR102352305B1 (ko) 2015-04-03 2022-01-19 삼성디스플레이 주식회사 표시 장치
CN104751820B (zh) * 2015-04-20 2017-10-24 深圳市华星光电技术有限公司 显示面板及具有该显示面板的显示器
CN106531745B (zh) * 2016-11-21 2019-12-03 武汉华星光电技术有限公司 一种薄膜晶体管阵列基板及液晶面板
CN106707626B (zh) * 2017-02-24 2019-11-15 深圳市华星光电半导体显示技术有限公司 液晶显示面板及液晶显示装置
CN108646489A (zh) 2018-06-06 2018-10-12 深圳市华星光电半导体显示技术有限公司 液晶显示器及移动终端

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001235U (ko) * 1997-06-13 1999-01-15 오평희 Tft 액정표시소자
KR20050060791A (ko) * 2003-12-17 2005-06-22 엘지.필립스 엘시디 주식회사 액정표시장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1230919C (zh) * 1994-06-02 2005-12-07 株式会社半导体能源研究所 有源矩阵显示器和电光元件
US5532180A (en) * 1995-06-02 1996-07-02 Ois Optical Imaging Systems, Inc. Method of fabricating a TFT with reduced channel length
US5650358A (en) * 1995-08-28 1997-07-22 Ois Optical Imaging Systems, Inc. Method of making a TFT having a reduced channel length
US5854100A (en) * 1997-11-17 1998-12-29 Vanguard International Semiconductor Corporation Method of forming a new bipolar/CMOS pixel for high resolution imagers
JP2001296553A (ja) * 2000-04-14 2001-10-26 Advanced Display Inc 表示装置および表示装置の製造方法
GB2372620A (en) * 2001-02-27 2002-08-28 Sharp Kk Active Matrix Device
KR100469342B1 (ko) * 2001-07-11 2005-02-02 엘지.필립스 엘시디 주식회사 액정표시소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001235U (ko) * 1997-06-13 1999-01-15 오평희 Tft 액정표시소자
KR20050060791A (ko) * 2003-12-17 2005-06-22 엘지.필립스 엘시디 주식회사 액정표시장치

Also Published As

Publication number Publication date
US7507992B2 (en) 2009-03-24
US20060290630A1 (en) 2006-12-28
KR20070000610A (ko) 2007-01-03

Similar Documents

Publication Publication Date Title
KR101142785B1 (ko) 박막트랜지스터를 포함하는 액정표시장치
US7656492B2 (en) Liquid crystal display device using in-plane switching mode having particular pixel electrodes
US7869676B2 (en) Liquid crystal display panel with dual-TFTs pixel units having different TFT channel width/length ratios
US8325286B2 (en) Active matrix substrate and display device including the same
US7683979B2 (en) Multi-domain vertical alignment (MVA) pixel structure
US7746416B2 (en) Pixel array substrate having storage capacitances that vary along a scan line
US9105248B2 (en) Array substrate, display device and method for driving pixels within each pixel region of the array substrate
US8179489B2 (en) Display device
US6982775B2 (en) Liquid crystal display having reduced flicker
US20110133194A1 (en) Pixel structure
JP2000039626A (ja) アクティブマトリクス型液晶表示装置
JP2002148656A (ja) Ｔｆｔ液晶表示装置
JP4553318B2 (ja) 液晶ディスプレイ
US7567324B2 (en) Liquid crystal display device and fabrication method thereof
JP2004078194A (ja) 液晶表示パネル
US7944533B2 (en) Multi-domain liquid crystal display
US7932519B1 (en) Pixel structure
KR101269005B1 (ko) 액정표시장치의 어레이 기판
US8373169B2 (en) Thin film transistor of liquid crystal display device with specified channel W/L ratio
KR20070002221A (ko) 멀티 도메인 액정 표시 장치
US20050162362A1 (en) Image display apparatus and method of forming
US20110102725A1 (en) Liquid crystal display device
KR100895015B1 (ko) 액정 표시 장치
KR20170039801A (ko) 박막트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치
KR101025126B1 (ko) 액정표시소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160329

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170320

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 8