JP2001296553A - 表示装置および表示装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010408 film Substances 0.000 claims abstract description 74
- 239000010409 thin film Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 45
- 238000000059 patterning Methods 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 101000984186 Homo sapiens Leukocyte immunoglobulin-like receptor subfamily B member 4 Proteins 0.000 description 1
- 101001099381 Homo sapiens Peroxisomal biogenesis factor 19 Proteins 0.000 description 1
- 102100025578 Leukocyte immunoglobulin-like receptor subfamily B member 4 Human genes 0.000 description 1
- 102100038883 Peroxisomal biogenesis factor 19 Human genes 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910021357 chromium silicide Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
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Abstract
(57)【要約】
【課題】 分割露光による分割領域間の輝度差の抑制に
加えて、画面のちらつきをも抑制した、良好な表示品質
を有する表示装置を得る。 【解決手段】 絶縁性基板上に形成されたゲート電極配
線と、該ゲート電極配線と絶縁膜を介して交差するソー
ス電極を含むソース電極配線と、前記ゲート電極配線と
前記ソース電極配線との交差部近傍に形成された薄膜ト
ランジスタと、前記薄膜トランジスタのドレイン電極を
含みかつ画素電極に接続されるドレイン電極配線とを備
えた表示装置であって、前記薄膜トランジスタはソース
電極の両側面において対向するドレイン電極配線のチャ
ネル長方向の一部と前記ゲート電極配線との重なり部で
ドレイン電極を形成する。
加えて、画面のちらつきをも抑制した、良好な表示品質
を有する表示装置を得る。 【解決手段】 絶縁性基板上に形成されたゲート電極配
線と、該ゲート電極配線と絶縁膜を介して交差するソー
ス電極を含むソース電極配線と、前記ゲート電極配線と
前記ソース電極配線との交差部近傍に形成された薄膜ト
ランジスタと、前記薄膜トランジスタのドレイン電極を
含みかつ画素電極に接続されるドレイン電極配線とを備
えた表示装置であって、前記薄膜トランジスタはソース
電極の両側面において対向するドレイン電極配線のチャ
ネル長方向の一部と前記ゲート電極配線との重なり部で
ドレイン電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は画面のちらつき、分
割露光領域間の輝度差などを抑制し、良好な表示品質を
得ることができる表示装置に関するものであり、とくに
液晶表示装置に使用して好適なものである。
割露光領域間の輝度差などを抑制し、良好な表示品質を
得ることができる表示装置に関するものであり、とくに
液晶表示装置に使用して好適なものである。
【０００２】
【従来の技術】従来のアクティブマトリクス型液晶表示
装置において、スイッチング素子として各画素に配設さ
れる薄膜トランジスタ（以下、ＴＦＴと称する）の構造
については、たとえば特開平８−３２８０３８号公報明
細書に開示がされている。これは、図１１の従来のアク
ティブマトリクス型表示装置の１画素の平面図に示され
ているように、２つの薄膜トランジスタの、あるいは２
つの薄膜トランジスタの2つのドレイン電極の一方の側
にのみソース電極を突出させることで、開口率を向上さ
せ、薄膜トランジスタを形成する際のフォトリソグラフ
ィのマスクがずれても、ソース電極と共通ゲート電極と
の重合面積の変化を無くすものである。（図１１では２
つのソース電極の一方の側にのみ、共通ドレイン電極を
突出させている）ここで、該公報におけるソース電極は
画素電極に接続される電極を示しており、本発明のドレ
イン電極に当たる。
装置において、スイッチング素子として各画素に配設さ
れる薄膜トランジスタ（以下、ＴＦＴと称する）の構造
については、たとえば特開平８−３２８０３８号公報明
細書に開示がされている。これは、図１１の従来のアク
ティブマトリクス型表示装置の１画素の平面図に示され
ているように、２つの薄膜トランジスタの、あるいは２
つの薄膜トランジスタの2つのドレイン電極の一方の側
にのみソース電極を突出させることで、開口率を向上さ
せ、薄膜トランジスタを形成する際のフォトリソグラフ
ィのマスクがずれても、ソース電極と共通ゲート電極と
の重合面積の変化を無くすものである。（図１１では２
つのソース電極の一方の側にのみ、共通ドレイン電極を
突出させている）ここで、該公報におけるソース電極は
画素電極に接続される電極を示しており、本発明のドレ
イン電極に当たる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た構成においては、ゲート電極とソース電極間（本発明
においてはドレイン電極）の寄生容量（以下、Ｃｇｄと
称する）の分割露光領域（ショット）間の輝度差（以
下、ショットムラと称する）は抑制できるものの、図１
０の従来技術に示されているように画素電極と接続され
るソース電極配線（本発明においてはドレイン電極配
線）は、ドレイン電極と対向するチャネル長方向の全域
においてゲート電極配線と交差しており、Ｃｇｄの絶対
値としては大きな値となってしまう。Ｃｇｄの値が大き
くなることで生じる表示上の問題として、画面のちらつ
き（以下、フリッカと称する）があげられる。フリッカ
とは周知のとおり、所定フレームと次フレームとで液晶
に印加される電圧の実効値が異なることで発生するもの
である。
た構成においては、ゲート電極とソース電極間（本発明
においてはドレイン電極）の寄生容量（以下、Ｃｇｄと
称する）の分割露光領域（ショット）間の輝度差（以
下、ショットムラと称する）は抑制できるものの、図１
０の従来技術に示されているように画素電極と接続され
るソース電極配線（本発明においてはドレイン電極配
線）は、ドレイン電極と対向するチャネル長方向の全域
においてゲート電極配線と交差しており、Ｃｇｄの絶対
値としては大きな値となってしまう。Ｃｇｄの値が大き
くなることで生じる表示上の問題として、画面のちらつ
き（以下、フリッカと称する）があげられる。フリッカ
とは周知のとおり、所定フレームと次フレームとで液晶
に印加される電圧の実効値が異なることで発生するもの
である。
【０００４】Ｃｇｄが増大すると、ゲート電極配線の時
定数が増大し、これによって表示面の駆動側から遠端部
近傍でゲート印加電圧がオン（High）からオフ（Low）
に遷移するときの遅延が生じ、遠端部近傍では所定の水
平期間のつぎの水平期間のデータ（ドレイン電極電位）
を書き込んでしまう、いわゆる再書き込みが起こり、所
定の画素電位に対してズレを生じる。さらに、ゲート印
加電圧がオン（High）からオフ（Low）に遷移するとき
には、ＴＦＴの寄生容量に起因する画素電極電位の電圧
降下（以下、フィードスルー電圧と称する）が生じ、そ
のフィードスルー電圧が大きくなると、ＴＦＴのドレイ
ン電極ソース電極の電位差が大きくなり、上記表示面の
駆動側から遠端部近傍におけるゲート印加電圧がオン
（High）からオフ（Low）に遷移するときの遅延による
上記再書き込みが、さらに生じ易い状態となる。
定数が増大し、これによって表示面の駆動側から遠端部
近傍でゲート印加電圧がオン（High）からオフ（Low）
に遷移するときの遅延が生じ、遠端部近傍では所定の水
平期間のつぎの水平期間のデータ（ドレイン電極電位）
を書き込んでしまう、いわゆる再書き込みが起こり、所
定の画素電位に対してズレを生じる。さらに、ゲート印
加電圧がオン（High）からオフ（Low）に遷移するとき
には、ＴＦＴの寄生容量に起因する画素電極電位の電圧
降下（以下、フィードスルー電圧と称する）が生じ、そ
のフィードスルー電圧が大きくなると、ＴＦＴのドレイ
ン電極ソース電極の電位差が大きくなり、上記表示面の
駆動側から遠端部近傍におけるゲート印加電圧がオン
（High）からオフ（Low）に遷移するときの遅延による
上記再書き込みが、さらに生じ易い状態となる。
【０００５】ここで、フィードスルー電圧△Ｖｇは以下
の式で与えられる。
の式で与えられる。
【０００６】ΔＶｇ＝（Ｃｇｄ／（Ｃｓ＋Ｃｌｃ＋Ｃｇ
ｄ））＊（Ｖｇｈ−Ｖｇｌ） 上式において、Ｃｇｄはゲート電極とＴＦＴのドレイン
電極の重なり容量、Ｃｓは蓄積容量、Ｃｌｃは液晶容
量、Ｖｇｈ、Ｖｇｌはそれぞれゲート印加電圧の高電圧
値、低電圧値である。この式から明らかなように、ΔＶ
ｇはＣｇｄの値に大きく依存しており、Ｃｇｄの絶対値
が小さくなることにより、ΔＶｇの値も小さくなる。こ
のΔＶｇを小さくすることにより、上述した再書き込み
を抑制することが可能となる。
ｄ））＊（Ｖｇｈ−Ｖｇｌ） 上式において、Ｃｇｄはゲート電極とＴＦＴのドレイン
電極の重なり容量、Ｃｓは蓄積容量、Ｃｌｃは液晶容
量、Ｖｇｈ、Ｖｇｌはそれぞれゲート印加電圧の高電圧
値、低電圧値である。この式から明らかなように、ΔＶ
ｇはＣｇｄの値に大きく依存しており、Ｃｇｄの絶対値
が小さくなることにより、ΔＶｇの値も小さくなる。こ
のΔＶｇを小さくすることにより、上述した再書き込み
を抑制することが可能となる。
【０００７】上述した理由より、従来の構成では、Ｃｇ
ｄのショット間のバラツキは抑制できるものの、Ｃｇｄ
の絶対値が大きくなることで、フィードスルー電圧ΔＶ
ｇも大きくなり、フリッカが発生しやすいという問題が
あった。
ｄのショット間のバラツキは抑制できるものの、Ｃｇｄ
の絶対値が大きくなることで、フィードスルー電圧ΔＶ
ｇも大きくなり、フリッカが発生しやすいという問題が
あった。
【０００８】本発明は、上記問題点に鑑みてなされたも
のであって、Ｃｇｄのショット間のバラツキによるショ
ットムラの抑制に加えて、さらにＣｇｄの絶対値を小さ
くすることでフリッカをも抑制し、良好な表示品質を得
ることを目的としている。
のであって、Ｃｇｄのショット間のバラツキによるショ
ットムラの抑制に加えて、さらにＣｇｄの絶対値を小さ
くすることでフリッカをも抑制し、良好な表示品質を得
ることを目的としている。
【０００９】
【課題を解決するための手段】本発明の第１の表示装置
は、絶縁性基板上に形成された薄膜トランジスタを具備
した表示装置であって、該薄膜トランジスタは１画素に
対して複数個形成され、該複数個の薄膜トランジスタは
ソース電極を含むソース電極配線を有し、該ソース電極
を挟み、それぞれ両側に少なくとも１個のドレイン電極
配線を有し、該それぞれのドレイン電極配線は前記ソー
ス電極と対向するチャネル長方向の一部においてゲート
電極配線との重なり部でドレイン電極を形成し、該ドレ
イン電極配線の他端は画素電極に接続したことを特徴と
するものである。
は、絶縁性基板上に形成された薄膜トランジスタを具備
した表示装置であって、該薄膜トランジスタは１画素に
対して複数個形成され、該複数個の薄膜トランジスタは
ソース電極を含むソース電極配線を有し、該ソース電極
を挟み、それぞれ両側に少なくとも１個のドレイン電極
配線を有し、該それぞれのドレイン電極配線は前記ソー
ス電極と対向するチャネル長方向の一部においてゲート
電極配線との重なり部でドレイン電極を形成し、該ドレ
イン電極配線の他端は画素電極に接続したことを特徴と
するものである。
【００１０】本発明の第２の表示装置は、上記第１の表
示装置において、前記ソース電極の両側におけるそれぞ
れの前記重なり部の面積の総和を実質的に同じとしたこ
とを特徴とするものである。
示装置において、前記ソース電極の両側におけるそれぞ
れの前記重なり部の面積の総和を実質的に同じとしたこ
とを特徴とするものである。
【００１１】本発明の第３の表示装置は、上記第２の表
示装置において、前記ソース電極の両側におけるそれぞ
れの前記重なり部の薄膜トランジスタのチャネル長方向
の長さが実質的に同じであることを特徴とするものであ
る。
示装置において、前記ソース電極の両側におけるそれぞ
れの前記重なり部の薄膜トランジスタのチャネル長方向
の長さが実質的に同じであることを特徴とするものであ
る。
【００１２】本発明の第４の表示装置は、上記第３の表
示装置において、前記重なり部の薄膜トランジスタのチ
ャネル長方向の長さが、前記薄膜トランジスタの電流特
性の低下をおよぼさない所定の長さであることを特徴と
するものである。
示装置において、前記重なり部の薄膜トランジスタのチ
ャネル長方向の長さが、前記薄膜トランジスタの電流特
性の低下をおよぼさない所定の長さであることを特徴と
するものである。
【００１３】本発明の第５の表示装置は、上記第１、第
２、第３または第４の表示装置において、前記ドレイン
電極配線の一端のドレイン電極配線幅方向全域において
ゲート電極配線との重なり部で前記ドレイン電極を形成
したことを特徴とするものである。
２、第３または第４の表示装置において、前記ドレイン
電極配線の一端のドレイン電極配線幅方向全域において
ゲート電極配線との重なり部で前記ドレイン電極を形成
したことを特徴とするものである。
【００１４】本発明の第６の表示装置は、上記第１、第
２、第３または第４の表示装置において、前記ドレイン
電極配線の一端近傍の端部を除くドレイン電極配線幅方
向の一部でのゲート電極配線との重なり部で前記ドレイ
ン電極を形成し、前記ドレイン電極配線の一端端部は前
記ゲート電極配線外に配設したことを特徴とするもので
ある。
２、第３または第４の表示装置において、前記ドレイン
電極配線の一端近傍の端部を除くドレイン電極配線幅方
向の一部でのゲート電極配線との重なり部で前記ドレイ
ン電極を形成し、前記ドレイン電極配線の一端端部は前
記ゲート電極配線外に配設したことを特徴とするもので
ある。
【００１５】本発明の第７の表示装置は、上記第１、第
２、第３、第４、第５または第６の表示装置において、
前記ソース電極配線から前記ソース電極に引き出すソー
ス電極配線を前記絶縁性基板に対して前記ゲート電極配
線上あるいは下に絶縁膜を介して設けたことを特徴とす
るものである。
２、第３、第４、第５または第６の表示装置において、
前記ソース電極配線から前記ソース電極に引き出すソー
ス電極配線を前記絶縁性基板に対して前記ゲート電極配
線上あるいは下に絶縁膜を介して設けたことを特徴とす
るものである。
【００１６】本発明の第８の表示装置は、上記第１、第
２、第３、第４、第５、第６または第７の表示装置にお
いて、前記絶縁性基板に対して、前記ソース電極配線か
ら前記ソース電極に引き出すソース電極配線の下あるい
は上に半導体膜を形成したことを特徴とするものであ
る。
２、第３、第４、第５、第６または第７の表示装置にお
いて、前記絶縁性基板に対して、前記ソース電極配線か
ら前記ソース電極に引き出すソース電極配線の下あるい
は上に半導体膜を形成したことを特徴とするものであ
る。
【００１７】本発明の第９の表示装置は、上記第１、第
２、第３、第４、第５、第６、第７または第８の表示装
置において、前記ソース電極のそれぞれ両側に配設され
た少なくとも１個のドレイン電極配線は、前記薄膜トラ
ンジスタと画素電極とのあいだで接続され、該画素電極
と一箇所のみで接続されていることを特徴とするもので
ある。
２、第３、第４、第５、第６、第７または第８の表示装
置において、前記ソース電極のそれぞれ両側に配設され
た少なくとも１個のドレイン電極配線は、前記薄膜トラ
ンジスタと画素電極とのあいだで接続され、該画素電極
と一箇所のみで接続されていることを特徴とするもので
ある。
【００１８】本発明の第１０の表示装置は、上記第１、
第２、第３、第４、第５、第６、第７、第８または第９
の表示装置において、前記ドレイン電極配線は、画素電
極と同一の膜で形成されていることを特徴とするもので
ある。
第２、第３、第４、第５、第６、第７、第８または第９
の表示装置において、前記ドレイン電極配線は、画素電
極と同一の膜で形成されていることを特徴とするもので
ある。
【００１９】本発明の第１の表示装置の製造方法は、絶
縁性基板上にゲート電極パターンを形成する工程と、該
ゲート電極を被覆した絶縁膜を形成する工程と、該絶縁
膜上に半導体膜を形成する工程と、該半導体膜上にソー
ス／ドレイン電極となる導電膜を堆積する工程と、該堆
積された導電膜を、ソース電極を挟み、それぞれ両側に
少なくとも１個のドレイン電極配線を有し、該それぞれ
のドレイン電極配線は前記ソース電極と対向するチャネ
ル長方向の一部においてゲート電極配線との重なり部で
ドレイン電極を形成し、該ドレイン電極配線の他端は画
素電極に接続されるようパターニングする工程とを含む
ことを特徴とするものである。
縁性基板上にゲート電極パターンを形成する工程と、該
ゲート電極を被覆した絶縁膜を形成する工程と、該絶縁
膜上に半導体膜を形成する工程と、該半導体膜上にソー
ス／ドレイン電極となる導電膜を堆積する工程と、該堆
積された導電膜を、ソース電極を挟み、それぞれ両側に
少なくとも１個のドレイン電極配線を有し、該それぞれ
のドレイン電極配線は前記ソース電極と対向するチャネ
ル長方向の一部においてゲート電極配線との重なり部で
ドレイン電極を形成し、該ドレイン電極配線の他端は画
素電極に接続されるようパターニングする工程とを含む
ことを特徴とするものである。
【００２０】本発明の第２の表示装置の製造方法は、絶
縁性基板上にソース／ドレイン電極となる導電膜を堆積
する工程と、該堆積された導電膜を、ソース電極を挟
み、それぞれ両側に少なくとも１個のドレイン電極配線
を有し、該それぞれのドレイン電極配線は前記ソース電
極と対向するチャネル長方向の一部においてゲート電極
配線との重なり部でドレイン電極を形成し、該ドレイン
電極配線の他端は画素電極に接続されるようパターニン
グする工程と、該ソース／ドレイン電極上に半導体膜を
形成する工程と、該半導体膜上を被覆した絶縁膜を形成
する工程と、該絶縁膜上にゲート電極パターンを形成す
る工程とを含むことを特徴とするものである。
縁性基板上にソース／ドレイン電極となる導電膜を堆積
する工程と、該堆積された導電膜を、ソース電極を挟
み、それぞれ両側に少なくとも１個のドレイン電極配線
を有し、該それぞれのドレイン電極配線は前記ソース電
極と対向するチャネル長方向の一部においてゲート電極
配線との重なり部でドレイン電極を形成し、該ドレイン
電極配線の他端は画素電極に接続されるようパターニン
グする工程と、該ソース／ドレイン電極上に半導体膜を
形成する工程と、該半導体膜上を被覆した絶縁膜を形成
する工程と、該絶縁膜上にゲート電極パターンを形成す
る工程とを含むことを特徴とするものである。
【００２１】本発明の第３の表示装置の製造方法は、上
記第１または第２の表示装置の製造方法において、前記
ドレイン電極配線と接続される画素電極パターンを形成
する工程とをさらに備え、前記ドレイン電極配線は前記
画素電極パターンと同一の工程で形成されることを特徴
とするものである。
記第１または第２の表示装置の製造方法において、前記
ドレイン電極配線と接続される画素電極パターンを形成
する工程とをさらに備え、前記ドレイン電極配線は前記
画素電極パターンと同一の工程で形成されることを特徴
とするものである。
【００２２】
【発明の実施の形態】実施の形態１ 本発明の第１の実施の形態を図１〜５により説明する。
図１は本発明の第１の実施の形態におけるＴＦＴを用い
たアクティブマトリクス型液晶表示装置の１画素を表わ
す平面図であり、図２は図１におけるＴＦＴ部の拡大
図、図３はドレイン電流とコンタクト長の関係を示す
図、図４および図５は図２におけるＡ−Ａ断面における
製造過程を表わす断面図である。図１において、１はソ
ース電極配線、２はゲート電極配線、３はゲート電極配
線突き出し部、４はたとえばＩＴＯ(Indium Tin Oxide)
などからなる透明電極である画素電極、５はソース電極
配線の引き出し部、６はソース電極、７、８はそれぞれ
第１、第２のＴＦＴを形成する第１、第２のドレイン電
極配線、９はたとえばアモルファスシリコンなどからな
る半導体膜を示している。
図１は本発明の第１の実施の形態におけるＴＦＴを用い
たアクティブマトリクス型液晶表示装置の１画素を表わ
す平面図であり、図２は図１におけるＴＦＴ部の拡大
図、図３はドレイン電流とコンタクト長の関係を示す
図、図４および図５は図２におけるＡ−Ａ断面における
製造過程を表わす断面図である。図１において、１はソ
ース電極配線、２はゲート電極配線、３はゲート電極配
線突き出し部、４はたとえばＩＴＯ(Indium Tin Oxide)
などからなる透明電極である画素電極、５はソース電極
配線の引き出し部、６はソース電極、７、８はそれぞれ
第１、第２のＴＦＴを形成する第１、第２のドレイン電
極配線、９はたとえばアモルファスシリコンなどからな
る半導体膜を示している。
【００２３】図２においては、図１と同じ構成部分につ
いては同一符号を付しており、１０は第１のドレイン電
極配線と画素電極の接続部、１１は第２のドレイン電極
配線と画素電極の接続部、１２はソース電極配線下に配
設されるたとえばアモルファスシリコンなどからなる半
導体膜、１３は第１のドレイン電極配線７とゲート電極
配線突き出し部３とのオーバーラップ部（第１のドレイ
ン電極）、１４は第２のドレイン電極配線８とゲート電
極配線突き出し部３とのオーバーラップ部（第２のドレ
イン電極）、ｗ１は第１のＴＦＴのトランジスタ幅、ｗ
２は第２のＴＦＴのトランジスタ幅、ａは第１のドレイ
ン電極のチャネル長方向長さ（以下、コンタクト長と称
する）、ｂは第２のドレイン電極のコンタクト長を示し
ている。図４および図５においても、図１と同じ構成部
分については同一符号を付しており、１９はゲート絶縁
膜、２０は真性半導体層、２１はｎ型不純物を注入され
た導電性半導体層、２２はパッシベーション膜を示して
いる。また、この明細書でソース電極、ドレイン電極お
よびゲート電極とは、薄膜トランジスタ部において、ト
ランジスタのソース、ドレインおよびゲートを形成する
部分を示し、ソース電極配線、ドレイン電極配線および
ゲート電極配線とは前記ソース電極、ドレイン電極およ
びゲート電極を含む配線を示すものとする。
いては同一符号を付しており、１０は第１のドレイン電
極配線と画素電極の接続部、１１は第２のドレイン電極
配線と画素電極の接続部、１２はソース電極配線下に配
設されるたとえばアモルファスシリコンなどからなる半
導体膜、１３は第１のドレイン電極配線７とゲート電極
配線突き出し部３とのオーバーラップ部（第１のドレイ
ン電極）、１４は第２のドレイン電極配線８とゲート電
極配線突き出し部３とのオーバーラップ部（第２のドレ
イン電極）、ｗ１は第１のＴＦＴのトランジスタ幅、ｗ
２は第２のＴＦＴのトランジスタ幅、ａは第１のドレイ
ン電極のチャネル長方向長さ（以下、コンタクト長と称
する）、ｂは第２のドレイン電極のコンタクト長を示し
ている。図４および図５においても、図１と同じ構成部
分については同一符号を付しており、１９はゲート絶縁
膜、２０は真性半導体層、２１はｎ型不純物を注入され
た導電性半導体層、２２はパッシベーション膜を示して
いる。また、この明細書でソース電極、ドレイン電極お
よびゲート電極とは、薄膜トランジスタ部において、ト
ランジスタのソース、ドレインおよびゲートを形成する
部分を示し、ソース電極配線、ドレイン電極配線および
ゲート電極配線とは前記ソース電極、ドレイン電極およ
びゲート電極を含む配線を示すものとする。
【００２４】図１においては、垂直方向にソース電極配
線１が、水平方向にゲート電極配線２が敷設されてお
り、ソース電極配線とゲート電極配線の間隙部に画素電
極４が形成されている。さらにゲート電極配線とソース
電極配線の交差部近傍においてソース電極配線から引き
出し配線部５が形成されており、該引き出し配線部はソ
ース電極６へと接続されている。ＴＦＴ部については、
図２の拡大図より、ゲート電極配線の突き出し部３にお
いて、上記ソース電極６を中心としてソース電極を挟む
ように第１、第２のドレイン電極配線７、８が形成され
ており、さらに該第１、第２のドレイン電極配線は、一
端が第１、第２のドレイン電極１３、１４を形成し、他
端は１画素を形成する同一の画素電極と接続部１０、１
１において接続されている。さらに、ゲート電極配線突
き出し部３と第１、第２のドレイン電極配線７、８は同
一のコンタクト長ａ、ｂおよび同一面積のオーバーラッ
プ部１３、１４を有するよう形成されている。また、図
１、図２においては、ソース電極配線の引き出し部５
は、ゲート電極配線の時定数低減のため、ゲート電極配
線外に配設された例を示している。
線１が、水平方向にゲート電極配線２が敷設されてお
り、ソース電極配線とゲート電極配線の間隙部に画素電
極４が形成されている。さらにゲート電極配線とソース
電極配線の交差部近傍においてソース電極配線から引き
出し配線部５が形成されており、該引き出し配線部はソ
ース電極６へと接続されている。ＴＦＴ部については、
図２の拡大図より、ゲート電極配線の突き出し部３にお
いて、上記ソース電極６を中心としてソース電極を挟む
ように第１、第２のドレイン電極配線７、８が形成され
ており、さらに該第１、第２のドレイン電極配線は、一
端が第１、第２のドレイン電極１３、１４を形成し、他
端は１画素を形成する同一の画素電極と接続部１０、１
１において接続されている。さらに、ゲート電極配線突
き出し部３と第１、第２のドレイン電極配線７、８は同
一のコンタクト長ａ、ｂおよび同一面積のオーバーラッ
プ部１３、１４を有するよう形成されている。また、図
１、図２においては、ソース電極配線の引き出し部５
は、ゲート電極配線の時定数低減のため、ゲート電極配
線外に配設された例を示している。
【００２５】このようにゲート電極配線突き出し部３中
央付近に配設されるソース電極の両側にＴＦＴを形成す
ることで、第１、第２のドレイン電極を該ゲート電極配
線突き出し部のチャネル長方向の両側に、コンタクト長
およびドレイン電極の面積を同一に形成することが可能
となる。これより、ショット間の各レイヤ間の位置合わ
せズレが生じた場合も、たとえば図２においてソース／
ドレイン電極が位置するレイヤがゲート電極が位置する
レイヤに対して右方向にΔＸだけズレている場合、第１
のドレイン電極１３におけるコンタクト長ａはΔＸ増加
するものの、第２のドレイン電極１４におけるコンタク
ト長ｂはΔＸ減少するため、第１、第２のＴＦＴのゲー
ト電極とドレイン電極間の寄生容量Ｃｇｄ（１画素にお
けるＣｇｄ）に変化は生じない。また図２において、ソ
ース／ドレインレイヤがゲートレイヤに対して上下方向
にズレても、第１、第２のドレイン電極１３、１４はゲ
ート電極配線の突き出し部３上にあるため、Ｃｇｄのシ
ョット間の差異が生じないのは明らかである。
央付近に配設されるソース電極の両側にＴＦＴを形成す
ることで、第１、第２のドレイン電極を該ゲート電極配
線突き出し部のチャネル長方向の両側に、コンタクト長
およびドレイン電極の面積を同一に形成することが可能
となる。これより、ショット間の各レイヤ間の位置合わ
せズレが生じた場合も、たとえば図２においてソース／
ドレイン電極が位置するレイヤがゲート電極が位置する
レイヤに対して右方向にΔＸだけズレている場合、第１
のドレイン電極１３におけるコンタクト長ａはΔＸ増加
するものの、第２のドレイン電極１４におけるコンタク
ト長ｂはΔＸ減少するため、第１、第２のＴＦＴのゲー
ト電極とドレイン電極間の寄生容量Ｃｇｄ（１画素にお
けるＣｇｄ）に変化は生じない。また図２において、ソ
ース／ドレインレイヤがゲートレイヤに対して上下方向
にズレても、第１、第２のドレイン電極１３、１４はゲ
ート電極配線の突き出し部３上にあるため、Ｃｇｄのシ
ョット間の差異が生じないのは明らかである。
【００２６】このことにより、各ショット間で各マスク
の位置合わせズレが生じても、各ショット間でＣｇｄの
変化はなく、ショット間の輝度ムラを抑制可能である。
の位置合わせズレが生じても、各ショット間でＣｇｄの
変化はなく、ショット間の輝度ムラを抑制可能である。
【００２７】さらに図２より、本発明の特徴として第
１、第２のドレイン電極は一端のコンタクト長のみをゲ
ート電極とオーバーラップさせてＣｇｄを形成してお
り、従来のドレイン電極配線を、ソース電極と対向する
チャネル長方向の全域においてゲート電極配線と交差し
ている場合と比較して、Ｃｇｄの値を縮小させることが
可能となる。ここで、トランジスタのコンタクト長の値
としては、図３のドレイン電流とコンタクト長の関係を
説明する図に示すように、コンタクト長がある所定の長
さＣ（たとえば４μｍ程度）以上となるとドレイン電流
は飽和しほぼ一定の電流値となり、上記所定の長さＣよ
り短い場合はドレイン電流の低下をおよぼすが、本発明
においては少なくとも上記所定の長さＣ（ドレイン電流
の低下を生じさせない値）以上にすれば良く、Ｃｇｄの
値としてはコンタクト長×チャネル幅Ｗの面積に大きく
依存する。ここで、層構成あるいは層材料などにより上
記所定の長さＣの値は変化することが考えられるが、そ
のような場合も図３に示すようにドレイン電流特性が飽
和しほぼ一定になる点を所定の長さＣとし、少なくとも
該所定の長さＣ以上をコンタクト長とすることができ
る。
１、第２のドレイン電極は一端のコンタクト長のみをゲ
ート電極とオーバーラップさせてＣｇｄを形成してお
り、従来のドレイン電極配線を、ソース電極と対向する
チャネル長方向の全域においてゲート電極配線と交差し
ている場合と比較して、Ｃｇｄの値を縮小させることが
可能となる。ここで、トランジスタのコンタクト長の値
としては、図３のドレイン電流とコンタクト長の関係を
説明する図に示すように、コンタクト長がある所定の長
さＣ（たとえば４μｍ程度）以上となるとドレイン電流
は飽和しほぼ一定の電流値となり、上記所定の長さＣよ
り短い場合はドレイン電流の低下をおよぼすが、本発明
においては少なくとも上記所定の長さＣ（ドレイン電流
の低下を生じさせない値）以上にすれば良く、Ｃｇｄの
値としてはコンタクト長×チャネル幅Ｗの面積に大きく
依存する。ここで、層構成あるいは層材料などにより上
記所定の長さＣの値は変化することが考えられるが、そ
のような場合も図３に示すようにドレイン電流特性が飽
和しほぼ一定になる点を所定の長さＣとし、少なくとも
該所定の長さＣ以上をコンタクト長とすることができ
る。
【００２８】これに対して、前記した従来のようにドレ
イン電極配線がソース電極と対向するチャネル長方向全
域においてゲート電極配線と交差している場合は、Ｃｇ
ｄの値はドレイン電極配線幅×チャネル幅の面積に大き
く依存し、ドレイン電極幅はその製膜上の安定性および
パターニング時のドレイン電極側壁のオーバーエッチン
グなどを考慮した値（たとえば６μm以上）に設定され
る場合が多い。上述のことからも、本発明によりＣｇｄ
の絶対値が縮小されるのは、明らかである。以上のこと
から、本発明によるＴＦＴ構造においては、Ｃｇｄの絶
対値を小さくし、フリッカの発生を抑制可能となる。
イン電極配線がソース電極と対向するチャネル長方向全
域においてゲート電極配線と交差している場合は、Ｃｇ
ｄの値はドレイン電極配線幅×チャネル幅の面積に大き
く依存し、ドレイン電極幅はその製膜上の安定性および
パターニング時のドレイン電極側壁のオーバーエッチン
グなどを考慮した値（たとえば６μm以上）に設定され
る場合が多い。上述のことからも、本発明によりＣｇｄ
の絶対値が縮小されるのは、明らかである。以上のこと
から、本発明によるＴＦＴ構造においては、Ｃｇｄの絶
対値を小さくし、フリッカの発生を抑制可能となる。
【００２９】つぎに、図４および図５により図２におけ
るＡ−Ａ断面のＴＦＴ作製のプロセスフローについて説
明する。絶縁性基板（たとえばガラス基板）上に低抵抗
金属であるアルミニウム（Ａｌ）またはクロム（Ｃｒ）
などの導電膜をスパッタ法により成膜する。つぎに写真
製版によりパターンを形成し、図４（ａ）のようにエッ
チングによりゲート電極パターンを形成する。つぎにた
とえば窒化膜などからなるゲート絶縁膜１９、チャネル
となるたとえばアモルファスシリコンからなる真性半導
体層２０とｎ型不純物をドーピングされたたとえばアモ
ルファスシリコンからなる導電性半導体層２１を図４
（ｂ）のようにたとえばプラズマＣＶＤ（Chemical Vap
or Deposition）により連続成膜する。
るＡ−Ａ断面のＴＦＴ作製のプロセスフローについて説
明する。絶縁性基板（たとえばガラス基板）上に低抵抗
金属であるアルミニウム（Ａｌ）またはクロム（Ｃｒ）
などの導電膜をスパッタ法により成膜する。つぎに写真
製版によりパターンを形成し、図４（ａ）のようにエッ
チングによりゲート電極パターンを形成する。つぎにた
とえば窒化膜などからなるゲート絶縁膜１９、チャネル
となるたとえばアモルファスシリコンからなる真性半導
体層２０とｎ型不純物をドーピングされたたとえばアモ
ルファスシリコンからなる導電性半導体層２１を図４
（ｂ）のようにたとえばプラズマＣＶＤ（Chemical Vap
or Deposition）により連続成膜する。
【００３０】つぎに図４（ｃ）に示されるように写真製
版を行ない、半導体層をエッチングする。つぎにソース
／ドレイン電極となるアルミニウム（Ａｌ）またはクロ
ム（Ｃｒ）などの導電膜をスパッタ法により堆積させ
る。そののち、図５（ａ）のように、写真製版によりソ
ース／ドレイン電極をパターニングする。このソース／
ドレイン電極のパターニングの際に、図２に示されるよ
うに、ドレイン電極配線の一端は、ソース電極と対向す
るチャネル長方向の一部でのゲート電極端部との重なり
部でドレイン電極を形成し、該ドレイン電極配線の他端
は画素電極に接続されるようパターニングする。また、
このエッチングを行なうに際してはＣｒなどの金属膜と
アモルファスシリコンなどの半導体層の反応によりたと
えばクロムシリサイド（ＣｒＳｉｘ）が微量ながら形成
され、ソース／ドレイン間ショートをもたらす可能性が
あるため、図５（ｂ）に示されるようにＣｒＳｉｘ除去
および導電性半導体層の除去によりチャネル領域の分離
を行ない、さらに真性半導体層をエッチングし、掘り下
げる。さらに、図５（ｃ）のように、たとえば窒化膜な
どから形成されるパッシベーション膜２２をたとえばプ
ラズマＣＶＤにより堆積させてＴＦＴが完成する。
版を行ない、半導体層をエッチングする。つぎにソース
／ドレイン電極となるアルミニウム（Ａｌ）またはクロ
ム（Ｃｒ）などの導電膜をスパッタ法により堆積させ
る。そののち、図５（ａ）のように、写真製版によりソ
ース／ドレイン電極をパターニングする。このソース／
ドレイン電極のパターニングの際に、図２に示されるよ
うに、ドレイン電極配線の一端は、ソース電極と対向す
るチャネル長方向の一部でのゲート電極端部との重なり
部でドレイン電極を形成し、該ドレイン電極配線の他端
は画素電極に接続されるようパターニングする。また、
このエッチングを行なうに際してはＣｒなどの金属膜と
アモルファスシリコンなどの半導体層の反応によりたと
えばクロムシリサイド（ＣｒＳｉｘ）が微量ながら形成
され、ソース／ドレイン間ショートをもたらす可能性が
あるため、図５（ｂ）に示されるようにＣｒＳｉｘ除去
および導電性半導体層の除去によりチャネル領域の分離
を行ない、さらに真性半導体層をエッチングし、掘り下
げる。さらに、図５（ｃ）のように、たとえば窒化膜な
どから形成されるパッシベーション膜２２をたとえばプ
ラズマＣＶＤにより堆積させてＴＦＴが完成する。
【００３１】図４および図５においては、逆スタガー型
（ボトムゲート型）のＴＦＴの構成について説明してい
るが、ゲート電極がソース／ドレイン電極に対して上層
に配設されるいわゆる正スタガー型（トップゲート型）
のＴＦＴ構成に適用しても良い。さらに、図４および図
５における層構成に限定されること無く、ＴＦＴを絶縁
性基板上に形成する場合すべてに適用可能である。
（ボトムゲート型）のＴＦＴの構成について説明してい
るが、ゲート電極がソース／ドレイン電極に対して上層
に配設されるいわゆる正スタガー型（トップゲート型）
のＴＦＴ構成に適用しても良い。さらに、図４および図
５における層構成に限定されること無く、ＴＦＴを絶縁
性基板上に形成する場合すべてに適用可能である。
【００３２】実施の形態２ 本発明の第２の実施の形態を図６により説明する。図６
は本発明の第２の実施の形態におけるＴＦＴ部の拡大図
を示している。図６において、図１、図２と同じ構成部
分については同一符号を付しており、図２との差異につ
いて説明する。図６においては、第１、第２のドレイン
電極配線７、８の一端は接続部１０、１１によって、１
画素を形成する同一の画素電極４に接続されており、他
端は端部を除くソース電極と対向する部分のチャネル長
方向の１部のみをゲート電極配線突き出し部３とオーバ
ーラップさせドレイン電極１３、１４を形成している。
ここでゲート電極配線突き出し部３において、上記第
１、第２のドレイン電極１３、１４が形成される部分近
傍において切欠部２３を有しており、第１、第２のドレ
イン電極配線７、８のソース電極と対面する一端部は、
該切欠部に配設されている。
は本発明の第２の実施の形態におけるＴＦＴ部の拡大図
を示している。図６において、図１、図２と同じ構成部
分については同一符号を付しており、図２との差異につ
いて説明する。図６においては、第１、第２のドレイン
電極配線７、８の一端は接続部１０、１１によって、１
画素を形成する同一の画素電極４に接続されており、他
端は端部を除くソース電極と対向する部分のチャネル長
方向の１部のみをゲート電極配線突き出し部３とオーバ
ーラップさせドレイン電極１３、１４を形成している。
ここでゲート電極配線突き出し部３において、上記第
１、第２のドレイン電極１３、１４が形成される部分近
傍において切欠部２３を有しており、第１、第２のドレ
イン電極配線７、８のソース電極と対面する一端部は、
該切欠部に配設されている。
【００３３】上記構成にすることで、ショット間の各レ
イヤ間の位置合わせズレが生じたとしても、左右方向の
ズレに対しては実施の形態１の場合と同様の理由によ
り、上下方向のズレに対しては、ドレイン電極配線７、
８の一端端部が切欠部２３すなわちゲート電極配線外に
配設され、第１、第２のドレイン電極１３、１４はドレ
イン電極配線７、８上に形成されているため、Ｃｇｄの
ショット間の差異が生じないのは明らかである。
イヤ間の位置合わせズレが生じたとしても、左右方向の
ズレに対しては実施の形態１の場合と同様の理由によ
り、上下方向のズレに対しては、ドレイン電極配線７、
８の一端端部が切欠部２３すなわちゲート電極配線外に
配設され、第１、第２のドレイン電極１３、１４はドレ
イン電極配線７、８上に形成されているため、Ｃｇｄの
ショット間の差異が生じないのは明らかである。
【００３４】また、上述したように第１、第２のドレイ
ン電極配線において、一端は端部を除くソース電極と対
向する部分のチャネル長方向の１部のみをゲート電極配
線突き出し部とオーバーラップさせドレイン電極１３、
１４を形成しているので、ドレイン電極配線のソース電
極と対向するチャネル長方向の１部を少なくとも薄膜ト
ランジスタのドレイン電流の低下を生じさせない値以上
に設定することで、実施の形態１と同様にＣｇｄの値を
低減し、フリッカを抑制可能となる。
ン電極配線において、一端は端部を除くソース電極と対
向する部分のチャネル長方向の１部のみをゲート電極配
線突き出し部とオーバーラップさせドレイン電極１３、
１４を形成しているので、ドレイン電極配線のソース電
極と対向するチャネル長方向の１部を少なくとも薄膜ト
ランジスタのドレイン電流の低下を生じさせない値以上
に設定することで、実施の形態１と同様にＣｇｄの値を
低減し、フリッカを抑制可能となる。
【００３５】さらに、図６から明らかなように、第１、
第２のドレイン電極配線のソース電極と対向する部分の
チャネル長方向の１部のみをドレイン電極としているの
で、ドレイン電極配線による開口部における占有部が小
さく、高開口率化が可能である。
第２のドレイン電極配線のソース電極と対向する部分の
チャネル長方向の１部のみをドレイン電極としているの
で、ドレイン電極配線による開口部における占有部が小
さく、高開口率化が可能である。
【００３６】本実施の形態においては、図６のように、
ゲート電極配線の突き出し部のチャネル幅方向端部が半
導体膜の同方向端部よりも内側に配設される例について
示したが、実施の形態１の図２に示されるように、ゲー
ト電極配線のチャネル幅方向端部が半導体膜の同方向端
部よりも外側に配設される構成としてもよい。
ゲート電極配線の突き出し部のチャネル幅方向端部が半
導体膜の同方向端部よりも内側に配設される例について
示したが、実施の形態１の図２に示されるように、ゲー
ト電極配線のチャネル幅方向端部が半導体膜の同方向端
部よりも外側に配設される構成としてもよい。
【００３７】以上のことから、本実施の形態において
は、実施の形態１と同様に、各ショット間で各マスクの
位置合わせズレが生じても、各ショット間でＣｇｄの変
化はなく、ショットムラを抑制可能であり、さらにＣｇ
ｄの絶対値を小さくすることで、フリッカの発生をも抑
制可能となり、良好な表示品質を得ることができるとと
もに、高開口率化が可能となる。
は、実施の形態１と同様に、各ショット間で各マスクの
位置合わせズレが生じても、各ショット間でＣｇｄの変
化はなく、ショットムラを抑制可能であり、さらにＣｇ
ｄの絶対値を小さくすることで、フリッカの発生をも抑
制可能となり、良好な表示品質を得ることができるとと
もに、高開口率化が可能となる。
【００３８】実施の形態３ 本発明の第３の実施の形態を図７により説明する。図７
は本発明の第３の実施の形態におけるＴＦＴ部の拡大図
を示している。図７において、図１、図２と同じ構成部
分については同一符号を付しており、図２との差異につ
いて説明する。図７は、ソース電極配線の引き出し部５
を、ゲート電極配線２上に絶縁膜を介して設けたもので
ある。
は本発明の第３の実施の形態におけるＴＦＴ部の拡大図
を示している。図７において、図１、図２と同じ構成部
分については同一符号を付しており、図２との差異につ
いて説明する。図７は、ソース電極配線の引き出し部５
を、ゲート電極配線２上に絶縁膜を介して設けたもので
ある。
【００３９】上記構成にすることで、実施の形態１と同
様の効果が得られるほか、不透明金属膜であるソース電
極配線引き出し部を開口部ではなく、ゲート電極配線上
に設けているので、開口率の向上が可能となる。
様の効果が得られるほか、不透明金属膜であるソース電
極配線引き出し部を開口部ではなく、ゲート電極配線上
に設けているので、開口率の向上が可能となる。
【００４０】本実施の形態においては、ゲート電極配線
上にソース電極配線が配設される場合について示してい
るが、ソース電極配線上にゲート電極配線が配設される
場合においても、ゲート電極配線下にソース電極配線の
引き出し部を設けることで同様の効果を得ることができ
る。
上にソース電極配線が配設される場合について示してい
るが、ソース電極配線上にゲート電極配線が配設される
場合においても、ゲート電極配線下にソース電極配線の
引き出し部を設けることで同様の効果を得ることができ
る。
【００４１】実施の形態４ 本発明の第４の実施の形態を図８により説明する。図８
は本発明の第４の実施の形態におけるＴＦＴ部の拡大図
を示している。図８において、図１、図２と同じ構成部
分については同一符号を付しており、図２との差異につ
いて説明する。図８は、ソース電極配線の引き出し部５
から、半導体膜９にオーバーラップするソース電極６の
下部に半導体膜２４を設けたものである。
は本発明の第４の実施の形態におけるＴＦＴ部の拡大図
を示している。図８において、図１、図２と同じ構成部
分については同一符号を付しており、図２との差異につ
いて説明する。図８は、ソース電極配線の引き出し部５
から、半導体膜９にオーバーラップするソース電極６の
下部に半導体膜２４を設けたものである。
【００４２】上記構成にすることで、実施の形態１と同
様の効果が得られるほか、ゲート電極配線とソース電極
配線との交差部において、ゲート電極配線の厚みによる
段差のために生じるソース電極配線の断線を、半導体膜
の厚みにより段差を緩和して抑制し、製造歩留まりを向
上させることが可能となる。
様の効果が得られるほか、ゲート電極配線とソース電極
配線との交差部において、ゲート電極配線の厚みによる
段差のために生じるソース電極配線の断線を、半導体膜
の厚みにより段差を緩和して抑制し、製造歩留まりを向
上させることが可能となる。
【００４３】本実施の形態においては、半導体膜上にソ
ース電極配線が配設される場合について示しているが、
ソース電極配線上に半導体膜が配設される場合において
も、ソース電極配線の引き出し部から、ソース電極の上
部に半導体膜を設けることでソース電極配線の厚みによ
る段差のために生じるゲート電極配線の断線を、半導体
膜の厚みにより段差を緩和して抑制し、製造歩留まりを
向上させることが可能となる。
ース電極配線が配設される場合について示しているが、
ソース電極配線上に半導体膜が配設される場合において
も、ソース電極配線の引き出し部から、ソース電極の上
部に半導体膜を設けることでソース電極配線の厚みによ
る段差のために生じるゲート電極配線の断線を、半導体
膜の厚みにより段差を緩和して抑制し、製造歩留まりを
向上させることが可能となる。
【００４４】実施の形態５ 本発明の第５の実施の形態を図９により説明する。図９
は本発明の第５の実施の形態におけるＴＦＴ部の拡大図
を示している。図９において、図１、図２と同じ構成部
分については同一符号を付しており、図２との差異につ
いて説明する。図９は、第１、第２のドレイン電極配線
をＴＦＴと画素電極とのあいだで接続することで共通化
し、接続部分２５のみにおいて画素電極４と接続したも
のである。
は本発明の第５の実施の形態におけるＴＦＴ部の拡大図
を示している。図９において、図１、図２と同じ構成部
分については同一符号を付しており、図２との差異につ
いて説明する。図９は、第１、第２のドレイン電極配線
をＴＦＴと画素電極とのあいだで接続することで共通化
し、接続部分２５のみにおいて画素電極４と接続したも
のである。
【００４５】上記構成にすることで、実施の形態１と同
様の効果が得られるほか、ドレイン電極配線と画素電極
との接続部が１箇所となり、開口率の向上が可能とな
る。
様の効果が得られるほか、ドレイン電極配線と画素電極
との接続部が１箇所となり、開口率の向上が可能とな
る。
【００４６】実施の形態６ 本発明の第６の実施の形態を図１０により説明する。図
１０は本発明の第６の実施の形態におけるＴＦＴ部の拡
大図を示している。図１０において、図１、図２と同じ
構成部分については同一符号を付しており、図２との差
異について説明する。図１０は、ドレイン電極配線およ
びドレイン電極に画素電極と同一の透明電極を用いた例
を示している。
１０は本発明の第６の実施の形態におけるＴＦＴ部の拡
大図を示している。図１０において、図１、図２と同じ
構成部分については同一符号を付しており、図２との差
異について説明する。図１０は、ドレイン電極配線およ
びドレイン電極に画素電極と同一の透明電極を用いた例
を示している。
【００４７】上記構成にすることで、実施の形態１と同
様の効果が得られるほか、ドレイン電極配線と画素電極
との接続部が不要となり、開口率の向上が可能となる。
様の効果が得られるほか、ドレイン電極配線と画素電極
との接続部が不要となり、開口率の向上が可能となる。
【００４８】以上、実施の形態３〜６まで実施の形態１
におけるその他の例について説明したが、実施の形態３
〜６を実施の形態２の構成に適用しても、それぞれ同様
の効果を得るのは言うまでもない。さらに、実施の形態
３〜６を適宜組み合わせて、上記実施の形態１、２の構
成に適用しても、それぞれの効果を奏するものである。
におけるその他の例について説明したが、実施の形態３
〜６を実施の形態２の構成に適用しても、それぞれ同様
の効果を得るのは言うまでもない。さらに、実施の形態
３〜６を適宜組み合わせて、上記実施の形態１、２の構
成に適用しても、それぞれの効果を奏するものである。
【００４９】また、実施の形態１〜６においては、ソー
ス電極を挟んで両側に１個ずつのＴＦＴを形成する場合
について説明したが、両側それぞれにおいて１個または
複数個のＴＦＴを用いてもよく、その際も両側それぞれ
のドレイン電極配線のオーバーラップ部の面積の総和お
よびコンタクト長が同一となるよう構成されれば良い。
さらに、上記ソース電極両側それぞれのドレイン電極配
線のオーバーラップ部の面積の総和およびコンタクト長
は、実施の形態１〜６においては同一の場合を示してい
るが、表示特性上問題のない範囲で差異を有していても
実質的に同じであれば、同様の効果を得ることは言うま
でもない。また、上記ソース電極においても、実施の形
態１〜６においては１本にて形成される場合を示してい
るが、共通となり得る構成であれば、複数本によりソー
ス電極を形成しても何ら差し支えないことは勿論であ
る。
ス電極を挟んで両側に１個ずつのＴＦＴを形成する場合
について説明したが、両側それぞれにおいて１個または
複数個のＴＦＴを用いてもよく、その際も両側それぞれ
のドレイン電極配線のオーバーラップ部の面積の総和お
よびコンタクト長が同一となるよう構成されれば良い。
さらに、上記ソース電極両側それぞれのドレイン電極配
線のオーバーラップ部の面積の総和およびコンタクト長
は、実施の形態１〜６においては同一の場合を示してい
るが、表示特性上問題のない範囲で差異を有していても
実質的に同じであれば、同様の効果を得ることは言うま
でもない。また、上記ソース電極においても、実施の形
態１〜６においては１本にて形成される場合を示してい
るが、共通となり得る構成であれば、複数本によりソー
ス電極を形成しても何ら差し支えないことは勿論であ
る。
【００５０】さらに、実施の形態１〜６においては、液
晶表示装置のＴＦＴ構造についての説明を行なっている
が、液晶を用いた表示装置に限定されることなく、エレ
クトロルミネセンス素子などを用いたあらゆるアクティ
ブマトリクス型表示装置に適用可能である。
晶表示装置のＴＦＴ構造についての説明を行なっている
が、液晶を用いた表示装置に限定されることなく、エレ
クトロルミネセンス素子などを用いたあらゆるアクティ
ブマトリクス型表示装置に適用可能である。
【００５１】さらに、実施の形態１および３〜６におい
ては、ゲート電極配線のチャネル幅方向端部が半導体膜
の同方向端部よりも外側に配設される例について示して
いるが、実施の形態２に示されるように、ゲート電極配
線のチャネル幅方向端部が半導体膜の同方向端部よりも
内側に配設される構成としてもよい。
ては、ゲート電極配線のチャネル幅方向端部が半導体膜
の同方向端部よりも外側に配設される例について示して
いるが、実施の形態２に示されるように、ゲート電極配
線のチャネル幅方向端部が半導体膜の同方向端部よりも
内側に配設される構成としてもよい。
【００５２】
【発明の効果】本発明の第１の表示装置は、絶縁性基板
上に形成された薄膜トランジスタを具備した表示装置で
あって、該薄膜トランジスタは１画素に対して複数個形
成され、該複数個の薄膜トランジスタはソース電極を含
むソース電極配線を有し、該ソース電極を挟み、それぞ
れ両側に少なくとも１個のドレイン電極配線を有し、該
それぞれのドレイン電極配線は前記ソース電極と対向す
るチャネル長方向の一部においてゲート電極配線との重
なり部でドレイン電極を形成し、該ドレイン電極配線の
他端は画素電極に接続したことを特徴としているので、
フリッカの抑制が可能となり、良好な表示品質を得るこ
とができる。
上に形成された薄膜トランジスタを具備した表示装置で
あって、該薄膜トランジスタは１画素に対して複数個形
成され、該複数個の薄膜トランジスタはソース電極を含
むソース電極配線を有し、該ソース電極を挟み、それぞ
れ両側に少なくとも１個のドレイン電極配線を有し、該
それぞれのドレイン電極配線は前記ソース電極と対向す
るチャネル長方向の一部においてゲート電極配線との重
なり部でドレイン電極を形成し、該ドレイン電極配線の
他端は画素電極に接続したことを特徴としているので、
フリッカの抑制が可能となり、良好な表示品質を得るこ
とができる。
【００５３】本発明の第２の表示装置は、上記第１の表
示装置において、前記ソース電極の両側におけるそれぞ
れの前記重なり部の面積の総和を実質的に同じとしたこ
とを特徴としているので、フリッカの抑制が可能とな
り、良好な表示品質を得ることができる。
示装置において、前記ソース電極の両側におけるそれぞ
れの前記重なり部の面積の総和を実質的に同じとしたこ
とを特徴としているので、フリッカの抑制が可能とな
り、良好な表示品質を得ることができる。
【００５４】本発明の第３の表示装置は、上記第２の表
示装置において、前記ソース電極の両側におけるそれぞ
れの前記重なり部の薄膜トランジスタのチャネル長方向
の長さが実質的に同じであることを特徴としているの
で、フリッカの抑制に加えて、ショットムラの抑制も可
能となり、良好な表示品質を得ることができる。
示装置において、前記ソース電極の両側におけるそれぞ
れの前記重なり部の薄膜トランジスタのチャネル長方向
の長さが実質的に同じであることを特徴としているの
で、フリッカの抑制に加えて、ショットムラの抑制も可
能となり、良好な表示品質を得ることができる。
【００５５】本発明の第４の表示装置は、上記第３の表
示装置において、前記重なり部の薄膜トランジスタのチ
ャネル長方向の長さが、前記薄膜トランジスタの電流特
性の低下をおよぼさない所定の長さであることを特徴と
しているので、Cｇｄをさらに低減することでフリッカ
を抑制し、さらにショットムラの抑制も可能となり、良
好な表示品質を得ることができる。
示装置において、前記重なり部の薄膜トランジスタのチ
ャネル長方向の長さが、前記薄膜トランジスタの電流特
性の低下をおよぼさない所定の長さであることを特徴と
しているので、Cｇｄをさらに低減することでフリッカ
を抑制し、さらにショットムラの抑制も可能となり、良
好な表示品質を得ることができる。
【００５６】本発明の第５の表示装置は、上記第１、第
２、第３または第４の表示装置において、前記ドレイン
電極配線の一端のドレイン電極配線幅方向全域において
ゲート電極配線との重なり部で前記ドレイン電極を形成
したことを特徴としているので、フリッカの抑制が可能
となり、良好な表示品質を得ることができる。
２、第３または第４の表示装置において、前記ドレイン
電極配線の一端のドレイン電極配線幅方向全域において
ゲート電極配線との重なり部で前記ドレイン電極を形成
したことを特徴としているので、フリッカの抑制が可能
となり、良好な表示品質を得ることができる。
【００５７】本発明の第６の表示装置は、上記第１、第
２、第３または第４の表示装置において、前記ドレイン
電極配線の一端近傍の端部を除くドレイン電極配線幅方
向の一部でのゲート電極配線との重なり部で前記ドレイ
ン電極を形成し、前記ドレイン電極配線の一端端部は前
記ゲート電極配線外に配設したことを特徴としているの
で、フリッカの抑制が可能となり、さらに高開口率化が
可能となる。
２、第３または第４の表示装置において、前記ドレイン
電極配線の一端近傍の端部を除くドレイン電極配線幅方
向の一部でのゲート電極配線との重なり部で前記ドレイ
ン電極を形成し、前記ドレイン電極配線の一端端部は前
記ゲート電極配線外に配設したことを特徴としているの
で、フリッカの抑制が可能となり、さらに高開口率化が
可能となる。
【００５８】本発明の第７の表示装置は、上記第１、第
２、第３、第４、第５または第６の表示装置において、
前記ソース電極配線から前記ソース電極に引き出すソー
ス電極配線を前記絶縁性基板に対して前記ゲート電極配
線上あるいは下に絶縁膜を介して設けたことを特徴とし
ているので、ショットムラの抑制に加えて、フリッカの
抑制が可能となり、さらに高開口率化が可能となる。
２、第３、第４、第５または第６の表示装置において、
前記ソース電極配線から前記ソース電極に引き出すソー
ス電極配線を前記絶縁性基板に対して前記ゲート電極配
線上あるいは下に絶縁膜を介して設けたことを特徴とし
ているので、ショットムラの抑制に加えて、フリッカの
抑制が可能となり、さらに高開口率化が可能となる。
【００５９】本発明の第８の表示装置は、上記第１、第
２、第３、第４、第５、第６または第７の表示装置にお
いて、前記絶縁性基板に対して、前記ソース電極配線か
ら前記ソース電極に引き出すソース電極配線の下あるい
は上に半導体膜を形成したことを特徴としているので、
フリッカを抑制可能となり、さらにソース電極配線ある
いはゲート電極配線の断線も防止可能となる。
２、第３、第４、第５、第６または第７の表示装置にお
いて、前記絶縁性基板に対して、前記ソース電極配線か
ら前記ソース電極に引き出すソース電極配線の下あるい
は上に半導体膜を形成したことを特徴としているので、
フリッカを抑制可能となり、さらにソース電極配線ある
いはゲート電極配線の断線も防止可能となる。
【００６０】本発明の第９の表示装置は、上記第１、第
２、第３、第４、第５、第６、第７または第８の表示装
置において、前記ソース電極のそれぞれ両側に配設され
た少なくとも１個のドレイン電極配線は、前記薄膜トラ
ンジスタと画素電極とのあいだで接続され、該画素電極
と一箇所のみで接続されていることを特徴としているの
で、フリッカを抑制可能となり、さらに高開口率化が可
能となる。
２、第３、第４、第５、第６、第７または第８の表示装
置において、前記ソース電極のそれぞれ両側に配設され
た少なくとも１個のドレイン電極配線は、前記薄膜トラ
ンジスタと画素電極とのあいだで接続され、該画素電極
と一箇所のみで接続されていることを特徴としているの
で、フリッカを抑制可能となり、さらに高開口率化が可
能となる。
【００６１】本発明の第１０の表示装置は、上記第１、
第２、第３、第４、第５、第６、第７、第８または第９
の表示装置において、前記ドレイン電極配線は、画素電
極と同一の膜で形成されていることを特徴としているの
で、フリッカを抑制可能となり、さらに高開口率化が可
能となる。
第２、第３、第４、第５、第６、第７、第８または第９
の表示装置において、前記ドレイン電極配線は、画素電
極と同一の膜で形成されていることを特徴としているの
で、フリッカを抑制可能となり、さらに高開口率化が可
能となる。
【００６２】本発明の第１の表示装置の製造方法は、絶
縁性基板上にゲート電極パターンを形成する工程と、該
ゲート電極を被覆した絶縁膜を形成する工程と、該絶縁
膜上に半導体膜を形成する工程と、該半導体膜上にソー
ス／ドレイン電極となる導電膜を堆積する工程と、該堆
積された導電膜を、ソース電極を挟み、それぞれ両側に
少なくとも１個のドレイン電極配線を有し、該それぞれ
のドレイン電極配線は前記ソース電極と対向するチャネ
ル長方向の一部においてゲート電極配線との重なり部で
ドレイン電極を形成し、該ドレイン電極配線の他端は画
素電極に接続されるようパターニングする工程とを含む
ことを特徴としているので、フリッカの抑制が可能とな
り、良好な表示品質を有する表示装置を得ることができ
る。
縁性基板上にゲート電極パターンを形成する工程と、該
ゲート電極を被覆した絶縁膜を形成する工程と、該絶縁
膜上に半導体膜を形成する工程と、該半導体膜上にソー
ス／ドレイン電極となる導電膜を堆積する工程と、該堆
積された導電膜を、ソース電極を挟み、それぞれ両側に
少なくとも１個のドレイン電極配線を有し、該それぞれ
のドレイン電極配線は前記ソース電極と対向するチャネ
ル長方向の一部においてゲート電極配線との重なり部で
ドレイン電極を形成し、該ドレイン電極配線の他端は画
素電極に接続されるようパターニングする工程とを含む
ことを特徴としているので、フリッカの抑制が可能とな
り、良好な表示品質を有する表示装置を得ることができ
る。
【００６３】本発明の第２の表示装置の製造方法は、絶
縁性基板上にソース／ドレイン電極となる導電膜を堆積
する工程と、該堆積された導電膜を、ソース電極を挟
み、それぞれ両側に少なくとも１個のドレイン電極配線
を有し、該それぞれのドレイン電極配線は前記ソース電
極と対向するチャネル長方向の一部においてゲート電極
配線との重なり部でドレイン電極を形成し、該ドレイン
電極配線の他端は画素電極に接続されるようパターニン
グする工程と、該ソース／ドレイン電極上に半導体膜を
形成する工程と、該半導体膜上を被覆した絶縁膜を形成
する工程と、該絶縁膜上にゲート電極パターンを形成す
る工程とを含むことを特徴としているので、フリッカの
抑制が可能となり、良好な表示品質を有する表示装置を
得ることができる。
縁性基板上にソース／ドレイン電極となる導電膜を堆積
する工程と、該堆積された導電膜を、ソース電極を挟
み、それぞれ両側に少なくとも１個のドレイン電極配線
を有し、該それぞれのドレイン電極配線は前記ソース電
極と対向するチャネル長方向の一部においてゲート電極
配線との重なり部でドレイン電極を形成し、該ドレイン
電極配線の他端は画素電極に接続されるようパターニン
グする工程と、該ソース／ドレイン電極上に半導体膜を
形成する工程と、該半導体膜上を被覆した絶縁膜を形成
する工程と、該絶縁膜上にゲート電極パターンを形成す
る工程とを含むことを特徴としているので、フリッカの
抑制が可能となり、良好な表示品質を有する表示装置を
得ることができる。
【００６４】本発明の第３の表示装置の製造方法は、上
記第１または第２の表示装置の製造方法において、前記
ドレイン電極配線と接続される画素電極パターンを形成
する工程とをさらに備え、前記ドレイン電極配線は前記
画素電極パターンと同一の工程で形成されることを特徴
としているので、フリッカを抑制可能となり、さらに高
開口率化が可能となる。
記第１または第２の表示装置の製造方法において、前記
ドレイン電極配線と接続される画素電極パターンを形成
する工程とをさらに備え、前記ドレイン電極配線は前記
画素電極パターンと同一の工程で形成されることを特徴
としているので、フリッカを抑制可能となり、さらに高
開口率化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるアクティブ
マトリクス型液晶表示装置の１画素の平面図である。
マトリクス型液晶表示装置の１画素の平面図である。
【図２】本発明の第１の実施の形態における図１のＴＦ
Ｔ部の拡大図である。
Ｔ部の拡大図である。
【図３】本発明の第１の実施の形態におけるドレイン電
流とコンタクト長の関係を説明する図である。
流とコンタクト長の関係を説明する図である。
【図４】本発明の第１の実施の形態における図２のＡ−
Ａ断面に係る製造工程図である。
Ａ断面に係る製造工程図である。
【図５】本発明の第１の実施の形態における図２のＡ−
Ａ断面に係る製造工程図である。
Ａ断面に係る製造工程図である。
【図６】本発明の第２の実施の形態におけるＴＦＴ部の
拡大図である。
拡大図である。
【図７】本発明の第３の実施の形態におけるＴＦＴ部の
拡大図である。
拡大図である。
【図８】本発明の第４の実施の形態におけるＴＦＴ部の
拡大図である。
拡大図である。
【図９】本発明の第５の実施の形態におけるＴＦＴ部の
拡大図である。
拡大図である。
【図１０】本発明の第６の実施の形態におけるＴＦＴ部
の拡大図である。
の拡大図である。
【図１１】従来のアクティブマトリクス型液晶表示装置
の１画素の平面図である。
の１画素の平面図である。
１ ソース電極配線 ２ ゲート電極配線 ３ ゲート電極配線突き出し部 ４、３１ 画素電極 ５ ソース電極配線引き出し部 ６ ソース電極 ７ 第１のＴＦＴのドレイン電極配線 ８ 第２のＴＦＴのドレイン電極配線 ９ 半導体膜 １０ 第１のドレイン電極配線の画素電極との接続部 １１ 第２のドレイン電極配線の画素電極との接続部 １２ ソース電極配線下の半導体膜 １３ 第１のドレイン電極配線とゲート電極とのオーバ
ーラップ部（第１のドレイン電極） １４ 第２のドレイン電極配線とゲート電極とのオーバ
ーラップ部（第２のドレイン電極） １９ ゲート絶縁膜 ２０ 真性半導体層 ２１ 導電性半導体層 ２２ パッシベーション膜 ２３ ゲート電極配線切欠部 ２４ ソース電極配線下半導体膜 ２５ ドレイン電極配線と画素電極との接続部分 ３２ ゲートライン ３３ ドレインライン ３８ ゲート電極 ５１、５２ ソース電極 ５３ 共通ドレイン電極
ーラップ部（第１のドレイン電極） １４ 第２のドレイン電極配線とゲート電極とのオーバ
ーラップ部（第２のドレイン電極） １９ ゲート絶縁膜 ２０ 真性半導体層 ２１ 導電性半導体層 ２２ パッシベーション膜 ２３ ゲート電極配線切欠部 ２４ ソース電極配線下半導体膜 ２５ ドレイン電極配線と画素電極との接続部分 ３２ ゲートライン ３３ ドレインライン ３８ ゲート電極 ５１、５２ ソース電極 ５３ 共通ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 直紀 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内 (72)発明者 神鷹 智 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内 Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 KA10 MA05 MA08 MA14 MA16 MA27 MA49 NA01 NA23 5C094 AA03 AA10 AA32 AA43 AA48 AA55 BA03 BA43 CA19 DA13 DB01 DB04 EA04 EA05 EA07 EA10 EB02 FA01 FA02 FB12 FB14 FB15 5F110 AA30 BB01 CC05 CC07 DD02 EE03 EE04 EE44 FF03 FF30 GG02 GG15 GG28 GG29 GG35 GG45 HK03 HK04 HK09 HK16 HK21 HK25 HK33 HK35 HM02 HM04 HM05 HM12 HM17 HM18 HM19 NN02 NN24 NN35 NN72 QQ08 5G435 AA01 AA03 AA14 AA17 BB12 CC09 HH12 HH13 HH14 KK05
Claims (13)
- 【請求項１】 絶縁性基板上に形成されたゲート電極配
線と、該ゲート電極配線と絶縁膜を介して交差するソー
ス電極を含むソース電極配線と、前記ゲート電極配線と
前記ソース電極配線との交差部近傍に形成された薄膜ト
ランジスタと、前記薄膜トランジスタのドレイン電極を
含みかつ画素電極に接続されるドレイン電極配線と、を
備えた表示装置であって、前記薄膜トランジスタはソー
ス電極の両側面において対向するドレイン電極配線のチ
ャネル長方向の一部と前記ゲート電極配線との重なり部
でドレイン電極を形成することを特徴とする表示装置。 - 【請求項２】 前記ソース電極の両側面において対向す
るそれぞれの前記重なり部の面積の総和を実質的に同じ
としたことを特徴とする請求項１記載の表示装置。 - 【請求項３】 前記ソース電極の両側面において対向す
るそれぞれの前記重なり部の薄膜トランジスタのチャネ
ル長方向の長さが実質的に同じであることを特徴とする
請求項２記載の表示装置。 - 【請求項４】 前記重なり部の薄膜トランジスタのチャ
ネル長方向の長さが、前記薄膜トランジスタの電流特性
の低下をおよぼさない所定の長さであることを特徴とす
る請求項３記載の表示装置。 - 【請求項５】 前記ドレイン電極配線の一端のドレイン
電極配線幅方向全域においてゲート電極配線との重なり
部で前記ドレイン電極を形成したことを特徴とする請求
項１、２、３または４記載の表示装置。 - 【請求項６】 前記ソース電極の両側面において対向す
るドレイン電極配線幅方向の一部と前記ゲート電極配線
との重なり部でドレイン電極を形成し、前記ドレイン電
極配線の端部は前記ゲート電極配線外に配設したことを
特徴とする請求項１、２、３または４記載の表示装置。 - 【請求項７】 前記ソース電極配線から前記ソース電極
に引き出すソース電極配線を前記絶縁性基板に対して前
記ゲート電極配線上あるいは下に絶縁膜を介して設けた
ことを特徴とする請求項１、２、３、４、５または６記
載の表示装置。 - 【請求項８】 前記絶縁性基板に対して、前記ソース電
極配線から前記ソース電極に引き出すソース電極配線の
下あるいは上に半導体膜を形成したことを特徴とする請
求項１、２、３、４、５、６または７記載の表示装置。 - 【請求項９】 前記ソース電極のそれぞれ両側面におい
て対向して配設されたドレイン電極配線は、前記薄膜ト
ランジスタと画素電極とのあいだで接続され、該画素電
極と一箇所のみで接続されていることを特徴とする請求
項１、２、３、４、５、６、７または８記載の表示装
置。 - 【請求項１０】 前記ドレイン電極配線は、画素電極と
同一の膜で形成されていることを特徴とする請求項１、
２、３、４、５、６、７、８または９記載の表示装置。 - 【請求項１１】 絶縁性基板上にゲート電極パターンを
形成する工程と、該ゲート電極を被覆した絶縁膜を形成
する工程と、該絶縁膜上に半導体膜を形成する工程と、
該半導体膜上にソース／ドレイン電極となる導電膜を堆
積する工程と、該堆積された導電膜を、ソース電極の両
側面において対向するドレイン電極配線のチャネル長方
向の一部と前記ゲート電極配線との重なり部でドレイン
電極を形成するようパターニングする工程と、を含むこ
とを特徴とする表示装置の製造方法。 - 【請求項１２】 絶縁性基板上にソース／ドレイン電極
となる導電膜を堆積する工程と、該堆積された導電膜
を、ソース電極の両側面において対向するドレイン電極
配線のチャネル長方向の一部と前記ゲート電極配線との
重なり部でドレイン電極を形成するようパターニングす
る工程と、該ソース／ドレイン電極上に半導体膜を形成
する工程と、該半導体膜上を被覆した絶縁膜を形成する
工程と、該絶縁膜上にゲート電極パターンを形成する工
程と、を含むことを特徴とする表示装置の製造方法。 - 【請求項１３】 前記ドレイン電極配線と接続される画
素電極パターンを形成する工程とをさらに備え、前記ド
レイン電極配線は前記画素電極パターンと同一の工程で
形成されることを特徴とする請求項１１または１２記載
の表示装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000114239A JP2001296553A (ja) | 2000-04-14 | 2000-04-14 | 表示装置および表示装置の製造方法 |
| TW090107056A TW520460B (en) | 2000-04-14 | 2001-03-26 | Display device and manufacturing method therefor |
| KR1020010019501A KR20010098542A (ko) | 2000-04-14 | 2001-04-12 | 표시장치 및 표시장치의 제조방법 |
| US09/832,892 US20010030719A1 (en) | 2000-04-14 | 2001-04-12 | Liquid crystal dlsplay and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000114239A JP2001296553A (ja) | 2000-04-14 | 2000-04-14 | 表示装置および表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001296553A true JP2001296553A (ja) | 2001-10-26 |
Family
ID=18626076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000114239A Pending JP2001296553A (ja) | 2000-04-14 | 2000-04-14 | 表示装置および表示装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20010030719A1 (ja) |
| JP (1) | JP2001296553A (ja) |
| KR (1) | KR20010098542A (ja) |
| TW (1) | TW520460B (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311931A (ja) * | 2002-11-20 | 2004-11-04 | Samsung Electronics Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| US7408198B2 (en) | 2006-02-13 | 2008-08-05 | Chunghwa Picture Tubes, Ltd. | Thin film transistor, thin film transistor array and repairing method thereof |
| JP2009048201A (ja) * | 2008-09-12 | 2009-03-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7649202B2 (en) | 2004-06-25 | 2010-01-19 | Samsung Mobile Display Co., Ltd. | Transistor, method of fabricating the same, and light emitting display comprising the same |
| WO2013094184A1 (ja) * | 2011-12-22 | 2013-06-27 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法 |
| US8525180B2 (en) | 2009-10-16 | 2013-09-03 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| US9117913B2 (en) | 2001-11-09 | 2015-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, electric circuit, display device and light-emitting device |
| JP2016012731A (ja) * | 2010-04-07 | 2016-01-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2016121682A1 (ja) * | 2015-01-30 | 2016-08-04 | シャープ株式会社 | 表示制御素子および表示装置 |
| JP2018010231A (ja) * | 2016-07-15 | 2018-01-18 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2021106276A (ja) * | 2009-10-21 | 2021-07-26 | 株式会社半導体エネルギー研究所 | トランジスタ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370800B1 (ko) * | 2000-06-09 | 2003-02-05 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제작방법 |
| KR100606963B1 (ko) * | 2000-12-27 | 2006-08-01 | 엘지.필립스 엘시디 주식회사 | 액정 디스플레이 패널 및 그의 제조방법 |
| KR100900541B1 (ko) * | 2002-11-14 | 2009-06-02 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 |
| WO2004063802A1 (fr) * | 2002-12-03 | 2004-07-29 | Quanta Display Inc. | Agencement de pixels transflectif |
| TWI226962B (en) | 2004-01-05 | 2005-01-21 | Au Optronics Corp | Liquid crystal display device with a capacitance-compensated structure |
| JP4108078B2 (ja) * | 2004-01-28 | 2008-06-25 | シャープ株式会社 | アクティブマトリクス基板及び表示装置 |
| KR101142785B1 (ko) * | 2005-06-28 | 2012-05-08 | 엘지디스플레이 주식회사 | 박막트랜지스터를 포함하는 액정표시장치 |
| TWI328878B (en) * | 2006-09-15 | 2010-08-11 | Au Optronics Corp | Electrode structure of a transistor, and pixel structure and display apparatus comprising the same |
| CN103022141B (zh) * | 2011-09-22 | 2016-04-20 | 上海中航光电子有限公司 | 薄膜晶体管、双栅极驱动横向排列的像素结构及显示面板 |
| CN107077035B (zh) * | 2014-11-21 | 2021-05-18 | 夏普株式会社 | 有源矩阵基板及显示面板 |
| JPWO2016080541A1 (ja) | 2014-11-21 | 2017-08-31 | シャープ株式会社 | アクティブマトリクス基板及び表示パネル |
| CN105070268B (zh) * | 2015-09-23 | 2017-10-24 | 深圳市华星光电技术有限公司 | 降低内嵌式触摸液晶面板的漏电流的方法及设备 |
-
2000
- 2000-04-14 JP JP2000114239A patent/JP2001296553A/ja active Pending
-
2001
- 2001-03-26 TW TW090107056A patent/TW520460B/zh not_active IP Right Cessation
- 2001-04-12 US US09/832,892 patent/US20010030719A1/en not_active Abandoned
- 2001-04-12 KR KR1020010019501A patent/KR20010098542A/ko not_active Application Discontinuation
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9117913B2 (en) | 2001-11-09 | 2015-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, electric circuit, display device and light-emitting device |
| JP2004311931A (ja) * | 2002-11-20 | 2004-11-04 | Samsung Electronics Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| US7884365B2 (en) | 2002-11-20 | 2011-02-08 | Samsung Electronic S Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| US7649202B2 (en) | 2004-06-25 | 2010-01-19 | Samsung Mobile Display Co., Ltd. | Transistor, method of fabricating the same, and light emitting display comprising the same |
| US7408198B2 (en) | 2006-02-13 | 2008-08-05 | Chunghwa Picture Tubes, Ltd. | Thin film transistor, thin film transistor array and repairing method thereof |
| JP2009048201A (ja) * | 2008-09-12 | 2009-03-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9099358B2 (en) | 2009-10-16 | 2015-08-04 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| US8766268B2 (en) | 2009-10-16 | 2014-07-01 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| US8525180B2 (en) | 2009-10-16 | 2013-09-03 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| JP2021106276A (ja) * | 2009-10-21 | 2021-07-26 | 株式会社半導体エネルギー研究所 | トランジスタ |
| JP7090193B2 (ja) | 2009-10-21 | 2022-06-23 | 株式会社半導体エネルギー研究所 | トランジスタ |
| JP2016012731A (ja) * | 2010-04-07 | 2016-01-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2013094184A1 (ja) * | 2011-12-22 | 2013-06-27 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法 |
| WO2016121682A1 (ja) * | 2015-01-30 | 2016-08-04 | シャープ株式会社 | 表示制御素子および表示装置 |
| US10185194B2 (en) | 2015-01-30 | 2019-01-22 | Sharp Kabushiki Kaisha | Display control element and display device |
| JP2018010231A (ja) * | 2016-07-15 | 2018-01-18 | 株式会社ジャパンディスプレイ | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW520460B (en) | 2003-02-11 |
| US20010030719A1 (en) | 2001-10-18 |
| KR20010098542A (ko) | 2001-11-08 |
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