KR20010098542A - 표시장치 및 표시장치의 제조방법 - Google Patents
표시장치 및 표시장치의 제조방법 Download PDFInfo
- Publication number
- KR20010098542A KR20010098542A KR1020010019501A KR20010019501A KR20010098542A KR 20010098542 A KR20010098542 A KR 20010098542A KR 1020010019501 A KR1020010019501 A KR 1020010019501A KR 20010019501 A KR20010019501 A KR 20010019501A KR 20010098542 A KR20010098542 A KR 20010098542A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode wiring
- drain electrode
- wiring
- source
- drain
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000010408 film Substances 0.000 claims abstract description 78
- 239000010409 thin film Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000001629 suppression Effects 0.000 abstract description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910021357 chromium silicide Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/40—Arrangements for improving the aperture ratio
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
본 발명은, 분할 노광에 의한 분할 영역간의 휘도차의 억제에 추가하여, 화면의 깜박거림도 억제한, 양호한 표시 품질을 가지는 표시장치를 얻는 것을 목적으로 하고, 절연성 기판 상에 형성된 게이트 전극 배선과, 그 게이트 전극 배선과 절연막을 통해서 교차하는 소스 전극을 포함하는 소스 전극 배선과, 상기 게이트 전극 배선과 상기 소스 전극 배선의 교차부 근방에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터의 드레인 전극을 포함하고, 또한 화소 전극에 접촉된 드레인 전극 배선을 구비한 표시장치에 있어서, 상기 박막 트랜지스터는 소스 전극의 양측면에서 대향하는 드레인 전극 배선의 채널 길이 방향의 일부와 상기 게이트 전극 배선의 중첩부에서 드레인 전극을 형성하는 것을 특징으로 한다.
Description
본 발명은 화면의 깜박거림, 분할 노광영역간의 휘도차 등을 억제하고, 양호한 표시품질을 얻을 수 있는 표시장치에 관한 것으로, 특히 액정표시장치에 사용하기에 적합한 것이다.
종래의 액티브 매트릭스형 액정표시장치에서, 스위칭 소자로서 각 화소에 설치된 박막 트랜지스터(이하, TFT라 칭함)의 구조에 관해서는, 예를 들면 일본국 특개평 8-328038호 공보 명세서에 개시되어 있다. 이는, 도 11의 종래의 액티브 매트릭스형 표시장치의 1 화소의 평면도에 도시된 것과 같이, 2개의 박막 트랜지스터의, 또는 2개의 박막 트랜지스터의 2개의 드레인 전극의 일측에만 소스 전극을 돌출시킴으로써, 개구율을 향상시켜, 박막 트랜지스터를 형성할 때의 포토리소그래피의 마스크가 어긋나도, 소스 전극과 공통 게이트 전극의 중합 면적의 변화를 없앤 것이다.(도 11에서는 2개의 소스 전극의 일측에만, 공통 드레인 전극을 돌출시킴) 여기서, 그 공보에 소스 전극은 화소전극에 접속되는 전극을 도시하고, 본 발명의 드레인 전극에 해당한다.
그러나, 상술한 구성에서는, 게이트 전극과 소스 전극간(본 발명에서는 드레인 전극)의 기생용량(이하, Cgd라 칭함)의 분할 노광 영역(쇼트(shot))간의휘도차(이하, 쇼트 얼룩이라 칭함)는 억제할 수 있지만, 도 11의 종래 기술에 도시된 것처럼 화소 전극과 접속된 소스 전극배선(본 발명에서는 드레인 전극 배선)은, 드레인 전극과 대향하는 채널 길이 방향의 전역에서 게이트 전극 배선과 교차하여, Cgd의 절대값으로서는 큰 값이 되어 버린다. Cgd 값이 크게 됨으로써 생기는 표시상의 문제로서, 화면의 깜박거림(이하, 플리커(flicker)라 칭함)을 들 수 있다. 플리커란, 주지한 바와 같이, 소정 프레임과 다음 프레임에서 액정에 인가된 전압의 실효값이 다름으로써 발생하는 것이다.
Cgd가 증대하면, 게이트 전극 배선의 시정수가 증대하고, 이에 따라서 표시면의 구동측으로부터 원단부 근방에서 게이트 인가 전압이 온(High)에서 오프(Low)에 천이할 때의 지연이 생기어, 원단부 근방에서는 소정의 수평기간 다음의 수평기간의 데이터(드레인 전극 전위)를 기록해버리는, 소위 재기록이 일어나, 소정의 화소 전위에 대해서 차이를 발생한다. 또한, 게이트 인가전압이 온(High)에서 오프(Low)로 천이할 때에는, TFT의 기생용량에 기인하는 화소전극 전위의 전압강하(이하, 필드 스루 전압이라 칭함)가 생겨, 그 필드 스루 전압이 커지면, TFT의 드레인 전극-소스 전극의 전위차가 크게 되어, 상기 표시면의 구동측으로부터 원단부 근방에서의 게이트 인가전압이 온(High)에서 오프(Low)로 천이할 때의 지연에 의한 상기 재기록이, 더욱 생기기 쉬운 상태가 된다.
여기서, 필드 스루 전압 ΔVg는 이하의 식으로 주어진다.
ΔVg=(Cgd/(Cs+Clc+Cgd))*(Vgh-Vgl)
상기 식에서, Cgd는 게이트 전극과 TFT의 드레인 전극의 중첩용량, Cs는 축적용량, Clc는 액정용량, Vgh, Vgl은 각각 게이트 인가전압의 고전압값, 저전압값이다. 이 식에서 명백하듯이, ΔVg는 Cgd의 값에 크게 의존하여, Cgd의 절대값이 작아지는 것에 의해 ΔVg 값도 작아진다. 이 ΔVg를 작게 하는 것에 의해, 상술한 재기록을 억제하는 것이 가능해진다.
상술한 이유로부터, 종래의 구성에서는, Cgd의 쇼트간의 변동은 억제할 수 있지만, Cgd의 절대값이 크게 됨으로써, 필드 스루 전압 ΔVg도 크게 되어, 플리커가 발생하기 쉽다고 하는 문제가 있었다.
본 발명은, 상기 문제점을 감안하여 안출된 것으로, Cgd의 쇼트간의 변동에 의한 쇼트 얼룩의 억제에 추가하여, Cgd의 절대값을 작게함으로써 플리커도 억제하여, 양호한 표시 품질을 얻을 수 있는 것을 목적으로 하고 있다.
도 1은 본 발명의 제 1 실시예에 따른 액티브 매트릭스형 액정표시장치의 1화소의 평면도,
도 2는 본 발명의 제 1 실시예에 따른 도 1의 TFT부의 확대도,
도 3은 본 발명의 제 1 실시예에 따른 드레인 전류와 콘택 길이의 관계를 설명하는 도면,
도 4는 본 발명의 제 1 실시예에 따른 도 2의 A-A 단면에 관계한 제조 공정도,
도 5는 본 발명의 제 1 실시예에 따른 도 2의 A-A 단면에 관계한 제조 공정도,
도 6은 본 발명의 제 2 실시예에 따른 TFT부의 확대도,
도 7은 본 발명의 제 3 실시예에 따른 TFT부의 확대도,
도 8은 본 발명의 제 4 실시예에 따른 TFT부의 확대도,
도 9는 본 발명의 제 5 실시예에 따른 TFT부의 확대도,
도 10은 본 발명의 제 6 실시예에 따른 TFT부의 확대도,
도 11은 종래의 액티브 매트릭스형 액정표시장치의 1화소의 평면도이다.
*도면의 주요 부분에 대한 부호의 설명*
1 : 소스 전극 배선 2 : 게이트 전극 배선
3 : 게이트 전극 배선 돌출부 4, 31 : 화소 전극
5 : 소스 전극 배선 돌출부 6 : 소스 전극
7 : 제 1 TFT 드레인 전극 배선 8 : 제 2 TFT 드레인 전극 배선
9 : 반도체 막
10 : 제 1 드레인 전극 배선의 화소 전극과의 접속부
11 : 제 2 드레인 전극 배선의 화소 전극과의 접속부
12 : 소스 전극 배선 아래의 반도체막
13 : 제 1 드레인 전극 배선과 게이트 전극의 오버랩부(제 1 드레인 전극)
14 : 제 2 드레인 전극 배선과 게이트 전극의 오버랩부(제 2 드레인 전극)
19 : 게이트 절연막 20 : 진성 반도체층
21 : 도전성 반도체층 22 : 패시베이션막
23 : 게이트 전극 배선 벤 자리부 24 : 소스 전극 배선 아래 반도체막
25 : 드레인 전극 배선과 화소전극의 접속부분
32 : 게이트 라인 33 : 드레인 라인
38 : 게이트 전극 51, 52 : 소스 전극
53 : 공통 드레인 전극
본 발명의 제 1 표시장치는, 절연성 기판상에 형성된 박막 트랜지스터를 구비한 표시장치에 있어서, 그 박막 트랜지스터는 1화소에 대해서 복수개 형성되어, 그 복수개의 박막 트랜지스터는 소스 전극을 포함하는 소스 전극 배선을 가지고, 그 소스 전극을 끼우고, 각각 양측에 적어도 1개의 드레인 전극 배선을 가지고, 각각의 드레인 전극 배선은 상기 소스 전극과 대향하는 채널 길이 방향의 일부에 있어서 게이트 전극 배선과의 중첩부에서 드레인 전극을 형성하고, 그 드레인 전극 배선의 타단은 화소 전극에 접속한 것을 특징으로 한 것이다.
본 발명의 제 2 표시장치는, 상기 제 1 표시장치에 있어서, 상기 소스 전극의 양측에서 각각의 상기 중첩부의 면적의 총합이 실질적으로 동일한 것을 특징으로 한 것이다.
본 발명의 제 3 표시장치는, 상기 제 2 표시장치에 있어서, 상기 소스 전극의 양측에서 각각의 상기 중첩부의 박막 트랜지스터의 채널 길이 방향의 길이가 실질적으로 동일한 것을 특징으로 한 것이다.
본 발명의 제 4 표시장치는, 상기 제 3 표시장치에 있어서, 상기 중첩부의 박막 트랜지스터의 채널 길이방향의 길이가, 상기 박막 트랜지스터의 전류 특성을 저하시키지 않는 소정의 길이인 것을 특징으로 한 것이다.
본 발명의 제 5 표시장치는, 상기 제 1, 제 2, 제 3 또는 제 4 표시장치에 있어서, 상기 드레인 전극 배선의 일단의 드레인 전극 배선폭 방향 전역에서 게이트 전극 배선과의 중첩부에서 상기 드레인 전극을 형성한 것을 특징으로 한 것이다.
본 발명의 제 6 표시장치는, 상기 제 1, 제 2, 제 3 또는 제 4 표시장치에 있어서, 상기 드레인 전극 배선의 일단 근방의 단부를 제외한 드레인 전극 배선폭 방향의 일부에서의 게이트 전극 배선과의 중첩부에서 상기 드레인 전극을 형성하고, 상기 드레인 전극 배선의 일단 단부는 상기 게이트 전극배선외에 설치한 것을 특징으로 한 것이다.
본 발명의 제 7 표시장치는, 상기 제 1, 제 2, 제 3 또는 제 4 표시장치에 있어서, 상기 소스 전극 배선으로부터 상기 소스 전극으로 인출한 소스 전극 배선을 상기 절연성 기판에 대해서 상기 게이트 전극 배선 위 또는 아래에 절연막을 통해서 설치한 것을 특징으로 한 것이다.
본 발명의 제 8 표시장치는, 상기 제 1, 제 2, 제 3, 제 5, 제 6 또는 제 7 표시장치에 있어서, 상기 절연성 기판에 대해서, 상기 소스 전극 배선으로부터 상기 소스 전극으로 인출한 소스 전극 배선의 아래 또는 위에 반도체막을 형성한 것을 특징으로 한 것이다.
본 발명의 제 9 표시장치는, 상기 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7 또는 제 8 표시장치에 있어서, 상기 소스 전극의 각각 양측에 설치된 적어도 1개의 드레인 전극 배선은, 상기 박막 트랜지스터와 화소 전극의 사이에 접속되고, 그 화소전극과 일 부분에서만 접속된 것을 특징으로 한 것이다.
본 발명의 제 10 표시장치는, 상기 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7, 제 8 또는 제 9 표시장치에 있어서, 상기 드레인 전극 배선은, 화소전극과 동일한 막으로 형성된 것을 특징으로 한 것이다.
본 발명의 제 1 표시장치의 제조방법은, 절연성 기판상에 게이트 전극 패턴을 형성하는 공정과, 그 게이트 전극을 피복한 절연막을 형성하는 공정과, 그 절연막상에 반도체막을 형성하는 공정과, 그 반도체막 상에 소스/드레인 전극이 되는 도전막을 퇴적하는 공정과, 그 퇴적된 도전막을, 소스 전극을 끼워 각각 양측에 적어도 1개의 드레인 전극 배선을 가지고, 그 각각의 드레인 전극 배선은 상기 소스 전극과 대향하는 채널 길이 방향의 일부에서 게이트 전극 배선과의 중첩부에서 드레인 전극을 형성하고, 그 드레인 전극 배선의 타단은 화소전극에 접속되도록 패터닝하는 공정을 포함한 것을 특징으로 한 것이다.
본 발명의 제 2 표시장치의 제조방법은, 절연성 기판 상에 소스/드레인 전극이 되는 도전막을 퇴적하는 공정과, 그 퇴적된 도전막을, 소스전극을 끼워 각각 양측에 적어도 1개의 드레인 전극 배선을 가지고, 그 각각의 드레인 전극 배선은 상기 소스 전극과 대향하는 채널 길이 방향의 일부에 있어서 게이트 전극 배선과의 중첩부에서 드레인 전극을 형성하고, 그 드레인 전극 배선의 타단은 화소전극에 접속되도록 패터닝하는 공정과, 그 소스/드레인 전극상에 반도체막을 형성하는 공정과, 그 반도체막 위를 피복한 절연막을 형성하는 공정과, 그 절연막 상에 게이트 전극 패턴을 형성하는 공정을 포함한 것을 특징으로 한 것이다.
본 발명의 제 3 표시장치의 제조방법은, 상기 제 1 또는 제 2 표시장치의 제조방법에 있어서, 상기 드레인 전극 배선과 접속된 화소전극 패턴을 형성하는 공정을 더 구비하고, 상기 드레인 전극 배선은 상기 화소전극 패턴과 동일한 공정으로 형성된 것을 특징으로 한 것이다.
(실시예 1)
본 발명의 제 1 실시예를 도 1∼5에 의해 설명한다. 도 1은 본 발명의 제 1 실시예에서 TFT를 이용한 액티브 매트릭스형 액정표시장치의 1화소를 나타낸 평면도이고, 도 2는 도 1에서 TFT부의 확대도, 도 3은 드레인 전류와 콘택 길이의 관계를 나타낸 도면, 도 4 및 도 5는 도 2에서 A-A 단면에 따른 제조공정을 나타낸 단면도이다. 도 1에 있어서, 1은 소스 전극 배선, 2는 게이트 전극 배선, 3은 게이트 전극 배선 돌출부, 4는 예를 들면 ITO(Indium Tin Oxide) 등으로 이루어진 투명전극인 화소전극, 5는 소스 전극 배선의 인출부, 6은 소스 전극, 7, 8은 각각 제 1, 제 2 TFT를 형성한 제 1, 제 2 드레인 전극 배선, 9는 예를 들면 비정질 실리콘 등으로 이루어진 반도체막을 나타낸다.
도 2에서는, 도 1과 동일 구성 부분에 관해서는 동일 부호를 부여하고, 10은 제 1 드레인 전극 배선과 화소전극의 접속부, 11은 제 2 드레인 전극 배선과 화소전극의 접속부, 12는 소스 전극 배선 아래에 설치된 예를 들면 비정질 실리콘 등으로 이루어진 반도체막, 13은 제 1 드레인 전극 배선(7)과 게이트 전극 배선 돌출부(3)의 오버랩부(제 1 드레인 전극), 14는 제 2 드레인 전극 배선(8)과 게이트 전극 배선 돌출부(3)의 오버랩부(제 2 드레인 전극), w1은 제 1 TFT 트랜지스터 폭(채널폭), w2는 제 2 TFT 트랜지스터 폭, a는 제 1 드레인 전극의 채널길이 방향 길이(이하, 콘택 길이라 칭함), b는 제 2 드레인 전극의 콘택 길이를 나타내고 있다. 도 4 및 도 5에서도, 도 1과 동일 구성 부분에 관해서는 동일 부호를 부여하고, 19는 게이트 절연막, 20은 진성 반도체층, 21은 n형 불순물이 주입된 도전성 반도체층, 22는 패시베이션막을 나타내고 있다. 또한, 본 명세서에서 소스 전극, 드레인 전극 및 게이트 전극이란, 박막 트랜지스터부에 있어서, 트랜지스터의 소스, 드레인 및 게이트를 형성하는 부분을 나타내고, 소스 전극 배선, 드레인 전극 배선 및 게이트 전극 배선이란 상기 소스 전극, 드레인 전극 및 게이트 전극을 포함한 배선을 나타낸 것으로 한다.
도 1에서는, 수직방향으로 소스 전극 배선(1)이, 수평방향으로 게이트 전극 배선(2)이 부설되어 있고, 소스 전극 배선과 게이트 전극 배선의 간격부에 화소전극(4)이 형성되어 있다. 또한, 게이트 전극 배선과 소스 전극 배선의 교차부 근방에 있어서 소스 전극 배선으로부터 인출한 배선부(5)가 형성되어 있고, 그 인출 배선부는 소스 전극(6)으로 접속되어 있다. TFT부에 관해서는, 도 2의 확대도로부터 , 게이트 전극 배선의 돌출부(3)에 있어서, 상기 소스 전극(6)을 중심으로 하여 소스 전극 배선을 끼우도록 제 1, 제 2 드레인 전극 배선(7, 8)이 형성되어 있고, 또한, 그 제 1, 제 2 드레인 전극 배선은, 일단이 제 1, 제 2 드레인 전극(13, 14)을 형성하고, 타단은 1화소를 형성하는 동일한 화소전극과 접속부(10, 11)에서 접속되어 있다. 또한, 게이트 전극 배선 돌출부(3)와 제 1, 제 2 드레인 전극 배선(7, 8)은 동일 콘택 길이 a, b 및 동일 면적의 오버랩부(13, 14)를 갖게 형성되어 있다. 또한, 도 1, 도 2에서는, 소스 전극 배선의 인출부(5)는, 게이트 전극 배선의 시정수 저감 때문에, 게이트 전극 배선외에 설치된 예를 나타내고 있다.
이와 같이 게이트 전극 배선 돌출부(3) 중앙 부근에 설치되는 소스 전극의 양측에 TFT를 형성함으로써, 제 1, 제 2 드레인 전극을 그 게이트 전극 배선 돌출부의 채널 길이 방향의 양측에, 콘택 길이 및 드레인 전극의 면적을 동일하게 형성하는 것이 가능해진다. 이에 따라, 쇼트간의 각 레이어 층의 위치 일치 차이가 생긴 경우도, 예를 들면 도 2에 있어서 소스/드레인 전극이 위치하는 레이어가 게이트 전극이 위치하는 레이어에 대해서 오른쪽 방향으로 ΔX 만큼 차이가 있는 경우, 제 1 드레인 전극(13)에서의 콘택 길이 a는 ΔX 증가하지만, 제 2 드레인 전극(14)에서의 콘택 길이 b는 ΔX 감소하기 때문에, 제 1, 제 2 TFT 게이트 전극과 드레인 전극간의 기생용량 Cgd(1화소에서의 Cgd)로 변화는 생기지 않는다. 또한, 도 2에서, 소스/드레인 레이어가 게이트 레이어에 대해서 상하방향으로 어긋나도, 제 1, 제 2 드레인 전극(13, 14)은 게이트 전극 배선의 돌출부(3)상에 있기 때문에, Cgd의 쇼트간의 차이가 생기지 않는 것은 명백하다.
이에 따라, 각 쇼트간에 각 마스크의 위치 일치 차이가 생겨도, 각 쇼트간에 Cgd의 변화는 없고, 쇼트간의 휘도 얼룩을 억제 가능하다.
또한, 도 2로부터, 본 발명의 특징으로서 제 1, 제 2 드레인 전극은 일단의 콘택 길이만을 게이트 전극과 오버랩시켜서 Cgd를 형성하고, 종래의 드레인 전극 배선을, 소스 전극과 대향하는 채널 길이 방향의 전역에서 게이트 전극 배선과 교차하고 있는 경우와 비교하여, Cgd 값을 축소시키는 것이 가능해진다. 여기서, 트랜지스터의 콘택 길이의 값으로서는, 도 3의 드레인 전류와 콘택 길이의 관계를 설명하는 도면에 나타낸 것과 같이, 콘택 길이가 일정 소정 길이 C(예: 4㎛ 정도) 이상으로 되는 것과 드레인 전류는 포화하여 거의 일정한 전류값이 되는, 상기 소정 길이 C보다 짧은 경우는 드레인 전류를 저하시키지만, 본 발명에서는 적어도 상기 소정 길이 C(드레인 전류의 저하를 생기게 하지 않는 값) 이상으로 하면 좋고, Cgd 값으로서는 콘택 길이 × 채널 폭 W의 면적에 크게 의존한다. 여기서, 층 구성 또는 층 재료 등에 의해 상기 소정 길이 C의 값은 변화하는 것을 생각할 수 있지만, 그러한 경우도 도 3에 나타낸 것과 같이 드레인 전류 특성이 포화하여 거의 일정하게 되는 점을 소정 길이 C로 하여, 적어도 그 소정 길이 C 이상을 콘택 길이로 할 수 있다.
이에 대해서, 상기한 종래와 같이 드레인 전극 배선이 소스 전극과 대향하는채널 길이 방향 전역에 있어서 게이트 전극 배선과 교차하고 있는 경우는, Cgd 값은 드레인 전극 배선 폭 × 채널 폭의 면적에 크게 의존하여, 드레인 전극 폭은 그 만들어진 막 상의 안정성 및 패터닝시의 드레인 전극측벽의 과식각 등을 고려한 값(예: 6㎛ 이상)으로 설정되는 경우가 많다. 상술한 내용으로부터도, 본 발명에 의해 Cgd의 절대값이 축소되는 것은 명백하다. 이상의 내용으로부터, 본 발명에 의한 TFT 구조에서는, Cgd의 절대값을 작게 하여, 플리커의 발생이 억제 가능해진다.
다음으로, 도 4 및 도 5에 의해 도 2에서의 A-A 단면의 TFT 제작 공정 흐름에 관해서 설명한다. 절연성 기판(예를 들면, 유리 기판) 상에 저저항 금속인 알루미늄(Al) 또는 크롬(Cr) 등의 도전막을 스퍼터법에 의해 막을 형성한다. 다음으로, 사진제판에 의해 패턴을 형성하고, 도 4a와 같이 식각에 의해 게이트 전극 패턴을 형성한다. 다음으로, 예를 들면 질화막 등으로 이루어진 게이트 절연막(19), 채널이 되는, 예를 들면 비정질 실리콘으로 이루어진 진성 반도체층(20)과 n형 불순물을 도핑시킨, 예를 들면 비정질 실리콘으로 이루어진 도전성 반도체층(21)을 도 4b와 같이, 예를 들면 플라즈마 CVD(Chemical Vapor Deposition)에 의해 연속적으로 막을 형성한다.
다음으로, 도 4c에 나타낸 것처럼 사진제판을 하여, 반도체층을 식각한다. 다음으로, 소스/드레인 전극이 되는 알루미늄(Al) 또는 크롬(Cr) 등의 도전막을 스퍼터법에 의해 퇴적시킨다. 그 후, 도 5a와 같이, 사진제판에 의해 소스/드레인 전극을 패터닝한다. 이 소스/드레인 전극의 패터닝시에, 도 2에 도시된 것처럼, 드레인 전극 배선의 일단은, 소스 전극과 대향하는 채널 길이방향의 일부에서의 게이트전극 단부와의 중첩부에서 드레인 전극을 형성하고, 그 드레인 전극 배선의 타단은 화소 전극에 접속되도록 패터닝한다. 또한, 이 식각을 할 즈음에는, Cr 등의 금속막과 비정질 실리콘 등의 반도체층의 반응에 의해, 예를 들면 크롬 실리사이드(CrSix)가 미량이면서도 형성되어, 소스/드레인간 쇼트를 초래할 가능성이 있기 때문에, 도 5b에 도시된 것과 같이 CrSix 제거 및 도전성 반도체층의 제거에 의해 채널영역을 분리하고, 또한 진성 반도체층을 식각하여 깊이 판다. 또한, 도 5c와 같이, 예를 들면 질화막 등으로부터 형성되는 패시베이션막(22)을 예를 들면 플라즈마 CVD에 의해 퇴적시켜서 TFT가 완성된다.
도 4 및 도 5에서는, 역 스태거(stagger)형(하부(bottom) 게이트형)의 TFT의 구성에 관해서 설명하였지만, 게이트 전극이 소스/드레인 전극에 대해서 상층에 설치된 소위 정 스태거형(상부(top) 게이트형)의 TFT 구성에 적용하여도 된다. 또한, 도 4 및 도 5에서의 층 구성에 한정되는 것이 아니라, TFT를 절연성 기판 상에 형성하는 경우 모두에게 적용가능하다.
(실시예 2)
본 발명의 제 2 실시예를 도 6에 의해 설명한다. 도 6은 본 발명의 제 2 실시예에서 TFT부의 확대도를 나타낸다. 도 6에서, 도 1, 도 2와 동일 구성 부분에 관해서는 동일 부호를 부여하고, 도 2와의 차이에 관해서 설명한다. 도 6에서는, 제 1, 제 2 드레인 전극 배선(7, 8)의 일단은 접속부(10, 11)에 의해서, 1 화소를 형성하는 동일의 화소전극(4)에 접속되어 있고, 타단은 단부를 제외한 소스 전극과대향하는 부분의 채널 길이 방향의 1부만을 게이트 전극 배선 돌출부(3)와 오버랩시켜 드레인 전극(13, 14)을 형성하고 있다. 여기서, 게이트 전극 배선 돌출부(3)에 있어서, 상기 제 1, 제 2 드레인 전극(13, 14)이 형성되는 부분 근방에 벤 자리부(23)를 가지고 있고, 제 1, 제 2 드레인 전극배선(7, 8)의 소스 전극과 대면하는 일단부는, 그 벤 자리부에 설치되어 있다.
상기 구성으로 함으로써, 쇼트간의 각 레이어간의 위치 일치 차이가 생긴 것으로서도, 좌우방향의 차이에 대해서는 실시예 1의 경우와 동일한 이유에 의해, 상하방향의 차이에 대해서는, 드레인 전극 배선(7, 8)의 일단 단부가 벤 자리부(23) 즉, 게이트 전극 배선외에 설치되어, 제 1, 제 2 드레인 전극(13, 14)은 드레인 전극 배선(7, 8) 상에 형성되어 있기 때문에, Cgd의 쇼트간의 차이가 생기지 않는 것은 명백하다.
또한, 상술한 것처럼, 제 1, 제 2 드레인 전극 배선에서, 일단은 단부를 제외한 소스 전극과 대향하는 부분의 채널 길이 방향의 1부만을 게이트 전극 돌출부와 오버랩시켜 드레인 전극(13, 14)을 형성하고 있으므로, 드레인 전극 배선의 소스 전극과 대향하는 채널 길이 방향의 1부를 적어도 박막 트랜지스터의 드레인 전류의 저하가 생기지 않는 값 이상으로 설정함으로써, 실시예 1과 마찬가지로 Cgd 값을 저감하여 플리커가 억제 가능해진다.
또한, 도 6에서 분명하듯이, 제 1, 제 2 드레인 전극 배선의 소스 전극과 대향하는 부분의 채널 길이 방향의 1부만을 드레인 전극으로 하고 있기 때문에, 드레인 전극 배선에 의한 개구부에서의 점유부가 작고, 고 개구율화가 가능하다.
본 실시예에서는, 도 6과 같이, 게이트 전극 배선의 돌출부의 채널 폭 방향 단부가 반도체막의 동일 방향 단부보다도 내측으로 설치된 예에 관하여 나타내었지만, 실시예 1의 도 2에 나타낸 것처럼, 게이트 전극 배선의 채널 폭 방향 단부가 반도체막의 동일 방향 단부보다도 외측으로 설치된 구성이어도 된다.
이상의 내용으로부터, 본 실시예에서는, 실시예 1과 마찬가지로, 각 쇼트간에 각 마스크의 위치 일치 차이가 생겨도, 각 쇼트간에 Cgd의 변화는 없고, 쇼트 얼룩이 억제 가능하고, 또 Cgd의 절대값을 작게함으로써, 플리커의 발생도 억제가능해지어, 양호한 표시 품질을 얻을 수 있음과 동시에, 고 개구율이 가능해진다.
(실시예 3)
본 발명의 제 3 실시예를 도 7에 의해 설명한다. 도 7은 본 발명의 제 3 실시예에서의 TFT부의 확대도를 나타낸 것이다. 도 7에서, 도 1, 도 2와 동일 구성 부분에 관해서는 동일 부호를 부여하고, 도 2와의 차이에 관하여 설명한다. 도 7은 소스 전극 배선의 인출부(5)를, 게이트 전극 배선(2) 상에 절연막을 통해 설치한 것이다.
상기 구성으로 함으로써, 실시예 1과 동일한 효과를 얻을 수 있는 것 외에, 불투명 금속막인 소스 전극 배선 인출부를 개구부에서는 없고, 게이트 전극 배선상에 설치되어 있으므로, 개구율의 향상이 가능해진다.
본 실시예에서는, 게이트 전극 배선 상에 소스 전극 배선이 설치된 경우에 관하여 나타내었지만, 소스 전극 배선상에 게이트 전극 배선이 설치되는 경우에도,게이트 전극 배선 아래에 소스 전극 배선의 인출부를 설치함으로써 동일한 효과를 얻을 수 있다.
(실시예 4)
본 발명의 제 4 실시예를 도 8에 의해 설명한다. 도 8은 본 발명의 제 4 실시예에서의 TFT부의 확대도를 나타낸다. 도 8에서, 도 1, 도 2와 동일 구성부분에 관해서는 동일 부호를 부여하고, 도 2와의 차이에 관하여 설명한다. 도 8은, 소스 전극 배선의 인출부(5)로부터, 반도체막(9)에 오버랩한 소스 전극(6)의 하부에 반도체막(24)을 설치한 것이다.
상기 구성으로 함으로써, 실시예 1과 동일한 효과를 얻을 수 있는 것 외에, 게이트 전극 배선과 소스 전극 배선의 교차부에서, 게이트 전극 배선의 두께에 의한 단차 때문에 생기는 소스 전극 배선의 단선을, 반도체막의 두께에 의해 단차를 완화해서 억제하여, 제조 수율을 향상시키는 것이 가능해진다.
본 실시예에서는, 반도체막 상에 소스 전극 배선이 설치된 경우에 관해서 나타내었지만, 소스 전극 배선상에 반도체막이 설치된 경우에도, 소스 전극 배선의 인출부로부터, 소스 전극의 상부에 반도체막을 설치함으로써 소스 전극 배선의 두께에 의한 단차 때문에 생기는 게이트 전극 배선의 단선을, 반도체막의 두께에 의해 단차를 완화해서 억제하여, 제조 수율을 향상시키는 것이 가능해진다.
(실시예 5)
본 발명의 제 5 실시예를 도 9에 의해 설명한다. 도 9는 본 발명의 제 5 실시예에서의 TFT 부의 확대도를 나타낸다. 도 9에서, 도 1, 도 2와 동일 구성 부분에 관해서는 동일 부호를 부여하고, 도 2와의 차이에 관해서 설명한다. 도 9는, 제 1, 제 2 드레인 전극 배선을 TFT와 화소 전극의 사이에 접속함으로써 공통화하여, 접속부분(25)에서만 화소 전극(4)과 접속한 것이다.
상기 구성으로 함으로써, 실시예 1과 동일한 효과를 얻을 수 있는 것 외에, 드레인 전극 배선과 화소 전극의 접속부가 1 부분이 되어, 개구율의 향상이 가능해진다.
본 발명의 제 6 실시예를 도 10에 의해 설명한다. 도 10은 본 발명의 제 6 실시예에서의 TFT부의 확대도를 나타낸 것이다. 도 10에서, 도 1, 도 2와 동일 구성 부분에 관해서는 동일 부호를 부여하고, 도 2와의 차이에 관해서 설명한다. 도 10은, 드레인 전극 배선 및 드레인 전극에 화소 전극과 동일의 투명전극을 이용한 예를 나타낸다.
상기 구성으로 함으로써, 실시예 1과 동일한 효과를 얻을 수 있음과 아울러, 드레인 전극 배선과 화소전극의 접속부가 불필요하게 되어, 개구율의 향상이 가능해진다.
이상, 실시예 3∼6까지 실시예 1에 따른 그 밖의 예에 관하여 설명하였지만, 실시예 3∼6을 실시예 2의 구성에 적용하여도, 각각 동일한 효과를 얻는 것은 말할 것도 없다. 또한, 실시예 3∼6을 적절히 조합시켜서, 상기 실시예 1, 2의 구성에 적용하여도, 각각의 효과를 얻는 것이다.
또한, 실시예 1∼6에서는, 소스 전극을 끼워서 양측에 1개씩의 TFT를 형성하는 경우에 관해서 설명하였지만, 양측 각각에서 1개 또는 복수개의 TFT를 이용하여도 되고, 그 때에도 양측 각각의 드레인 전극 배선의 오버랩부의 면적의 총합 및 콘택 길이가 동일해지도록 구성되면 좋다. 또한, 상기 소스 전극 양측 각각의 드레인 전극 배선의 오버랩부의 면적의 총합 및 콘택 길이는, 실시예 1∼6에서는 동일한 경우를 나타내었지만, 표시 특성상 문제가 없는 범위로 차이를 가지고 있어도 실질적으로 동일하면, 동일한 효과를 얻을 수 있다는 것은 말할 것도 없다. 또한, 상기 소스 전극에서도, 실시예 1∼6에서는 1개로써 형성되는 경우를 나타내었지만, 공통되어 얻을 수 있는 구성이면, 복수개에 의해 소스 전극을 형성하여도 아무런 지장도 없다는 것은 물론이다.
또한, 실시예 1∼6에서는, 액정표시장치의 TFT 구조에 관한 설명을 하고 있지만, 액정을 이용한 표시장치로 한정되는 것이 아니라, 일렉트로 루미네센스 소자 등을 이용한 소위 액티브 매트릭스형 표시장치에 적용 가능하다.
또한, 실시예 1 및 3∼6에서는, 게이트 전극 배선의 채널 폭 방향 단부가 반도체막의 그 방향 단부보다도 외측으로 설치된 예에 관해 나타내고 있지만, 실시예 2에 나타낸 것과 같이, 게이트 전극 배선의 채널 폭 방향 단부가 반도체막의 그 방향 단부보다도 내측으로 설치된 구성으로 하여도 된다.
본 발명의 제 1 표시장치는, 절연성 기판상에 형성된 박막 트랜지스터를 구비한 표시장치에 있어서, 그 박막 트랜지스터는 1화소에 대해 복수개 형성되어, 그 복수개의 박막 트랜지스터는 소스 전극을 포함하는 소스 전극 배선을 가지고, 그 소스 전극을 끼워, 각각 양측에 적어도 1개의 드레인 전극 배선을 가지고, 그 각각의 드레인 전극 배선은 상기 소스 전극과 대향하는 채널 길이 방향의 일부에 있어서 게이트 전극 배선과의 중첩부에서 드레인 전극을 형성하고, 그 드레인 전극 배선의 타단은 화소 전극에 접속한 것을 특징으로 하므로, 플리커의 억제가 가능해져, 양호한 표시 품질을 얻을 수 있다.
본 발명의 제 2 표시장치는, 상기 제 1 표시장치에 있어서, 상기 소스 전극의 양측에서의 각각의 상기 중첩부 면적의 총합을 실질적으로 동일한 것을 특징으로 하므로, 플리커의 억제가 가능해져, 양호한 표시 품질을 얻을 수 있다.
본 발명의 제 3 표시장치는, 상기 제 2 표시장치에 있어서, 상기 소스 전극의 양측에서의 각각의 상기 중첩부의 박막 트랜지스터의 채널 길이 방향의 길이가 실질적으로 동일한 것을 특징으로 하므로, 플리커의 억제에 추가하여, 쇼트 얼룩의 억제도 가능해져, 양호한 표시 품질을 얻을 수 있다.
본 발명의 제 4 표시장치는, 상기 제 3 표시장치에 있어서, 상기 중첩부의 박막 트랜지스터의 채널 길이 방향의 길이가, 상기 박막 트랜지스터의 전류특성을 저하시키지 않는 소정 길이인 것을 특징으로 하므로, Cgd를 더욱 저감함으로써 플리커를 억제하고, 또한 쇼트 얼룩의 억제도 가능해져, 양호한 표시 품질을 얻을 수 있다.
본 발명의 제 5 표시장치는, 상기 제 1, 제 2, 제 3 또는 제 4 표시장치에있어서, 상기 드레인 전극 배선의 일단의 드레인 전극 배선 폭 방향 전역에서 게이트 전극 배선과의 중첩부에서 상기 드레인 전극을 형성한 것을 특징으로 하므로, 플리커의 억제가 가능해져, 양호한 표시 품질을 얻을 수 있다.
본 발명의 제 6 표시장치는, 상기 제 1, 제 2, 제 3 또는 제 4 표시장치에 있어서, 상기 드레인 전극 배선의 일단 근방의 단부를 제외한 드레인 전극 배선 폭 방향이 일부에서 게이트 전극 배선과의 중첩부에서 상기 드레인 전극을 형성하고, 상기 드레인 전극 배선의 일단 단부는 상기 게이트 전극 배선외에 설치한 것을 특징으로 하므로, 플리커의 억제가 가능해져, 더욱 고 개구율화가 가능해진다.
본 발명의 제 7 표시장치는, 상기 제 1, 제 2, 제 3, 제 4, 제 5 또는 제 6 표시장치에 있어서, 상기 소스 전극 배선으로부터 상기 제 소스 전극으로 인출하는 소스 전극 배선을 상기 절연성 기판에 대하여 상기 게이트 전극 배선 위 또는 아래에 절연막을 통해 설치한 것을 특징으로 하므로, 쇼트 얼룩의 억제에 추가하여, 플리커의 억제가 가능해져, 더욱 고 개구율화가 가능해진다.
본 발명의 제 8 표시장치는, 상기 제 1, 제 2, 제 3, 제 4, 제 5, 제 6 또는 제 7 표시장치에 있어서, 상기 절연성 기판에 대해, 상기 소스 전극 배선으로부터 상기 소스 전극으로 인출하는 소스 전극 배선의 아래 또는 위에 반도체막을 형성한 것을 특징으로 하므로, 플리커를 억제 가능해져, 더욱 소스 전극 배선 또는 게이트 전극 배선의 단선도 방지 가능해진다.
본 발명의 제 9 표시장치는, 상기 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7 또는 제 8 표시장치에 있어서, 상기 소스 전극의 각각 양측에 설치된 적어도 1개의 드레인 전극 배선은, 상기 박막 트랜지스터와 화소전극과의 사이에 접속되어, 그 화소 전극과 일 부분에서만 접속된 것을 특징으로 하므로, 플리커가 억제 가능해져, 더욱 고 개구율화가 가능해진다.
본 발명의 제 10 표시장치는, 상기 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7, 제 8 또는 제 9 표시장치에 있어서, 상기 드레인 전극 배선은, 화소전극과 동일한 막으로 형성된 것을 특징으로 하므로, 플리커가 억제 가능해져, 더욱 고 개구율화가 가능해진다.
본 발명의 제 1 표시장치의 제조방법은, 절연성 기판 상에 게이트 전극 패턴을 형성하는 공정과, 그 게이트 전극을 피복한 절연막을 형성하는 공정과, 그 절연막 상에 반도체막을 형성하는 공정과, 그 반도체막 상에 소스/드레인 전극이 되는 도전막을 퇴적하는 공정과, 그 퇴적된 도전막을, 소스 전극을 끼워 각각 양측에 적어도 1개의 드레인 전극 배선을 가지고, 그 각각의 드레인 전극 배선은 상기 소스 전극과 대향하는 채널 길이 방향의 일부에 있어서 게이트 전극 배선과의 중첩부에서 드레인 전극을 형성하고, 그 드레인 전극 배선의 타단은 화소 전극에 접속되도록 패터닝하는 공정을 포함하는 것을 특징으로 하므로, 플리커의 억제가 가능해져, 양호한 표시 품질을 갖는 표시장치를 얻을 수 있다.
본 발명의 제 2 표시장치의 제조방법은, 절연성 기판 상에 소스/드레인 전극이 되는 도전막을 퇴적하는 공정과, 그 퇴적된 도전막을, 소스 전극을 끼워, 각각 양측에 적어도 1개의 드레인 전극 배선을 가지고, 그 각각의 드레인 전극 배선은 상기 소스 전극과 대향하는 채널 길이 방향의 일부에 있어서 게이트 전극 배선과의중첩부에서 드레인 전극을 형성하고, 그 드레인 전극 배선의 타단은 화소 전극에 접속되도록 패터닝하는 공정과, 그 소스/드레인 전극상에 반도체막을 형성하는 공정과, 그 반도체막 위를 피복한 절연막을 형성하는 공정과, 그 절연막 상에 게이트 전극 패턴을 형성하는 공정을 포함하는 것을 특징으로 하므로, 플리커의 억제가 가능해져, 양호한 표시 품질을 가지는 표시 장치를 얻을 수 있다.
본 발명의 제 3 표시장치의 제조방법은, 상기 제 1 또는 제 2 표시장치의 제조방법에 있어서, 상기 드레인 전극 배선과 접속되는 화소 전극 패턴을 형성하는 공정을 더욱 구비하여, 상기 드레인 전극 배선은 상기 화소 전극 패턴가 동일 공정으로 형성되는 것을 특징으로 하므로, 플리커가 억제 가능해져, 더욱 고 개구율화가 가능해진다.
Claims (13)
- 절연성 기판상에 형성된 게이트 전극을 포함하는 게이트 전극 배선과,그 게이트 전극 배선과 절연막을 통해 교차하는 소스 전극을 포함하는 소스 전극 배선과,상기 게이트 전극 배선과 상기 소스 전극 배선의 교차부 근방에 형성된 박막 트랜지스터와,상기 박막 트랜지스터의 드레인 전극을 포함하고 화소전극에 접속되는 드레인 전극 배선을 구비한 표시장치에 있어서,상기 박막 트랜지스터는 소스 전극의 양측에 2개의 드레인 전극 배선을 가지고, 상기 2개의 드레인 전극 배선의 소스 전극과 대향하는 각각의 단부와 상기 게이트 전극 배선의 중첩부에서 2개의 드레인 전극을 형성하는 것을 특징으로 하는 표시장치.
- 제 1 항에 있어서,상기 게이트 전극 배선과 상기 2개의 드레인 전극 배선의 각각의 상기 중첩부의 면적을 실질적으로 동일하게 한 것을 특징으로 하는 표시장치.
- 제 2 항에 있어서,상기 게이트 전극 배선과 상기 2개의 드레인 전극 배선의 각각의 상기 중첩부의 박막 트랜지스터의 채널 길이 방향의 길이를 실질적으로 동일하게 한 것을 특징으로 하는 표시장치.
- 제 3 항에 있어서,상기 중첩부의 박막 트랜지스터의 채널 길이 방향의 길이가, 적어도 상기 박막 트랜지스터의 전류 특성을 저하시키지 않는 것을 특징으로 하는 표시장치.
- 제 1, 제 2, 제 3 또는 제 4 항에 있어서,상기 드레인 전극 배선의 일단의 채널 폭 방향 전역에 있어서 게이트 전극 배선과의 중첩부에서 상기 드레인 전극을 형성한 것을 특징으로 하는 표시장치.
- 제 1, 제 2, 제 3 또는 제 4 항에 있어서,상기 소스 전극의 양측에 있어서 그 소스 전극과 대향하는 드레인 전극 배선의 채널 폭 방향의 일부와 상기 게이트 전극 배선의 중첩부에서 드레인 전극을 형성한 것을 특징으로 하는 표시장치.
- 제 1, 제 2, 제 3, 제 4, 제 5 또는 제 6 항에 있어서,상기 소스 전극 배선으로부터 상기 소스 전극으로 인출하는 소스 전극 배선을 상기 절연성 기판에 대해서 상기 게이트 전극 배선 위 또는 아래에 절연막을 통해 설치한 것을 특징으로 하는 표시장치.
- 제 1, 제 2, 제 3, 제 4, 제 5, 제 6 또는 제 7 항에 있어서,상기 절연성 기판에 대해, 상기 소스 전극 배선으로부터 상기 소스 전극으로 인출하는 소스 전극 배선의 아래 또는 위에 반도체막을 형성한 것을 특징으로 하는 표시장치.
- 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7 또는 제 8 항에 있어서,상기 소스 전극의 각각 양측에 있어서 그 소스 전극과 대향하여 설치된 2개의 드레인 전극 배선은, 상기 박막 트랜지스터와 화소 전극의 사이에 서로 접속되어, 그 화소전극과 일 부분에서만 접속된 것을 특징으로 하는 표시장치.
- 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7, 제 8 또는 제 9 항에 있어서,상기 드레인 전극 배선이, 화소전극과 동일한 막으로 형성된 것을 특징으로 하는 표시장치.
- 절연성 기판 상에 게이트 전극 배선 패턴을 형성하는 공정과,그 게이트 전극 배선을 피복한 절연막을 형성하는 공정과,그 절연막 상에 반도체막을 형성하는 공정과,그 반도체막 상에 소스/드레인 전극이 되는 도전막을 퇴적하는 공정과,그 퇴적된 도전막을, 소스 전극의 양측에 있어서 그 소스 전극과 대향하는 2개의 드레인 전극 배선의 채널 길이 방향의 단부와 상기 게이트 전극 배선의 중첩부에서 드레인 전극을 형성하도록 패터닝하는 공정을 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 절연성 기판상에 소스/드레인 전극이 되는 도전막을 퇴적하는 공정과,그 퇴적된 도전막을, 소스 전극의 양측에 있어서 그 소스 전극과 대향하는 드레인 전극 배선의 채널 길이 방향의 단부와 상기 게이트 전극 배선의 중첩부에서 드레인 전극을 형성하도록 패터닝하는 공정과,그 소스/드레인 전극 상에 반도체막을 형성하는 공정과,그 반도체막 위를 피복한 절연막을 형성하는 공정과,그 절연막 상에 게이트 전극 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 11 항 또는 제 12 항에 있어서,상기 드레인 전극 배선과 접속되는 화소전극 패턴을 형성하는 공정을 더 구비하고,상기 드레인 전극 배선이 상기 화소 전극 패턴과 동일한 공정으로 형성된 것을 특징으로 하는 표시장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-114239 | 2000-04-14 | ||
| JP2000114239A JP2001296553A (ja) | 2000-04-14 | 2000-04-14 | 表示装置および表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010098542A true KR20010098542A (ko) | 2001-11-08 |
Family
ID=18626076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010019501A KR20010098542A (ko) | 2000-04-14 | 2001-04-12 | 표시장치 및 표시장치의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20010030719A1 (ko) |
| JP (1) | JP2001296553A (ko) |
| KR (1) | KR20010098542A (ko) |
| TW (1) | TW520460B (ko) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370800B1 (ko) * | 2000-06-09 | 2003-02-05 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제작방법 |
| KR100606963B1 (ko) * | 2000-12-27 | 2006-08-01 | 엘지.필립스 엘시디 주식회사 | 액정 디스플레이 패널 및 그의 제조방법 |
| JP4202012B2 (ja) | 2001-11-09 | 2008-12-24 | 株式会社半導体エネルギー研究所 | 発光装置及び電流記憶回路 |
| KR100900541B1 (ko) * | 2002-11-14 | 2009-06-02 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 |
| KR100905470B1 (ko) | 2002-11-20 | 2009-07-02 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 |
| WO2004063802A1 (fr) * | 2002-12-03 | 2004-07-29 | Quanta Display Inc. | Agencement de pixels transflectif |
| TWI226962B (en) | 2004-01-05 | 2005-01-21 | Au Optronics Corp | Liquid crystal display device with a capacitance-compensated structure |
| JP4108078B2 (ja) * | 2004-01-28 | 2008-06-25 | シャープ株式会社 | アクティブマトリクス基板及び表示装置 |
| KR100636483B1 (ko) | 2004-06-25 | 2006-10-18 | 삼성에스디아이 주식회사 | 트랜지스터와 그의 제조방법 및 발광 표시장치 |
| KR101142785B1 (ko) * | 2005-06-28 | 2012-05-08 | 엘지디스플레이 주식회사 | 박막트랜지스터를 포함하는 액정표시장치 |
| US7408198B2 (en) | 2006-02-13 | 2008-08-05 | Chunghwa Picture Tubes, Ltd. | Thin film transistor, thin film transistor array and repairing method thereof |
| TWI328878B (en) * | 2006-09-15 | 2010-08-11 | Au Optronics Corp | Electrode structure of a transistor, and pixel structure and display apparatus comprising the same |
| JP5063539B2 (ja) * | 2008-09-12 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置及びそれを用いたモジュール、電気器具 |
| KR101605467B1 (ko) | 2009-10-16 | 2016-04-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 |
| KR101875794B1 (ko) * | 2009-10-21 | 2018-08-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 표시 장치를 갖는 전자 기기 |
| CN102918650B (zh) * | 2010-04-07 | 2017-03-22 | 株式会社半导体能源研究所 | 晶体管 |
| CN103022141B (zh) * | 2011-09-22 | 2016-04-20 | 上海中航光电子有限公司 | 薄膜晶体管、双栅极驱动横向排列的像素结构及显示面板 |
| WO2013094184A1 (ja) * | 2011-12-22 | 2013-06-27 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法 |
| US10627688B2 (en) * | 2014-11-21 | 2020-04-21 | Sharp Kabushiki Kaisha | Active matrix substrate and display panel |
| US10809581B2 (en) | 2014-11-21 | 2020-10-20 | Sharp Kabushiki Kaisha | Active matrix substrate, and display panel |
| WO2016121682A1 (ja) * | 2015-01-30 | 2016-08-04 | シャープ株式会社 | 表示制御素子および表示装置 |
| CN105070268B (zh) * | 2015-09-23 | 2017-10-24 | 深圳市华星光电技术有限公司 | 降低内嵌式触摸液晶面板的漏电流的方法及设备 |
| JP6802653B2 (ja) * | 2016-07-15 | 2020-12-16 | 株式会社ジャパンディスプレイ | 表示装置 |
-
2000
- 2000-04-14 JP JP2000114239A patent/JP2001296553A/ja active Pending
-
2001
- 2001-03-26 TW TW090107056A patent/TW520460B/zh not_active IP Right Cessation
- 2001-04-12 KR KR1020010019501A patent/KR20010098542A/ko not_active Application Discontinuation
- 2001-04-12 US US09/832,892 patent/US20010030719A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20010030719A1 (en) | 2001-10-18 |
| JP2001296553A (ja) | 2001-10-26 |
| TW520460B (en) | 2003-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010098542A (ko) | 표시장치 및 표시장치의 제조방법 | |
| JP4304216B2 (ja) | 液晶表示装置用アレイ基板とその製造方法 | |
| US7880851B2 (en) | Array substrate for a liquid crystal display device with thin film transistor having two drain electrode patterns and manufacturing method of the same | |
| KR101055011B1 (ko) | 액티브 매트릭스 기판 및 그것을 구비한 액정 표시 장치 | |
| JP3881160B2 (ja) | Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 | |
| JP3941032B2 (ja) | 垂直薄膜トランジスタを有する薄膜トランジスタ液晶表示素子 | |
| US5981972A (en) | Actived matrix substrate having a transistor with multi-layered ohmic contact | |
| US7701521B2 (en) | Array substrate having particular storage capacitance structure for liquid crystal display device and method of manufacturing the same | |
| KR100816205B1 (ko) | 액정표시장치와 그 제조방법 | |
| US6459464B1 (en) | Liquid crystal display device with reduced weighting trace defects | |
| JPH0814669B2 (ja) | マトリクス型表示装置 | |
| US20060146246A1 (en) | Liquid crystal display and fabricating method thereof | |
| US9111814B2 (en) | Array substrate, manufacturing method thereof and LCD | |
| JP4703258B2 (ja) | 薄膜トランジスタ基板及び液晶表示パネル | |
| KR100442489B1 (ko) | 액정표시소자 | |
| US6734049B2 (en) | Array substrate for liquid crystal display device and the fabrication method of the same | |
| US20070093005A1 (en) | Thin film transistor panel and method of manufacture | |
| US6356319B1 (en) | Liquid crystal display device and method of manufacturing the same | |
| JP2000162639A (ja) | 液晶表示装置およびその製造方法 | |
| KR100701068B1 (ko) | 에프에프에스 모드 액정표시소자의 픽셀구조 | |
| JP3030751B2 (ja) | 薄膜トランジスタ | |
| JP4134253B2 (ja) | アクティブマトリクス基板及びその製造方法ならびに表示装置 | |
| JP2008158533A (ja) | アクティブマトリクス基板及びその製造方法ならびに表示装置 | |
| KR100496556B1 (ko) | 활성 매트릭스 액정 디스플레이 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |