CN102918650B - 晶体管 - Google Patents

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Abstract

发明的目的之一是提供一种具有新的电极结构的晶体管，该晶体管即使降低在源电极（漏电极）与栅电极的重叠部分产生的寄生电容，也可以大致保持通态电流。通过将晶体管的源电极和漏电极形成为梳形，降低寄生电容。此外，通过控制梳形电极层的端部的宽度和电极齿形部分之间的间隔，可以产生从电极齿形部分的侧边流过的曲线电流。因为该曲线电流补偿因将电极形成为梳形而降低的线性电流，所以即使降低寄生电容，也可以保持与降低寄生电容以前大致相同的通态电流。

Description

晶体管
技术领域
本发明涉及一种晶体管，并且本发明的一个示例涉及一种晶体管的电极形状。
背景技术
随着信息化的进展，代替纸的薄而轻的电子纸显示器和可瞬时识别每个商品的IC标签等的开发受到关注。此外，液晶显示装置从电视接收机等大型显示装置到移动电话机等小型显示装置得到广泛使用。随着这些装置的普及，开展了以低成本化或高增值化为目的的研究开发。特别近年来，人们对地球环境的关注不断增强，因此能够实现低耗电工作和高速工作的装置的开发受到关注。
现阶段，在这些装置中，晶体管作为元件被使用。晶体管是这样的元件：通过在半导体中设置称作源区和漏区的区域并连接到相应的电极，对该电极施加电位，通过绝缘层或肖特基势垒借助于称作栅极的电极对半导体施加电场来控制半导体的状态，由此控制在源电极和漏电极之间流过的电流。
为了制造能够实现低耗电工作和高速工作的装置，需要具有更大的导通/截止比以及更小的寄生电容的晶体管。导通/截止比是通态电流和断态电流的比率(ION/IOFF)，该导通/截止比越大，开关特性越好。另外，通态电流是当晶体管处于导通时在源电极和漏电极之间流过的电流，断态电流是当晶体管处于截止状态时在源电极和漏电极之间流过的电流。例如，在n沟道晶体管中，断态电流是当栅极电压低于晶体管的阈值电压时在源电极和漏电极之间流过的电流。寄生电容是在源电极(漏电极)与栅电极的重叠部分产生的电容，并且寄生电容越大，越造成开关时间的增加和对交流信号的传递增益的下降。
晶体管的寄生电容依赖于源电极(漏电极)与栅电极的重叠部分的面积而发生变化。通过减少该面积，可以降低寄生电容。然而，该面积的减少和制造成本之间存在着权衡关系，并且均衡它们是非常难的。
晶体管的通态电流依赖于沟道形成区的长度和宽度而发生变化。沟道形成区的长度相当于彼此相对的源电极的边缘和漏电极的边缘之间的长度。通过减少该长度，可以增大通态电流。沟道形成区的宽度相当于源电极和漏电极彼此相对的长度。通过增大该宽度，可以增大通态电流。例如，已公开了如下结构的晶体管：通过将晶体管的源电极和漏电极都形成为具有梳形而且使其彼此交错设置，使晶体管的沟道形成区的宽度增大，而允许源电极(漏电极)与栅电极的未对准(例如，参照专利文献1)。然而，在该结构中，源电极(漏电极)与栅电极重叠的面积较大，而使寄生电容增大。若为了降低寄生电容而减少源电极(漏电极)与栅电极重叠的面积，则通态电流下降。
再者，当将沟道形成区的长度过度增大时，会引起通态电流急剧下降的问题。为了保持一定值以上的通态电流，需要将沟道形成区的长度(当将栅极宽度固定时，也可以为源(漏)电极与栅电极的重叠部分的长度)保持为一定值以下。也就是说，需要一种可以不改变沟道形成区的长度(当将栅极宽度固定时，不改变源(漏)电极与栅电极的重叠部分的长度)地减少重叠部分的面积的晶体管。
[专利文献1]日本专利申请特开昭62-287666号公报。
发明内容
鉴于上述问题，本发明的一个示例的目的是在降低在源电极(漏电极)与栅电极的重叠部分产生的寄生电容的同时，抑制通态电流的下降。
通过将晶体管的源电极层和漏电极层形成为梳形，来达到上述目的。
本发明的一个示例是一种晶体管，包括：形成为梳形的源电极层，该源电极层包括以预定间隔隔开的相邻设置的电极齿形部分和用于连接该电极齿形部分的连接部分；以及形成为梳形的漏电极层，该漏电极层包括以预定间隔隔开的相邻设置的电极齿形部分和用于连接该电极齿形部分的连接部分，其中，源电极层和漏电极层设置为使得源电极层的电极齿形部分与漏电极层的电极齿形部分彼此相对但不彼此交错。源电极层的电极齿形部分中的一个的端部和漏电极层的电极齿形部分中的一个的端部彼此相对。下面，将该结构称作结构A。源电极层的电极齿形部分的端部和漏电极层的电极齿形部分的端部可以沿相同长度彼此相对。
本发明的一个示例是一种晶体管，包括：形成为梳形的源电极层，该源电极层包括以预定间隔隔开的相邻设置的电极齿形部分和用于连接该电极齿形部分的连接部分；以及形成为梳形的漏电极层，该漏电极层包括以预定间隔隔开的相邻设置的电极齿形部分和用于连接该电极齿形部分的连接部分，其中，源电极层和漏电极层设置为源电极层的电极齿形部分和漏电极层的电极齿形部分彼此相对但不彼此交错，并且源电极层的电极齿形部分中的一个的端部和漏电极层的电极齿形部分中的一个的端部沿与源电极层的电极齿形部分的端部的长度或漏电极层的电极齿形部分的端部的长度不同的长度彼此相对(不对准)。下面，将该结构称作结构B。
本发明的一个示例是一种晶体管，包括：形成为梳形的源电极层，该源电极层包括以预定间隔隔开的相邻设置的电极齿形部分和用于连接该电极齿形部分的连接部分；以及形成为矩形的漏电极层，其中，漏电极层和源电极层设置为使得漏电极层和源电极层的电极齿形部分彼此相对。下面，将该结构称作结构C。
本发明的一个示例是一种晶体管，包括：形成为梳形的漏电极层，该漏电极层包括以预定间隔隔开的相邻设置的电极齿形部分和用于连接该电极齿形部分的连接部分；以及形成为矩形的源电极层，其中，源电极层和漏电极层设置为使得源电极层和漏电极层的电极齿形部分彼此相对。下面，将该结构称作结构C。
以上的任意晶体管可包括：栅电极层；与栅电极层接触的栅极绝缘层；隔着栅极绝缘层与栅电极层重叠的半导体层。源电极层的边缘可与半导体层的一侧接触并且可隔着栅极绝缘层及半导体层与栅电极层重叠；漏电极层的边缘与半导体层的一侧接触并且可隔着栅极绝缘层及半导体层与栅电极层重叠。
在以上的一些晶体管中，源电极层(梳形电极层)的连接部分与栅电极层彼此不重叠，并且漏电极层(梳形电极层)的连接部分与栅电极层彼此不重叠。
在以上的一些晶体管中，梳形源电极层的端部的宽度可为源电极层的宽度的3/8以上且1/1以下，并且是漏电极层的宽度的3/8以上且8/3以下。
在以上的一些晶体管中，梳形漏电极层的端部的宽度可为漏电极层的宽度的3/8以上且1/1以下，并且是源电极层的宽度的3/8以上且8/3以下。
在以上的任意晶体管中，各电极齿形部分之间的间隔可大于0μm且为5μm以下。
另外，当该晶体管不满足上述条件时，通态电流的下降可超过允许范围。然而，在本说明书中，通态电流降低几％左右可以认为能够保持通态电流。
在下文中，简单说明本说明书中使用的术语。在本说明书中，术语“梳形”是指具有凹部和凸部的任意形状。术语“梳形电极层”是指其边缘具有凹部和凸部的源(漏)电极层整体，术语“梳形电极层(源电极层或漏电极层)的端部(也称为端头)”是指除连接部分的边缘以外的平行于连接部分的边缘且与栅电极层重叠的源(漏)电极层的各电极齿形部分的所有端部，术语“梳形电极层的端部的宽度”是指除连接部分的边缘以外的平行于连接部分的边缘且与栅电极层重叠的源(漏)电极层的电极齿形部分的所有端部的长度总和。术语“电极齿形部分之间的间隔”是指从栅电极层的边缘与重叠于栅电极层的源(漏)电极层的电极齿形部分的交点到栅电极层的边缘与重叠于栅电极层的源(漏)电极层的下一个电极齿形部分的交点的、栅电极层与源(漏)电极层彼此不重叠的区域中的栅电极层的边缘的长度。
在本说明书中，“源”和“漏”的功能例如当采用相反极性的晶体管时或电流方向在电路工作中发生变化时有时可彼此互换。因此，在本说明书中，可以将术语“源”和“漏”互相替换地使用以标记漏和源。
另外，本说明书中使用的表示程度的术语如“大致”、“大约”、“稍微”、“左右”等意味着从被修饰的术语的合理偏离而使得最终结果不明显地发生变化，除非该偏离将否定它所修饰的术语的含义。
通过将半导体层上延伸的源电极(漏电极)层形成为梳形，可以减少源电极(漏电极)层与栅电极层彼此重叠的部分的面积，从而可以降低寄生电容。再者，通过将梳形的源电极层和漏电极层设置为其梳齿部分彼此相对，可以利用间接电流，从而可以提供通态电流不下降的晶体管。
附图说明
图1A和1B是说明实施例1的晶体管的图；
图2A和2B是说明实施例1的晶体管的图；
图3A和3B是说明实施例1的晶体管的图；
图4A和4B是说明实施例1的晶体管的电流通路的图；
图5A和5B是说明示例1的晶体管的图；
图6A和6B是说明示例1的晶体管的图；
图7A至7D是示出示例1的晶体管的电容特性的图；
图8A和8B是示出示例1的晶体管的电流特性的图；
图9A至9E是说明实施例2的晶体管的图。
具体实施方式
将参照附图详细说明实施例。但是，本发明不局限于下面的说明，所属技术领域的普通技术人员可以很容易地意识到，本发明的方式和详细内容在不脱离本发明的思想及其范围下可以被变换为各种形式。因此，本发明不应该被解释为限定于下面的实施例的描述。另外，在不同附图中，使用相同的参考标号来表示相同部分或具有类似功能的部分，而省略其重复说明。
实施例1
在本实施例中，将参照图1A和1B、图2A和2B、图3A和3B、图4A和4B、图5A和5B、图6A和6B、图7A和7B以及图8A和8B对能够不使通态电流下降地降低寄生电容的晶体管的实施例进行说明。
对于在本实施例中所例示的具有包括设法改变了源电极层和漏电极层的形状的结构A的晶体管，参照图1A来进行说明，并参照图1B说明其截面结构。另外，图1B所示的截面图对应于图1A中的剖线A1-A2处的截面图。如图1B所示，晶体管121设置在衬底100上并且具有栅电极层111、与栅电极层111接触的栅极绝缘层102、隔着栅极绝缘层102与栅电极层111重叠的半导体层106、以及其边缘各与半导体层106的一侧接触并且其边缘各隔着栅极绝缘层102与栅电极层111重叠的源电极层105a及漏电极层105b。
图1A示出结构A的晶体管的示意性俯视图。源电极层105a具有以预定间隔s1、s2、s3隔开的相邻设置的多个电极齿形部分112、113、114、115以及使该电极齿形部分连接的连接部分116。
漏电极层105b具有以预定间隔s4、s5、s6隔开的相邻设置的多个电极齿形部分142、143、144、145以及使该电极齿形部分连接的连接部分146。
源电极层105a和漏电极层105b设置为使得源电极层105a的电极齿形部分112、113、114、115和漏电极层105b的电极齿形部分142、143、144、145彼此相对但不彼此交错。
电极齿形部分112的端部和电极齿形部分142的端部设置为以相同的长度(P1)彼此相对。电极齿形部分113的端部和电极齿形部分143的端部设置为以相同的长度(P2)彼此相对。电极齿形部分114的端部和电极齿形部分144的端部设置为以相同的长度(P3)彼此相对。电极齿形部分115的端部和电极齿形部分145的端部设置为以相同的长度(P4)彼此相对。
此外，源电极层105a的端部和漏电极层105b的端部之间的间隔例如为3μm以上。这是为了防止因电极层之间的接触而发生短路等的缺陷。
此外，源电极层105a和漏电极层105b也分别可以通过层叠多个层来形成。
如图1A所示，源电极层105a的各电极齿形部分112、113、114、115以及漏电极层105b的各电极齿形部分142、143、144、145以确保使它们的一部分隔着半导体层106与栅电极层111重叠的方式分别设置有重叠部分120、150。此外，也可以使源电极层105a的各电极齿形部分112、113、114、115的整个面积以及漏电极层105b的各电极齿形部分142、143、144、145的整个面积与栅电极层111重叠。
此外，源电极层(梳形电极层)105a的连接部分116设置为不与栅电极层111重叠，且漏电极层(梳形电极层)105b的连接部分146设置为不与栅电极层111重叠。
源电极层105a的各电极齿形部分的延伸方向上的、源电极层105a的电极齿形部分112、113、114、115与栅电极层111的重叠部分120的长度a，以及漏电极层105b的各电极齿形部分的延伸方向上的、漏电极层105b的电极齿形部分142、143、144、145与栅电极层111的重叠部分150的长度b，例如各为1.5μm以上。这是因为，在将栅极宽度g固定的情况下，当重叠部分120的长度a(重叠部分150的长度b)过短时，源电极层105a的端部和漏电极层105b的端部之间的间隔L过长，产生如下问题，例如通态电流急剧下降，或因在源电极层105a(漏电极层105b)与栅电极层111的重叠部分120(重叠部分150)不能建立接触而使晶体管的电阻增大。另外，源电极层105a的各电极齿形部分与栅电极层111的重叠部分120的长度a可以比漏电极层105b的各电极齿形部分与栅电极层111的重叠部分150的长度b长或短。
源电极层105a的各电极齿形部分112、113、114、115的上表面可以具有至少一个圆角；其一个侧面或两个侧面可以倾斜或弯曲。
漏电极层105b的各电极齿形部分142、143、144、145的上表面可以具有至少一个圆角；其一个侧面或两个侧面可以倾斜或弯曲。
源电极层105a的各电极齿形部分112、113、114、115的长度h和漏电极层105b的各电极齿形部分142、143、144、145的长度i可以相同或不同。
源电极层105a的电极齿形部分112-113之间的间隔(s1)、电极齿形部分113-114之间的间隔(s2)和电极齿形部分114-115之间的间隔(s3)，以及漏电极层105b的电极齿形部分142-143之间的间隔(s4)、电极齿形部分143-144之间的间隔(s5)和电极齿形部分144-145之间的间隔(s6)都优选大于0μm且为5μm以下。尤其是，为了确保降低寄生电容，间隔s1、间隔s2、间隔s3、间隔s4、间隔s5、间隔s6优选大于3μm且为5μm以下。再者，为了将通态电流的下降抑制在允许范围内，该间隔优选分别为沟道形成区的长度(源电极层105a的端部和漏电极层105b的端部之间的间隔L)以下。
源电极层105a(梳形电极层)的端部的宽度优选为该源电极层105a的宽度w1的3/8以上且1/1以下，并且是漏电极层105b的宽度w2的3/8以上且8/3以下。
漏电极层105b(梳形电极层)的端部的宽度优选为该漏电极层105b的宽度w2的3/8以上且1/1以下，并且是源电极层105a的宽度w1的3/8以上且8/3以下。
另外，如图2A所示(结构B)，电极齿形部分112、113、114、115的端部和电极齿形部分152、153、154、155的端部也可以设置为分别沿与电极齿形部分112、113、114、115或电极齿形部分152、153、154、155的端部长度不同的长度彼此相对(P1’、P2’、P3’和P4’)(例如，彼此不对准)。
在此情况下，源电极层105a的电极齿形部分112-113之间的间隔(s1)、电极齿形部分113-114之间的间隔(s2)和电极齿形部分114-115之间的间隔(s3)，以及漏电极层106b的电极齿形部分152-153之间的间隔(s4’)、电极齿形部分153-154之间的间隔(s5’)和电极齿形部分154-155之间的间隔(s6’)可以相同或不同，并且，源电极层105a的各电极齿形部分112、113、114、115的长度h与漏电极层106b的各电极齿形部分152、153、154、155的长度i’可以相同或不同。
另外，如图2B(结构C)所示，还可以采用矩形的漏电极层107b。
接着，与现有的晶体管进行对比来说明这样的晶体管，其中，源电极层和漏电极层具有设计的新形状，可以大致保持通态电流，而降低在源电极层(漏电极层)与栅电极层的重叠部分产生的寄生电容。
图3A示出现有的晶体管200的示意性俯视图的一个例子，而图3B示出具有新的电极形状的晶体管201(结构A)的示意性俯视图的一个例子。另外，晶体管200和晶体管201的截面结构与图1B所示的结构A的晶体管121的截面结构相同。
图3A示出源电极层205a、漏电极层205b、栅电极层222和半导体层106。图3B示出源电极层206a、漏电极层206b、栅电极层222和半导体层106。
注意，源电极层205a(漏电极层205b)的宽度w和源电极层206a(漏电极层206b)的宽度w’相同；源电极层205a与栅电极层222的重叠部分的长度a、漏电极层205b与栅电极层222的重叠部分的长度b、源电极层(梳形电极层)206a的各电极齿形部分与栅电极层222的重叠部分的长度a’以及漏电极层(梳形电极层)206b的各电极齿形部分与栅电极层222的重叠部分的长度b’相同；并且，源电极层205a的边缘与漏电极层205b的边缘之间的间隔L以及源电极层206a的端部与漏电极层206b的端部之间的间隔L’相同。
如图3A和3B所示，可以使晶体管201的源电极层206a(漏电极层206b)与栅电极层222的重叠部分的面积小于晶体管200的源电极层205a(漏电极层205b)与栅电极层222的重叠部分的面积。
例如，若图3B所示的源电极层206a(漏电极层206b)的各电极齿形部分的长度都相同，源电极层206a(漏电极层206b)的各电极齿形部分的宽度都相同，并且各电极齿形部分之间的间隔都相同，则可以使源电极层206a(漏电极层206b)与栅电极层222的重叠部分的面积成为图3A所示的源电极层205a(漏电极层205b)与栅电极层222的重叠部分的面积的大约一半。
因此，通过将源(漏)电极层的形状从矩形改变为梳形，可以降低在重叠部分产生的寄生电容。
图4A示出晶体管200的电流通路的示意性俯视图的一个例子，而图4B示出晶体管201(结构A)的电流通路的示意性俯视图的一个例子。
如图4A所示，在晶体管200中，线性电流从源电极层205a的边缘流向漏电极层205b的边缘。另一方面，如图4B所示，在晶体管201中，线性电流从源电极层206a的各电极齿形部分212、213、214、215的端部流向漏电极层206b的各电极齿形部分242、243、244、245的端部，而且线性电流从源电极层206a的连接部分216的边缘流向漏电极层206b的连接部分246的边缘。晶体管201中的线性电流量比晶体管200中的线性电流量小。这是因为如下缘故：因连接部分216(连接部分246)与栅电极层222彼此不重叠而使电阻增大，由此从连接部分216的边缘流向连接部分246的边缘的线性电流减小。
然而，如图4B所示，在晶体管201中，曲线电流从源电极层206a的各电极齿形部分212、213、214、215的侧边流向漏电极层206b的各电极齿形部分242、243、244、245的侧边，以补偿与晶体管200相比更小的线性电流。据此，可以使晶体管200中的线性电流量与晶体管201中的线性电流和曲线电流的总量大致相同。
在图4A所示的晶体管200中，当将栅极宽度g固定时，通过减少源电极层205a与栅电极层222的重叠部分的长度a(漏电极层205b与栅电极层222的重叠部分的长度b)，可以减少重叠部分的面积。但是此时，因为沟道形成区的长度L(源电极层205a的边缘与漏电极层205b的边缘之间的间隔L)与其同时增大，所以不能保持通态电流。
相反，通过将各电极层的形状从矩形的源电极层205a(漏电极层205b)改变为梳形的源电极层206a(漏电极层206b)，可以不改变沟道形成区的长度地(意味着源电极层205a的边缘和漏电极层205b的边缘之间的间隔L与源电极层206a的端部和漏电极层206b的端部之间的间隔L’相同)减少重叠部分的面积。再者，因为此时可以产生从源电极层206a的各电极齿形部分的侧边流向漏电极层206b的各电极齿形部分的侧边以围绕各个电极齿形部分的曲线电流，所以即使沟道形成区的宽度减少，也可以保持通态电流不变。也就是说，晶体管201也可以与晶体管200同样地保持仅依赖于沟道形成区的长度的通态电流。
因此，通过将源(漏)电极层的形状从矩形改变为梳形，在降低寄生电容的同时也可以大致保持通态电流。
注意，在图3B和图4B所示的晶体管201中，当进一步扩大各电极齿形部分之间的间隔并且进一步扩大梳形电极层的端部之间的间隔时，虽然可以降低寄生电容，但是不能产生能够补偿降低的线性电流的、以围绕各电极齿形部分的方式流过的足量曲线电流。此时，通态电流急剧下降。因此，为了保持一定量以上的通态电流，各电极齿形部分之间的间隔及梳形电极层的端部之间的间隔需要设为一定值以下。
通过采用如上所述的结构，可以提供在降低在源电极层(漏电极层)与栅电极层的重叠部分产生的寄生电容的同时可以大致保持通态电流的具有新的结构的晶体管。
另外，本实施例所示的各结构可以与其他实施例所例示的任意结构适当地组合来实施。
实施例2
在本实施例中，参照图9A至9E对将氧化物半导体用作构成实施例1所说明的晶体管的半导体层的材料时的制造工序进行说明。另外，可以与上述实施例同样地形成与上述实施例相同的部分或具有类似功能的部分，并且可以与上述实施例同样地进行与上述实施例相同的工序，而省略重复说明。此外，不重复对于相同部分的详细说明。
在下文中，将参照图9A至9E来说明在衬底505上制造晶体管510的工序。
首先，当在具有绝缘表面的衬底505上形成导电膜后，通过第一光刻工序形成栅电极层511。另外，也可以通过喷墨法形成抗蚀剂掩模。因为当通过喷墨法形成抗蚀剂掩模时不使用光掩模，所以可以降低制造成本。
在本实施例中，作为具有绝缘表面的衬底505使用玻璃衬底。
也可以在衬底505和栅电极层511之间形成用作基底膜的绝缘膜。基底膜具有防止杂质元素从衬底505扩散的功能，该基底膜可以由选自氮化硅膜、氧化硅膜、氮氧化硅膜、氧氮化硅膜中的一种膜或多种膜的叠层结构形成。
此外，栅电极层511可以使用钼、钛、钽、钨、铝、铜、钕、钪等的金属材料或以任意这些金属材料为主要成分的合金材料以单层或叠层形成。
接着，在栅电极层511上形成栅极绝缘层507。栅极绝缘层507可以通过等离子CVD法或溅射法等由氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、氮化铝层、氧氮化铝层、氮氧化铝层或氧化铪层的单层或叠层形成。
作为本实施例的氧化物半导体，使用通过去除杂质而i型化或实质上i型化的氧化物半导体。因为这种高纯度化的氧化物半导体对界面能级、界面电荷极敏感，所以氧化物半导体层和栅极绝缘层之间的界面是重要的。因此，与高纯度化的氧化物半导体接触的栅极绝缘层被要求高质量化。
例如，利用μ波(例如，频率为2.45GHz)的高密度等离子体CVD法可以形成致密且耐压性高的高质量绝缘层，所以是优选的。这是因为通过使高纯度化的氧化物半导体和高质量的栅极绝缘层密接，可以降低界面能级而获得良好的界面特性的缘故。
当然，只要是可以形成优质绝缘层作为栅极绝缘层的方法，就可以应用溅射法、等离子体CVD法等的其他成膜方法。此外，也可以采用通过成膜后的热处理改善了膜质量的栅极绝缘层及改善了其与氧化物半导体之间的界面特性的绝缘层。总之，只要采用作为栅极绝缘层的膜质量良好，并且可以降低界面能级密度而形成与氧化物半导体之间的良好的界面的绝缘层即可。
此外，为了尽可能不使栅极绝缘层507、氧化物半导体膜530包含氢、羟基和水分，在形成氧化物半导体膜530之前，优选在溅射装置的预备加热室中对形成有栅电极层511的衬底505或形成有栅电极层511和栅极绝缘层507的衬底505进行预备加热，来使吸附在衬底505上的氢、水分等的杂质脱附并排空。另外，作为设置在预备加热室中的排空单元，优选使用低温泵。另外，也可以省略该预备加热工序。此外，也可以同样地在形成绝缘层516之前对形成有直到并包括源电极层515a和漏电极层515b的部件的衬底505进行该预备加热工序。
接着，在栅极绝缘层507上形成厚度为2nm以上且200nm以下，优选为5nm以上且30nm以下的氧化物半导体膜530(参照图9A)。
另外，优选的是，在通过溅射法形成氧化物半导体膜530之前，进行引入氩气体而产生等离子体的反溅射，来去除附着在栅极绝缘层507表面上的粉状物质(也称为微粒、尘屑)。反溅射是如下一种方法：不对靶材一侧施加电压，而在氩气氛下使用RF电源对衬底一侧施加电压来在衬底附近形成等离子体，由此进行表面改性。另外，也可以使用氮、氦、氧等而代替氩气氛。
作为形成氧化物半导体膜530的氧化物半导体，可以使用作为四元金属氧化物的In-Sn-Ga-Zn-O类氧化物半导体；作为三元金属氧化物的In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体、Sn-Al-Zn-O类氧化物半导体；作为二元金属氧化物的In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体、In-Mg-O类氧化物半导体；或者作为单元氧化物半导体的In-O类氧化物半导体、Sn-O类氧化物半导体、Zn-O类氧化物半导体等。此外，也可以使上述氧化物半导体包含SiO2。在此，例如，In-Ga-Zn-O类氧化物半导体是指具有铟(In)、镓(Ga)、锌(Zn)的氧化物，并且对其化学计量比并没有限制。此外，氧化物半导体也可以包含In、Ga、Zn以外的元素。在本实施例中，使用In-Ga-Zn-O类金属氧化物靶材通过溅射法形成氧化物半导体膜530。此阶段的截面图为图9A。
作为用于通过溅射法形成氧化物半导体膜530的靶材，例如使用组成比为In2O3:Ga2O3:ZnO＝1:1:1[摩尔比]的氧化物靶材，来形成In-Ga-Zn-O膜。此外，不局限于上述靶材的材料和组成，例如也可以使用组成比为In2O3:Ga2O3:ZnO＝1:1:2[摩尔比]的氧化物靶材。
此外，氧化物靶材的填充率为90％以上且100％以下，优选为95％以上且99.9％以下。通过使用高填充率的金属氧化物靶材，可以形成致密的氧化物半导体膜。
作为在形成氧化物半导体膜530时使用的溅射气体，优选使用去除了氢、水、羟基或氢化物等的杂质的高纯度气体。
在保持为减压状态的成膜室中固定衬底，将衬底温度设定为100℃以上且600℃以下，优选设定为200℃以上且400℃以下。通过一边加热衬底一边进行成膜，可以降低包含在氧化物半导体膜中的杂质浓度。此外，可以减轻由溅射引起的损伤。然后，在去除了残留水分的成膜室内引入去除了氢和水分的溅射气体，使用上述靶材在衬底505上形成氧化物半导体膜530。为了去除成膜室内的残留水分，优选使用捕集真空泵，例如低温泵、离子泵、钛升华泵。此外，作为排空单元，也可以使用配备有冷阱的涡轮泵。因为在使用低温泵进行排空的成膜室中，例如对氢原子、水(H2O)等的包含氢原子的化合物(更优选的是，还对包含碳原子的化合物)等进行排空，所以可以降低在该成膜室中形成的氧化物半导体膜所包含的杂质的浓度。
作为进行溅射法的气氛，采用稀有气体(典型为氩)气氛、氧气氛或稀有气体和氧的混合气氛，即可。
作为成膜条件的一个例子，采用如下条件：衬底和靶材之间的距离为100mm；压力为0.6Pa；直流(DC)功率为0.5kW；以及利用氧(氧流量比率为100％)气氛。另外，脉冲直流电源是优选的，因为可以减轻在进行成膜时产生的粉状物质(也称为微粒、尘屑)，并且膜厚度也变得均匀。
接着，通过第二光刻工序将氧化物半导体膜530加工为岛状氧化物半导体层。此外，也可以通过喷墨法形成用来形成岛状氧化物半导体层的抗蚀剂掩模。因为当通过喷墨法形成抗蚀剂掩模时不使用光掩模，所以可以降低制造成本。
此外，当在栅极绝缘层507中形成接触孔时，可以在进行氧化物半导体膜530的加工时同时进行该工序。
另外，作为对氧化物半导体膜530进行的蚀刻，可以采用干蚀刻和湿蚀刻中的一方或者双方。例如，作为对氧化物半导体膜530进行湿蚀刻时使用的蚀刻剂，可以使用混合有磷酸、醋酸、硝酸的溶液等。此外，也可以使用ITO-07N(由日本关东化学株式会社制造)。
接着，对氧化物半导体层进行第一加热处理。通过该第一加热处理，可以使氧化物半导体层脱水化或脱氢化。将第一加热处理的温度设定为400℃以上且750℃以下，或者400℃以上且低于衬底的应变点。在此，将衬底引入到加热处理装置之一的电炉中，在氮气氛下以450℃的温度对氧化物半导体层进行1小时的加热处理，然后不使该氧化物半导体层接触于大气而防止水、氢再次混入到其中，以得到氧化物半导体层531(参照图9B)。
另外，加热处理装置不局限于电炉，也可以使用利用来自电阻发热体等的发热体的热传导或热辐射对处理对象进行加热的装置。例如，可以使用如GRTA(Gas RapidThermal Anneal，即气体快速热退火)装置、LRTA(Lamp Rapid Thermal Anneal，即灯快速热退火)装置等的RTA(Rapid Thermal Anneal，即快速热退火)装置。LRTA装置是利用卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯、或者高压汞灯等的灯所发出的光(电磁波)的辐射对处理对象进行加热的装置。GRTA装置是利用高温气体进行加热处理的装置。作为高温气体，使用如氩等的稀有气体或氮等的即使进行加热处理也不与处理对象起反应的惰性气体。
例如，作为第一加热处理可以进行GRTA，其中将衬底移动到加热到650℃至700℃的高温的惰性气体中，加热几分钟，然后移动并将衬底从加热到高温的惰性气体中取出。
另外，在第一加热处理中，氮或诸如氦、氖、氩等的稀有气体优选不包含水、氢等。或者，优选将引入到加热处理装置中的氮或诸如氦、氖、氩等的稀有气体的纯度设定为6N(99.9999％)以上，更优选设定为7N(99.99999％)以上(即，将杂质浓度设定为1ppm以下，优选设定为0.1ppm以下)。
此外，也可以在通过第一加热处理加热氧化物半导体层之后，对相同的炉中引入高纯度的氧气体、高纯度的N2O气体或超干燥气体(露点为-40℃以下，优选为-60℃以下)。氧气体或N2O气体优选不包含水、氢等。或者，优选将引入到加热处理装置中的氧气体或N2O气体的纯度设定为6N以上，更优选设定为7N以上(即，将氧气体或N2O气体中的杂质浓度设定为1ppm以下，优选设定为0.1ppm以下)。通过利用氧气体或N2O气体的作用，供应当进行在通过脱水化或脱氢化去除杂质的工序的同时减少的、构成氧化物半导体的主要成分之一的氧，可以使氧化物半导体层高纯度化及电性i型(本征)化。
此外，也可以对加工为岛状氧化物半导体层之前的氧化物半导体膜530进行氧化物半导体层的第一加热处理。在此情况下，在第一加热处理之后从加热装置中取出衬底并进行光刻工序。
另外，除了上述定时之外，只要在形成氧化物半导体层之后，就还可以在以下的任意定时进行第一加热处理，该定时例如将源电极层和漏电极层形成在氧化物半导体层上之后或在将绝缘层形成在源电极层和漏电极层上之后。
此外，当在栅极绝缘层507中形成接触孔时，在对氧化物半导体膜530进行第一加热处理之前或之后都可以进行该接触孔的形成。
此外，也可以通过分两次形成氧化物半导体层，并分两次进行加热处理，由此形成的氧化物半导体层具有较厚的结晶区(单晶区)，即其c轴沿垂直于层表面的方向取向的结晶区，不论基底构件的材料是氧化物、氮化物、还是金属等。例如，形成3nm以上且15nm以下的厚度第一氧化物半导体膜，并且在氮、氧、稀有气体或干燥空气的气氛下以450℃以上且850℃以下的温度，优选以550℃以上且750℃以下的温度进行第一加热处理，来形成在包括表面的区域中具有结晶区(包括板状结晶)的第一氧化物半导体膜；然后，形成厚于第一氧化物半导体膜的第二氧化物半导体膜，并且以450℃以上且850℃以下的温度，优选以600℃以上且700℃以下的温度进行第二加热处理，以第一氧化物半导体膜为晶体生长的种子使结晶向上方生长，来使第二氧化物半导体膜整体晶化。按这种方式来形成具有较厚的结晶区的氧化物半导体层。
接着，在栅极绝缘层507和氧化物半导体层531上形成成为源电极层和漏电极层(包括由与源电极层和漏电极层相同的层形成的布线)的导电膜。作为用于源电极层和漏电极层的导电膜，例如可以使用含有选自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金属膜或含有任意上述元素为成分的金属氮化物膜(氮化钛膜、氮化钼膜、氮化钨膜)等。此外，还可以在Al、Cu等的金属膜的下侧和上侧的一方或双方层叠Ti、Mo、W等的高熔点金属膜或任意这些元素的金属氮化物膜(氮化钛膜、氮化钼膜、氮化钨膜)的结构。特别优选的是，在与氧化物半导体层接触的一侧设置含有钛的导电膜。
通过第三光刻工序在导电膜上形成抗蚀剂掩模，并且选择性地进行蚀刻来形成源电极层515a和漏电极层515b，然后去除抗蚀剂掩模(参照图9C)。
另外，源电极层515a和漏电极层515b的形状为梳形，并且在氧化物半导体层531上延伸存在的各电极齿形部的至少其一部分与栅电极层511重叠。
通过将源电极层515a和漏电极层515b形成为梳形，可以减少源电极层515a(漏电极层515b)与栅电极层511彼此重叠的部分的面积，由此可以降低寄生电容。
此外，如图9C所示，通过将梳形的源电极层515a和漏电极层515b设置为其各电极齿形部分彼此相对，可以产生从源电极层515a的电极齿形部分的侧边流向漏电极层515b的电极齿形部分的侧边的围绕各电极齿形部分的曲线电流。通过利用该曲线电流(间接电流)，可以防止通态电流的下降。
作为通过第三光刻工序形成抗蚀剂掩模时的曝光，优选使用紫外线、KrF激光或ArF激光来进行。待形成的晶体管的沟道长度L取决于氧化物半导体层531上彼此相邻的源电极层的下边缘和漏电极层的下边缘之间的间隔宽度。另外，当进行对于短于25nm的沟道长度L曝光时，优选使用具有几nm至几十nm的极短波长的超紫外线(Extreme Ultraviolet)进行在通过第三光刻工序形成抗蚀剂掩模时的曝光。利用超紫外线的曝光的分辨率高且聚焦深度大。因此，也可以使晶体管的沟道长度L设定为10nm以上且1000nm以下，这样可以实现电路的工作速度的高速化。
另外，优选使蚀刻条件最优化，以便防止当对导电膜进行蚀刻时氧化物半导体层531被蚀刻并分割。然而，难以获得只对导电膜进行蚀刻而完全不对氧化物半导体层531进行蚀刻的条件。因此，有可能当对导电膜进行蚀刻时氧化物半导体层531的仅仅一部分被蚀刻而成为具有槽部(凹部)的氧化物半导体层。
在本实施例中，因为将Ti膜用作导电膜并将In-Ga-Zn-O类氧化物半导体用于氧化物半导体层531，所以作为Ti膜的蚀刻剂使用氨水-过氧化氢混合液(31重量％过氧化氢溶液:28重量％氨水:水＝5:2:2)。
接着，也可以进行使用N2O、N2或Ar等的气体的等离子体处理，去除附着在露出的氧化物半导体层表面上的水等。当进行等离子体处理时，不接触于大气地形成与氧化物半导体层的一部分接触的用作保护绝缘层的绝缘层516。
绝缘层516至少具有1nm以上的厚度，并且可以适当地采用溅射法等的不使水、氢等的杂质混入到绝缘层516中的方法来形成。当绝缘层516包含氢时，有如下忧虑：因氢侵入到氧化物半导体层中或氢抽出氧化物半导体层中的氧而使氧化物半导体层的背沟道低电阻化(N型化)，由此形成寄生沟道。因此，重要的是，采用其中不使用氢的成膜方法，以使绝缘层516尽量少包含氢。
在本实施例中，作为绝缘层516通过溅射法形成厚度为200nm的氧化硅膜。将成膜时的衬底温度设定为室温以上且300℃以下即可，在本实施例中将其设定为100℃。可以在稀有气体(典型的是氩)气氛下、氧气氛下或稀有气体和氧的混合气氛下通过溅射法形成氧化硅膜。此外，作为靶材可以使用氧化硅靶材或硅靶材。例如，可以使用硅靶材在包含氧的气氛下通过溅射法形成氧化硅膜。作为形成为与氧化物半导体层接触的绝缘层516，使用不包含水分、氢离子、OH-等的杂质并阻挡这些杂质从外部侵入的无机绝缘膜，典型地使用氧化硅膜、氧氮化硅膜、氧化铝膜或氧氮化铝膜等。
与形成氧化物半导体膜530时同样，优选使用捕集真空泵(低温泵等)去除用于形成绝缘层516的成膜室中的残留水分。在使用低温泵排空的成膜室中形成绝缘层516时，可以降低绝缘层516中的杂质的浓度。此外，作为用来去除用于形成绝缘层516的成膜室中的残留水分的排空单元，也可以使用配备有冷阱的涡轮泵。
作为当形成绝缘层516时使用的溅射气体，优选使用减少了氢、水、羟基或氢化物等的杂质的高纯度气体。
接着，在惰性气体气氛下或氧气气氛下进行第二加热处理(优选为200℃以上且400℃以下，例如250℃以上且350℃以下)。例如，在氮气氛下以250℃的温度进行1小时的第二加热处理。当进行第二加热处理时，氧化物半导体层的一部分(沟道形成区)在与绝缘层516接触的状态下被加热。
通过上述工序，可以对氧化物半导体膜进行第一加热处理而从氧化物半导体层中意图排除氢、水分、羟基或氢化物(也称为氢化合物)等的杂质，并且可以供应当进行杂质的排除工序时同时减少的构成氧化物半导体的主要成分之一的氧。因此，氧化物半导体层被高纯度化和电性i型(本征)化。
以上述工序形成晶体管510(参照图9D)。
此外，当作为绝缘层516使用包括很多缺陷的氧化硅层时，通过在形成氧化硅层之后进行的加热处理将包含在氧化物半导体层中的氢、水分、羟基或氢化物等的杂质扩散到氧化物绝缘层中，而进一步减少包含在氧化物半导体层中的该杂质。
也可以在绝缘层516上还形成保护绝缘层506。例如，作为保护绝缘层506，通过RF溅射法形成氮化硅膜。因为RF溅射法的批量生产性高，所以作为保护绝缘层的成膜方法，优选使用RF溅射法。作为保护绝缘层，使用不包含水分等的杂质并阻挡这些杂质从外部侵入的无机绝缘膜来形成，例如使用氮化硅膜、氮化铝膜等。在本实施例中，使用氮化硅膜形成保护绝缘层506(参照图9E)。
在本实施例中，作为保护绝缘层506，将设置有部件并包括绝缘层516的衬底505加热到100℃至400℃时，引入包含其中氢和水分被减少的高纯度氮的溅射气体并使用硅半导体的靶材形成氮化硅膜。在此情况下，也优选与形成绝缘层516时同样地在形成保护绝缘层506的期间去除处理室中的残留水分。
在形成保护绝缘层之后，还可以在大气中以100℃以上且200℃以下的温度进行1小时以上且30小时以下的加热处理。在该加热处理中，既可以保持固定的加热温度进行热处理，又可以多次反复进行加热温度的如下改变：加热温度从室温升到100℃以上且200℃以下的温度降低到室温。
通过将氧化物半导体用于本实施例所例示的晶体管，可以得到高电场效应迁移率，从而可以实现高速工作。此外，因为源电极层515a(漏电极层515b)具有梳形，所以可以在降低源电极层515a(漏电极层515b)与栅电极层511之间产生的寄生电容的同时实现高速工作。再者，施加到栅电极层511的信号的畸变减轻到不用顾及的程度，从而可以使包括氧化物半导体的晶体管电路以高频率工作。
包括这种晶体管的各种装置可以实现低耗电工作和高速工作。可以说，这可以扩大例如在液晶显示装置中将驱动器安装在更大的面板、更高清晰度的面板中的可能性。
另外，本实施例所示的各结构可以与其他实施例所例示的任意结构适当地组合来实施。
在下面所示的示例中对具有上述结构的本发明进行更详细的说明。
示例1
在本示例中，制造了实施例1所例示的设法改变了源电极层和漏电极层的形状的晶体管。根据实验具体证明如下事实，即所制造的晶体管在源电极层(漏电极层)与栅电极层的重叠部分产生的寄生电容降低时，也可以大致保持通态电流。
将示出本示例中的各晶体管的详细截面结构。在玻璃衬底上形成了基底膜。基底膜通过层叠两个层而形成，这两个层为厚度为100nm的氮化硅膜和厚度为150nm的氧氮化硅膜。在基底膜上形成了栅电极层。作为栅电极层使用钨(W)，并将其厚度设定为100nm。在栅电极层上形成了栅极绝缘膜。作为栅极绝缘膜使用氧氮化硅膜，并将其厚度设定为100nm。此外，形成了隔着栅极绝缘膜与栅电极层重叠的氧化物半导体膜。作为氧化物半导体膜使用IGZO，并将其厚度设定为15nm。再者，以使其边缘与氧化物半导体膜接触并且与栅电极层重叠的方式形成了源电极层和漏电极层。源电极层和漏电极层通过层叠钛(Ti)、铝(Al)、钛(Ti)的三层而形成，并将它们的厚度分别设定为50nm、200nm、50nm。
图5A和5B以及图6A和6B示出本示例中的晶体管的详细俯视结构。制造了包括具有不同形状的源电极层和漏电极层的四种晶体管。如图5A所示那样形成了结构A的晶体管400。具体而言，源电极层105a(梳形电极层)的端部和漏电极层105b(梳形电极层)的端部之间的间隔L为3μm，源电极层105a的宽度w(漏电极层105b的宽度w)为50μm，各电极齿形部分的宽度l1、l2、l3、l4、l5、l6、l7、l8为3μm，各电极齿形部分之间的间隔s1、s2、s3、s4、s5、s6为3μm，源电极层105a(漏电极层105b)的各电极齿形部分的长度h(i)为2μm，源电极层105a(漏电极层105b)的各电极齿形部分与栅电极层111的重叠部分的长度a(b)为1.5μm，栅极宽度g为6μm，各电极齿形部分的端部彼此相对的长度P为3μm。
如图5B所示那样形成了结构B的晶体管401。具体而言，源电极层105a(梳形电极层)的端部和漏电极层106b(梳形电极层)的端部之间的间隔L为3μm，源电极层105a的宽度w(漏电极层106b的宽度w)为50μm，各电极齿形部分的宽度l1、l2、l3、l4、l5’、l6’、l7’为3μm，l8’为1.5μm，各电极齿形部分之间的间隔s1、s2、s3、s5’、s6’、s7’为3μm，s4’为1.5μm，源电极层105a(漏电极层106b)的各电极齿形部分的长度h(i’)为2μm，源电极层105a(漏电极层106b)的各电极齿形部分与栅电极层111的重叠部分的长度a(b’)为1.5μm，栅极宽度g为6μm，各电极齿形部分的端部彼此相对的长度P’为1.5μm。
如图6A所示那样形成了结构C的晶体管402。具体而言，源电极层105a(梳形电极层)的端部和漏电极层107b的边缘之间的间隔L为3μm，源电极层105a的宽度w(漏电极层107b的宽度w)为50μm，各电极齿形部分的宽度l1、l2、l3、l4为3μm，各电极齿形部分之间的间隔s1、s2、s3为3μm，源电极层105a的各电极齿形部分的长度h为2μm，源电极层105a的各电极齿形部分与栅电极层111的重叠部分的长度a为1.5μm，漏电极层107b与栅电极层111的重叠部分的长度b”为1.5μm，栅极宽度g为6μm。
如图6B所示那样形成了现有结构的晶体管403。具体而言，源电极层107a的边缘和漏电极层107b的边缘之间的间隔L为3μm，源电极层107a的宽度w(漏电极层107b的宽度w)为50μm，源电极层107a(漏电极层107b)与栅电极层111的重叠部分的长度a’(b”)为1.5μm，栅极宽度g为6μm。
下面，根据实验证明如下事实，即与现有结构的晶体管403相比，设法改变了源电极层和漏电极层的形状的三种晶体管(即晶体管400、401、402)的寄生电容降低。
在下文中示出实验条件。在室温为25℃、衬底温度为25℃、以及在-20至30V(步长0.25V，201步)的范围内使VG变化的条件下，使用具有四个端子的阻抗分析仪(安捷伦科技有限公司制造，4294A)，并且将阻抗分析仪的四个端子中的两个端子分别通过GPIB电缆(安捷伦科技有限公司制造)与相应的操纵器连接，来测量在各晶体管的源电极层(漏电极层)与栅电极层的重叠部分产生的寄生电容C。在将探针接触于源电极层和漏电极层中的一方并将源电极层和漏电极层的另一方处于浮动状态的条件下进行测量。在测量之前进行定标，而且每当改变频率时进行定标。在进行该定标时，使操纵器的端子都成为GND。通过使测量频率f以1MHz、100kHz、10kHz、1kHz的四个不同条件发生变化来进行测量。
图7A至7D表示晶体管的电容特性，其通过实际测量在各晶体管的源电极层(漏电极层)与栅电极层的重叠部分产生的寄生电容C而获得。图7A表示结构A的晶体管400的电容特性，图7B表示结构B的晶体管401的电容特性，图7C表示结构C的晶体管402的电容特性，图7D表示现有结构的晶体管403的电容特性。
可以确认到图7A至7C的每个的寄生电容C低于图7D的寄生电容C。例如，当在频率为1MHz且VG为-20V的条件下测量时，晶体管400的寄生电容C为5.50×10-14F；晶体管401的寄生电容C为5.41×10-14F；晶体管402的寄生电容C为6.74×10-14F；现有结构的晶体管403的寄生电容C为9.63×10-14F。此外，当在频率为1MHz且VG为0V的条件下测量时：晶体管400的寄生电容C为5.54×10-14F；晶体管401的寄生电容C为5.57×10-14F；晶体管402的寄生电容C为6.81×10-14F；现有结构的晶体管403的寄生电容C为9.61×10-14F。
由此可以确认到的是：晶体管400及晶体管401的每一个的源电极层(漏电极层)与栅电极层的重叠部分的面积大约是现有结构的晶体管403的源电极层(漏电极层)与栅电极层的重叠部分的面积的1/2，晶体管402的源电极层(漏电极层)与栅电极层的重叠部分的面积大约是现有结构的晶体管403的源电极层(漏电极层)与栅电极层的重叠部分的面积的3/4，并且，同样地，晶体管400及晶体管401的每一个的寄生电容C大约是现有结构的晶体管403的寄生电容C的1/2，晶体管402的寄生电容C大约是现有结构的晶体管403的寄生电容C的3/4。
从而可以确认到，通过减少源电极层(漏电极层)与栅电极层的重叠部分的面积，可以降低寄生电容。此外，可以确认到，源电极层(漏电极层)和栅电极层的重叠部分的面积与在重叠部分产生的寄生电容是大致成比例的关系。
在下文中，根据实验证明现有结构的晶体管403的通态电流与设法改变了源电极层以及漏电极层的形状的三种晶体管(即晶体管400、401、402)的每一个的通态电流大致相同。
在下文中示出实验条件。在室温为25℃、衬底温度为25℃、在-20至20V(步长0.2V，201步)的范围中使VG变化、以及VDS为1V的条件下，使用半自动探针(4155B)测量各晶体管的通态电流ID(ID是流在源电极层和漏电极层之间的电流)。
图8A和8B各表示根据实际上测量的各晶体管的通态电流获得的晶体管的电流特性。图8A是将图8B的y轴换算成对数标度而得到的图。在图8B中，(1)表示结构A的晶体管400的电流特性，(2)表示结构B的晶体管401的电流特性，(3)表示结构C的晶体管402的电流特性，(4)表示现有结构的晶体管403的电流特性。
从图8A和8B可确认到，现有结构的晶体管403的通态电流与设法改变了源电极层及漏电极层的形状的三种晶体管(即晶体管400、401、402)的每一个的通态电流大致相同。例如，当在VG为20V的条件下进行测量时：晶体管400的通态电流ID(1)为10.1×10-5A，晶体管401的通态电流ID(2)为9.69×10-5A，晶体管402的通态电流ID(3)为11.0×10-5A，现有结构的晶体管403的通态电流ID(4)为13.35×10-5A。
据此，可以确认到，当减少源电极层(漏电极层)与栅电极层的重叠部分的面积时，虽然通态电流也随着该面积的减少而稍微降低，但其减少率仅为几％左右。
这说明在晶体管400、401、402中可以以足够补偿因为降低寄生电容而降低的线性电流的量，产生以围绕各电极齿形部分的周围的方式流过的曲线电流。即，说明通过将源(漏)电极层的形状从矩形改变为梳形，即使沟道形成区的宽度减少，也可以保持通态电流不变。也就是说，可以确认，晶体管400、401、402、以及现有结构的晶体管403的通态电流的每一个都可认为只依赖于沟道形成区的长度。
因此，可以确认到，在设法改变了源电极层和漏电极层的形状的晶体管中，即使降低在源电极层(漏电极层)与栅电极层的重叠部分产生的寄生电容，也可以大致保持通态电流。
本申请基于2010年4月7日向日本专利局提交的日本专利申请序列号2010-088634，并将其全部内容并入本文作为参考。
参考标号说明
100：衬底，102：栅极绝缘层，106：半导体层，111：栅电极层，112：电极齿形部分，113：电极齿形部分，114：电极齿形部分，115：电极齿形部分，116：连接部分，121：晶体管，142：电极齿形部分，143：电极齿形部分，144：电极齿形部分，145：电极齿形部分，146：连接部分，152：电极齿形部分，153：电极齿形部分，154：电极齿形部分，155：电极齿形部分，200：晶体管，201：晶体管，212：电极齿形部分，213：电极齿形部分，214：电极齿形部分，215：电极齿形部分，216：连接部分，222：栅电极层，242：电极齿形部分，243：电极齿形部分，244：电极齿形部分，245：电极齿形部分，246：连接部分，400：晶体管，401：晶体管，402：晶体管，403：晶体管，105a：源电极层，105b：漏电极层，106b：漏电极层，107a：源电极层，107b：漏电极层，205a：源电极层，205b：漏电极层，206a：源电极层，206b：漏电极层，505：衬底，506：保护绝缘层，507：栅极绝缘层，510：晶体管，511：栅电极层，516：绝缘层，530：氧化物半导体膜，531：氧化物半导体层，515a：源电极层，515b：漏电极层。

Claims (12)

1.一种晶体管，包括：
具有凹部的氧化物半导体层；
形成为第一梳形的源电极层，在所述氧化物半导体层的上表面的第一区域之上并与其接触，所述源电极层包括以预定间隔隔开的相邻设置的第一电极齿形部分和用于连接所述第一电极齿形部分的第一连接部分；以及
形成为第二梳形的漏电极层，在所述氧化物半导体层的所述上表面的第二区域之上并与其接触，所述漏电极层包括以预定间隔隔开的相邻设置的第二电极齿形部分和用于连接所述第二电极齿形部分的第二连接部分，
其中，所述源电极层和所述漏电极层的各个为叠层结构，所述叠层结构包含与所述氧化物半导体层接触的第一层和所述第一层之上的第二层，
所述第一层是含有钛的导电膜，
所述源电极层和所述漏电极层设置为使得所述第一电极齿形部分和所述第二电极齿形部分彼此相对但不彼此交错，
并且，所述第一电极齿形部分中的一个的端部和所述第二电极齿形部分中的一个的端部沿与所述第一电极齿形部分的所述端部的宽度或所述第二电极齿形部分的所述端部的宽度不同的宽度彼此相对。
2.一种晶体管，包括：
具有凹部并且包括铟、镓和锌的氧化物半导体层；
形成为第一梳形的源电极层，在所述氧化物半导体层的上表面的第一区域之上并与其接触，该源电极层包括以预定间隔隔开的相邻设置的第一电极齿形部分和用于连接所述第一电极齿形部分的第一连接部分；以及
形成为第二梳形的漏电极层，在所述氧化物半导体层的所述上表面的第二区域之上并与其接触，该漏电极层包括以预定间隔隔开的相邻设置的第二电极齿形部分和用于连接所述第二电极齿形部分的第二连接部分，
其中，所述源电极层和所述漏电极层的各个为叠层结构，所述叠层结构包含与所述氧化物半导体层接触的第一层和所述第一层之上的第二层，
所述第一层是含有钛的导电膜，
所述源电极层和所述漏电极层设置为使得所述第一电极齿形部分和所述第二电极齿形部分彼此相对但不彼此交错，
并且，所述第一电极齿形部分中的一个的端部和所述第二电极齿形部分中的一个的端部沿与所述第一电极齿形部分的所述端部的宽度或所述第二电极齿形部分的所述端部的宽度不同的宽度彼此相对。
3.一种晶体管，包括：
具有凹部的氧化物半导体层；
形成为第一梳形的源电极层，在所述氧化物半导体层的上表面的第一区域之上并与其接触，所述源电极层包括以预定间隔隔开的相邻设置的第一电极齿形部分和用于连接所述第一电极齿形部分的第一连接部分；以及
形成为第二梳形的漏电极层，在所述氧化物半导体层的所述上表面的第二区域之上并与其接触，所述漏电极层包括以预定间隔隔开的相邻设置的第二电极齿形部分和用于连接所述第二电极齿形部分的第二连接部分，
其中，所述源电极层和所述漏电极层的各个为叠层结构，所述叠层结构包含与所述氧化物半导体层接触的第一层、所述第一层之上的第二层和所述第二层之上的第三层，
所述第一层和所述第三层的各个是含有钛的导电膜，
所述源电极层和所述漏电极层设置为使得所述第一电极齿形部分和所述第二电极齿形部分彼此相对但不彼此交错，
并且，所述第一电极齿形部分中的一个的端部和所述第二电极齿形部分中的一个的端部沿与所述第一电极齿形部分的所述端部的宽度或所述第二电极齿形部分的所述端部的宽度不同的宽度彼此相对。
4.一种晶体管，包括：
栅电极层；
所述栅电极层上的栅极绝缘层；
所述栅极绝缘层上的具有凹部的氧化物半导体层；
形成为第一梳形的源电极层，在所述氧化物半导体层的上表面的第一区域之上并与其接触，所述源电极层包括以预定间隔隔开的相邻设置的第一电极齿形部分和用于连接所述第一电极齿形部分的第一连接部分；以及
形成为第二梳形的漏电极层，在所述氧化物半导体层的所述上表面的第二区域之上并与其接触，所述漏电极层包括以预定间隔隔开的相邻设置的第二电极齿形部分和用于连接所述第二电极齿形部分的第二连接部分，
其中，所述源电极层和所述漏电极层的各个为叠层结构，所述叠层结构包含与所述氧化物半导体层接触的第一层和所述第一层之上的第二层，
所述第一层是含有钛的导电膜，
所述源电极层和所述漏电极层设置为使得所述第一电极齿形部分和所述第二电极齿形部分彼此相对但不彼此交错，
并且，所述第一电极齿形部分中的一个的端部和所述第二电极齿形部分中的一个的端部沿与所述第一电极齿形部分的所述端部的宽度或所述第二电极齿形部分的所述端部的宽度不同的宽度彼此相对。
5.根据权利要求1至3的任一项所述的晶体管，还包括：
栅电极层；以及
与所述栅电极层接触的栅极绝缘层，
其中，所述氧化物半导体层隔着所述栅极绝缘层与所述栅电极层重叠，
所述源电极层的边缘与所述氧化物半导体层接触并且隔着所述栅极绝缘层及所述氧化物半导体层与所述栅电极层重叠，
并且，所述漏电极层的边缘与所述氧化物半导体层接触并且隔着所述栅极绝缘层及所述氧化物半导体层与所述栅电极层重叠。
6.根据权利要求1至4的任一项所述的晶体管，其中所述第二层含有铜。
7.根据权利要求5所述的晶体管，其中所述第一连接部分和所述栅电极层彼此不重叠。
8.根据权利要求5所述的晶体管，其中所述第二连接部分与所述栅电极层不彼此重叠。
9.根据权利要求1至4的任一项所述的晶体管，其中所述第一电极齿形部分的端部的宽度总和是所述源电极层的宽度的3/8以上且1/1以下，并且是所述漏电极层的宽度的3/8以上且8/3以下。
10.根据权利要求1至4的任一项所述的晶体管，其中所述第二电极齿形部分的端部的宽度总和是所述漏电极层的宽度的3/8以上且1/1以下，并且是所述源电极层的宽度的3/8以上且8/3以下。
11.根据权利要求1至4的任一项所述的晶体管，其中相邻的所述第一电极齿形部分之间的间隔大于0μm且为5μm以下。
12.根据权利要求1至4的任一项所述的晶体管，其中相邻的所述第二电极齿形部分之间的间隔大于0μm且为5μm以下。
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