JPH05183165A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH05183165A JPH05183165A JP35945291A JP35945291A JPH05183165A JP H05183165 A JPH05183165 A JP H05183165A JP 35945291 A JP35945291 A JP 35945291A JP 35945291 A JP35945291 A JP 35945291A JP H05183165 A JPH05183165 A JP H05183165A
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- Japan
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- thin film
- pair
- gate electrode
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Abstract
(57)【要約】
【目的】 ソ−ス、ドレイン電極の歯の部分が細く、ソ
−ス、ドレインの電極間距離が狭いため、パタ−ニング
が非常に困難であるという欠点が解消された薄膜トラン
ジスタを提供する。 【構成】 逆スタガ一薄膜トランジスタ等の薄膜トラン
ジスタにおいて、一対の電極５の一方または両方が櫛状
に形成されており、かつ、ゲ−ト電極２の長手方向に一
対の電極５の侵入しない領域が連続的に形成されている
ものである。
−ス、ドレインの電極間距離が狭いため、パタ−ニング
が非常に困難であるという欠点が解消された薄膜トラン
ジスタを提供する。 【構成】 逆スタガ一薄膜トランジスタ等の薄膜トラン
ジスタにおいて、一対の電極５の一方または両方が櫛状
に形成されており、かつ、ゲ−ト電極２の長手方向に一
対の電極５の侵入しない領域が連続的に形成されている
ものである。
Description
【０００１】
【産業上の利用分野】本発明は集積回路化に適した寄生
容量の少ない薄膜トランジスタに関する。
容量の少ない薄膜トランジスタに関する。
【０００２】
【従来の技術】多結晶または非晶質半導体により形成さ
れた薄膜トランジスタ (Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔａｒ：以下、ＴＦＴという) は、近年密着型イ
メージセンサや液晶等を用いる表示装置のスイッチング
素子として採用されている。最近ではより大画面化、高
精細化の要求が高まり１０インチサイズのラップトップ
コンピュータ用のアモルファスシリコンＴＦＴ液晶パネ
ルも開発されている。
れた薄膜トランジスタ (Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔａｒ：以下、ＴＦＴという) は、近年密着型イ
メージセンサや液晶等を用いる表示装置のスイッチング
素子として採用されている。最近ではより大画面化、高
精細化の要求が高まり１０インチサイズのラップトップ
コンピュータ用のアモルファスシリコンＴＦＴ液晶パネ
ルも開発されている。
【０００３】例えば、図５は逆スタガー型ＴＦＴと呼ば
れる構造のもののソース、ドレイン電極側から見た図で
あり、図６は図５のＡ−Ａ線断面図である。これは絶縁
性基板１上にゲート電極２、半導体層と絶縁性を保つ絶
縁層３、半導体層４、および半導体層４とオーミックに
接続された一対のソース、ドレイン電極５を順次積層し
てなるものである。通常これらの微細加工はフォトリソ
グラフィと呼ばれる方法で行われる。これは、まず基板
にフォトレジストを塗布した所望のパターンのフォトマ
スクにより露光を行い、現像によりエッチングしたい部
分のレジストを除去する。次に所定のエッチング液によ
りエッチングを行った後残りのレジストを剥離する。以
上の操作により所望の微細パターンが形成される。
れる構造のもののソース、ドレイン電極側から見た図で
あり、図６は図５のＡ−Ａ線断面図である。これは絶縁
性基板１上にゲート電極２、半導体層と絶縁性を保つ絶
縁層３、半導体層４、および半導体層４とオーミックに
接続された一対のソース、ドレイン電極５を順次積層し
てなるものである。通常これらの微細加工はフォトリソ
グラフィと呼ばれる方法で行われる。これは、まず基板
にフォトレジストを塗布した所望のパターンのフォトマ
スクにより露光を行い、現像によりエッチングしたい部
分のレジストを除去する。次に所定のエッチング液によ
りエッチングを行った後残りのレジストを剥離する。以
上の操作により所望の微細パターンが形成される。
【０００４】このＴＦＴではソース、ドレイン電極５
が、直線的に平行に配列されていることによるいつくか
の問題点があった。その一つにソース、ドレイン電極５
とゲート電極２間の寄生容量が大きいことがある。その
理由は前述したフォトリソグラフィのフォトマスク合わ
せの精度の関係からゲート電極２の幅をチャネル長Ｌよ
り長めに設定する必要があったからである。ソース、ド
レイン電極５とゲート電極２の重なり部分△Ｌがあるた
め、この部分で寄生容量が発生する。
が、直線的に平行に配列されていることによるいつくか
の問題点があった。その一つにソース、ドレイン電極５
とゲート電極２間の寄生容量が大きいことがある。その
理由は前述したフォトリソグラフィのフォトマスク合わ
せの精度の関係からゲート電極２の幅をチャネル長Ｌよ
り長めに設定する必要があったからである。ソース、ド
レイン電極５とゲート電極２の重なり部分△Ｌがあるた
め、この部分で寄生容量が発生する。
【０００５】しかし更なる大画面化、高精細化のために
はゲート電極２、ソース電極間５の寄生容量Ｃｇｓを減
らすことが必要とされている。Ｃｇｓが大きい場合、飛
び込み電圧が増加し焼き付き不良が起こり、さらに画面
のコントラスト比の分布が不均一になる。またゲート電
極２、ドレイン電極５間の寄生容量Ｃｇｄによってゲー
ト電圧変化に対して保持電圧が低下し、これが原因とな
り焼き付き、フリッカ等が起こることが知られている。
（フラットパネル・ディスプレイ１９９１、日経ＢＰ
社）
はゲート電極２、ソース電極間５の寄生容量Ｃｇｓを減
らすことが必要とされている。Ｃｇｓが大きい場合、飛
び込み電圧が増加し焼き付き不良が起こり、さらに画面
のコントラスト比の分布が不均一になる。またゲート電
極２、ドレイン電極５間の寄生容量Ｃｇｄによってゲー
ト電圧変化に対して保持電圧が低下し、これが原因とな
り焼き付き、フリッカ等が起こることが知られている。
（フラットパネル・ディスプレイ１９９１、日経ＢＰ
社）
【０００６】また例えば、図７に示すようなＴＦＴでは
寄生容量を減少させるような構造となっている。これは
逆スタガー型ＴＦＴのソース、ドレイン電極５のそれぞ
れが複数個の歯を有する櫛形構造であり、この歯が半導
体層４を横断するようにかつ互いに非接触の状態で組合
わさるように配置されている。このようにした場合ソー
ス、ドレイン電極５を直線的に平行に配置した場合に比
較して、チャネル長方向におけるソース、ドレイン電極
５とゲート電極２の重なり度合いは増加するものの、ソ
ース、ドレイン電極５の歯の部分をできるだけ細く数多
い櫛形構造とすることでチャネル幅方向における重なり
度合いは著しく減少し、その結果ソース、ドレイン電極
５とゲート電極５との間で生じる寄生容量を減少させる
ことができる（例えば、特開平２−２７５６７２号
等）。この構造によればソース、ドレイン電極５とゲー
ト電極２に多少のずれが生じてもソース、ドレイン電極
５が完全にゲート電極２にかかっていれば、ＴＦＴの性
能に変化はないのでマスク合わせが容易であることがわ
かっている。このようにマスク合わせに関しては容易で
あるものの、ソース、ドレイン電極５の歯の部分が細
く、ソース、ドレインの電極間距離が狭いため、パター
ニングが非常に困難になるという欠点がある。
寄生容量を減少させるような構造となっている。これは
逆スタガー型ＴＦＴのソース、ドレイン電極５のそれぞ
れが複数個の歯を有する櫛形構造であり、この歯が半導
体層４を横断するようにかつ互いに非接触の状態で組合
わさるように配置されている。このようにした場合ソー
ス、ドレイン電極５を直線的に平行に配置した場合に比
較して、チャネル長方向におけるソース、ドレイン電極
５とゲート電極２の重なり度合いは増加するものの、ソ
ース、ドレイン電極５の歯の部分をできるだけ細く数多
い櫛形構造とすることでチャネル幅方向における重なり
度合いは著しく減少し、その結果ソース、ドレイン電極
５とゲート電極５との間で生じる寄生容量を減少させる
ことができる（例えば、特開平２−２７５６７２号
等）。この構造によればソース、ドレイン電極５とゲー
ト電極２に多少のずれが生じてもソース、ドレイン電極
５が完全にゲート電極２にかかっていれば、ＴＦＴの性
能に変化はないのでマスク合わせが容易であることがわ
かっている。このようにマスク合わせに関しては容易で
あるものの、ソース、ドレイン電極５の歯の部分が細
く、ソース、ドレインの電極間距離が狭いため、パター
ニングが非常に困難になるという欠点がある。
【０００７】
【発明が解決しようとする課題】本発明はかかる従来技
術の問題点に鑑みなされたものであって、従来の欠点を
解消した新規な薄膜トランジスタを提供することを目的
とする。また、本発明は製造が容易でかつ高性能を発揮
する薄膜トランジスタを提供することも目的とするもの
である。さらに、本発明は寄生容量が小さく、飛び込み
電圧の少ない薄膜トランジスタを提供することをも目的
とする。
術の問題点に鑑みなされたものであって、従来の欠点を
解消した新規な薄膜トランジスタを提供することを目的
とする。また、本発明は製造が容易でかつ高性能を発揮
する薄膜トランジスタを提供することも目的とするもの
である。さらに、本発明は寄生容量が小さく、飛び込み
電圧の少ない薄膜トランジスタを提供することをも目的
とする。
【０００８】
【課題を解決するための手段】上記諸目的は、半導体
層、該半導体表面とオーミックに接合される一対の電
極、該半導体表面に接して形成されるゲート絶縁層、該
ゲート絶縁層の他端面側に形成され該ゲート絶縁層によ
り半導体層と絶縁性を保たれたゲート電極を、絶縁基板
に積層した構造を有する絶縁ゲート型電界効果トランジ
スタにおいて、一対の電極の一方または両方が櫛状に形
成されており、ゲート電極の長手方向に一対の電極の侵
入しない領域が連続的に形成されていることを特徴とす
る薄膜トランジスタにより達成される。
層、該半導体表面とオーミックに接合される一対の電
極、該半導体表面に接して形成されるゲート絶縁層、該
ゲート絶縁層の他端面側に形成され該ゲート絶縁層によ
り半導体層と絶縁性を保たれたゲート電極を、絶縁基板
に積層した構造を有する絶縁ゲート型電界効果トランジ
スタにおいて、一対の電極の一方または両方が櫛状に形
成されており、ゲート電極の長手方向に一対の電極の侵
入しない領域が連続的に形成されていることを特徴とす
る薄膜トランジスタにより達成される。
【０００９】また本発明は、絶縁基板にゲート電極とゲ
ート絶縁膜と半導体と一対の電極とを順次に形成してな
る逆スタガー型薄膜トランジスタにおいて、一対の電極
の一方または両方が櫛状に形成されており、ゲート電極
の長手方向に一対の電極の侵入しない領域が連続的に形
成されていることを特徴とする逆スタガー型薄膜トラン
ジスタに関する。
ート絶縁膜と半導体と一対の電極とを順次に形成してな
る逆スタガー型薄膜トランジスタにおいて、一対の電極
の一方または両方が櫛状に形成されており、ゲート電極
の長手方向に一対の電極の侵入しない領域が連続的に形
成されていることを特徴とする逆スタガー型薄膜トラン
ジスタに関する。
【００１０】さらに本発明は、絶縁基板に一対の電極と
半導体層とゲート絶縁膜とゲート電極とを順次に形成し
てなるスタガー型薄膜トランジスタにおいて、一対の電
極の一方または両方が櫛状に形成されており、ゲート電
極の長手方向に一対の電極の侵入しない領域が連続的に
形成されていることを特徴とするスタガー型薄膜トラン
ジスタに関する。
半導体層とゲート絶縁膜とゲート電極とを順次に形成し
てなるスタガー型薄膜トランジスタにおいて、一対の電
極の一方または両方が櫛状に形成されており、ゲート電
極の長手方向に一対の電極の侵入しない領域が連続的に
形成されていることを特徴とするスタガー型薄膜トラン
ジスタに関する。
【００１１】
【作用】本発明の薄膜トランジスタにおいては、一対の
電極の一方あるいは両方が櫛状に形成されており、ゲー
ト電極の長手方向に一対の電極の侵入しない領域が連続
的に形成されているので、一対の電極を直線的に平行に
形成した場合に比較して、ゲート電極と一対の電極の重
なり部の面積を少なくすることができ、それにより寄生
容量を減少させることができる。したがって飛び込み電
圧が減少し、焼き付き不良、フリッカの防止が行える。
電極の一方あるいは両方が櫛状に形成されており、ゲー
ト電極の長手方向に一対の電極の侵入しない領域が連続
的に形成されているので、一対の電極を直線的に平行に
形成した場合に比較して、ゲート電極と一対の電極の重
なり部の面積を少なくすることができ、それにより寄生
容量を減少させることができる。したがって飛び込み電
圧が減少し、焼き付き不良、フリッカの防止が行える。
【００１２】また、一対の電極が櫛状となるため、ゲー
ト電極との重なり部の面積が、かなり少なくなりゲート
電極の横手方向の重なり部の長さを余裕をもって長めに
設計できる。したがって、マスク合わせが容易となりＴ
ＦＴの歩留りが向上する。
ト電極との重なり部の面積が、かなり少なくなりゲート
電極の横手方向の重なり部の長さを余裕をもって長めに
設計できる。したがって、マスク合わせが容易となりＴ
ＦＴの歩留りが向上する。
【００１３】
【実施例】以下、本発明を実施例に基づき詳細に説明す
る。
る。
【００１４】図１は本発明のＴＦＴの一実施例である逆
スタガー型ＴＦＴにおける構成を示す平面であり、図２
は図１のＡ−Ａ線断面図である。図において、１は絶縁
性基板、２はゲート電極、３はゲート絶縁膜、４は半導
体層、５はソース、ドレイン電極を示す。
スタガー型ＴＦＴにおける構成を示す平面であり、図２
は図１のＡ−Ａ線断面図である。図において、１は絶縁
性基板、２はゲート電極、３はゲート絶縁膜、４は半導
体層、５はソース、ドレイン電極を示す。
【００１５】本実施例においては、ガラスからなる絶縁
性基板１上に、所定のパターンによりクロム薄膜のゲー
ト電極２が形成される。そしてこのゲート電極２を覆い
隠すように非晶質シリコン窒化膜（ＳｉＮx ）からなる
ゲート絶縁膜３、さらに非晶質シリコン半導体層４が形
成される。この半導体層４上に、アルミ薄膜の一対のソ
ース、ドレイン電極５が形成される。なお、本実施例に
おいては、半導体層４とソース、ドレイン電極５のオー
ミック性をとるために、半導体層４とソース、ドレイン
電極５間に、多量の燐をドープした非晶質シリコン半導
体層６を挿入している。
性基板１上に、所定のパターンによりクロム薄膜のゲー
ト電極２が形成される。そしてこのゲート電極２を覆い
隠すように非晶質シリコン窒化膜（ＳｉＮx ）からなる
ゲート絶縁膜３、さらに非晶質シリコン半導体層４が形
成される。この半導体層４上に、アルミ薄膜の一対のソ
ース、ドレイン電極５が形成される。なお、本実施例に
おいては、半導体層４とソース、ドレイン電極５のオー
ミック性をとるために、半導体層４とソース、ドレイン
電極５間に、多量の燐をドープした非晶質シリコン半導
体層６を挿入している。
【００１６】この一対のソース、ドレイン電極５は、図
１に示すように、櫛状に形成されており、ゲート電極２
の長手方向に一対の電極の侵入しない領域が連続的に形
成されている。寄生容量の低減のためには、ソース、ド
レイン電極５の櫛状の歯の数は少ない方が望ましく、歯
の間隔はできるだけ広い方が望ましく、歯の幅はできる
だけ狭い方が望ましい。具体的には、歯の数としては４
本以下が、歯の間隔は１６μｍ以上が、歯の幅は１０μ
ｍ以下が好ましい。
１に示すように、櫛状に形成されており、ゲート電極２
の長手方向に一対の電極の侵入しない領域が連続的に形
成されている。寄生容量の低減のためには、ソース、ド
レイン電極５の櫛状の歯の数は少ない方が望ましく、歯
の間隔はできるだけ広い方が望ましく、歯の幅はできる
だけ狭い方が望ましい。具体的には、歯の数としては４
本以下が、歯の間隔は１６μｍ以上が、歯の幅は１０μ
ｍ以下が好ましい。
【００１７】また本実施例においては半導体層４として
非晶質シリコンを用いているが、半導体層４の材質とし
ては特に限定はなく、例えば多結晶シリコン、あるいは
Ｇｅ、ＧｅxＳｉ1-x、ＳｉxＣ1-x等の化合物、さらには
高い非抵抗を有するＣｄＳ、ＺｎＳｅ、ＺｎＳ等の化合
物の非晶質あるいは多結晶薄膜等が用いられる。
非晶質シリコンを用いているが、半導体層４の材質とし
ては特に限定はなく、例えば多結晶シリコン、あるいは
Ｇｅ、ＧｅxＳｉ1-x、ＳｉxＣ1-x等の化合物、さらには
高い非抵抗を有するＣｄＳ、ＺｎＳｅ、ＺｎＳ等の化合
物の非晶質あるいは多結晶薄膜等が用いられる。
【００１８】さらに本発明のＴＦＴにおいては、ゲート
絶縁膜３としてＳｉＮx に限定されるものではなく、Ｓ
ｉＯ2, ＳｉＣx等やその他の絶縁体薄膜を用いることが
できる。またゲート電極２としてもＣｒに限定されるも
のではなく、Ｍｏ、Ｔａ，Ｔｉ，Ａｌ等の金属薄膜の導
電材料を、ソース、ドレイン電極５としてもＡｌに限定
されるものではなく、Ｔｉ、Ｃｒ等の金属薄膜の導電材
料を用いることができる。絶縁性基板１としてもガラス
基板以外の例えば、石英、セラミック等の絶縁材料を用
いることができる。
絶縁膜３としてＳｉＮx に限定されるものではなく、Ｓ
ｉＯ2, ＳｉＣx等やその他の絶縁体薄膜を用いることが
できる。またゲート電極２としてもＣｒに限定されるも
のではなく、Ｍｏ、Ｔａ，Ｔｉ，Ａｌ等の金属薄膜の導
電材料を、ソース、ドレイン電極５としてもＡｌに限定
されるものではなく、Ｔｉ、Ｃｒ等の金属薄膜の導電材
料を用いることができる。絶縁性基板１としてもガラス
基板以外の例えば、石英、セラミック等の絶縁材料を用
いることができる。
【００１９】実施例および比較例 図１〜２に示す逆スタガー型ＴＦＴ（実施例）を作製
し、ソース、ドレイン電圧をパラメータにとりゲート電
圧−ドレイン電流特性を調べた。
し、ソース、ドレイン電圧をパラメータにとりゲート電
圧−ドレイン電流特性を調べた。
【００２０】ＴＦＴの作製法としてまずガラス基板１上
に厚さ１３００ÅのＣｒゲート電極２を真空蒸着法、フ
ォトリソグラフィーにより形成した。次にゲート絶縁膜
３としてＳｉＮx：５０００Åを、さらに半導体層４と
して非晶質シリコン膜３０００Åを、引き続いて膜厚３
００Åの多量燐ドープ非晶質シリコン膜６を、それぞれ
グロー放電により成膜した。次にソース、ドレイン電極
５としてＡｌ薄膜８０００Åを真空蒸着により形成し
た。これを所望のパターンのレジスト膜で被覆し、被覆
されていない部分のＡｌ薄膜および燐ドープ非晶質シリ
コン膜をエッチングし所望のソース、ドレイン電極５を
形成することによりＴＦＴが作製された。なお作製した
ソース、ドレイン電極５の歯の数はそれぞれ３個であ
り、歯の間隔は１６μｍ、歯の幅は９μｍであった。
に厚さ１３００ÅのＣｒゲート電極２を真空蒸着法、フ
ォトリソグラフィーにより形成した。次にゲート絶縁膜
３としてＳｉＮx：５０００Åを、さらに半導体層４と
して非晶質シリコン膜３０００Åを、引き続いて膜厚３
００Åの多量燐ドープ非晶質シリコン膜６を、それぞれ
グロー放電により成膜した。次にソース、ドレイン電極
５としてＡｌ薄膜８０００Åを真空蒸着により形成し
た。これを所望のパターンのレジスト膜で被覆し、被覆
されていない部分のＡｌ薄膜および燐ドープ非晶質シリ
コン膜をエッチングし所望のソース、ドレイン電極５を
形成することによりＴＦＴが作製された。なお作製した
ソース、ドレイン電極５の歯の数はそれぞれ３個であ
り、歯の間隔は１６μｍ、歯の幅は９μｍであった。
【００２１】図３はこのＴＦＴ（実施例）の静特性を示
しており、ソース、ドレイン電圧をパラメータに０Ｖ、
５Ｖ、１０Ｖ、１５Ｖとしたときのゲート電圧−ドレイ
ン電流特性を示すものである。図３より、実質的にソー
ス、ドレイン電極長が減少しているにもかかわらず、１
μＡ程度のオン電流が観測されており、電極長減少がオ
ン電流の減少には余り寄与しないことがわかる。図４
は、比較のために全く同様の方法で作製された逆スタガ
ー型ＴＦＴ（比較例）の静特性を示しているが、ソー
ス、ドレイン電極は図５〜６に示されたと同様、直線的
に平行に形成されており、ソース、ドレイン電極長は図
３で櫛状に形成された電極の全幅とほぼ同等になってい
る。したがって、実施例においては実際の電極長が減少
しているにもかかわらず、特性的には直線的に平行に形
成されたソース、ドレイン電極をもつＴＦＴ（比較例）
に比較してほとんど変化がなかった。さらに、図４のＴ
ＦＴ（比較例）に比較すると、図３のＴＦＴ（実施例）
のオフ電流の方が１桁以上低レベルにあり、この構造に
することによりリーク電流も減少するという効果が認め
られた。
しており、ソース、ドレイン電圧をパラメータに０Ｖ、
５Ｖ、１０Ｖ、１５Ｖとしたときのゲート電圧−ドレイ
ン電流特性を示すものである。図３より、実質的にソー
ス、ドレイン電極長が減少しているにもかかわらず、１
μＡ程度のオン電流が観測されており、電極長減少がオ
ン電流の減少には余り寄与しないことがわかる。図４
は、比較のために全く同様の方法で作製された逆スタガ
ー型ＴＦＴ（比較例）の静特性を示しているが、ソー
ス、ドレイン電極は図５〜６に示されたと同様、直線的
に平行に形成されており、ソース、ドレイン電極長は図
３で櫛状に形成された電極の全幅とほぼ同等になってい
る。したがって、実施例においては実際の電極長が減少
しているにもかかわらず、特性的には直線的に平行に形
成されたソース、ドレイン電極をもつＴＦＴ（比較例）
に比較してほとんど変化がなかった。さらに、図４のＴ
ＦＴ（比較例）に比較すると、図３のＴＦＴ（実施例）
のオフ電流の方が１桁以上低レベルにあり、この構造に
することによりリーク電流も減少するという効果が認め
られた。
【００２２】また、実施例のＴＦＴの寄生容量は０．０
４ｐＦであり、通常の直線で平行なソース、ドレイン電
極の場合の寄生容量０．０９ｐＦの４０％程度に減少し
ている。
４ｐＦであり、通常の直線で平行なソース、ドレイン電
極の場合の寄生容量０．０９ｐＦの４０％程度に減少し
ている。
【００２３】以上、逆スタガー型薄膜トランジスタを例
にとり本発明を説明してきたが、本発明はスタガー型ト
ランジスタ、さらには一般的な薄膜トランジスタにも好
適に適用することができる。
にとり本発明を説明してきたが、本発明はスタガー型ト
ランジスタ、さらには一般的な薄膜トランジスタにも好
適に適用することができる。
【００２４】スタガー型トランジスタに適用する場合
は、ガラス基板１上にソース、ドレイン電極５を形成
し、続いて多量燐ドープ非晶質シリコン膜６を成膜し、
所望のパターンによりエッチングし、半導体層４を成膜
し、ゲート絶縁膜３を成膜し、さらに、ゲート電極５を
蒸着、フォトリソグラフィにより形成する点だけが、逆
スタガー型薄膜トランジスタの場合と異なるのみであ
る。
は、ガラス基板１上にソース、ドレイン電極５を形成
し、続いて多量燐ドープ非晶質シリコン膜６を成膜し、
所望のパターンによりエッチングし、半導体層４を成膜
し、ゲート絶縁膜３を成膜し、さらに、ゲート電極５を
蒸着、フォトリソグラフィにより形成する点だけが、逆
スタガー型薄膜トランジスタの場合と異なるのみであ
る。
【００２５】また、一般的な薄膜トランジスタに適用す
る場合は、基板がシリコン基板等の絶縁性のものであっ
たり、ゲート絶縁膜がＳｉＯ2の薄膜のものであった
り、電極の材質がＴｉ等の金属であったりする点だけ
が、逆スタガー型薄膜トランジスタの場合と異なるのみ
である。
る場合は、基板がシリコン基板等の絶縁性のものであっ
たり、ゲート絶縁膜がＳｉＯ2の薄膜のものであった
り、電極の材質がＴｉ等の金属であったりする点だけ
が、逆スタガー型薄膜トランジスタの場合と異なるのみ
である。
【００２６】
【発明の効果】以上説明したように本発明は、ＴＦＴに
おけるソース、ドレイン電極を櫛状にすることにより、
ドレイン電流を減少させることなく、寄生容量を減少さ
せることにより飛び込み電圧の減少、フリッカの防止を
図ることができるという効果を奏する。
おけるソース、ドレイン電極を櫛状にすることにより、
ドレイン電流を減少させることなく、寄生容量を減少さ
せることにより飛び込み電圧の減少、フリッカの防止を
図ることができるという効果を奏する。
【図１】本発明のＴＦＴの一実施例である逆スタガー型
ＴＦＴにおける構成を示す平面図である。
ＴＦＴにおける構成を示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】実施例のＴＦＴの静特性を示すグラフである。
【図４】比較例のＴＦＴの静特性を示すグラフである。
【図５】逆スタガー型ＴＦＴをソース、ドレイン電極側
から見た図である。
から見た図である。
【図６】図５のＡ−Ａ線断面図である。
【図７】従来の他の例の逆スタガー型ＴＦＴをソース、
ドレイン電極側から見た図である。
ドレイン電極側から見た図である。
１ 絶縁性基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体層 ５ ソース、ドレイン電極 ６ 非晶質シリコン半導体層
Claims (3)
- 【請求項１】 半導体層、該半導体表面とオーミックに
接合される一対の電極、該半導体表面に接して形成され
るゲート絶縁層、該ゲート絶縁層の他端面側に形成され
該ゲート絶縁層により半導体層と絶縁性を保たれたゲー
ト電極を、絶縁基板に積層した構造を有する絶縁ゲート
型電界効果トランジスタにおいて、 一対の電極の一方または両方が櫛状に形成されており、
ゲート電極の長手方向に一対の電極の侵入しない領域が
連続的に形成されていることを特徴とする薄膜トランジ
スタ。 - 【請求項２】 絶縁基板にゲート電極とゲート絶縁膜と
半導体と一対の電極とを順次に形成してなる逆スタガー
型薄膜トランジスタにおいて、 一対の電極の一方または両方が櫛状に形成されており、
ゲート電極の長手方向に一対の電極の侵入しない領域が
連続的に形成されていることを特徴とする逆スタガー型
薄膜トランジスタ。 - 【請求項３】 絶縁基板に一対の電極と半導体層とゲー
ト絶縁膜とゲート電極とを順次に形成してなるスタガー
型薄膜トランジスタにおいて、 一対の電極の一方または両方が櫛状に形成されており、
ゲート電極の長手方向に一対の電極の侵入しない領域が
連続的に形成されていること特徴とするスタガー型薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35945291A JPH05183165A (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35945291A JPH05183165A (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183165A true JPH05183165A (ja) | 1993-07-23 |
Family
ID=18464570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35945291A Withdrawn JPH05183165A (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183165A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283695A (ja) * | 1992-04-03 | 1993-10-29 | Nec Corp | 薄膜トランジスタ |
| WO2011125453A1 (en) * | 2010-04-07 | 2011-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Transistor |
| US9159838B2 (en) | 2012-11-16 | 2015-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN110707156A (zh) * | 2019-09-16 | 2020-01-17 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制造方法 |
-
1991
- 1991-12-27 JP JP35945291A patent/JPH05183165A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283695A (ja) * | 1992-04-03 | 1993-10-29 | Nec Corp | 薄膜トランジスタ |
| WO2011125453A1 (en) * | 2010-04-07 | 2011-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Transistor |
| JP2011233882A (ja) * | 2010-04-07 | 2011-11-17 | Semiconductor Energy Lab Co Ltd | トランジスタ |
| CN102918650A (zh) * | 2010-04-07 | 2013-02-06 | 株式会社半导体能源研究所 | 晶体管 |
| US9401407B2 (en) | 2010-04-07 | 2016-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Transistor |
| US9159838B2 (en) | 2012-11-16 | 2015-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9716182B2 (en) | 2012-11-16 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN110707156A (zh) * | 2019-09-16 | 2020-01-17 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制造方法 |
| CN110707156B (zh) * | 2019-09-16 | 2023-11-28 | Tcl华星光电技术有限公司 | 薄膜晶体管及其制造方法 |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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